WO2014038115A1 - 半導体集積回路 - Google Patents

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WO2014038115A1
WO2014038115A1 PCT/JP2013/003976 JP2013003976W WO2014038115A1 WO 2014038115 A1 WO2014038115 A1 WO 2014038115A1 JP 2013003976 W JP2013003976 W JP 2013003976W WO 2014038115 A1 WO2014038115 A1 WO 2014038115A1
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supply voltage
output
pmos transistor
level
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PCT/JP2013/003976
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大輔 松岡
祇園　雅弘
宇佐美　志郎
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パナソニック株式会社
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    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/16—Modifications for eliminating interference voltages or currents
    • H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
    • H03K17/165—Modifications for eliminating interference voltages or currents in field-effect transistor switches by feedback from the output circuit to the control circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
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    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
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    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
    • H03K3/35613—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit the input circuit having a differential configuration

Definitions

  • the present disclosure relates to a semiconductor integrated circuit including a power switch circuit having a function of switching a power supply voltage to be supplied.
  • the signal voltage level is decreased in order to suppress an increase in power consumption.
  • the SD card interface standard is a 3.3V signal interface in the past
  • the new high-speed standard is a 1.8V signal interface.
  • widely used interface standards such as SD cards require equipment that supports both the old and new standards, so the interface circuit switches the voltage level of the signal depending on the standard that the connected SD card supports. Necessity comes out. Therefore, a power switch circuit that switches the power supply voltage supplied to the interface circuit between 3.3V and 1.8V is required.
  • a circuit using a PMOS transistor As a power switch circuit, a circuit using a PMOS transistor is generally used. However, if there is a large difference in power supply voltage, such as the above-mentioned SD card interface 3.3V and 1.8V, simply supply a 3.3V power supply terminal and a power supply output terminal, and a 1.8V power supply. If the terminal and the power supply output terminal are each connected by a PMOS transistor, a current due to a parasitic diode flows. Specifically, when 3.3V is output to the power supply output terminal, the drain voltage of the PMOS transistor connected to the 1.8V power supply terminal is 3.3V and the substrate voltage is 1.8V. And a parasitic diode between the substrates causes a current to flow. Since the current flows backward to the 1.8 V power supply terminal, serious problems such as element destruction, latch-up, and malfunction occur in some cases.
  • Patent Document 1 the above parasitic diode current can be prevented by controlling the substrate voltage of the PMOS transistor to a voltage higher than the drain voltage.
  • Patent Document 1 since all the power supplies are assumed to be in an on state, there is a problem that a parasitic diode current is generated when any one of the power supplies is in an off state or in a transient state when the power supply rises.
  • the present disclosure provides a semiconductor integrated circuit including a power switch circuit that does not generate an unnecessary current such as a parasitic diode current even when any power source is in an off state.
  • the first semiconductor integrated circuit of the present disclosure includes a ground terminal to which a ground potential is applied, a first power supply terminal to which a first power supply voltage higher than the ground potential is applied, a ground potential that is higher than the ground potential, and A second power supply terminal to which a second power supply voltage lower than the first power supply voltage is applied, and a first power supply voltage applied to the first power supply terminal, or applied to the second power supply terminal.
  • a third power supply terminal that outputs the second power supply voltage, a first PMOS transistor that connects the first power supply terminal and the third power supply terminal, a second power supply terminal, and a third power supply.
  • the control circuit includes a first PMOS transistor. By outputting a signal from the ground potential level to the first power supply voltage level to the gate of the register, the first PMOS transistor is controlled to be in an on state or an off state, and the second switch control circuit has a first NMOS The first NMOS transistor is controlled to be in an on state or an off state by outputting a signal from a ground potential level to a first power supply voltage level to the gate of the transistor.
  • the second semiconductor integrated circuit of the present disclosure includes a ground terminal to which a ground potential is applied, a first power supply terminal to which a first power supply voltage higher than the ground potential is applied, a ground potential that is higher than the ground potential, and A second power supply terminal to which a second power supply voltage lower than the first power supply voltage is applied, and a first power supply voltage applied to the first power supply terminal, or applied to the second power supply terminal.
  • a third power supply terminal that outputs the second power supply voltage, a first PMOS transistor that connects the first power supply terminal and the third power supply terminal, a second power supply terminal, and a third power supply.
  • a second PMOS transistor connected to the terminal, a first switch control circuit connected to the first PMOS transistor, a second switch control circuit connected to the second PMOS transistor, and a second PMOS transistor Output connected to substrate electrode And a substrate control circuit, board control circuit, a first power supply voltage and the second power supply voltage as a power source, and outputs a voltage of the higher supply voltage of them.
  • the second switch control circuit includes an input terminal to which an input signal is applied, an output terminal to which an output signal is output, and a first power supply voltage from a ground potential level according to the input signal.
  • a first output circuit for outputting a signal up to a level a second output circuit for outputting a signal from a ground potential level to a second power supply voltage level according to the input signal, a first output circuit and an output terminal
  • a fourth PMOS transistor for connecting the second output circuit and the output terminal.
  • the third PMOS transistor has a gate to which a second power supply voltage is applied and a substrate.
  • the output of the substrate control circuit is connected to the electrode.
  • the fourth PMOS transistor has the first power supply voltage applied to the gate and the output of the substrate control circuit connected to the substrate electrode.
  • a third semiconductor integrated circuit of the present disclosure includes a ground terminal to which a ground potential is applied, a first power supply terminal to which a first power supply voltage higher than the ground potential is applied, a ground potential that is higher, and A second power supply terminal to which a second power supply voltage lower than the first power supply voltage is applied, and a first power supply voltage applied to the first power supply terminal, or applied to the second power supply terminal.
  • the electrode is connected to the second power supply terminal
  • the first switch control circuit outputs a signal from the ground potential level to the first power supply voltage level to the gate of the first PMOS transistor, thereby
  • the second switch control circuit outputs a signal from the ground potential level to the first power supply voltage level to the gate of the second PMOS transistor, thereby controlling the second PMOS transistor to the on state or the off state.
  • the PMOS transistor is controlled to be turned on or off, and the third switch control circuit is grounded to the gate of the third PMOS transistor.
  • the third switch control circuit is grounded to the gate of the third PMOS transistor.
  • the present disclosure relates to a problem such as element destruction, latch-up, malfunction, etc. in a semiconductor integrated circuit including a power switch circuit, even when any power supply voltage is off, without generating unnecessary current due to a parasitic diode or the like. Can be prevented.
  • the system since it is not necessary to consider the power supply sequence, the system can be simplified, and the design cost, the chip area can be reduced, and the cost of peripheral components such as a power supply IC can be reduced.
  • FIG. 1 is a circuit diagram showing a semiconductor integrated circuit according to a first embodiment.
  • FIG. 5 is a circuit diagram showing a semiconductor integrated circuit according to a second embodiment. It is a circuit diagram which shows the 1st Example in the semiconductor integrated circuit which concerns on 2nd Embodiment. It is a circuit diagram which shows the 2nd Example in the semiconductor integrated circuit which concerns on 2nd Embodiment. It is a circuit diagram which shows the 3rd level shifter circuit structure used for the 3rd Example in the semiconductor integrated circuit which concerns on 2nd Embodiment.
  • FIG. 6 is a circuit diagram showing a semiconductor integrated circuit according to a third embodiment. It is a circuit diagram which shows the 1st level shifter circuit structure used as a level shifter of each embodiment. It is a circuit diagram which shows the 2nd level shifter circuit structure used as a level shifter of each embodiment.
  • a description will be given using a semiconductor integrated circuit including a power switch circuit that switches between two power supply voltages, 3.3V power supply voltage VDD1 and 1.8V power supply voltage VDD2.
  • the 3.3V power supply voltage VDD1 and the 1.8V power supply voltage VDD2 are connected to the pad of the LSI, and an I / O circuit for inputting / outputting signals to / from the outside of the LSI. It is assumed that the power supply is operated, and internal circuits such as standard cells are operated with a power supply voltage VDD3 of 1.2 V different from that.
  • the power switch circuit since elements such as transistors that can withstand a voltage of 3.3 V or 1.8 V are used for the power switch circuit and its peripheral circuits, basically control is performed with a signal of 3.3 V level or 1.8 V level. To do.
  • the input signal itself for controlling the power switch circuit is a 1.2V level signal generated by the internal circuit, the level shifter converts the 1.2V level input signal into a 3.3V level or 1.8V level output signal. And control the power switch circuit.
  • a 3.3V level signal or a 1.8V level signal can be directly generated as an input signal for controlling the power switch circuit, the level shifter is not required, and the circuit configuration is greatly simplified. Furthermore, it is not necessary to consider the off state of the 1.2V power supply voltage VDD3 that needs to be considered in the level shifter.
  • FIG. 1 is a circuit diagram showing a semiconductor integrated circuit according to the first embodiment.
  • the ground potential VSS is, for example, 0 V
  • the power supply voltage VDD1 is, for example, 3.3 V, which is higher than the ground potential VSS
  • the power supply voltage VDD2 is higher than the ground potential VSS.
  • the power supply voltage VDD3 is, for example, 1.8 V, which is lower than the power supply voltage VDD1
  • the power supply voltage VDD3 is, for example, 1.2 V, which is higher than the ground potential VSS and lower than the power supply voltage VDD2.
  • the semiconductor integrated circuit uses the PMOS transistor P1 and the NMOS transistor N1 to select the power supply voltage VDD1 applied to the power supply terminal 11 or the power supply voltage VDD2 applied to the power supply terminal 12, and to the power supply output terminal 13.
  • the power supply switch circuit 1 that outputs the power supply voltage VOUT, the switch control circuit 2 connected to the gate of the PMOS transistor P1, the switch control circuit 3 connected to the gate of the NMOS transistor N1, and the power supply output terminal 13 It has a discharge circuit 4 and a pull-down circuit 5 connected to the gate of the NMOS transistor N1.
  • the power switch circuit 1 has a source connected to the power supply terminal 11, a drain connected to the power output terminal 13, a gate connected to the output of the switch control circuit 2, and a source connected to the power supply terminal 12.
  • the NMOS transistor N1 is connected, the drain is connected to the power supply output terminal 13, and the gate is connected to the output of the switch control circuit 3.
  • the substrate (well) electrode of the PMOS transistor P1 is connected to the power supply terminal 11, and the substrate (well) electrode of the NMOS transistor N1 is connected to the ground terminal to which the ground potential VSS is applied.
  • the PMOS transistor P1 constitutes a switch part connected in series between the power supply terminal 11 and the power output terminal 13, and the NMOS transistor N1 is connected in series between the power supply terminal 12 and the power output terminal 13.
  • the configured switch part is configured.
  • the switch control circuit 2 has a level shifter L1 and outputs a signal from the ground potential VSS level to the power supply voltage VDD1 level to the gate of the PMOS transistor P1, thereby controlling the PMOS transistor P1 in an on state or an off state.
  • the level shifter L1 is supplied with the power supply voltage VDD3 and the power supply voltage VDD1 as a power supply, and the signal (VDD3 or VSS) at the power supply voltage VDD3 level is used as the input signal IN1, and is converted into a signal (VDD1 or VSS) at the power supply voltage VDD1 level.
  • the 1.2V level input signal IN1 is converted into a 3.3V level output signal and output to the gate of the PMOS transistor P1.
  • the level shifter L1 is supplied with a shutdown signal NOE that does not depend on the power supply state of the power supply voltages VDD1 to VDD3.
  • This shutdown signal NOE is, for example, a signal that is directly input from outside the LSI without going through a buffer or the like.
  • the level shifter L1 outputs an inverted logic signal of the input signal IN1.
  • the level shifter L1 can fix the output to the H level (VDD1) even when the power supply voltage VDD3 is off regardless of the input signal IN1.
  • the level shifter L1 has, for example, a first level shifter circuit configuration as shown in FIG.
  • FIG. 7 is a circuit diagram showing a first level shifter circuit configuration used as the level shifter of each embodiment.
  • the first level shifter circuit configuration includes PMOS transistors P11 to P15, NMOS transistors N11 to N14, and an inverter INV4.
  • the gate receives the shutdown signal NOE and is connected to the gate of the PMOS transistor P13, the source is supplied with the power supply voltage VDD1, the drain is connected to the source of the PMOS transistor P12, and the substrate electrode is supplied with the power supply voltage VDD1. It has been.
  • the PMOS transistor P12 has a gate connected to the drain of the PMOS transistor P14 and the node X7, a source connected to the drain of the PMOS transistor P11, a drain connected to the gate of the PMOS transistor P14 and the drain of the NMOS transistor N11, and a substrate electrode.
  • a power supply voltage VDD1 is applied.
  • the gate receives the shutdown signal NOE and is connected to the gate of the PMOS transistor P11, the source is supplied with the power supply voltage VDD1, the drain is connected to the source of the PMOS transistor P14, and the substrate electrode is supplied with the power supply voltage VDD1. It has been.
  • the PMOS transistor P14 has a gate connected to the drain of the PMOS transistor P12, a source connected to the drain of the PMOS transistor P13, a drain connected to the gate of the PMOS transistor P12, the drain of the NMOS transistor N12, and the node X7.
  • a power supply voltage VDD1 is applied.
  • the PMOS transistor P15 has a gate connected to the gate of the NMOS transistor N14 and the node X7, a source supplied with the power supply voltage VDD1, and a drain connected to the drain of the NMOS transistor N14 and the output terminal XOUT.
  • the NMOS transistor N11 has a gate connected to the input terminal IN and the input of the inverter INV4, a source connected to the ground terminal (ground potential VSS), and a drain connected to the drain of the PMOS transistor P12 and the gate of the PMOS transistor P14. .
  • the NMOS transistor N12 has a gate connected to the output of the inverter INV4, a source connected to the ground terminal (ground potential VSS), and a drain connected to the drain of the PMOS transistor P14, the gate of the PMOS transistor P12, and the node X7.
  • the NMOS transistor N13 has a gate supplied with a shutdown signal NOE, a source connected to the ground terminal (ground potential VSS), and a drain connected to the node X7.
  • the NMOS transistor N14 has a gate connected to the gate of the PMOS transistor P15 and the node X7, a source connected to the ground terminal (ground potential VSS), and a drain connected to the drain of the PMOS transistor P15 and the output terminal XOUT.
  • the input terminal IN and the gate of the NMOS transistor N11 are connected to the input, and the gate of the NMOS transistor N12 is connected to the output.
  • the switch control circuit 3 includes a level shifter L2 having a buffer configuration, and outputs a signal from the ground potential VSS level to the power supply voltage VDD1 level to the gate of the NMOS transistor N1, thereby turning on or off the NMOS transistor N1.
  • the level shifter L2 is supplied with the power supply voltage VDD3 and the power supply voltage VDD1, and the signal (VDD3 or VSS) at the power supply voltage VDD3 level is used as the input signal IN2, and is converted into a signal (VDD1 or VSS) at the power supply voltage VDD1 level. Output to the gate of the NMOS transistor N1.
  • the 1.2V level input signal IN2 is converted to a 3.3V level output signal and output to the gate of the NMOS transistor N1.
  • the level shifter L2 is supplied with a shutdown signal NOE that does not depend on the power supply state of the power supply voltages VDD1 to VDD3.
  • This shutdown signal NOE is, for example, a signal that is directly input from outside the LSI without going through a buffer or the like.
  • the level shifter L2 outputs a signal having the same logic as the input signal IN2.
  • the level shifter L2 fixes the output at the L level (VSS) even when the power supply voltage VDD3 is off regardless of the input signal IN2.
  • the level shifter L2 has a second level shifter circuit configuration as shown in FIG.
  • FIG. 8 is a circuit diagram showing a second level shifter circuit configuration used as the level shifter of each embodiment.
  • the second level shifter circuit configuration includes PMOS transistors P11 to P14, NMOS transistors N11 to N13, and an inverter INV4.
  • the second level shifter circuit configuration has a circuit configuration in which the PMOS transistor P15 and the NMOS transistor N14 are removed from the first level shifter circuit configuration shown in FIG. 7 and the node X7 is connected to the output terminal OUT.
  • the connections of the PMOS transistors P11 to P14, the NMOS transistors N11 to N13, and the inverter INV4 are the same as those in the first level shifter circuit configuration, and thus the description thereof is omitted here.
  • the discharge circuit 4 includes an NMOS transistor N2 that connects the power output terminal 13 and a ground terminal to which the ground potential VSS is applied, and a level shifter L3 that has a buffer configuration connected to the gate of the NMOS transistor N2, and includes a power supply terminal.
  • a transition state during the switching of the connection from 11 (VDD1) to the power supply terminal 12 (VDD2) high-speed switching of the power supply is realized by discharging charges accumulated at the power output terminal 13 (VOUT) and lowering the potential. be able to.
  • the NMOS transistor N2 has a drain connected to the power supply output terminal 13, a source connected to the ground terminal (ground potential VSS), and a gate connected to the output of the level shifter L3.
  • the level shifter L3 is supplied with the power supply voltage VDD3 and the power supply voltage VDD1, and the signal (VDD3 or VSS) at the power supply voltage VDD3 level is used as the input signal IN3 to convert the signal to the power supply voltage VDD1 level (VDD1 or VSS). Output to the gate of the NMOS transistor N2.
  • the 1.2V level input signal IN3 is converted into a 3.3V level output signal and output to the gate of the NMOS transistor N2.
  • the level shifter L3 is supplied with a shutdown signal NOE that does not depend on the power supply state of the power supply voltages VDD1 to VDD3.
  • This shutdown signal NOE is, for example, a signal that is directly input from outside the LSI without going through a buffer or the like.
  • the level shifter L3 When the shutdown signal NOE is at L level (0V), the level shifter L3 outputs a signal having the same logic as the input signal IN3. On the other hand, when the shutdown signal NOE is at the H level (3.3 V), the level shifter L3 fixes the output at the L level (VSS) regardless of the input signal IN3 even when the power supply voltage VDD3 is off.
  • the level shifter L3 has a second level shifter circuit configuration as shown in FIG.
  • the pull-down circuit 5 includes an NMOS transistor N3 that connects the gate of the NMOS transistor N1 and a ground terminal to which the ground potential VSS is applied, and a buffer B1 that is connected to the gate of the NMOS transistor N3, and includes the power supply voltage VDD1 and the power supply voltage.
  • This is a circuit that turns off the gate of the NMOS transistor N1 when both VDD3 are in an off state and only the power supply voltage VDD2 is in an on state.
  • the NMOS transistor N3 is a pull-down transistor, the drain is connected to the gate of the NMOS transistor N1, the source is connected to the ground terminal (ground potential VSS), and the gate is connected to the output of the buffer B1.
  • the power supply voltage VDD2 is supplied to the buffer B1 as a power supply, and a pull-down control signal (input signal) IN4 is input, and a signal (VDD2 or VSS) having the same power supply voltage VDD2 level as the pull-down control signal IN4 is output.
  • the pull-down control signal IN4 may be a 3.3V signal or a 1.8V signal, or the same signal as the shutdown signal NOE used for the above-described level shifters L1 to L3. If the pull-down control signal IN4 has sufficient driving capability, the buffer B1 may be omitted and the pull-down control signal IN4 may be input directly to the gate of the NMOS transistor N3.
  • the PMOS transistor P1 When connected via N2 or the like, an unnecessary current flows between the power supplies, causing element destruction, latch-up, and malfunction, so these transistors are normally controlled exclusively.
  • the other NMOS transistors N1 and N2 are controlled to be in the off state
  • the NMOS transistor N1 is in the on state
  • the other PMOS transistors P1 and NMOS transistor N2 are controlled to be in the off state.
  • the NMOS transistor N2 is on, the other PMOS transistor P1 and NMOS transistor N1 are controlled to be off.
  • the input signal IN1 is set to the H level (VDD3)
  • the input signal IN2 and the input signal IN3 are set to the L level (VSS), and the gate of the PMOS transistor P1.
  • the L level (VSS) is output to the gates of the NMOS transistor N1 and the NMOS transistor N2.
  • the PMOS transistor P1 is controlled to be in the on state
  • the NMOS transistor N1 and the NMOS transistor N2 are controlled to be in the off state
  • the power supply terminal 11 and the power supply output terminal 13 are electrically connected via the PMOS transistor P1.
  • the power supply voltage VDD1 applied from the power supply output terminal 13 to the power supply terminal 11 is output as the power supply voltage VOUT.
  • a voltage of the power supply voltage VDD1 higher than the power supply voltage VDD2 is applied to the drain of the NMOS transistor N1, but since it is an NMOS transistor, unnecessary current due to a parasitic diode to the substrate does not flow like a PMOS transistor.
  • the input signal IN2 is set to the H level (VDD3)
  • the input signal IN1 and the input signal IN3 are set to the L level (VSS)
  • the NMOS transistor N1 and the PMOS transistor P1 are output.
  • the H level (VDD1) is output to each gate
  • the L level (VSS) is output to the gate of the NMOS transistor N2.
  • the NMOS transistor N1 is turned on and the PMOS transistor P1 and the NMOS transistor N2 are controlled to be turned off, so that the power supply terminal 12 and the power output terminal 13 are electrically connected via the NMOS transistor N1.
  • the power supply voltage VDD2 applied from the power supply output terminal 13 to the power supply terminal 12 is output as the power supply voltage VOUT.
  • the power supply voltage VDD1 higher than the power supply voltage VDD2 is applied to the gate of the NMOS transistor N1, assuming that the threshold voltage of the NMOS transistor N1 is Vthn, VDD2 ⁇ VDD1-Vthn, and the power supply output terminal 13 A voltage drop due to the NMOS transistor N1 does not occur in the power supply voltage VOUT.
  • the shutdown signal NOE is set to H level (3.3V).
  • the level shifter L1 outputs the H level (VDD1) to the gate of the PMOS transistor P1
  • the level shifter L2 outputs the L level (VSS) to the gate of the NMOS transistor N1.
  • the level shifter L3 outputs the L level (VSS) to the gate of the NMOS transistor N2.
  • the transistors P1, N1, and N2 are turned off.
  • each of the transistors P1, N1, and N2 is controlled to be in an off state.
  • the PMOS transistor P1 is turned on, and the NMOS transistor N1 and the NMOS transistor N2 are turned off.
  • the power supply terminal 11 and the power output terminal 13 can be electrically connected to supply the power supply voltage VDD1 as the power supply voltage VOUT.
  • the gate of the NMOS transistor N1 is set to L level (VSS), and the NMOS transistor N1 is turned off.
  • the shutdown signal NOE is also at the H level (3.3 V).
  • the present embodiment it is possible to realize a power switch circuit that does not generate unnecessary current due to a parasitic diode element or the like even when one of the power supplies is in an off state.
  • N1 is used as the transistor for supplying the power supply voltage VDD2 of the power supply terminal 12 to the power supply output terminal 13 and the NMOS transistor having higher drive capability than the PMOS transistor, the same drive capability is realized.
  • the layout area of the transistor can be made smaller than when a PMOS transistor is used.
  • FIG. 2 is a circuit diagram showing a semiconductor integrated circuit according to the second embodiment.
  • duplication description with respect to the structure substantially the same as FIG. 1 of 1st Embodiment may be abbreviate
  • the semiconductor integrated circuit uses the PMOS transistor P1 and the PMOS transistor P2 to select the power supply voltage VDD1 applied to the power supply terminal 11 or the power supply voltage VDD2 applied to the power supply terminal 12, and to the power supply output terminal 13.
  • the power supply switch circuit 1 that outputs the power supply voltage VOUT, the switch control circuit 2 connected to the gate of the PMOS transistor P1, the switch control circuit 3 connected to the gate of the PMOS transistor P2, and the power supply output terminal 13 It has a discharge circuit 4 and a substrate control circuit 6 connected to each substrate (well) electrode of the PMOS transistor P1 and the PMOS transistor P2.
  • the power switch circuit 1 has a source connected to the power supply terminal 11, a drain connected to the power output terminal 13, a gate connected to the output of the switch control circuit 2, and a source connected to the power supply terminal 12. And a PMOS transistor P2 having a drain connected to the power supply output terminal 13 and a gate connected to the output of the switch control circuit 3.
  • the substrate (well) electrode of the PMOS transistor P1 is connected to the output VO1 of the substrate control circuit 6, and the substrate (well) electrode of the PMOS transistor P2 is connected to the output VO1 of the substrate control circuit 6.
  • the PMOS transistor P1 constitutes a switch part connected in series between the power supply terminal 11 and the power supply output terminal 13, and the PMOS transistor P2 is connected in series between the power supply terminal 12 and the power supply output terminal 13.
  • the configured switch part is configured.
  • the switch control circuit 2 has a level shifter L1 that receives the input signal IN1 and outputs an inverted logic signal of the input signal IN1 to the gate of the PMOS transistor P1.
  • the signal (VDD3 or VSS) at the power supply voltage VDD3 level is used as the input signal IN1, and is converted into a signal (VDD1 or VSS) at the power supply voltage VDD1 level or a signal (VDD2 or VSS) at the power supply voltage VDD2 level.
  • the level shifter L1 is supplied with a shutdown signal NOE that does not depend on the power supply state of the power supply voltages VDD1 to VDD3.
  • This shutdown signal NOE is, for example, a signal that is directly input from outside the LSI without going through a buffer or the like.
  • the level shifter L1 When the shutdown signal NOE is at the L level (0 V), the level shifter L1 outputs an inverted logic signal of the input signal IN1.
  • the level shifter L1 fixes the output at the H level (VDD1) even when the power supply voltage VDD3 is off regardless of the input signal IN1.
  • the switch control circuit 3 has a level shifter L2 that receives the input signal IN2 and outputs an inverted logic signal of the input signal IN2 to the gate of the PMOS transistor P2.
  • the signal (VDD3 or VSS) at the power supply voltage VDD3 level is used as the input signal IN2, and is converted into a signal (VDD1 or VSS) at the power supply voltage VDD1 level or a signal (VDD2 or VSS) at the power supply voltage VDD2 level.
  • the level shifter L2 is supplied with a shutdown signal NOE that does not depend on the power supply state of the power supply voltages VDD1 to VDD3.
  • This shutdown signal NOE is, for example, a signal that is directly input from outside the LSI without going through a buffer or the like.
  • the level shifter L2 When the shutdown signal NOE is at the L level (0 V), the level shifter L2 outputs an inverted logic signal of the input signal IN2.
  • the level shifter L2 fixes the output at the H level (VDD1 or VDD2) even when the power supply voltage VDD3 is off regardless of the input signal IN2.
  • the discharge circuit 4 includes an NMOS transistor N2 that connects the power output terminal 13 and a ground terminal to which the ground potential VSS is applied, and a level shifter L3 that is connected to the gate of the NMOS transistor N2, and includes a power supply terminal 11 (VDD1).
  • VDD2 power supply terminal 12
  • VDD2 power supply terminal 12
  • the NMOS transistor N2 has a drain connected to the power supply output terminal 13, a source connected to the ground terminal (ground potential VSS), and a gate connected to the output of the level shifter L3.
  • the level shifter L3 converts the power supply voltage VDD3 level signal (VDD3 or VSS) into the input signal IN3 and converts it into a power supply voltage VDD1 level signal (VDD1 or VSS) or a power supply voltage VDD2 level signal (VDD2 or VSS). Output to the gate of the NMOS transistor N2.
  • the 1.2V level input signal IN3 is converted into a 3.3V level output signal and output to the gate of the NMOS transistor N2.
  • the level shifter L3 is supplied with a shutdown signal NOE that does not depend on the state of the power supply voltages VDD1 to VDD3.
  • This shutdown signal NOE is, for example, a signal that is directly input from outside the LSI without going through a buffer or the like.
  • the level shifter L3 When the shutdown signal NOE is at L level (0V), the level shifter L3 outputs a signal having the same logic as the input signal IN3. On the other hand, when the shutdown signal NOE is at the H level (3.3 V), the level shifter L3 fixes the output at the L level (VSS) regardless of the input signal IN3 even when the power supply voltage VDD3 is off.
  • the substrate control circuit 6 is supplied with the power supply voltage VDD1 and the power supply voltage VDD2, and outputs a higher one of the power supply voltage VDD1 and the power supply voltage VDD2, and is complementary.
  • the PMOS transistor P3 and the PMOS transistor P4 are connected, and the output VO1 is connected to the substrate electrode of the PMOS transistor P1 and the substrate electrode of the PMOS transistor P2.
  • the power supply voltage VDD1 is applied to the source, the drain is connected to the output VO1, the power supply voltage VDD2 is applied to the gate, and the substrate (well) electrode is connected to the drain and the output VO1.
  • the power supply voltage VDD2 is applied to the source, the drain is connected to the output VO1, the power supply voltage VDD1 is applied to the gate, and the substrate (well) electrode is connected to the drain and the output VO1.
  • the PMOS transistors P1, P2, and the NMOS transistor When connected via N2 or the like, an unnecessary current flows between the power supplies, causing element destruction, latch-up, and malfunction, so these transistors are normally controlled exclusively.
  • the other PMOS transistors P2 and NMOS transistor N2 are controlled to be off, and when the PMOS transistor P2 is on, the other PMOS transistors P1 and NMOS transistor N2 are off.
  • the NMOS transistor N2 is in the on state, the other PMOS transistors P1 and P2 are controlled in the off state.
  • the input signal IN1 is set to the H level (VDD3)
  • the input signal IN2 and the input signal IN3 are set to the L level (VSS), and the gate of the PMOS transistor P1.
  • the H level (VDD1 or VDD2) is output to the gate of the PMOS transistor P2
  • the L level (VSS) is output to the gate of the NMOS transistor N2.
  • the PMOS transistor P1 is controlled to be in the on state
  • the PMOS transistor P2 and the NMOS transistor N2 are controlled to be in the off state
  • the power supply terminal 11 and the power supply output terminal 13 are electrically connected through the PMOS transistor P1.
  • the power supply voltage VDD1 applied from the power supply output terminal 13 to the power supply terminal 11 is output as the power supply voltage VOUT.
  • a voltage of the power supply voltage VDD1 higher than the power supply voltage VDD2 is applied to the drain of the PMOS transistor P2, but the substrate electrode of the PMOS transistor P2 becomes the voltage of the power supply voltage VDD1 by the output VO1 from the substrate control circuit 6. Therefore, no unnecessary current flows due to the parasitic diode to the substrate.
  • the input signal IN2 is set to the H level (VDD3)
  • the input signal IN1 and the input signal IN3 are set to the L level (VSS)
  • the gate of the PMOS transistor P2 is set to the L level.
  • VDD3 H level
  • VDD1 or VDD2 H level
  • VDD2 H level
  • VDD2 L level
  • FIG. 3 is a circuit diagram showing a first example of the semiconductor integrated circuit according to the second embodiment. In some cases, redundant description of the substantially same configuration as in FIGS. 1 and 2 may be omitted.
  • the switch control circuit 2 shown in FIG. 3 has the same configuration as the switch control circuit 2 shown in FIG. 1, and the level shifter L1 has the first level shifter circuit configuration shown in FIG.
  • the discharge circuit 4 shown in FIG. 3 has the same configuration as the discharge circuit 4 shown in FIG. 1, and the level shifter L3 has the second level shifter circuit configuration shown in FIG.
  • the switch control circuit 3 shown in FIG. 3 has a level shifter L2 including a level shifter unit (output circuit) Lx and an output control unit Ly, and the level shifter unit Lx has a first level shifter circuit configuration shown in FIG. Yes.
  • the level shifter Lx receives the input signal IN2, and outputs an inverted logic signal of the input signal IN2 to the node X1 of the output controller Ly.
  • the signal (VDD3 or VSS) at the power supply voltage VDD3 level is used as the input signal IN2, converted into a signal (VDD1 or VSS) at the power supply voltage VDD1 level, and output to the node X1 of the output control unit Ly.
  • the level shifter Lx is connected to a shutdown signal NOE that does not depend on the power supply state of the power supply voltages VDD1 to VDD3.
  • the output control unit Ly is a circuit for outputting the H level (VDD2) when the power supply voltage VDD1 is in the off state and the power supply voltage VDD2 is in the on state, and the input (node X1) is used as the output of the level shifter unit Lx.
  • the output is connected to the gate of the PMOS transistor P2.
  • the output control unit Ly includes a PMOS transistor P5 serving as a pull-up transistor, an NMOS transistor N4 serving as a pull-down transistor, a diode D1 using the PMOS transistor, and an inverter INV1.
  • the PMOS transistor P5 has a gate connected to the power supply voltage VDD1, a source connected to the power supply voltage VDD2, a drain connected to the gate of the PMOS transistor P2, and a substrate (well) electrode connected to the output VO1 of the substrate control circuit 6.
  • the NMOS transistor N4 has a gate connected to the output of the inverter INV1, a source connected to the ground terminal (ground potential VSS), and a drain connected to the gate of the PMOS transistor P2.
  • the inverter INV1 is supplied with the power supply voltage VDD1 as a power supply, the input is connected to the output (node X1) of the level shifter Lx, and the output is connected to the gate of the NMOS transistor N4. By this inverter INV1, an inverted signal of the output of the level shifter Lx is given to the gate of the NMOS transistor N4.
  • the circuit operations of the switch control circuit 2 and the discharge circuit 4 are the same as those in the first embodiment shown in FIG.
  • the circuit operations of the power switch circuit 1 and the substrate control circuit 6 are the same as those in the second embodiment shown in FIG.
  • the node X1 becomes H level (VDD1), and the H level (VDD1) is output to the gate of the PMOS transistor P2 via the diode D1.
  • an L level (VSS) is output to the gate of the NMOS transistor N4 by the inverter INV1, and the NMOS transistor N4 is turned off.
  • the power supply voltage VDD1 is applied to the gate and substrate electrode of the PMOS transistor P5, the PMOS transistor P5 is in an off state.
  • the inverter INV1 outputs an H level (VDD1) to the gate of the NMOS transistor N4, the NMOS transistor N4 is turned on, and an L level (VSS) is output to the gate of the PMOS transistor P2. Further, since the power supply voltage VDD1 is applied to the gate and substrate electrode of the PMOS transistor P5, the PMOS transistor P5 is in an off state.
  • the PMOS transistor P2 Since the power supply voltage VDD1 which is the output VO1 from the substrate control circuit 6 is supplied to the substrate (well) electrode of the PMOS transistor P2, the PMOS transistor P2 is turned on by the output signal of the power supply voltage VDD1 level from the level shifter L2. It can be controlled to a state or an off state.
  • the shutdown signal NOE is set to H level (3.3V).
  • the level shifter L1 outputs the H level (VDD1) to the gate of the PMOS transistor P1
  • the level shifter L2 outputs the H level (VDD1) to the gate of the PMOS transistor P2.
  • the level shifter L3 outputs the L level (VSS) to the gate of the NMOS transistor N2.
  • the H level (VDD1) output from the level shifter Lx is output to the gate of the PMOS transistor P2 via the diode D1 of the output controller Ly.
  • the transistors P1, P2, and N2 are turned off.
  • the transistors P1, P2, and N2 are controlled to be in an off state.
  • the PMOS transistor P1 is turned on, and the PMOS transistor P2 and the NMOS transistor N2 are turned off.
  • the power supply terminal 11 and the power output terminal 13 can be electrically connected to supply the power supply voltage VDD1 as the power supply voltage VOUT.
  • the power supply voltage VDD2 that is the output VO1 of the substrate control circuit 6 is supplied to the substrate electrode of the PMOS transistor P5, and the power supply voltage VDD1 connected to the gate of the PMOS transistor P5 is turned off.
  • the transistor P5 is turned on.
  • the H level (VDD2) is output from the level shifter L2 to the gate of the PMOS transistor P2, and the PMOS transistor P2 is turned off. Therefore, no current flows from the power supply voltage VDD2 of the power supply terminal 12 through the PMOS transistor P2.
  • the drain of the PMOS transistor P15 in the first level shifter circuit configuration shown in FIG. 7 is connected to the node X1.
  • a parasitic diode to the power supply voltage VDD1 connected to the substrate (well) electrode of the PMOS transistor P15 is seen from the node X1, but since there is a diode D1 between the output (drain) of the PMOS transistor P5, this parasitic diode Therefore, no unnecessary current flows.
  • the present embodiment it is possible to realize a power switch circuit that does not generate an unnecessary current due to a parasitic diode element or the like even when one of the power supplies is off. If the power supply voltage VDD1 or power supply voltage VDD2 is on, the potentials of the substrate electrode of the PMOS transistor P1 and the substrate electrode of the PMOS transistor P2 are fixed by the output VO1 from the substrate control circuit 6. Therefore, latch-up resistance can be increased.
  • FIG. 4 is a circuit diagram showing a second example of the semiconductor integrated circuit according to the second embodiment. In some cases, redundant description of the substantially same configuration as in FIGS. 1 and 2 may be omitted.
  • the switch control circuit 2 shown in FIG. 4 has the same configuration as the switch control circuit 2 shown in FIG. 1, and the level shifter L1 has the first level shifter circuit configuration shown in FIG.
  • the switch control circuit 3 shown in FIG. 4 has the same configuration as the above-described switch control circuit 2, and the level shifter L2 has the first level shifter circuit configuration shown in FIG.
  • the discharge circuit 4 shown in FIG. 4 has the same configuration as the discharge circuit 4 shown in FIG. 1, and the level shifter L3 has the second level shifter circuit configuration shown in FIG.
  • the substrate control circuit is connected to the terminal to which the power supply voltage VDD1 is supplied in the first level shifter circuit configuration shown in FIG. 7 and the second level shifter circuit configuration shown in FIG. 6 is connected, and instead of the power supply voltage VDD1, the output VO1 (VDD1 or VDD2) from the substrate control circuit 6 is the power source.
  • the circuit operation is the same as that of the configuration of FIG. That is, the operation is the same as the circuit operation described in the configuration of FIG.
  • the level shifters L1 to L3 function as level shifters for converting a VDD3 level signal into a VDD1 level signal.
  • the output VO1 of the substrate control circuit 6 is the power supply voltage VDD1. It becomes.
  • the level shifter is changed by the shutdown signal NOE given to the level shifters L1 to L3 as in the first embodiment.
  • the transistors P1, P2, and N2 are controlled to be in an off state so that no current flows between the electrodes.
  • the shutdown signal NOE is set to H level (3.3V).
  • the level shifter L1 outputs the H level (VDD1) to the gate of the PMOS transistor P1
  • the level shifter L2 outputs the H level (VDD1) to the gate of the PMOS transistor P2.
  • the level shifter L3 outputs the L level (VSS) to the gate of the NMOS transistor N2.
  • the transistors P1, P2, and N2 are turned off.
  • each of the transistors P1, P2, and N2 is controlled to be in an off state.
  • the PMOS transistor P1 is turned on, and the PMOS transistor P2 and the NMOS transistor N2 are turned off.
  • the power supply terminal 11 and the power output terminal 13 can be electrically connected to supply the power supply voltage VDD1 as the power supply voltage VOUT.
  • the PMOS transistors P1 and P2 Since the power supply voltage VDD2 that is the output VO1 of the substrate control circuit 6 is supplied to the substrate electrodes of the PMOS transistors P1 and P2, the PMOS transistors P1 and P2 are turned on by the output signal of the VDD2 level from the level shifters L1 and L2. It can be controlled to a state or an off state.
  • the NMOS transistor N2 can be controlled to be in an on state or an off state by an output signal of VDD2 level from the level shifter L3.
  • the PMOS transistor P1 and the NMOS transistor N2 are turned off, the PMOS transistor P2 is turned on, the power supply terminal 12 and the power output terminal 13 are electrically connected, and the power supply voltage VDD2 is set as the power supply voltage VOUT. It is also possible to supply.
  • the present embodiment it is possible to realize a power switch circuit that does not generate an unnecessary current due to a parasitic diode element or the like even when one of the power supplies is off. Further, as long as either the power supply voltage VDD1 or the power supply voltage VDD2 is turned on, all the transistors P1, P2, and N2 can be controlled, so that the power supply voltage VOUT output from the power supply output terminal 13 can be freely set. Can be controlled in a wide range of applications.
  • the output VO1 of the substrate control circuit 6 is drawn by the operating current of the level shifter. Therefore, it is necessary to increase the output capability of the substrate control circuit 6 in consideration thereof.
  • a plurality of substrate control circuits are mounted, and the level shifter and the PMOS transistors P1 and P2 are used independently of each other. Also good.
  • FIG. 5 is a circuit diagram showing a third level shifter circuit configuration used in the third example of the semiconductor integrated circuit according to the second embodiment.
  • the overall configuration of the semiconductor integrated circuit in the third embodiment has the circuit configuration shown in FIG.
  • the third level shifter circuit configuration shown in FIG. 5 is used as the level shifters L1 and L2 in FIG.
  • the third level shifter circuit configuration includes a first circuit including a level shifter unit Lx1 and an output control unit Ly1, and a second circuit including a level shifter unit Lx2 and an output control unit Ly2, and the level shifter units Lx1 and Lx2
  • the first level shifter circuit configuration shown in FIG. 7 is used.
  • the level shifter portion Lx2 has a configuration in which the power supply voltage VDD2 is substituted for the power supply voltage VDD1 in the first level shifter circuit configuration shown in FIG.
  • a fourth level shifter circuit configuration is used as the level shifter L3 in FIG.
  • the output control units Ly1 and Ly2 in the circuit configuration shown in FIG. 5 are the same circuit, and the level shifter units Lx1 and Lx2 are replaced with the first level shifter circuit configuration shown in FIG. A circuit replaced with the second level shifter circuit configuration shown in FIG. 8 is provided.
  • the level shifter portion Lx2 in the fourth level shifter circuit configuration has a configuration in which the power supply voltage VDD2 is replaced in place of the power supply voltage VDD1 in the second level shifter circuit configuration shown in FIG.
  • the level shifter Lx1 receives the input signal IN and outputs a signal of the inverted logic of the input signal IN to the node X2 of the output controller Ly1.
  • the signal (VDD3 or VSS) at the power supply voltage VDD3 level is used as the input signal IN, converted into a signal (VDD1 or VSS) at the power supply voltage VDD1 level, and output to the node X2.
  • the level shifter Lx1 is supplied with a shutdown signal NOE that does not depend on the power supply state of the power supply voltages VDD1 to VDD3.
  • the output control unit Ly1 includes an NMOS transistor N5 serving as a pull-up transistor, an NMOS transistor N6 serving as a pull-down transistor, a PMOS transistor P6, and an inverter INV2.
  • the NMOS transistor N5 has a gate connected to the output (node X2) of the level shifter Lx1, a source connected to the power supply voltage VDD1, and a drain connected to the output terminal OUT (node X3).
  • the NMOS transistor N6 has a gate connected to the output of the inverter INV2, a drain connected to the output terminal OUT (node X3), and a source connected to the ground terminal (ground potential VSS).
  • the PMOS transistor P6 has a gate connected to the power supply voltage VDD2, a source connected to the output (node X2) of the level shifter Lx1, a drain connected to the output terminal OUT (node X3), and a substrate (well) electrode controlled by the substrate.
  • the output VO1 of the circuit 6 is connected.
  • the inverter INV2 is supplied with the power supply voltage VDD1 as a power supply, the input is connected to the output (node X2) of the level shifter Lx1, and the output is connected to the gate of the NMOS transistor N6. By this inverter INV2, an inverted signal of the output (node X2) of the level shifter portion Lx1 is given to the gate of the NMOS transistor N6.
  • the level shifter unit Lx2 receives the input signal IN and outputs an inverted logic signal of the input signal IN to the node X4 of the output control unit Ly2.
  • the signal (VDD3 or VSS) at the power supply voltage VDD3 level is used as the input signal IN, converted to a signal (VDD2 or VSS) at the power supply voltage VDD2 level, and output to the node X4.
  • the level shifter Lx2 is supplied with a shutdown signal NOE that does not depend on the power supply state of the power supply voltages VDD1 to VDD3.
  • the output control unit Ly2 includes an NMOS transistor N7 serving as a pull-up transistor, an NMOS transistor N8 serving as a pull-down transistor, a PMOS transistor P7, and an inverter INV3.
  • the NMOS transistor N7 has a gate connected to the output of the level shifter Lx2 (node X4), a source supplied with the power supply voltage VDD2, and a drain connected to the output terminal OUT (node X5).
  • the NMOS transistor N8 has a gate connected to the output of the inverter INV3, a drain connected to the output terminal OUT (node X5), and a source connected to the ground terminal (ground potential VSS).
  • the power supply voltage VDD1 is applied to the gate, the source is connected to the output (node X4) of the level shifter Lx2, the drain is connected to the output terminal OUT (node X5), and the substrate (well) electrode is substrate controlled.
  • the output VO1 of the circuit 6 is connected.
  • the inverter INV3 is supplied with the power supply voltage VDD2 as a power supply, the input is connected to the output (node X4) of the level shifter Lx2, and the output is connected to the gate of the NMOS transistor N8.
  • an inverted signal of the output (node X4) of the level shifter portion Lx2 is given to the gate of the NMOS transistor N8.
  • the level shifter Lx1 is a level shifter that converts a VDD3 level signal into a VDD1 level signal, and has a first level shifter circuit configuration shown in FIG.
  • the level shifter Lx2 is a level shifter that converts a VDD3 level signal into a VDD2 level signal, and has a first level shifter circuit configuration shown in FIG. However, in the configuration shown in FIG. 7, the power supply voltage VDD1 is replaced with the power supply voltage VDD2.
  • the output of the level shifter Lx1 is connected to the output terminal OUT via the PMOS transistor P6.
  • the PMOS transistor P6 When both the power supply voltage VDD1 and the power supply voltage VDD2 are in the on state, the PMOS transistor P6 is supplied with the power supply voltage VDD1 that is the output VO1 from the substrate control circuit 6 on the substrate electrode and supplied with the power supply voltage VDD2 on the gate. The output is turned on and the output of the level shifter Lx1 is output to the output terminal OUT.
  • the PMOS transistor P6 When the power supply voltage VDD1 is in the off state and the power supply voltage VDD2 is in the on state, the PMOS transistor P6 is supplied with the power supply voltage VDD2 that is the output VO1 from the substrate control circuit 6 on the substrate electrode and supplied with the power supply voltage VDD2 on the gate. Therefore, the state is turned off, and the connection between the output of the level shifter Lx1 and the output terminal OUT is cut off. At this time, the output of the level shifter portion Lx1 becomes indefinite because the power supply voltage VDD1, which is the power supply, is off.
  • the PMOS transistor P6 When the power supply voltage VDD1 is in the on state and the power supply voltage VDD2 is in the off state, the PMOS transistor P6 is supplied with the power supply voltage VDD1 as the output VO1 from the substrate control circuit 6 to the substrate electrode, and the power supply voltage VDD2 applied to the gate. Is turned off, so that the output is output to the output terminal OUT.
  • the PMOS transistor P6 operates to output the output to the output terminal OUT only when the output of the level shifter portion Lx1 is determined to be a VDD1 level signal.
  • level shifter Lx1 has an output control function by the shutdown signal NOE, so that the output can be fixed even when the power supply voltage VDD3 is in the off state.
  • the output of the level shifter Lx2 is connected to the output terminal OUT via the PMOS transistor P7.
  • the PMOS transistor P7 When both the power supply voltage VDD1 and the power supply voltage VDD2 are on, the PMOS transistor P7 is supplied with the power supply voltage VDD1 that is the output VO1 from the substrate control circuit 6 on the substrate electrode and the power supply voltage VDD1 on the gate. The off state is established, and the connection between the output of the level shifter Lx2 and the output terminal OUT is cut off.
  • the PMOS transistor P7 When the power supply voltage VDD1 is off and the power supply voltage VDD2 is on, the PMOS transistor P7 is supplied with the power supply voltage VDD2 as the output VO1 from the substrate control circuit 6 to the substrate electrode, and the power supply voltage VDD1 applied to the gate. Is turned off, so that the output is output from the level shifter Lx2 to the output terminal OUT.
  • the PMOS transistor P6 When the power supply voltage VDD1 is in the on state and the power supply voltage VDD2 is in the off state, the PMOS transistor P6 is supplied with the power supply voltage VDD1 that is the output VO1 from the substrate control circuit 6 at the substrate electrode and supplied with the power supply voltage VDD1 at the gate. Therefore, the state is turned off, and the connection between the output of the level shifter Lx2 and the output terminal OUT is cut off. At this time, the output of the level shifter unit Lx2 is indefinite because the power supply voltage VDD2 as the power supply is in an off state.
  • the PMOS transistor P7 operates so as to output the output of the level shifter Lx2 to the output terminal OUT only when the power supply voltage VDD1 is off and the power supply voltage VDD2 is on.
  • the level shifter Lx2 has an output control function based on the shutdown signal NOE, so that the output can be fixed even when the power supply voltage VDD3 is off.
  • the NMOS transistor N5 is an auxiliary circuit for performing high-speed transition of the output terminal OUT to the H level (VDD1), and the output of the level shifter Lx1 is input to the gate. Accordingly, when the output of the level shifter Lx1 is at the H level (VDD1), the NMOS transistor N5 is turned on, and when the threshold voltage is Vthn, the H level (VDD1-Vthn) is output to the output terminal OUT.
  • the NMOS transistor N6 is an auxiliary circuit for performing high-speed transition of the output terminal OUT to the L level (VSS), and a gate receives a VDD1 level signal of the inverted logic of the output of the level shifter Lx1 by the inverter IN2. Is done. Therefore, when the output of the level shifter portion Lx1 is L level (VSS), the NMOS transistor N6 is turned on because the H level (VDD1) is input to the gate of the NMOS transistor N6, and the L level ( VSS) is output.
  • NMOS transistors N5 and N6 as the pull-up transistor and the pull-down transistor, even when the power supply voltage VDD1 is in an off state, unnecessary current due to a parasitic diode to the substrate does not flow like the PMOS transistor.
  • the NMOS transistor N7 is an auxiliary circuit for performing a high-speed transition of the output terminal OUT to the H level (VDD2), and the output of the level shifter Lx2 is input to the gate. Therefore, when the output of the level shifter Lx2 is at the H level (VDD2), the NMOS transistor N7 is turned on, and when the threshold voltage is Vthn, the H level (VDD2-Vthn) is output to the output terminal OUT.
  • the NMOS transistor N8 is an auxiliary circuit for performing a high-speed transition of the output terminal OUT to the L level (VSS), and a gate receives a VDD2 level signal of the inverted logic of the output of the level shifter Lx2 by the inverter IN3. Is done. Accordingly, when the output of the level shifter Lx2 is L level (VSS), the NMOS transistor N8 is turned on because the H level (VDD2) is input to the gate of the NMOS transistor N8, and the L level ( VSS) is output.
  • NMOS transistors N5 and N6 as the pull-up transistor and the pull-down transistor, even when the power supply voltage VDD1 is in an off state, unnecessary current due to a parasitic diode to the substrate does not flow like the PMOS transistor.
  • the output VO1 from the substrate control circuit 6 is the power supply voltage VDD1.
  • the PMOS transistor P6 is turned on, the PMOS transistor P7 is turned off, and the output signal at the VDD1 level from the level shifter Lx1 is output to the output terminal OUT.
  • the NMOS transistors N5 and N7 that are pull-up transistors are turned off, and the NMOS transistors N6 and N8 that are pull-down transistors are turned on. No current is generated.
  • the NMOS transistors N5 and N7 that are pull-up transistors are turned on, and the NMOS transistors N6 and N8 that are pull-down transistors are turned off. Since the NMOS transistor N5 has the gate at the power supply voltage VDD1, the source at the power supply voltage VDD1, and the drain at the power supply voltage VDD1, no leakage current occurs. Since the NMOS transistor N7 has the power supply voltage VDD2 at the gate, the power supply voltage VDD2 at the source, and the power supply voltage VDD1 at the drain, no leakage current occurs.
  • a) First power supply state In the first power supply state in which the power supply voltage VDD3 is off, the power supply voltage VDD1 is on, and the power supply voltage VDD2 is on, the output VO1 of the substrate control circuit 6 is the power supply voltage VDD1. It becomes. In this case, as described above, the PMOS transistor P6 is turned on, the PMOS transistor P7 is turned off, and the output signal at the VDD1 level from the level shifter Lx1 is output to the output terminal OUT.
  • the input signal of the level shifter Lx1 is indefinite
  • the output of the level shifter Lx1 can be fixed by the shutdown signal NOE given to the level shifter Lx1. Therefore, for example, the transistors P1, P2, and N1 may be controlled to be in an off state so that no current flows between the electrodes.
  • Second power supply state In the second power supply state in which the power supply voltage VDD3 is off, the power supply voltage VDD1 is on, and the power supply voltage VDD2 is off, the output VO1 of the substrate control circuit 6 is the power supply voltage VDD1. It becomes.
  • the PMOS transistor P6 is turned on, the PMOS transistor P7 is turned off, and the output signal at the VDD1 level from the level shifter Lx1 is output to the output terminal OUT.
  • the input signal of the level shifter Lx1 is indefinite
  • the output of the level shifter Lx1 can be fixed by the shutdown signal NOE given to the level shifter Lx1. Therefore, for example, the transistors P1, P2, and N2 may be controlled to be in an off state so that no current flows between the electrodes.
  • the NMOS transistors N5 and N7 are turned off, the NMOS transistor N8 is turned off, the NMOS transistor N6 is turned on, and no leakage current is generated. .
  • the NMOS transistor N5 When the H level (VDD1) is output to the output terminal OUT, the NMOS transistor N5 is turned on, the NMOS transistor N7 is turned off, and the NMOS transistors N6 and N8 are turned off. Since the NMOS transistor N5 has the gate at the power supply voltage VDD1, the source at the power supply voltage VDD1, and the drain at the power supply voltage VDD1, no leakage current occurs.
  • the input signal of the level shifter Lx2 is indefinite
  • the output of the level shifter Lx2 can be fixed by the shutdown signal NOE given to the level shifter Lx2. Therefore, for example, the transistors P1, P2, and N2 may be controlled to be in an off state so that no current flows between the electrodes.
  • the NMOS transistors N5 and N7 are turned off, the NMOS transistor N6 is turned off, the NMOS transistor N8 is turned on, and no leakage current is generated. .
  • the NMOS transistor N7 When the H level (VDD2) is output to the output terminal OUT, the NMOS transistor N7 is turned on, the NMOS transistor N5 is turned off, and the NMOS transistors N6 and N8 are turned off. Since the NMOS transistor N7 has the power supply voltage VDD2 at the gate, the power supply voltage VDD2 at the source, and the power supply voltage VDD2 at the drain, no leakage current occurs.
  • the operation of the entire circuit when the third level shifter circuit configuration shown in FIG. 5 is used as the level shifter L2 and the fourth level shifter circuit configuration is used as the level shifter L3 is as described above. Since this is the same as the second embodiment, the description thereof is omitted here.
  • the fourth level shifter circuit configuration is the same as the circuit configuration shown in FIG. 5 except that the output control units Ly1 and Ly2 are the same circuit, and the level shifter units Lx1 and Lx2 are the first level shifter circuit shown in FIG.
  • the second level shifter circuit configuration shown in FIG. 8 is used.
  • the level shifter portion Lx2 in the fourth level shifter circuit configuration has a configuration in which the power supply voltage VDD2 is replaced in place of the power supply voltage VDD1 in the second level shifter circuit configuration shown in FIG.
  • the substrate control circuit 6 supplies the higher one of the power supply voltage VDD1 and the power supply voltage VDD2 as the output VO1 to the substrate electrodes of the PMOS transistors P1 and P2 shown in FIG.
  • the transistors P1, P2, and N2 can be controlled as long as either the power supply voltage VDD1 or the power supply voltage VDD2 is turned on.
  • the power supply voltage VOUT output from the terminal 13 can be freely controlled and can be utilized for a wide range of applications.
  • FIG. 6 is a circuit diagram showing a semiconductor integrated circuit according to the third embodiment.
  • duplication description with respect to the structure substantially the same as 1st Embodiment and 2nd Embodiment may be abbreviate
  • the semiconductor integrated circuit uses the PMOS transistors P1, P2, and P8 to select the power supply voltage VDD1 applied to the power supply terminal 11 or the power supply voltage VDD2 applied to the power supply terminal 12, and to the power supply output terminal 13.
  • the power supply switch circuit 1 that outputs the power supply voltage VOUT, the switch control circuit 2 connected to the gate of the PMOS transistor P1, the switch control circuit 3 connected to the gate of the PMOS transistor P2, and the power supply output terminal 13 It has a discharge circuit 4 and a switch control circuit 7 connected to the gate of the PMOS transistor P8.
  • the power supply terminal 11 and the power output terminal 13 are connected by a PMOS transistor P1, and the power supply terminal 12 and the power output terminal 13 are connected by two PMOS transistors P2 and P8 connected in series. By switching the two PMOS transistors P1, P2, and P8, the voltage applied from the power supply output terminal 13 to the power supply terminal 11 or the power supply terminal 12 is output.
  • the power switch circuit 1 has a source connected to the power supply terminal 11, a drain connected to the power output terminal 13, a gate connected to the output of the switch control circuit 2, and a substrate electrode connected to the power supply terminal 11.
  • Transistor P1 source connected to node X6 (drain of PMOS transistor P8), drain connected to power supply output terminal 13, gate connected to output of switch control circuit 3, and substrate electrode connected to power supply terminal 11
  • the PMOS transistor P2 the source connected to the power supply terminal 12, the drain connected to the node X6 (source of the PMOS transistor P2), the gate connected to the output of the switch control circuit 7, and the substrate electrode connected to the power supply terminal 12 is connected to the PMOS transistor P8.
  • the switch control circuit 2 shown in FIG. 6 has the same configuration as the switch control circuit 2 shown in FIG. 1, and the level shifter L1 has the first level shifter circuit configuration shown in FIG.
  • the discharge circuit 4 shown in FIG. 6 has the same configuration as the discharge circuit 4 shown in FIG. 1, and the level shifter L3 has the second level shifter circuit configuration shown in FIG.
  • the switch control circuit 3 shown in FIG. 6 has a level shifter L2, and outputs a signal from the ground potential VSS level to the power supply voltage VDD1 level to the gate of the PMOS transistor P2, thereby turning the PMOS transistor P2 on or off.
  • the level shifter L2 is a level shifter for converting a signal at the power supply voltage VDD3 level into a signal at the power supply voltage VDD1 level with the same circuit configuration as the level shifter L1 described above, and has a first level shifter circuit configuration as shown in FIG. Yes.
  • the switch control circuit 7 shown in FIG. 6 has a level shifter L4, and outputs a signal from the ground potential VSS level to the power supply voltage VDD2 level to the gate of the PMOS transistor P8, thereby turning the PMOS transistor P8 on or off.
  • the level shifter L4 is a level shifter that converts a signal at the power supply voltage VDD3 level into a signal at the power supply voltage VDD2 level, and has a circuit configuration in which the power supply voltage VDD2 is replaced instead of the power supply voltage VDD1 in the first level shifter circuit configuration shown in FIG. Have.
  • the level shifters L1, L2, and L4 When the shutdown signal NOE is L level (0 V), the level shifters L1, L2, and L4 output inverted signals of the input signals IN1 and IN2, and the level shifter L3 outputs a signal having the same logic as the input signal IN3.
  • the outputs of the level shifters L1 and L2 are at the H level (VDD1) and the output of the level shifter L4 is at the H level regardless of the state of the input signal even when the power supply voltage VDD3 is in the off state.
  • the output of the level shifter L3 is fixed to the L level (VSS) at the level (VDD2).
  • the PMOS transistors P1, P2, P8, etc. When connected via the NMOS transistor N2 or the like, an unnecessary current flows between the power supplies, causing element destruction, latch-up, and malfunction, so these transistors are normally controlled exclusively.
  • the other PMOS transistors P2, P8 and the NMOS transistor N2 are controlled to be off.
  • the PMOS transistor P2, P8 is on, the other PMOS transistors P1 and NMOS transistor are controlled.
  • N2 is controlled to be in an off state, and when the NMOS transistor N2 is in an on state, the other PMOS transistors P1, P2, and P8 are controlled to be in an off state.
  • the input signal IN1 is set to the H level (VDD3)
  • the input signal IN2 and the input signal IN3 are set to the L level (VSS), and the gate of the PMOS transistor P1.
  • the L level (VSS) is output to the gate of the PMOS transistor P2
  • the H level (VDD2) is output to the gate of the PMOS transistor P8
  • the L level (VSS) is output to the gate of the NMOS transistor N2.
  • the power supply voltage VDD1 applied from the power supply output terminal 13 to the power supply terminal 11 is output as the power supply voltage VOUT.
  • the substrate electrode of the PMOS transistor P2 directly connected to the power supply output terminal 13 is connected to the power supply terminal 11 and thus becomes the power supply voltage VDD1, so that unnecessary current due to a parasitic diode does not flow to the substrate. .
  • the input signal IN2 is set to the H level (VDD3)
  • the input signal IN1 and the input signal IN3 are set to the L level (VSS)
  • the gates of the PMOS transistors P2 and P8 are set.
  • the L level (VSS) is output to the gate of the PMOS transistor P1
  • the L level (VSS) is output to the gate of the NMOS transistor N2.
  • the PMOS transistors P2 and P8 are turned on, the PMOS transistor P1 and the NMOS transistor N2 are controlled to be turned off, and the power supply terminal 12 and the power output terminal 13 are electrically connected via the PMOS transistors P2 and P8.
  • the power supply voltage VDD2 applied from the power supply output terminal 13 to the power supply terminal 12 is output as the power supply voltage VOUT.
  • a) First power supply state When the power supply voltage VDD3 is off, the power supply voltage VDD1 is on, and the power supply voltage VDD2 is on, the transistors P1, P2, P8, and N2 are controlled.
  • the input signals IN1, IN2, and IN3 to be performed are indefinite. Therefore, the output signals output from the level shifters L1 to L4 are controlled by the shutdown signal NOE connected to the above level shifters L1 to L4, so that no current flows between the respective electrodes P1, P2 , P8, and N2 are controlled to the off state.
  • the shutdown signal NOE is set to H level (3.3V).
  • the level shifter L1 outputs the H level (VDD1) to the gate of the PMOS transistor P1
  • the level shifter L2 outputs the H level (VDD1) to the gate of the PMOS transistor P2.
  • the level shifter L4 outputs the H level (VDD2) to the gate of the PMOS transistor P8, and the level shifter L3 outputs the L level (VSS) to the gate of the NMOS transistor N2.
  • the transistors P1, P2, P8, and N2 are turned off.
  • each of the transistors P1, P2, P8, and N2 is controlled to be in an off state.
  • the configuration of the level shifter is changed so that the PMOS transistor P1 is in an on state, and the PMOS transistors P2, P8, and the NMOS transistor N2
  • the power supply terminal 11 and the power supply output terminal 13 are electrically connected to each other, and the power supply voltage VDD1 can be supplied as the power supply voltage VOUT.
  • Second power supply state In the second power supply state in which the power supply voltage VDD3 is off, the power supply voltage VDD1 is on, and the power supply voltage VDD2 is off, the shutdown signal NOE is at the H level (3.3V). Even so, the output of the level shifter L4 cannot be controlled by the shutdown signal NOE. However, since the output of the level shifter L2 is controlled by the shutdown signal NOE, the H level (VDD1) is output from the level shifter L2 to the gate of the PMOS transistor P2, and the PMOS transistor P2 is turned off. Therefore, current does not leak to the power supply terminal 12 via the PMOS transistors P2 and P8.
  • the shutdown signal NOE is set to the H level (3.3V). Even so, the output of the level shifters L1, L2, and L3 cannot be controlled by the shutdown signal NOE. However, since the output of the level shifter L4 is controlled by the shutdown signal NOE, the H level (VDD2) is output from the level shifter L4 to the gate of the PMOS transistor P8, and the PMOS transistor P8 is turned off. Therefore, current does not leak from the power supply terminal 12 via the PMOS transistors P2 and P8.
  • level shifters used in the first to third embodiments are merely examples, and other circuits may be used as long as the circuits achieve the same function.
  • the power supply terminal 11, the power supply terminal 12, and the power output terminal 13 are generally provided with a bypass capacitor outside the LSI as an external terminal of the LSI package so as to stabilize the power supply. It is.
  • the function of a bypass capacitor applied to the power supply terminal 11 or the power supply terminal 12 can be expected.
  • the power output terminal 13 may not be provided with a bypass capacitor and may not be an external terminal of the LSI package.
  • the wiring shape of the power supply output terminal 13 is the I / O circuit that connects the I / O circuits provided in the I / O circuit.
  • the power switch circuit does not generate an unnecessary current due to a parasitic diode even when any power supply voltage is in an off state, and causes problems such as element destruction, latch-up, and malfunction. This is useful in that it can be prevented.

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Abstract

　半導体集積回路は、ＰＭＯＳトランジスタ（Ｐ１）及びＮＭＯＳトランジスタ（Ｎ１）を用いて、電源供給端子（１１）に印加された電源電圧（ＶＤＤ１）または電源供給端子（１２）に印加された電源電圧（ＶＤＤ２）を選択して電源出力端子（１３）に電源電圧（ＶＯＵＴ）として出力する電源スイッチ回路（１）と、ＰＭＯＳトランジスタ（Ｐ１）のゲートに接続されたスイッチ制御回路（２）と、ＮＭＯＳトランジスタ（Ｎ１）のゲートに接続されたスイッチ制御回路（３）とを備えている。

Description

半導体集積回路
　本開示は、供給する電源電圧を切り替える機能を持つ電源スイッチ回路を備えた半導体集積回路に関する。
　一般的に、インターフェースを高速化するために、信号の周波数を高くする場合、消費電力の増大を抑えるために、信号の電圧レベルを小さくする。例えば、ＳＤカードのインターフェース規格では、従来は３．３Ｖ信号のインターフェースであったのに対して、新しい高速な規格では１．８Ｖ信号のインターフェースとなっている。また、ＳＤカードのような広く普及したインターフェース規格では、新旧両方の規格に対応した機器が求められるため、インターフェース回路としては、接続するＳＤカードが対応している規格によって、信号の電圧レベルを切り替える必要が出てくる。そのため、インターフェース回路に供給する電源電圧を３．３Ｖと１．８Ｖで切り替える電源スイッチ回路が必要となる。
特開２００８－１１８５８２号公報
　電源スイッチ回路としては、ＰＭＯＳトランジスタを用いた回路が一般的である。しかしながら、上述のＳＤカードのインターフェースの３．３Ｖと１．８Ｖのように、電源電圧に大きな差がある場合は、単純に３．３Ｖの電源供給端子と電源出力端子、１．８Ｖの電源供給端子と電源出力端子をそれぞれＰＭＯＳトランジスタで接続してしまうと寄生ダイオードによる電流が流れる。具体的には、３．３Ｖを電源出力端子に出力している際には、１．８Ｖの電源供給端子に接続するＰＭＯＳトランジスタのドレイン電圧は３．３Ｖ、基板電圧は１．８Ｖとなり、ドレインと基板間の寄生ダイオードにより電流が流れる。１．８Ｖの電源供給端子に電流が逆流することになるので、場合によっては、素子破壊やラッチアップ、誤動作などの重大な問題が発生する。
　そこで、例えば、特許文献１に書かれているように、ＰＭＯＳトランジスタの基板電圧をドレイン電圧よりも高い電圧に制御することで、上述の寄生ダイオード電流は防止できる。ただし、特許文献１では、全ての電源がオン状態を前提としているため、いずれかの電源がオフ状態の場合や、電源立ち上がりの過渡状態においては、寄生ダイオード電流が発生する課題があった。
　本開示は、いずれかの電源がオフ状態の場合にも、寄生ダイオード電流などの不要な電流を発生させない電源スイッチ回路を備えた半導体集積回路を提供する。
　本開示の第１の半導体集積回路は、接地電位が印加される接地端子と、接地電位よりも高い第１の電源電圧が印加される第１の電源端子と、接地電位よりも高く、且つ、第１の電源電圧よりも低い第２の電源電圧が印加される第２の電源端子と、第１の電源端子に印加されている第１の電源電圧、又は、第２の電源端子に印加されている第２の電源電圧が出力される第３の電源端子と、第１の電源端子と第３の電源端子とを接続する第１のＰＭＯＳトランジスタと、第２の電源端子と第３の電源端子とを接続する第１のＮＭＯＳトランジスタと、第１のＰＭＯＳトランジスタに接続する第１のスイッチ制御回路と、第１のＮＭＯＳトランジスタに接続する第２のスイッチ制御回路とを備え、第１のスイッチ制御回路は、第１のＰＭＯＳトランジスタのゲートに接地電位レベルから第１の電源電圧レベルまでの信号を出力することで、第１のＰＭＯＳトランジスタをオン状態またはオフ状態に制御し、第２のスイッチ制御回路は、第１のＮＭＯＳトランジスタのゲートに接地電位レベルから第１の電源電圧レベルまでの信号を出力することで、第１のＮＭＯＳトランジスタをオン状態またはオフ状態に制御することを特徴とする。
　本開示の第２の半導体集積回路は、接地電位が印加される接地端子と、接地電位よりも高い第１の電源電圧が印加される第１の電源端子と、接地電位よりも高く、且つ、第１の電源電圧よりも低い第２の電源電圧が印加される第２の電源端子と、第１の電源端子に印加されている第１の電源電圧、又は、第２の電源端子に印加されている第２の電源電圧が出力される第３の電源端子と、第１の電源端子と第３の電源端子とを接続する第１のＰＭＯＳトランジスタと、第２の電源端子と第３の電源端子とを接続する第２のＰＭＯＳトランジスタと、第１のＰＭＯＳトランジスタに接続する第１のスイッチ制御回路と、第２のＰＭＯＳトランジスタに接続する第２のスイッチ制御回路と、第２のＰＭＯＳトランジスタの基板電極に出力が接続された基板制御回路とを備え、基板制御回路は、第１の電源電圧及び第２の電源電圧を電源とし、そのうちの電源電圧の高い方の電圧を出力することを特徴とする。
　上記第２の半導体集積回路において、第２のスイッチ制御回路は、入力信号が与えられる入力端子と、出力信号が出力される出力端子と、入力信号に応じて接地電位レベルから第１の電源電圧レベルまでの信号を出力する第１の出力回路と、入力信号に応じて接地電位レベルから第２の電源電圧レベルまでの信号を出力する第２の出力回路と、第１の出力回路と出力端子とを接続する第３のＰＭＯＳトランジスタと、第２の出力回路と出力端子とを接続する第４のＰＭＯＳトランジスタを備え、第３のＰＭＯＳトランジスタは、ゲートに第２の電源電圧が印加され、基板電極に基板制御回路の出力が接続されており、第４のＰＭＯＳトランジスタは、ゲートに第１の電源電圧が印加され、基板電極に基板制御回路の出力が接続されていることを特徴とする。
　本開示の第３の半導体集積回路は、接地電位が印加される接地端子と、接地電位よりも高い第１の電源電圧が印加される第１の電源端子と、接地電位よりも高く、且つ、第１の電源電圧よりも低い第２の電源電圧が印加される第２の電源端子と、第１の電源端子に印加されている第１の電源電圧、又は、第２の電源端子に印加されている第２の電源電圧が出力される第３の電源端子と、第１の電源端子と第３の電源端子とを接続する第１のＰＭＯＳトランジスタと、第３の電源端子と第１のノードとを接続する第２のＰＭＯＳトランジスタと、第１のノードと第２の電源端子とを接続する第３のＰＭＯＳトランジスタと、第１のＰＭＯＳトランジスタに接続する第１のスイッチ制御回路と、第２のＰＭＯＳトランジスタに接続する第２のスイッチ制御回路と、第３のＰＭＯＳトランジスタに接続する第３のスイッチ制御回路を備え、第２のＰＭＯＳトランジスタの基板電極は第１の電源端子に接続されており、第３のＰＭＯＳトランジスタの基板電極は第２の電源端子に接続されており、第１のスイッチ制御回路は、第１のＰＭＯＳトランジスタのゲートに接地電位レベルから第１の電源電圧レベルまでの信号を出力することで、第１のＰＭＯＳトランジスタをオン状態またはオフ状態に制御し、第２のスイッチ制御回路は、第２のＰＭＯＳトランジスタのゲートに接地電位レベルから第１の電源電圧レベルまでの信号を出力することで、第２のＰＭＯＳトランジスタをオン状態またはオフ状態に制御し、第３のスイッチ制御回路は、第３のＰＭＯＳトランジスタのゲートに接地電位レベルから第２の電源電圧レベルまでの信号を出力することで、第３のＰＭＯＳトランジスタをオ状態ンまたはオフ状態に制御することを特徴とする。
　本開示は、電源スイッチ回路を備えた半導体集積回路において、いずれかの電源電圧がオフ状態の場合にも、寄生ダイオードなどによる不要な電流を発生させず、素子破壊やラッチアップ、誤動作などの問題を防止できる。また、電源シーケンスを考慮しなくてもよいので、システムを簡略化することができ、設計コストやチップ面積の削減、電源ＩＣなど周辺部品コストの削減を実現することができる。
第１の実施形態に係る半導体集積回路を示す回路図である。 第２の実施形態に係る半導体集積回路を示す回路図である。 第２の実施形態に係る半導体集積回路における第１実施例を示す回路図である。 第２の実施形態に係る半導体集積回路における第２実施例を示す回路図である。 第２の実施形態に係る半導体集積回路における第３実施例に用いる第３のレベルシフタ回路構成を示す回路図である。 第３の実施形態に係る半導体集積回路を示す回路図である。 各実施形態のレベルシフタとして用いる第１のレベルシフタ回路構成を示す回路図である。 各実施形態のレベルシフタとして用いる第２のレベルシフタ回路構成を示す回路図である。
　以下、実施の形態を、図面を参照しながら説明する。
　以降の各実施形態では、３．３Ｖの電源電圧ＶＤＤ１と１．８Ｖの電源電圧ＶＤＤ２の２つの電源電圧を切り替える電源スイッチ回路を備えた半導体集積回路を用いて説明する。
　また、近年のシステムＬＳＩと同様に、３．３Ｖの電源電圧ＶＤＤ１および１．８Ｖの電源電圧ＶＤＤ２は、ＬＳＩのパッドに接続され、ＬＳＩ外部との信号の入出力を行うＩ／Ｏ回路などを動作させる電源とし、スタンダードセルなどの内部回路は、それとは別の１．２Ｖの電源電圧ＶＤＤ３で動作させるものとする。
　ここで、電源スイッチ回路及びその周辺回路には、３．３Ｖまたは１．８Ｖの電圧に耐えられるトランジスタなどの素子を用いるため、基本的には３．３Ｖレベルまたは１．８Ｖレベルの信号で制御する。ただし、電源スイッチ回路を制御する入力信号自体は、内部回路で生成される１．２Ｖレベル信号なので、レベルシフタにより１．２Ｖレベルの入力信号を３．３Ｖレベルまたは１．８Ｖレベルの出力信号に変換し、電源スイッチ回路を制御する。
　なお、電源スイッチ回路を制御する入力信号として、３．３Ｖレベル信号や１．８Ｖレベル信号を直接生成できる場合は、レベルシフタは不要となり、回路構成は非常に簡略になる。さらに、レベルシフタでは考慮が必要な１．２Ｖの電源電圧ＶＤＤ３のオフ状態も考慮しなくて済む。
　（第１の実施形態）
　以下、第１の実施形態に係る半導体集積回路について図面を参照しながら説明する。図１は第１の実施形態に係る半導体集積回路を示す回路図である。なお、第１の実施形態以降の各実施形態における説明において、接地電位ＶＳＳは例えば０Ｖとし、電源電圧ＶＤＤ１は接地電位ＶＳＳよりも高い例えば３．３Ｖとし、電源電圧ＶＤＤ２は接地電位ＶＳＳよりも高く、且つ、電源電圧ＶＤＤ１よりも低い例えば１．８Ｖとし、電源電圧ＶＤＤ３は接地電位ＶＳＳよりも高く、且つ、電源電圧ＶＤＤ２よりも低い例えば１．２Ｖとする。
　半導体集積回路は、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１を用いて、電源供給端子１１に印加された電源電圧ＶＤＤ１または電源供給端子１２に印加された電源電圧ＶＤＤ２を選択して、電源出力端子１３に、電源電圧ＶＯＵＴとして出力する電源スイッチ回路１と、ＰＭＯＳトランジスタＰ１のゲートに接続されたスイッチ制御回路２と、ＮＭＯＳトランジスタＮ１のゲートに接続されたスイッチ制御回路３と、電源出力端子１３に接続されたディスチャージ回路４と、ＮＭＯＳトランジスタＮ１のゲートに接続されたプルダウン回路５とを有している。
　電源スイッチ回路１は、ソースが電源供給端子１１に接続され、ドレインが電源出力端子１３に接続され、ゲートがスイッチ制御回路２の出力に接続されたＰＭＯＳトランジスタＰ１と、ソースが電源供給端子１２に接続され、ドレインが電源出力端子１３に接続され、ゲートがスイッチ制御回路３の出力に接続されたＮＭＯＳトランジスタＮ１とを有している。ＰＭＯＳトランジスタＰ１の基板（ウェル）電極は電源供給端子１１に接続され、ＮＭＯＳトランジスタＮ１の基板（ウェル）電極は接地電位ＶＳＳが印加される接地端子に接続されている。ＰＭＯＳトランジスタＰ１は、電源供給端子１１と電源出力端子１３の間に、直列に接続されたスイッチ部分を構成し、ＮＭＯＳトランジスタＮ１は、電源供給端子１２と電源出力端子１３の間に、直列に接続されたスイッチ部分を構成している。
　スイッチ制御回路２は、レベルシフタＬ１を有し、ＰＭＯＳトランジスタＰ１のゲートに、接地電位ＶＳＳレベルから電源電圧ＶＤＤ１レベルまでの信号を出力することで、ＰＭＯＳトランジスタＰ１をオン状態またはオフ状態に制御する。レベルシフタＬ１には、電源電圧ＶＤＤ３と電源電圧ＶＤＤ１とが電源として供給され、電源電圧ＶＤＤ３レベルの信号（ＶＤＤ３またはＶＳＳ）を入力信号ＩＮ１とし、電源電圧ＶＤＤ１レベルの信号（ＶＤＤ１またはＶＳＳ）に変換してＰＭＯＳトランジスタＰ１のゲートに出力する。例えば、１．２Ｖレベルの入力信号ＩＮ１を３．３Ｖレベルの出力信号に変換してＰＭＯＳトランジスタＰ１のゲートに出力する。また、レベルシフタＬ１には、電源電圧ＶＤＤ１～ＶＤＤ３の電源状態に依存しないシャットダウン信号ＮＯＥが与えられている。このシャットダウン信号ＮＯＥは、例えばＬＳＩ外部からバッファなどを経由せずに直接入力される信号である。シャットダウン信号ＮＯＥがＬレベル（０Ｖ）の場合、レベルシフタＬ１は入力信号ＩＮ１の反転論理の信号を出力する。一方、シャットダウン信号ＮＯＥがＨレベル（３．３Ｖ）の場合、レベルシフタＬ１は入力信号ＩＮ１に関係なく、電源電圧ＶＤＤ３がオフ状態でも、出力をＨレベル（ＶＤＤ１）に固定することができる。このレベルシフタＬ１は、例えば、図７に示すような第１のレベルシフタ回路構成を有している。
　ここで、図７に示す第１のレベルシフタ回路構成について簡単に説明する。図７は各実施形態のレベルシフタとして用いる第１のレベルシフタ回路構成を示す回路図である。
　第１のレベルシフタ回路構成は、ＰＭＯＳトランジスタＰ１１～Ｐ１５と、ＮＭＯＳトランジスタＮ１１～Ｎ１４と、インバータＩＮＶ４とを有している。
　ＰＭＯＳトランジスタＰ１１は、ゲートがシャットダウン信号ＮＯＥを受けるとともにＰＭＯＳトランジスタＰ１３のゲートに接続され、ソースに電源電圧ＶＤＤ１が与えられ、ドレインがＰＭＯＳトランジスタＰ１２のソースに接続され、基板電極に電源電圧ＶＤＤ１が与えられている。
　ＰＭＯＳトランジスタＰ１２は、ゲートがＰＭＯＳトランジスタＰ１４のドレイン及びノードＸ７に接続され、ソースがＰＭＯＳトランジスタＰ１１のドレインに接続され、ドレインがＰＭＯＳトランジスタＰ１４のゲート及びＮＭＯＳトランジスタＮ１１のドレインに接続され、基板電極に電源電圧ＶＤＤ１が与えられている。
　ＰＭＯＳトランジスタＰ１３は、ゲートがシャットダウン信号ＮＯＥを受けるとともにＰＭＯＳトランジスタＰ１１のゲートに接続され、ソースに電源電圧ＶＤＤ１が与えられ、ドレインがＰＭＯＳトランジスタＰ１４のソースに接続され、基板電極に電源電圧ＶＤＤ１が与えられている。
　ＰＭＯＳトランジスタＰ１４は、ゲートがＰＭＯＳトランジスタＰ１２のドレインに接続され、ソースがＰＭＯＳトランジスタＰ１３のドレインに接続され、ドレインがＰＭＯＳトランジスタＰ１２のゲート、ＮＭＯＳトランジスタＮ１２のドレイン及びノードＸ７に接続され、基板電極に電源電圧ＶＤＤ１が与えられている。
　ＰＭＯＳトランジスタＰ１５は、ゲートがＮＭＯＳトランジスタＮ１４のゲート及びノードＸ７に接続され、ソースに電源電圧ＶＤＤ１が与えられ、ドレインがＮＭＯＳトランジスタＮ１４のドレイン及び出力端子ＸＯＵＴに接続されている。
　ＮＭＯＳトランジスタＮ１１は、ゲートが入力端子ＩＮ及びインバータＩＮＶ４の入力に接続され、ソースが接地端子（接地電位ＶＳＳ）に接続され、ドレインがＰＭＯＳトランジスタＰ１２のドレイン及びＰＭＯＳトランジスタＰ１４のゲートに接続されている。
　ＮＭＯＳトランジスタＮ１２は、ゲートがインバータＩＮＶ４の出力に接続され、ソースが接地端子（接地電位ＶＳＳ）に接続され、ドレインがＰＭＯＳトランジスタＰ１４のドレイン、ＰＭＯＳトランジスタＰ１２のゲート及びノードＸ７に接続されている。
　ＮＭＯＳトランジスタＮ１３は、ゲートにシャットダウン信号ＮＯＥが与えられ、ソースが接地端子（接地電位ＶＳＳ）に接続され、ドレインがノードＸ７に接続されている。
　ＮＭＯＳトランジスタＮ１４は、ゲートがＰＭＯＳトランジスタＰ１５のゲート及びノードＸ７に接続され、ソースが接地端子（接地電位ＶＳＳ）に接続され、ドレインがＰＭＯＳトランジスタＰ１５のドレイン及び出力端子ＸＯＵＴに接続されている。
　インバータＩＮＶ４は、入力に入力端子ＩＮ及びＮＭＯＳトランジスタＮ１１のゲートが接続され、出力にＮＭＯＳトランジスタＮ１２のゲートが接続されている。
　この第１のレベルシフタ回路構成において、シャットダウン信号ＮＯＥがＨレベル（３．３Ｖ）の場合、ＮＭＯＳトランジスタＮ１３がオン状態となりノードＸ７の電位が接地電位ＶＳＳとなる。これにより、ＰＭＯＳトランジスタＰ１５がオン状態、ＮＭＯＳトランジスタＮ１４がオフ状態となるため、出力端子ＸＯＵＴには電源電圧ＶＤＤ１が出力される。
　スイッチ制御回路３は、バッファ構成を有するレベルシフタＬ２を有し、ＮＭＯＳトランジスタＮ１のゲートに、接地電位ＶＳＳレベルから電源電圧ＶＤＤ１レベルまでの信号を出力することで、ＮＭＯＳトランジスタＮ１をオン状態またはオフ状態に制御する。レベルシフタＬ２には、電源電圧ＶＤＤ３と電源電圧ＶＤＤ１とが電源として供給され、電源電圧ＶＤＤ３レベルの信号（ＶＤＤ３またはＶＳＳ）を入力信号ＩＮ２とし、電源電圧ＶＤＤ１レベルの信号（ＶＤＤ１またはＶＳＳ）に変換してＮＭＯＳトランジスタＮ１のゲートに出力する。例えば、１．２Ｖレベルの入力信号ＩＮ２を３．３Ｖレベルの出力信号に変換してＮＭＯＳトランジスタＮ１のゲートに出力する。また、レベルシフタＬ２には、電源電圧ＶＤＤ１～ＶＤＤ３の電源状態に依存しないシャットダウン信号ＮＯＥが与えられている。このシャットダウン信号ＮＯＥは、例えばＬＳＩ外部からバッファなどを経由せずに直接入力される信号である。シャットダウン信号ＮＯＥがＬレベル（０Ｖ）の場合、レベルシフタＬ２は入力信号ＩＮ２と同じ論理の信号を出力する。一方、シャットダウン信号ＮＯＥがＨレベル（３．３Ｖ）の場合、レベルシフタＬ２は入力信号ＩＮ２に関係なく、電源電圧ＶＤＤ３がオフ状態でも、出力をＬレベル（ＶＳＳ）に固定する。このレベルシフタＬ２は、図８に示すような第２のレベルシフタ回路構成を有している。
　ここで、図８に示す第２のレベルシフタ回路構成について簡単に説明する。図８は各実施形態のレベルシフタとして用いる第２のレベルシフタ回路構成を示す回路図である。
　第２のレベルシフタ回路構成は、ＰＭＯＳトランジスタＰ１１～Ｐ１４と、ＮＭＯＳトランジスタＮ１１～Ｎ１３と、インバータＩＮＶ４とを有している。
　この第２のレベルシフタ回路構成は、図７に示す第１のレベルシフタ回路構成からＰＭＯＳトランジスタＰ１５及びＮＭＯＳトランジスタＮ１４を取り除いて、ノードＸ７を出力端子ＯＵＴに接続した回路構成を有している。
　従って、ＰＭＯＳトランジスタＰ１１～Ｐ１４、ＮＭＯＳトランジスタＮ１１～Ｎ１３及びインバータＩＮＶ４の各接続は、第１のレベルシフタ回路構成と同じであるため、ここでの説明は省略する。
　この第２のレベルシフタ回路構成において、シャットダウン信号ＮＯＥがＨレベル（３．３Ｖ）の場合、ＮＭＯＳトランジスタＮ１３がオン状態となりノードＸ７の電位が接地電位ＶＳＳとなり、出力端子ＯＵＴには接地電位ＶＳＳが出力される。
　ディスチャージ回路４は、電源出力端子１３と接地電位ＶＳＳが印加される接地端子を接続するＮＭＯＳトランジスタＮ２と、ＮＭＯＳトランジスタＮ２のゲートに接続されたバッファ構成を有するレベルシフタＬ３とを有し、電源供給端子１１（ＶＤＤ１）から電源供給端子１２（ＶＤＤ２）に接続を切り替える間の遷移状態において、電源出力端子１３（ＶＯＵＴ）にたまった電荷を放電して電位を下げることで電源の高速な切り替えを実現することができる。ＮＭＯＳトランジスタＮ２は、ドレインが電源出力端子１３に接続され、ソースが接地端子（接地電位ＶＳＳ）に接続され、ゲートがレベルシフタＬ３の出力に接続されている。レベルシフタＬ３には、電源電圧ＶＤＤ３と電源電圧ＶＤＤ１とが電源として供給され、電源電圧ＶＤＤ３レベルの信号（ＶＤＤ３またはＶＳＳ）を入力信号ＩＮ３とし、電源電圧ＶＤＤ１レベルの信号（ＶＤＤ１またはＶＳＳ）に変換してＮＭＯＳトランジスタＮ２のゲートに出力する。例えば、１．２Ｖレベルの入力信号ＩＮ３を３．３Ｖレベルの出力信号に変換してＮＭＯＳトランジスタＮ２のゲートに出力する。また、レベルシフタＬ３には、電源電圧ＶＤＤ１～ＶＤＤ３の電源状態に依存しないシャットダウン信号ＮＯＥが与えられている。このシャットダウン信号ＮＯＥは、例えばＬＳＩ外部からバッファなどを経由せずに直接入力される信号である。シャットダウン信号ＮＯＥがＬレベル（０Ｖ）の場合、レベルシフタＬ３は入力信号ＩＮ３と同じ論理の信号を出力する。一方、シャットダウン信号ＮＯＥがＨレベル（３．３Ｖ）の場合、レベルシフタＬ３は入力信号ＩＮ３に関係なく、電源電圧ＶＤＤ３がオフ状態でも、出力をＬレベル（ＶＳＳ）に固定する。このレベルシフタＬ３は、図８に示すような第２のレベルシフタ回路構成を有している。
　プルダウン回路５は、ＮＭＯＳトランジスタＮ１のゲートと接地電位ＶＳＳが印加される接地端子を接続するＮＭＯＳトランジスタＮ３と、ＮＭＯＳトランジスタＮ３のゲートに接続されたバッファＢ１とを有し、電源電圧ＶＤＤ１及び電源電圧ＶＤＤ３がともにオフ状態で、電源電圧ＶＤＤ２のみがオン状態の場合に、ＮＭＯＳトランジスタＮ１のゲートをオフ状態にする回路である。ＮＭＯＳトランジスタＮ３は、プルダウントランジスタであって、ドレインがＮＭＯＳトランジスタＮ１のゲートに接続され、ソースが接地端子（接地電位ＶＳＳ）に接続され、ゲートがバッファＢ１の出力に接続されている。バッファＢ１には、電源電圧ＶＤＤ２が電源として供給され、プルダウン制御信号（入力信号）ＩＮ４を入力とし、プルダウン制御信号ＩＮ４と同じ論理の電源電圧ＶＤＤ２レベルの信号（ＶＤＤ２またはＶＳＳ）を出力信号として、ＮＭＯＳトランジスタＮ３のゲートに出力する。この構成により、プルダウン制御信号ＩＮ４にしたがって、ＮＭＯＳトランジスタＮ１のゲートを接地電位ＶＳＳレベルにプルダウンすることができる。このプルダウン制御信号ＩＮ４としては、３．３Ｖ信号でも１．８Ｖ信号でもよく、上述のレベルシフタＬ１～Ｌ３に用いているシャットダウン信号ＮＯＥと同じ信号を用いてもよい。また、プルダウン制御信号ＩＮ４に十分な駆動能力がある場合は、バッファＢ１を省略して、プルダウン制御信号ＩＮ４を直接ＮＭＯＳトランジスタＮ３のゲートに入力してもよい。
　上記実施形態において、電源供給端子１１（ＶＤＤ１）と電源供給端子１３（ＶＤＤ２）の間や、電源供給端子１１（ＶＤＤ１）と接地端子（ＶＳＳ）の間などが、ＰＭＯＳトランジスタＰ１、ＮＭＯＳトランジスタＮ１、Ｎ２などを介して接続されると、電源間に不要な電流が流れ、素子破壊やラッチアップ、誤動作を引き起こすため、通常はこれらのトランジスタは排他的に制御する。
　すなわち、ＰＭＯＳトランジスタＰ１がオン状態の場合は、その他のＮＭＯＳトランジスタＮ１、Ｎ２はオフ状態に制御し、ＮＭＯＳトランジスタＮ１がオン状態の場合は、その他のＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ２はオフ状態に制御し、ＮＭＯＳトランジスタＮ２がオン状態の場合は、その他のＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１はオフ状態に制御する。
　次に、第１の実施形態に係る半導体集積回路における各電源状態による動作について説明する。
　（全電源がオン状態の場合）
　電源電圧ＶＤＤ１～ＶＤＤ３が全てオン状態の場合は、通常動作の状態であり、入力信号ＩＮ１～ＩＮ３により、それぞれのトランジスタＰ１、Ｎ１、Ｎ２を制御して、電源出力端子１３に、電源供給端子１１に印加されている電源電圧ＶＤＤ１または電源供給端子１２に印加されている電源電圧ＶＤＤ２のいずれかを選択して電源電圧ＶＯＵＴとして出力する。このとき、シャットダウン信号ＮＯＥ及びプルダウン制御信号ＩＮ４は、Ｌレベル（ＶＳＳ）とする。
　具体的には、電源電圧ＶＯＵＴとして電源電圧ＶＤＤ１の電圧を出力したい場合、入力信号ＩＮ１をＨレベル（ＶＤＤ３）、入力信号ＩＮ２および入力信号ＩＮ３をＬレベル（ＶＳＳ）にして、ＰＭＯＳトランジスタＰ１のゲートにＬレベル（ＶＳＳ）、ＮＭＯＳトランジスタＮ１およびＮＭＯＳトランジスタＮ２の各ゲートにＬレベル（ＶＳＳ）を出力する。これにより、ＰＭＯＳトランジスタＰ１をオン状態、ＮＭＯＳトランジスタＮ１およびＮＭＯＳトランジスタＮ２をオフ状態に制御して、ＰＭＯＳトランジスタＰ１を介して電源供給端子１１と電源出力端子１３を電気的に接続する。この結果、電源出力端子１３から電源供給端子１１に印加されている電源電圧ＶＤＤ１の電圧を電源電圧ＶＯＵＴとして出力する。このとき、ＮＭＯＳトランジスタＮ１のドレインには電源電圧ＶＤＤ２よりも高い電源電圧ＶＤＤ１の電圧が印加されるが、ＮＭＯＳトランジスタなので、ＰＭＯＳトランジスタのように基板への寄生ダイオードによる不要な電流は流れない。
　また、電源電圧ＶＯＵＴとして電源電圧ＶＤＤ２の電圧を出力したい場合、入力信号ＩＮ２をＨレベル（ＶＤＤ３）、入力信号ＩＮ１および入力信号ＩＮ３をＬレベル（ＶＳＳ）にして、ＮＭＯＳトランジスタＮ１及びＰＭＯＳトランジスタＰ１の各ゲートにＨレベル（ＶＤＤ１）を出力し、ＮＭＯＳトランジスタＮ２のゲートにＬレベル（ＶＳＳ）を出力する。これにより、ＮＭＯＳトランジスタＮ１をオン状態、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ２をオフ状態に制御して、ＮＭＯＳトランジスタＮ１を介して電源供給端子１２と電源出力端子１３を電気的に接続する。この結果、電源出力端子１３から電源供給端子１２に印加されている電源電圧ＶＤＤ２の電圧を電源電圧ＶＯＵＴとして出力する。このとき、ＮＭＯＳトランジスタＮ１のゲートには、電源電圧ＶＤＤ２よりも高い電源電圧ＶＤＤ１が印加されているので、ＮＭＯＳトランジスタＮ１の閾値電圧をＶｔｈｎとすると、ＶＤＤ２＜ＶＤＤ１－Ｖｔｈｎとなり、電源出力端子１３の電源電圧ＶＯＵＴにはＮＭＯＳトランジスタＮ１による電圧ドロップは発生しない。
　（電源のいずれかがオフ状態の場合）
　以下、電源電圧ＶＤＤ１～ＶＤＤ３のいずれかがオフ状態の場合の動作について説明する。
　ａ）第１の電源状態
　電源電圧ＶＤＤ３がオフ状態、電源電圧ＶＤＤ１がオン状態、電源電圧ＶＤＤ２がオン状態になっている第１の電源状態の場合、各トランジスタＰ１、Ｎ１、Ｎ２を制御する入力信号ＩＮ１、ＩＮ２、ＩＮ３が不定となる。このため、上述のレベルシフタＬ１～Ｌ３に与えられているシャットダウン信号ＮＯＥによって、レベルシフタＬ１～Ｌ３から出力される出力信号を制御して、各電極間に電流が流れないように、各トランジスタＰ１、Ｎ１、Ｎ２をオフ状態に制御する。ここでは、プルダウン制御信号ＩＮ４として、シャットダウン信号ＮＯＥと同じ信号を用いるものとする。
　すなわち、シャットダウン信号ＮＯＥをＨレベル（３．３Ｖ）にする。これにより、入力信号ＩＮ１～ＩＮ３の状態に係わらず、レベルシフタＬ１からはＰＭＯＳトランジスタＰ１のゲートにＨレベル（ＶＤＤ１）が出力され、レベルシフタＬ２からはＮＭＯＳトランジスタＮ１のゲートにＬレベル（ＶＳＳ）が出力され、レベルシフタＬ３からはＮＭＯＳトランジスタＮ２のゲートにＬレベル（ＶＳＳ）が出力される。これにより、各トランジスタＰ１、Ｎ１、Ｎ２はオフ状態となる。なお、本実施形態では、各トランジスタＰ１、Ｎ１、Ｎ２をオフ状態に制御しているが、レベルシフタの構成を変更して、ＰＭＯＳトランジスタＰ１をオン状態、ＮＭＯＳトランジスタＮ１及びＮＭＯＳトランジスタＮ２をオフ状態にして、電源供給端子１１と電源出力端子１３とを電気的に接続して、電源電圧ＶＯＵＴとして電源電圧ＶＤＤ１の電圧を供給することも可能である。
　ｂ）第２の電源状態
　電源電圧ＶＤＤ３がオフ状態、電源電圧ＶＤＤ１がオン状態、電源電圧ＶＤＤ２がオフ状態になっている第２の電源状態の場合、上述の第１の電源状態の場合と同様であるので、ここでは説明を省略する。
　ｃ）第３の電源状態
　電源電圧ＶＤＤ３がオフ状態、電源電圧ＶＤＤ１がオフ状態、電源電圧ＶＤＤ２がオン状態になっている第３の電源状態の場合、シャットダウン信号ＮＯＥによってレベルシフタＬ１～Ｌ３の出力信号を制御することができないため、電源供給端子１２の電源電圧ＶＤＤ２からＮＭＯＳトランジスタＮ１を介して電流がリークしないようにする必要がある。このため、プルダウン制御信号ＩＮ４をＨレベル（３．３Ｖ）にして、プルダウン回路５のＮＭＯＳトランジスタＮ３をオン状態にして、ＮＭＯＳトランジスタＮ１のゲートを接地端子（ＶＳＳ）に電気的に接続する。これにより、ＮＭＯＳトランジスタＮ１のゲートをＬレベル（ＶＳＳ）にして、ＮＭＯＳトランジスタＮ１をオフ状態とする。なお、本実施形態では、プルダウン制御信号ＩＮ４としてシャットダウン信号ＮＯＥと同じ信号を用いるため、シャットダウン信号ＮＯＥもＨレベル（３．３Ｖ）となる。
　ｄ）第４の電源状態
　電源電圧ＶＤＤ３がオン状態、電源電圧ＶＤＤ１または電源電圧ＶＤＤ２のいずれかがオフ状態になっている第４の電源状態の場合も、上述の第２の電源状態または第３の電源状態と同じ対応でよいので、ここでは説明を省略する。
　以上、説明したように本実施形態によれば、いずれかの電源がオフ状態の場合にも、寄生ダイオード素子などによる不要な電流が発生しない電源スイッチ回路を実現することができる。また、電源出力端子１３に、電源供給端子１２の電源電圧ＶＤＤ２の電圧を供給するトランジスタに、ＰＭＯＳトランジスタよりも駆動能力の高いＮＭＯＳトランジスタをＮ１使用しているので、同じ駆動能力を実現する場合には、ＰＭＯＳトランジスタを使用する場合よりもトランジスタのレイアウト面積を小さくすることができる。
　（第２の実施形態）
　以下、第２の実施形態に係る半導体集積回路について図面を参照しながら説明する。図２は第２の実施形態に係る半導体集積回路を示す回路図である。なお、第１の実施形態の図１と実質的に同一の構成に対する重複説明を省略する場合がある。
　半導体集積回路は、ＰＭＯＳトランジスタＰ１及びＰＭＯＳトランジスタＰ２を用いて、電源供給端子１１に印加された電源電圧ＶＤＤ１または電源供給端子１２に印加された電源電圧ＶＤＤ２を選択して、電源出力端子１３に、電源電圧ＶＯＵＴとして出力する電源スイッチ回路１と、ＰＭＯＳトランジスタＰ１のゲートに接続されたスイッチ制御回路２と、ＰＭＯＳトランジスタＰ２のゲートに接続されたスイッチ制御回路３と、電源出力端子１３に接続されたディスチャージ回路４と、ＰＭＯＳトランジスタＰ１及びＰＭＯＳトランジスタＰ２の各基板（ウェル）電極に接続された基板制御回路６とを有している。
　電源スイッチ回路１は、ソースが電源供給端子１１に接続され、ドレインが電源出力端子１３に接続され、ゲートがスイッチ制御回路２の出力に接続されたＰＭＯＳトランジスタＰ１と、ソースが電源供給端子１２に接続され、ドレインが電源出力端子１３に接続され、ゲートがスイッチ制御回路３の出力に接続されたＰＭＯＳトランジスタＰ２とを有している。ＰＭＯＳトランジスタＰ１の基板（ウェル）電極は基板制御回路６の出力ＶＯ１に接続され、ＰＭＯＳトランジスタＰ２の基板（ウェル）電極は基板制御回路６の出力ＶＯ１に接続されている。ＰＭＯＳトランジスタＰ１は、電源供給端子１１と電源出力端子１３の間に、直列に接続されたスイッチ部分を構成し、ＰＭＯＳトランジスタＰ２は、電源供給端子１２と電源出力端子１３の間に、直列に接続されたスイッチ部分を構成している。
　スイッチ制御回路２は、入力信号ＩＮ１を入力とし、入力信号ＩＮ１の反転論理の信号をＰＭＯＳトランジスタＰ１のゲートに出力するレベルシフタＬ１を有している。このレベルシフタＬ１では、電源電圧ＶＤＤ３レベルの信号（ＶＤＤ３またはＶＳＳ）を入力信号ＩＮ１とし、電源電圧ＶＤＤ１レベルの信号（ＶＤＤ１またはＶＳＳ）、または、電源電圧ＶＤＤ２レベルの信号（ＶＤＤ２またはＶＳＳ）に変換してＰＭＯＳトランジスタＰ１のゲートに出力する。また、レベルシフタＬ１には、電源電圧ＶＤＤ１～ＶＤＤ３の電源状態に依存しないシャットダウン信号ＮＯＥが与えられている。このシャットダウン信号ＮＯＥは、例えばＬＳＩ外部からバッファなどを経由せずに直接入力される信号である。シャットダウン信号ＮＯＥがＬレベル（０Ｖ）の場合、レベルシフタＬ１は入力信号ＩＮ１の反転論理の信号を出力する。一方、シャットダウン信号ＮＯＥがＨレベル（３．３Ｖ）の場合、レベルシフタＬ１は入力信号ＩＮ１に関係なく、電源電圧ＶＤＤ３がオフ状態でも、出力をＨレベル（ＶＤＤ１）に固定する。
　スイッチ制御回路３は、入力信号ＩＮ２を入力とし、入力信号ＩＮ２の反転論理の信号をＰＭＯＳトランジスタＰ２のゲートに出力するレベルシフタＬ２を有している。このレベルシフタＬ２では、電源電圧ＶＤＤ３レベルの信号（ＶＤＤ３またはＶＳＳ）を入力信号ＩＮ２とし、電源電圧ＶＤＤ１レベルの信号（ＶＤＤ１またはＶＳＳ）、または、電源電圧ＶＤＤ２レベルの信号（ＶＤＤ２またはＶＳＳ）に変換してＰＭＯＳトランジスタＰ２のゲートに出力する。また、レベルシフタＬ２には、電源電圧ＶＤＤ１～ＶＤＤ３の電源状態に依存しないシャットダウン信号ＮＯＥが与えられている。このシャットダウン信号ＮＯＥは、例えばＬＳＩ外部からバッファなどを経由せずに直接入力される信号である。シャットダウン信号ＮＯＥがＬレベル（０Ｖ）の場合、レベルシフタＬ２は入力信号ＩＮ２の反転論理の信号を出力する。一方、シャットダウン信号ＮＯＥがＨレベル（３．３Ｖ）の場合、レベルシフタＬ２は入力信号ＩＮ２に関係なく、電源電圧ＶＤＤ３がオフ状態でも、出力をＨレベル（ＶＤＤ１またはＶＤＤ２）に固定する。
　ディスチャージ回路４は、電源出力端子１３と接地電位ＶＳＳが印加される接地端子を接続するＮＭＯＳトランジスタＮ２と、ＮＭＯＳトランジスタＮ２のゲートに接続されたレベルシフタＬ３とを有し、電源供給端子１１（ＶＤＤ１）から電源供給端子１２（ＶＤＤ２）に接続を切り替える間の遷移状態において、電源出力端子１３（ＶＯＵＴ）にたまった電荷を放電して電位を下げることで電源の高速な切り替えを実現することができる。ＮＭＯＳトランジスタＮ２は、ドレインが電源出力端子１３に接続され、ソースが接地端子（接地電位ＶＳＳ）に接続され、ゲートがレベルシフタＬ３の出力に接続されている。レベルシフタＬ３は、電源電圧ＶＤＤ３レベルの信号（ＶＤＤ３またはＶＳＳ）を入力信号ＩＮ３とし、電源電圧ＶＤＤ１レベルの信号（ＶＤＤ１またはＶＳＳ）、または、電源電圧ＶＤＤ２レベルの信号（ＶＤＤ２またはＶＳＳ）に変換してＮＭＯＳトランジスタＮ２のゲートに出力する。例えば、１．２Ｖレベルの入力信号ＩＮ３を３．３Ｖレベルの出力信号に変換してＮＭＯＳトランジスタＮ２のゲートに出力する。また、レベルシフタＬ３には、電源電圧ＶＤＤ１～ＶＤＤ３の状態に依存しないシャットダウン信号ＮＯＥが与えられている。このシャットダウン信号ＮＯＥは、例えばＬＳＩ外部からバッファなどを経由せずに直接入力される信号である。シャットダウン信号ＮＯＥがＬレベル（０Ｖ）の場合、レベルシフタＬ３は入力信号ＩＮ３と同じ論理の信号を出力する。一方、シャットダウン信号ＮＯＥがＨレベル（３．３Ｖ）の場合、レベルシフタＬ３は入力信号ＩＮ３に関係なく、電源電圧ＶＤＤ３がオフ状態でも、出力をＬレベル（ＶＳＳ）に固定する。
　基板制御回路６は、電源電圧ＶＤＤ１及び電源電圧ＶＤＤ２が電源として供給されており、その電源電圧ＶＤＤ１及び電源電圧ＶＤＤ２のうち、電源電圧の高い方の電圧を出力する回路であって、相補的に接続されたＰＭＯＳトランジスタＰ３及びＰＭＯＳトランジスタＰ４を有し、出力ＶＯ１はＰＭＯＳトランジスタＰ１の基板電極及びＰＭＯＳトランジスタＰ２の基板電極に接続されている。ＰＭＯＳトランジスタＰ３は、ソースに電源電圧ＶＤＤ１が与えられ、ドレインが出力ＶＯ１に接続され、ゲートに電源電圧ＶＤＤ２が与えられ、基板（ウェル）電極がドレイン及び出力ＶＯ１に接続されている。ＰＭＯＳトランジスタＰ４は、ソースに電源電圧ＶＤＤ２が与えられ、ドレインが出力ＶＯ１に接続され、ゲートに電源電圧ＶＤＤ１が与えられ、基板（ウェル）電極がドレイン及び出力ＶＯ１に接続されている。
　上記実施形態において、電源供給端子１１（ＶＤＤ１）と電源供給端子１２（ＶＤＤ２）の間や、電源供給端子１１（ＶＤＤ１）と接地端子（ＶＳＳ）の間などが、ＰＭＯＳトランジスタＰ１、Ｐ２、ＮＭＯＳトランジスタＮ２などを介して接続されると、電源間に不要な電流が流れ、素子破壊やラッチアップ、誤動作を引き起こすため、通常はこれらのトランジスタは排他的に制御する。
　すなわち、ＰＭＯＳトランジスタＰ１がオン状態の場合は、その他のＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ２はオフ状態に制御し、ＰＭＯＳトランジスタＰ２がオン状態の場合は、その他のＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ２はオフ状態に制御し、ＮＭＯＳトランジスタＮ２がオン状態の場合は、その他のＰＭＯＳトランジスタＰ１、Ｐ２はオフ状態に制御する。
　次に、第２の実施形態に係る半導体集積回路における各電源の状態による動作について説明する。
　（全電源がオン状態の場合）
　電源電圧ＶＤＤ１～ＶＤＤ３が全てオン状態の場合は、通常動作の状態であり、入力信号ＩＮ１～ＩＮ３により、それぞれのトランジスタＰ１、Ｐ２、Ｎ２を制御して、電源出力端子１３に、電源供給端子１１に印加されている電源電圧ＶＤＤ１または電源供給端子１２に印加されている電源電圧ＶＤＤ２のいずれかを選択して電源電圧ＶＯＵＴとして出力する。このとき、基板制御回路６の出力ＶＯ１は電源電圧ＶＤＤ１の電圧となる。
　具体的には、電源電圧ＶＯＵＴとして電源電圧ＶＤＤ１の電圧を出力したい場合、入力信号ＩＮ１をＨレベル（ＶＤＤ３）、入力信号ＩＮ２および入力信号ＩＮ３をＬレベル（ＶＳＳ）にして、ＰＭＯＳトランジスタＰ１のゲートにＬレベル（ＶＳＳ）、ＰＭＯＳトランジスタＰ２のゲートにＨレベル（ＶＤＤ１またはＶＤＤ２）、およびＮＭＯＳトランジスタＮ２のゲートにＬレベル（ＶＳＳ）を出力する。これにより、ＰＭＯＳトランジスタＰ１をオン状態、ＰＭＯＳトランジスタＰ２およびＮＭＯＳトランジスタＮ２をオフ状態に制御して、ＰＭＯＳトランジスタＰ１を介して電源供給端子１１と電源出力端子１３を電気的に接続する。この結果、電源出力端子１３から電源供給端子１１に印加されている電源電圧ＶＤＤ１の電圧が電源電圧ＶＯＵＴとして出力される。このとき、ＰＭＯＳトランジスタＰ２のドレインには電源電圧ＶＤＤ２よりも高い電源電圧ＶＤＤ１の電圧が印加されるが、ＰＭＯＳトランジスタＰ２の基板電極が基板制御回路６からの出力ＶＯ１によって電源電圧ＶＤＤ１の電圧となっているため、基板への寄生ダイオードによる不要な電流は流れない。
　また、電源電圧ＶＯＵＴとして電源電圧ＶＤＤ２の電圧を出力したい場合、入力信号ＩＮ２をＨレベル（ＶＤＤ３）、入力信号ＩＮ１および入力信号ＩＮ３をＬレベル（ＶＳＳ）にして、ＰＭＯＳトランジスタＰ２のゲートにＬレベル（ＶＳＳ）、ＰＭＯＳトランジスタＰ１のゲートにＨレベル（ＶＤＤ１またはＶＤＤ２）、およびＮＭＯＳトランジスタＮ２のゲートにＬレベル（ＶＳＳ）を出力する。これにより、ＰＭＯＳトランジスタＰ２をオン状態、ＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ２をオフ状態に制御して、ＰＭＯＳトランジスタＰ２を介して電源供給端子１２と電源出力端子１３を電気的に接続する。この結果、電源出力端子１３から電源供給端子１２に印加されている電源電圧ＶＤＤ２の電圧が電源電圧ＶＯＵＴとして出力される。
　（電源のいずれかがオフ状態の場合）
　電源のいずれかがオフ状態の場合の動作について、具体的なレベルシフタの回路構成を用いて説明する。なお、以下に説明する第１実施例～第３実施例は、図２に示す半導体集積回路におけるレベルシフタＬ１～Ｌ３の回路構成を具体的にしたものであり、電源スイッチ回路１及び基板制御回路６は図２の回路構成と同じである。
　Ａ．第１実施例
　以下、第２の実施形態に係る半導体集積回路における第１実施例について図面を参照しながら説明する。図３は第２の実施形態に係る半導体集積回路における第１実施例を示す回路図である。なお、図１及び図２と実質的に同一の構成に対する重複説明を省略する場合がある。
　図３に示すスイッチ制御回路２は、図１に示すスイッチ制御回路２と同じ構成を有しており、レベルシフタＬ１は図７に示す第１のレベルシフタ回路構成を有している。
　図３に示すディスチャージ回路４は、図１に示すディスチャージ回路４と同じ構成を有しており、レベルシフタＬ３は図８に示す第２のレベルシフタ回路構成を有している。
　図３に示すスイッチ制御回路３は、レベルシフタ部（出力回路）Ｌｘ及び出力制御部ＬｙからなるレベルシフタＬ２を有しており、レベルシフタ部Ｌｘは図７に示す第１のレベルシフタ回路構成を有している。
　レベルシフタ部Ｌｘは、入力信号ＩＮ２を入力とし、入力信号ＩＮ２の反転論理の信号を出力制御部ＬｙのノードＸ１に出力する。このレベルシフタ部Ｌｘでは、電源電圧ＶＤＤ３レベルの信号（ＶＤＤ３またはＶＳＳ）を入力信号ＩＮ２とし、電源電圧ＶＤＤ１レベルの信号（ＶＤＤ１またはＶＳＳ）に変換して出力制御部ＬｙのノードＸ１に出力する。また、レベルシフタ部Ｌｘには、電源電圧ＶＤＤ１～ＶＤＤ３の電源状態に依存しないシャットダウン信号ＮＯＥが接続されている。
　出力制御部Ｌｙは、電源電圧ＶＤＤ１がオフ状態、電源電圧ＶＤＤ２がオン状態の場合に、Ｈレベル（ＶＤＤ２）を出力するための回路であって、入力（ノードＸ１）がレベルシフタ部Ｌｘの出力に接続され、出力がＰＭＯＳトランジスタＰ２のゲートに接続されている。
　出力制御部Ｌｙは、プルアップトランジスタとなるＰＭＯＳトランジスタＰ５と、プルダウントランジスタとなるＮＭＯＳトランジスタＮ４と、ＰＭＯＳトランジスタを用いたダイオードＤ１と、インバータＩＮＶ１とを有している。ＰＭＯＳトランジスタＰ５は、ゲートが電源電圧ＶＤＤ１に接続され、ソースが電源電圧ＶＤＤ２に接続され、ドレインがＰＭＯＳトランジスタＰ２のゲートに接続され、基板（ウェル）電極が基板制御回路６の出力ＶＯ１に接続されている。ＮＭＯＳトランジスタＮ４は、ゲートがインバータＩＮＶ１の出力に接続され、ソースが接地端子（接地電位ＶＳＳ）に接続され、ドレインがＰＭＯＳトランジスタＰ２のゲートに接続されている。ダイオードＤ１は一端がノードＸ１に接続され、他端がＰＭＯＳトランジスタＰ２のゲートに接続されている。このダイオードＤ１の他端には、ダイオードＤ１を構成するＰＭＯＳトランジスタのゲート及び基板（ウェル）電極、ＰＭＯＳトランジスタＰ５のドレイン、及び、ＮＭＯＳトランジスタＮ４のドレインが接続されている。インバータＩＮＶ１には、電源電圧ＶＤＤ１が電源として供給され、入力がレベルシフタ部Ｌｘの出力（ノードＸ１）に接続され、出力がＮＭＯＳトランジスタＮ４のゲートに接続されている。このインバータＩＮＶ１によって、ＮＭＯＳトランジスタＮ４のゲートには、レベルシフタ部Ｌｘの出力の反転信号が与えられる。
　次に、本実施例のスイッチ制御回路３における回路動作について説明する。なお、スイッチ制御回路２及びディスチャージ回路４の回路動作は、図１に示す第１の実施形態と同じであるので、ここでの説明は省略する。また、電源スイッチ回路１及び基板制御回路６の回路動作は、図２に示す第２の実施形態と同じであるので、ここでの説明は省略する。
　入力信号ＩＮ２がＬレベル（ＶＳＳ）の場合、ノードＸ１はＨレベル（ＶＤＤ１）となり、ダイオードＤ１を経由してＰＭＯＳトランジスタＰ２のゲートにＨレベル（ＶＤＤ１）を出力する。このとき、ＮＭＯＳトランジスタＮ４のゲートには、インバータＩＮＶ１によりＬレベル（ＶＳＳ）が出力され、ＮＭＯＳトランジスタＮ４はオフ状態となる。また、ＰＭＯＳトランジスタＰ５のゲート及び基板電極には電源電圧ＶＤＤ１が印加されているため、ＰＭＯＳトランジスタＰ５はオフ状態になっている。
　また、入力信号ＩＮ２がＨレベル（ＶＤＤ３）の場合、ノードＸ１はＬレベル（ＶＳＳ）となる。このとき、ＮＭＯＳトランジスタＮ４のゲートには、インバータＩＮＶ１によりＨレベル（ＶＤＤ１）が出力され、ＮＭＯＳトランジスタＮ４はオン状態となり、ＰＭＯＳトランジスタＰ２のゲートにＬレベル（ＶＳＳ）を出力する。また、ＰＭＯＳトランジスタＰ５のゲート及び基板電極には電源電圧ＶＤＤ１が印加されているため、ＰＭＯＳトランジスタＰ５はオフ状態になっている。
　ＰＭＯＳトランジスタＰ２の基板（ウェル）電極には、基板制御回路６からの出力ＶＯ１である電源電圧ＶＤＤ１が供給されているので、レベルシフタＬ２からの電源電圧ＶＤＤ１レベルの出力信号によって、ＰＭＯＳトランジスタＰ２をオン状態またはオフ状態に制御することができる。
　電源電圧ＶＤＤ１～ＶＤＤ３が全てオン状態の場合は、図２の構成と同様の回路動作となるため、ここでは説明を省略する。すなわち、図２の構成において説明した「全電源がオン状態の場合」の回路動作と同じ動作となる。
　以下、電源電圧ＶＤＤ１～ＶＤＤ３のいずれかがオフ状態の場合の動作について説明する。
　ａ）第１の電源状態
　電源電圧ＶＤＤ３がオフ状態、電源電圧ＶＤＤ１がオン状態、電源電圧ＶＤＤ２がオン状態になっている第１の電源状態の場合、各トランジスタＰ１、Ｐ２、Ｎ２を制御する入力信号ＩＮ１、ＩＮ２、ＩＮ３が不定となる。このため、第１の実施形態と同様に、上述のレベルシフタＬ１～Ｌ３に接続されているシャットダウン信号ＮＯＥによって、レベルシフタＬ１～Ｌ３から出力される出力信号を制御して、各電極間に電流が流れないように、各トランジスタＰ１、Ｐ２、Ｎ２をオフ状態に制御する。このとき、基板制御回路６の出力ＶＯ１は電源電圧ＶＤＤ１となる。
　すなわち、シャットダウン信号ＮＯＥをＨレベル（３．３Ｖ）にする。これにより、入力信号ＩＮ１～ＩＮ３の状態に係わらず、レベルシフタＬ１からはＰＭＯＳトランジスタＰ１のゲートにＨレベル（ＶＤＤ１）が出力され、レベルシフタＬ２からはＰＭＯＳトランジスタＰ２のゲートにＨレベル（ＶＤＤ１）が出力され、レベルシフタＬ３からはＮＭＯＳトランジスタＮ２のゲートにＬレベル（ＶＳＳ）が出力される。ここで、レベルシフタＬ２において、レベルシフタ部Ｌｘから出力されたＨレベル（ＶＤＤ１）は出力制御部ＬｙのダイオードＤ１を介してＰＭＯＳトランジスタＰ２のゲートに出力される。これにより、各トランジスタＰ１、Ｐ２、Ｎ２はオフ状態となる。なお、本実施例では、各トランジスタＰ１、Ｐ２、Ｎ２をオフ状態に制御しているが、レベルシフタの構成を変更して、ＰＭＯＳトランジスタＰ１をオン状態、ＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ２をオフ状態にして、電源供給端子１１と電源出力端子１３とを電気的に接続して、電源電圧ＶＯＵＴとして電源電圧ＶＤＤ１の電圧を供給することも可能である。
　ｂ）第２の電源状態
　電源電圧ＶＤＤ３がオフ状態、電源電圧ＶＤＤ１がオン状態、電源電圧ＶＤＤ２がオフ状態になっている第２の電源状態の場合、上述の第１の電源状態の場合と同様であるので、ここでは説明を省略する。
　ｃ）第３の電源状態
　電源電圧ＶＤＤ３がオフ状態、電源電圧ＶＤＤ１がオフ状態、電源電圧ＶＤＤ２がオン状態になっている第３の電源状態の場合、シャットダウン信号ＮＯＥによってレベルシフタＬ１～Ｌ３の出力信号を制御することができないため、電源供給端子１２の電源電圧ＶＤＤ２からＰＭＯＳトランジスタＰ２を介して電流がリークしないようにする必要がある。そこで、レベルシフタＬ２の出力制御部Ｌｙを用いて、レベルシフタＬ２の出力信号を制御して、ＰＭＯＳトランジスタＰ２をオフ状態にする。すなわち、ＰＭＯＳトランジスタＰ５の基板電極には、基板制御回路６の出力ＶＯ１である電源電圧ＶＤＤ２が供給され、ＰＭＯＳトランジスタＰ５のゲートに接続されている電源電圧ＶＤＤ１はオフ状態になっているので、ＰＭＯＳトランジスタＰ５はオン状態となる。これにより、レベルシフタＬ２からＰＭＯＳトランジスタＰ２のゲートにＨレベル（ＶＤＤ２）が出力され、ＰＭＯＳトランジスタＰ２はオフ状態になる。よって、電源供給端子１２の電源電圧ＶＤＤ２からＰＭＯＳトランジスタＰ２を介して電流が流れることはない。
　ここで、ノードＸ１には、図７に示す第１のレベルシフタ回路構成におけるＰＭＯＳトランジスタＰ１５のドレインが接続されている。ノードＸ１からはＰＭＯＳトランジスタＰ１５の基板（ウェル）電極に接続されている電源電圧ＶＤＤ１への寄生ダイオードが見えるが、ＰＭＯＳトランジスタＰ５の出力（ドレイン）との間にダイオードＤ１があるので、この寄生ダイオードによって不要な電流が流れることはない。
　ｄ）第４の電源状態
　電源電圧ＶＤＤ３がオン状態、電源電圧ＶＤＤ１または電源電圧ＶＤＤ２のいずれかがオフ状態になっている第４の電源状態の場合、上述の第２の電源状態または第３の電源状態と同じ対応でよいので、ここでは説明を省略する。
　以上、説明したように本実施例によれば、いずれかの電源がオフ状態の場合にも、寄生ダイオード素子などによる不要な電流が発生しない電源スイッチ回路を実現することができる。また、電源電圧ＶＤＤ１または電源電圧ＶＤＤ２のいずれかの電源がオン状態であれば、基板制御回路６からの出力ＶＯ１によって、ＰＭＯＳトランジスタＰ１の基板電極及びＰＭＯＳトランジスタＰ２の基板電極の電位を固定することができるので、ラッチアップ耐性を高めることができる。
　Ｂ．第２実施例
　以下、第２の実施形態に係る半導体集積回路における第２実施例について図面を参照しながら説明する。図４は第２の実施形態に係る半導体集積回路における第２実施例を示す回路図である。なお、図１及び図２と実質的に同一の構成に対する重複説明を省略する場合がある。
　図４に示すスイッチ制御回路２は、図１に示すスイッチ制御回路２と同じ構成を有しており、レベルシフタＬ１は図７に示す第１のレベルシフタ回路構成を有している。
　図４に示すスイッチ制御回路３は、上述のスイッチ制御回路２と同じ構成を有しており、レベルシフタＬ２は図７に示す第１のレベルシフタ回路構成を有している。
　図４に示すディスチャージ回路４は、図１に示すディスチャージ回路４と同じ構成を有しており、レベルシフタＬ３は図８に示す第２のレベルシフタ回路構成を有している。
　但し、本実施例におけるレベルシフタＬ１～Ｌ３では、図７に示す第１のレベルシフタ回路構成、及び、図８に示す第２のレベルシフタ回路構成において、電源電圧ＶＤＤ１が供給される端子に、基板制御回路６からの出力ＶＯ１が接続されており、電源電圧ＶＤＤ１の代わりに基板制御回路６からの出力ＶＯ１（ＶＤＤ１又はＶＤＤ２）が電源となっている。
　電源電圧ＶＤＤ１～ＶＤＤ３が全てオン状態の場合は、図２の構成と同様の回路動作となるため、ここでは説明を省略する。すなわち、図２の構成において説明した「全電源がオン状態の場合」の回路動作と同じ動作となる。このとき、基板制御回路６からの出力ＶＯ１は電源電圧ＶＤＤ１となるため、レベルシフタＬ１～Ｌ３は、ＶＤＤ３レベルの信号をＶＤＤ１レベルの信号に変換するレベルシフタとして働く。
　以下、電源電圧ＶＤＤ１～ＶＤＤ３のいずれかがオフ状態の場合の動作について説明する。
　ａ）第１の電源状態
　電源電圧ＶＤＤ３がオフ状態、電源電圧ＶＤＤ１がオン状態、電源電圧ＶＤＤ２がオン状態になっている第１の電源状態の場合、基板制御回路６の出力ＶＯ１は電源電圧ＶＤＤ１となる。この場合、各トランジスタＰ１、Ｐ２、Ｎ２を制御する入力信号ＩＮ１、ＩＮ２、ＩＮ３が不定となるため、第１の実施形態と同様に、レベルシフタＬ１～Ｌ３に与えられているシャットダウン信号ＮＯＥによって、レベルシフタＬ１～Ｌ３から出力される出力信号を制御して、各電極間に電流が流れないように、各トランジスタＰ１、Ｐ２、Ｎ２をオフ状態に制御する。
　すなわち、シャットダウン信号ＮＯＥをＨレベル（３．３Ｖ）にする。これにより、入力信号ＩＮ１～ＩＮ３の状態に係わらず、レベルシフタＬ１からはＰＭＯＳトランジスタＰ１のゲートにＨレベル（ＶＤＤ１）が出力され、レベルシフタＬ２からはＰＭＯＳトランジスタＰ２のゲートにＨレベル（ＶＤＤ１）が出力され、レベルシフタＬ３からはＮＭＯＳトランジスタＮ２のゲートにＬレベル（ＶＳＳ）が出力される。これにより、各トランジスタＰ１、Ｐ２、Ｎ２はオフ状態となる。なお、本実施形態では、各トランジスタＰ１、Ｐ２、Ｎ２をオフ状態に制御しているが、レベルシフタの構成を変更して、ＰＭＯＳトランジスタＰ１をオン状態、ＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ２をオフ状態にして、電源供給端子１１と電源出力端子１３とを電気的に接続して、電源電圧ＶＯＵＴとして電源電圧ＶＤＤ１の電圧を供給することも可能である。
　ｂ）第２の電源状態
　電源電圧ＶＤＤ３がオフ状態、電源電圧ＶＤＤ１がオン状態、電源電圧ＶＤＤ２がオフ状態になっている第２の電源状態の場合、上述の第１の電源状態の場合と同様であるので、ここでは説明を省略する。
　ｃ）第３の電源状態
　電源電圧ＶＤＤ３がオフ状態、電源電圧ＶＤＤ１がオフ状態、電源電圧ＶＤＤ２がオン状態になっている第３の電源状態の場合、基板制御回路６からの出力ＶＯ１は電源電圧ＶＤＤ２となるため、レベルシフタＬ１～Ｌ３は、ＶＤＤ３レベルの信号をＶＤＤ２レベルの信号に変換するレベルシフタとして働く。
　ＰＭＯＳトランジスタＰ１、Ｐ２の各基板電極には、基板制御回路６の出力ＶＯ１である電源電圧ＶＤＤ２が供給されるので、レベルシフタＬ１、Ｌ２からのＶＤＤ２レベルの出力信号により、ＰＭＯＳトランジスタＰ１、Ｐ２をオン状態またはオフ状態に制御することができる。
　また、ＮＭＯＳトランジスタＮ２も同様に、レベルシフタＬ３からのＶＤＤ２レベルの出力信号により、ＮＭＯＳトランジスタＮ２をオン状態またはオフ状態に制御することができる。
　少なくともＰＭＯＳトランジスタＰ２をオフ状態にすれば、電源供給端子１２の電源電圧ＶＤＤ２からＰＭＯＳトランジスタＰ２を介して電流が流れることはない。
　また、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ２をオフ状態、ＰＭＯＳトランジスタＰ２をオン状態にして、電源供給端子１２と電源出力端子１３とを電気的に接続して、電源電圧ＶＯＵＴとして電源電圧ＶＤＤ２の電圧を供給することも可能である。
　ｄ）第４の電源状態
　電源電圧ＶＤＤ３がオン状態、電源電圧ＶＤＤ１または電源電圧ＶＤＤ２のいずれかがオフ状態になっている第４の電源状態の場合、上述の第２の電源状態又は第３の電源状態と同じ対応でよいので、ここでは説明を省略する。
　以上、説明したように本実施例によれば、いずれかの電源がオフ状態の場合にも、寄生ダイオード素子などによる不要な電流が発生しない電源スイッチ回路を実現することができる。また、電源電圧ＶＤＤ１または電源電圧ＶＤＤ２のいずれかの電源がオン状態であれば、全てのトランジスタＰ１、Ｐ２、Ｎ２を制御することができるので、電源出力端子１３から出力される電源電圧ＶＯＵＴを自由に制御することができ、幅広い用途に活用することができる。
　実際の設計においては、基板制御回路６の出力ＶＯ１は、レベルシフタの動作電流で引かれることになるので、それを考慮して、基板制御回路６の出力能力を高くしておく必要がある。また、レベルシフタの動作電流によるノイズがＰＭＯＳトランジスタＰ１、Ｐ２の基板電極に伝播することを防ぐために、基板制御回路を複数搭載し、レベルシフタとＰＭＯＳトランジスタＰ１、Ｐ２でそれぞれ独立した基板制御回路を用いても良い。
　Ｃ．第３実施例
　以下、第２の実施形態に係る半導体集積回路における第３実施例について図面を参照しながら説明する。図５は第２の実施形態に係る半導体集積回路における第３実施例に用いる第３のレベルシフタ回路構成を示す回路図である。なお、第３実施例における半導体集積回路の全体構成は、図２に示す回路構成を有している。
　第３実施例では、図２におけるレベルシフタＬ１、Ｌ２として、図５に示す第３のレベルシフタ回路構成を用いる。この第３のレベルシフタ回路構成は、レベルシフタ部Ｌｘ１及び出力制御部Ｌｙ１からなる第１の回路と、レベルシフタ部Ｌｘ２及び出力制御部Ｌｙ２からなる第２の回路とを有し、レベルシフタ部Ｌｘ１、Ｌｘ２として、図７に示す第１のレベルシフタ回路構成を用いる。ただし、レベルシフタ部Ｌｘ２は、図７に示す第１のレベルシフタ回路構成における電源電圧ＶＤＤ１の代わりに電源電圧ＶＤＤ２に置き換えた構成を有している。また、図２におけるレベルシフタＬ３として、第４のレベルシフタ回路構成を用いる。この第４のレベルシフタ回路構成は、図５に示す回路構成のうち、出力制御部Ｌｙ１、Ｌｙ２は同じ回路で、レベルシフタ部Ｌｘ１、Ｌｘ２として、図７に示す第１のレベルシフタ回路構成の代わりに、図８に示す第２のレベルシフタ回路構成に置き換えた回路を有している。ただし、第４のレベルシフタ回路構成におけるレベルシフタ部Ｌｘ２は、図８に示す第２のレベルシフタ回路構成における電源電圧ＶＤＤ１の代わりに電源電圧ＶＤＤ２に置き換えた構成を有している。
　以下、図５に示す第３のレベルシフタ回路構成について説明する。
　レベルシフタ部Ｌｘ１は、入力信号ＩＮを入力とし、入力信号ＩＮの反転論理の信号を出力制御部Ｌｙ１のノードＸ２に出力する。このレベルシフタ部Ｌｘ１では、電源電圧ＶＤＤ３レベルの信号（ＶＤＤ３またはＶＳＳ）を入力信号ＩＮとし、電源電圧ＶＤＤ１レベルの信号（ＶＤＤ１またはＶＳＳ）に変換してノードＸ２に出力する。また、レベルシフタ部Ｌｘ１には、電源電圧ＶＤＤ１～ＶＤＤ３の電源状態に依存しないシャットダウン信号ＮＯＥが与えられている。
　出力制御部Ｌｙ１は、プルアップトランジスタとなるＮＭＯＳトランジスタＮ５と、プルダウントランジスタとなるＮＭＯＳトランジスタＮ６と、ＰＭＯＳトランジスタＰ６と、インバータＩＮＶ２とを有している。ＮＭＯＳトランジスタＮ５は、ゲートがレベルシフタ部Ｌｘ１の出力（ノードＸ２）に接続され、ソースが電源電圧ＶＤＤ１に接続され、ドレインが出力端子ＯＵＴ（ノードＸ３）に接続されている。ＮＭＯＳトランジスタＮ６は、ゲートがインバータＩＮＶ２の出力に接続され、ドレインが出力端子ＯＵＴ（ノードＸ３）に接続され、ソースが接地端子（接地電位ＶＳＳ）に接続されている。ＰＭＯＳトランジスタＰ６は、ゲートが電源電圧ＶＤＤ２に接続され、ソースがレベルシフタ部Ｌｘ１の出力（ノードＸ２）に接続され、ドレインが出力端子ＯＵＴ（ノードＸ３）に接続され、基板（ウェル）電極が基板制御回路６の出力ＶＯ１に接続されている。インバータＩＮＶ２には、電源電圧ＶＤＤ１が電源として供給され、入力がレベルシフタ部Ｌｘ１の出力（ノードＸ２）に接続され、出力がＮＭＯＳトランジスタＮ６のゲートに接続されている。このインバータＩＮＶ２によって、ＮＭＯＳトランジスタＮ６のゲートには、レベルシフタ部Ｌｘ１の出力（ノードＸ２）の反転信号が与えられる。
　レベルシフタ部Ｌｘ２は、入力信号ＩＮを入力とし、入力信号ＩＮの反転論理の信号を出力制御部Ｌｙ２のノードＸ４に出力する。このレベルシフタ部Ｌｘ２では、電源電圧ＶＤＤ３レベルの信号（ＶＤＤ３またはＶＳＳ）を入力信号ＩＮとし、電源電圧ＶＤＤ２レベルの信号（ＶＤＤ２またはＶＳＳ）に変換してノードＸ４に出力する。また、レベルシフタ部Ｌｘ２には、電源電圧ＶＤＤ１～ＶＤＤ３の電源状態に依存しないシャットダウン信号ＮＯＥが与えられている。
　出力制御部Ｌｙ２は、プルアップトランジスタとなるＮＭＯＳトランジスタＮ７と、プルダウントランジスタとなるＮＭＯＳトランジスタＮ８と、ＰＭＯＳトランジスタＰ７と、インバータＩＮＶ３とを有している。ＮＭＯＳトランジスタＮ７は、ゲートがレベルシフタ部Ｌｘ２の出力（ノードＸ４）に接続され、ソースに電源電圧ＶＤＤ２が与えられ、ドレインが出力端子ＯＵＴ（ノードＸ５）に接続されている。ＮＭＯＳトランジスタＮ８は、ゲートがインバータＩＮＶ３の出力に接続され、ドレインが出力端子ＯＵＴ（ノードＸ５）に接続され、ソースが接地端子（接地電位ＶＳＳ）に接続されている。ＰＭＯＳトランジスタＰ７は、ゲートに電源電圧ＶＤＤ１が与えられ、ソースがレベルシフタ部Ｌｘ２の出力（ノードＸ４）に接続され、ドレインが出力端子ＯＵＴ（ノードＸ５）に接続され、基板（ウェル）電極が基板制御回路６の出力ＶＯ１に接続されている。インバータＩＮＶ３には、電源電圧ＶＤＤ２が電源として供給され、入力がレベルシフタ部Ｌｘ２の出力（ノードＸ４）に接続され、出力がＮＭＯＳトランジスタＮ８のゲートに接続されている。このインバータＩＮＶ３によって、ＮＭＯＳトランジスタＮ８のゲートには、レベルシフタ部Ｌｘ２の出力（ノードＸ４）の反転信号が与えられる。
　まず、図５に示す第３のレベルシフタ回路構成の各構成における回路動作について説明する。
　レベルシフタ部Ｌｘ１は、ＶＤＤ３レベルの信号をＶＤＤ１レベルの信号に変換するレベルシフタであり、図７に示す第１のレベルシフタ回路構成を有している。
　レベルシフタ部Ｌｘ２は、ＶＤＤ３レベルの信号をＶＤＤ２レベルの信号に変換するレベルシフタであり、図７に示す第１のレベルシフタ回路構成を有している。ただし、図７に示す構成のうち、電源電圧ＶＤＤ１を電源電圧ＶＤＤ２に置き換えた回路である。
　ここで、ＰＭＯＳトランジスタＰ６の動作について説明する。レベルシフタ部Ｌｘ１の出力はＰＭＯＳトランジスタＰ６を介して出力端子ＯＵＴに接続されている。
　電源電圧ＶＤＤ１及び電源電圧ＶＤＤ２がともにオン状態の場合、ＰＭＯＳトランジスタＰ６は、基板電極に基板制御回路６からの出力ＶＯ１である電源電圧ＶＤＤ１が供給され、ゲートに電源電圧ＶＤＤ２が供給されるため、オン状態となり、レベルシフタ部Ｌｘ１の出力を出力端子ＯＵＴに出力する。
　電源電圧ＶＤＤ１がオフ状態、電源電圧ＶＤＤ２がオン状態の場合、ＰＭＯＳトランジスタＰ６は、基板電極に基板制御回路６からの出力ＶＯ１である電源電圧ＶＤＤ２が供給され、ゲートに電源電圧ＶＤＤ２が供給されるため、オフ状態となり、レベルシフタ部Ｌｘ１の出力と出力端子ＯＵＴの間の接続が遮断される。なお、このとき、レベルシフタ部Ｌｘ１の出力は、電源である電源電圧ＶＤＤ１がオフ状態のため不定となる。
　電源電圧ＶＤＤ１がオン状態、電源電圧ＶＤＤ２がオフ状態の場合、ＰＭＯＳトランジスタＰ６は、基板電極に基板制御回路６からの出力ＶＯ１である電源電圧ＶＤＤ１が供給され、ゲートに与えられている電源電圧ＶＤＤ２がオフ状態のため、オン状態となり、レベルシフタ部Ｌｘ１の出力を出力端子ＯＵＴに出力する。
　従って、ＰＭＯＳトランジスタＰ６は、レベルシフタ部Ｌｘ１の出力がＶＤＤ１レベルの信号に確定しているときのみ、その出力を出力端子ＯＵＴに出力するように動作する。
　なお、レベルシフタ部Ｌｘ１は、シャットダウン信号ＮＯＥによる出力制御の機能を持つので、電源電圧ＶＤＤ３がオフ状態でもその出力を固定することができる。
　次に、ＰＭＯＳトランジスタＰ７の動作について説明する。レベルシフタ部Ｌｘ２の出力はＰＭＯＳトランジスタＰ７を介して出力端子ＯＵＴに接続されている。
　電源電圧ＶＤＤ１及び電源電圧ＶＤＤ２がともにオン状態の場合、ＰＭＯＳトランジスタＰ７は、基板電極に基板制御回路６からの出力ＶＯ１である電源電圧ＶＤＤ１が供給され、ゲートに電源電圧ＶＤＤ１が供給されるため、オフ状態となり、レベルシフタ部Ｌｘ２の出力と出力端子ＯＵＴの間の接続が遮断される。
　電源電圧ＶＤＤ１がオフ状態、電源電圧ＶＤＤ２がオン状態の場合、ＰＭＯＳトランジスタＰ７は、基板電極に基板制御回路６からの出力ＶＯ１である電源電圧ＶＤＤ２が供給され、ゲートに与えられている電源電圧ＶＤＤ１がオフ状態のため、オン状態となり、レベルシフタ部Ｌｘ２の出力を出力端子ＯＵＴに出力する。
　電源電圧ＶＤＤ１がオン状態、電源電圧ＶＤＤ２がオフ状態の場合、ＰＭＯＳトランジスタＰ６は、基板電極に基板制御回路６からの出力ＶＯ１である電源電圧ＶＤＤ１が供給され、ゲートに電源電圧ＶＤＤ１が供給されるため、オフ状態となり、レベルシフタ部Ｌｘ２の出力と出力端子ＯＵＴの間の接続が遮断される。なお、このとき、レベルシフタ部Ｌｘ２の出力は、電源である電源電圧ＶＤＤ２がオフ状態のため不定となる。
　従って、ＰＭＯＳトランジスタＰ７は、電源電圧ＶＤＤ１がオフ状態、電源電圧ＶＤＤ２がオン状態の場合のときのみ、レベルシフタ部Ｌｘ２の出力を出力端子ＯＵＴに出力するように動作する。
　なお、レベルシフタ部Ｌｘ２は、シャットダウン信号ＮＯＥによる出力制御の機能を持つので、電源電圧ＶＤＤ３がオフ状態でもその出力を固定することができる。
　ＮＭＯＳトランジスタＮ５は、出力端子ＯＵＴのＨレベル（ＶＤＤ１）への遷移を高速に行うための補助回路であり、ゲートにはレベルシフタ部Ｌｘ１の出力が入力される。従って、レベルシフタ部Ｌｘ１の出力がＨレベル（ＶＤＤ１）の場合に、ＮＭＯＳトランジスタＮ５がオン状態となり、閾値電圧をＶｔｈｎとすると、出力端子ＯＵＴにＨレベル（ＶＤＤ１－Ｖｔｈｎ）を出力する。
　ＮＭＯＳトランジスタＮ６は、出力端子ＯＵＴのＬレベル（ＶＳＳ）への遷移を高速に行うための補助回路であり、ゲートにはインバータＩＮ２により、レベルシフタ部Ｌｘ１の出力の反転論理のＶＤＤ１レベルの信号が入力される。従って、レベルシフタ部Ｌｘ１の出力がＬレベル（ＶＳＳ）の場合に、ＮＭＯＳトランジスタＮ６のゲートにはＨレベル（ＶＤＤ１）が入力されるため、ＮＭＯＳトランジスタＮ６がオン状態となり、出力端子ＯＵＴにＬレベル（ＶＳＳ）を出力する。
　また、プルアップトランジスタ及びプルダウントランジスタとして、ＮＭＯＳトランジスタＮ５、Ｎ６を用いたことにより、電源電圧ＶＤＤ１がオフ状態でも、ＰＭＯＳトランジスタのように基板への寄生ダイオードによる不要な電流は流れない。
　ＮＭＯＳトランジスタＮ７は、出力端子ＯＵＴのＨレベル（ＶＤＤ２）への遷移を高速に行うための補助回路であり、ゲートにはレベルシフタ部Ｌｘ２の出力が入力される。従って、レベルシフタ部Ｌｘ２の出力がＨレベル（ＶＤＤ２）の場合に、ＮＭＯＳトランジスタＮ７がオン状態となり、閾値電圧をＶｔｈｎとすると、出力端子ＯＵＴにＨレベル（ＶＤＤ２－Ｖｔｈｎ）を出力する。
　ＮＭＯＳトランジスタＮ８は、出力端子ＯＵＴのＬレベル（ＶＳＳ）への遷移を高速に行うための補助回路であり、ゲートにはインバータＩＮ３により、レベルシフタ部Ｌｘ２の出力の反転論理のＶＤＤ２レベルの信号が入力される。従って、レベルシフタ部Ｌｘ２の出力がＬレベル（ＶＳＳ）の場合に、ＮＭＯＳトランジスタＮ８のゲートにはＨレベル（ＶＤＤ２）が入力されるため、ＮＭＯＳトランジスタＮ８がオン状態となり、出力端子ＯＵＴにＬレベル（ＶＳＳ）を出力する。
　また、プルアップトランジスタ及びプルダウントランジスタとして、ＮＭＯＳトランジスタＮ５、Ｎ６を用いたことにより、電源電圧ＶＤＤ１がオフ状態でも、ＰＭＯＳトランジスタのように基板への寄生ダイオードによる不要な電流は流れない。
　次に、図５に示す第３のレベルシフタ回路構成の全体における回路動作について説明する。
　（全電源がオン状態の場合）
　電源電圧ＶＤＤ１～ＶＤＤ３が全てオン状態の場合は、基板制御回路６からの出力ＶＯ１は電源電圧ＶＤＤ１となる。この場合、上述の通り、ＰＭＯＳトランジスタＰ６はオン状態、ＰＭＯＳトランジスタＰ７はオフ状態となり、出力端子ＯＵＴにはレベルシフタ部Ｌｘ１からのＶＤＤ１レベルの出力信号が出力される。
　また、出力端子ＯＵＴにＬレベル（ＶＳＳ）が出力される場合、上述の通り、プルアップトランジスタであるＮＭＯＳトランジスタＮ５、Ｎ７はオフ状態、プルダウントランジスタであるＮＭＯＳトランジスタＮ６，Ｎ８はオン状態となり、リーク電流は発生しない。
　また、出力端子ＯＵＴにＨレベル（ＶＤＤ１）が出力される場合、プルアップトランジスタであるＮＭＯＳトランジスタＮ５、Ｎ７はオン状態、プルダウントランジスタであるＮＭＯＳトランジスタＮ６，Ｎ８はオフ状態となる。ＮＭＯＳトランジスタＮ５は、ゲートが電源電圧ＶＤＤ１、ソースが電源電圧ＶＤＤ１、ドレインが電源電圧ＶＤＤ１となるため、リーク電流は発生しない。ＮＭＯＳトランジスタＮ７は、ゲートが電源電圧ＶＤＤ２、ソースが電源電圧ＶＤＤ２、ドレインが電源電圧ＶＤＤ１となるため、リーク電流は発生しない。
　（電源のいずれかがオフ状態の場合）
　以下、電源電圧ＶＤＤ１～ＶＤＤ３のいずれかがオフ状態の場合の動作について説明する。
　ａ）第１の電源状態
　電源電圧ＶＤＤ３がオフ状態、電源電圧ＶＤＤ１がオン状態、電源電圧ＶＤＤ２がオン状態になっている第１の電源状態の場合、基板制御回路６の出力ＶＯ１は電源電圧ＶＤＤ１となる。この場合、上述の通り、ＰＭＯＳトランジスタＰ６はオン状態、ＰＭＯＳトランジスタＰ７はオフ状態となり、出力端子ＯＵＴにはレベルシフタ部Ｌｘ１からのＶＤＤ１レベルの出力信号が出力される。
　レベルシフタ部Ｌｘ１の入力信号は不定となるが、レベルシフタ部Ｌｘ１に与えられているシャットダウン信号ＮＯＥによって、レベルシフタ部Ｌｘ１の出力を固定することができる。したがって、例えば、各電極間に電流が流れないように、各トランジスタＰ１，Ｐ２，Ｎ１をオフ状態に制御すればよい。
　ｂ）第２の電源状態
　電源電圧ＶＤＤ３がオフ状態、電源電圧ＶＤＤ１がオン状態、電源電圧ＶＤＤ２がオフ状態になっている第２の電源状態の場合、基板制御回路６の出力ＶＯ１は電源電圧ＶＤＤ１となる。この場合、上述の通り、ＰＭＯＳトランジスタＰ６はオン状態、ＰＭＯＳトランジスタＰ７はオフ状態となり、出力端子ＯＵＴにはレベルシフタ部Ｌｘ１からのＶＤＤ１レベルの出力信号が出力される。
　レベルシフタ部Ｌｘ１の入力信号は不定となるが、レベルシフタ部Ｌｘ１に与えられているシャットダウン信号ＮＯＥによって、レベルシフタ部Ｌｘ１の出力を固定することができる。したがって、例えば、各電極間に電流が流れないように、各トランジスタＰ１，Ｐ２，Ｎ２をオフ状態に制御すればよい。
　また、出力端子ＯＵＴにＬレベル（ＶＳＳ）が出力される場合、上述の通り、ＮＭＯＳトランジスタＮ５、Ｎ７はオフ状態、ＮＭＯＳトランジスタＮ８はオフ状態、ＮＭＯＳトランジスタＮ６はオン状態となり、リーク電流は発生しない。
　また、出力端子ＯＵＴにＨレベル（ＶＤＤ１）が出力される場合、ＮＭＯＳトランジスタＮ５はオン状態、ＮＭＯＳトランジスタＮ７はオフ状態、ＮＭＯＳトランジスタＮ６，Ｎ８はオフ状態となる。ＮＭＯＳトランジスタＮ５は、ゲートが電源電圧ＶＤＤ１、ソースが電源電圧ＶＤＤ１、ドレインが電源電圧ＶＤＤ１となるため、リーク電流は発生しない。
　ｃ）第３の電源状態
　電源電圧ＶＤＤ３がオフ状態、電源電圧ＶＤＤ１がオフ状態、電源電圧ＶＤＤ２がオン状態になっている第３の電源状態の場合、基板制御回路６からの出力ＶＯ１は電源電圧ＶＤＤ２となる。この場合、上述の通り、ＰＭＯＳトランジスタＰ６はオフ状態、ＰＭＯＳトランジスタＰ７はオン状態となり、出力端子ＯＵＴにはレベルシフタ部Ｌｘ２からのＶＤＤ２レベルの出力信号が出力される。
　レベルシフタ部Ｌｘ２の入力信号は不定となるが、レベルシフタ部Ｌｘ２に与えられているシャットダウン信号ＮＯＥによって、レベルシフタ部Ｌｘ２の出力を固定することができる。したがって、例えば、各電極間に電流が流れないように、各トランジスタＰ１，Ｐ２，Ｎ２をオフ状態に制御すればよい。
　また、出力端子ＯＵＴにＬレベル（ＶＳＳ）が出力される場合、上述の通り、ＮＭＯＳトランジスタＮ５、Ｎ７はオフ状態、ＮＭＯＳトランジスタＮ６はオフ状態、ＮＭＯＳトランジスタＮ８はオン状態となり、リーク電流は発生しない。
　また、出力端子ＯＵＴにＨレベル（ＶＤＤ２）が出力される場合、ＮＭＯＳトランジスタＮ７はオン状態、ＮＭＯＳトランジスタＮ５はオフ状態、ＮＭＯＳトランジスタＮ６，Ｎ８はオフ状態となる。ＮＭＯＳトランジスタＮ７は、ゲートが電源電圧ＶＤＤ２、ソースが電源電圧ＶＤＤ２、ドレインが電源電圧ＶＤＤ２となるため、リーク電流は発生しない。
　ｄ）第４の電源状態
　電源電圧ＶＤＤ３がオン状態、電源電圧ＶＤＤ１または電源電圧ＶＤＤ２のいずれかがオフ状態になっている第４の電源状態の場合、上述の第２の電源状態又は第３の電源状態と同じ対応でよいので、ここでは説明を省略する。
　以上、説明したように図５に示す第３のレベルシフタ回路構成では、電源電圧ＶＤＤ１がオン状態の場合には、出力端子ＯＵＴにＶＤＤ１レベルの信号を出力する。また、電源電圧ＶＤＤ１がオフ状態で、且つ、電源電圧ＶＤＤ２がオン状態の場合には、出力端子ＯＵＴにＶＤＤ２レベルの信号を出力する。
　ここで、図２に示す半導体集積回路において、レベルシフタＬ２として図５に示す第３のレベルシフタ回路構成を用い、レベルシフタＬ３として第４のレベルシフタ回路構成を用いた場合の回路全体の動作は、前述の第２実施例と同じであるので、ここでは説明を省略する。なお、上述した通り、第４のレベルシフタ回路構成は、図５に示す回路構成のうち、出力制御部Ｌｙ１，Ｌｙ２は同じ回路で、レベルシフタ部Ｌｘ１，Ｌｘ２として、図７に示す第１のレベルシフタ回路構成の代わりに、図８に示す第２のレベルシフタ回路構成に置き換えた回路を有している。ただし、第４のレベルシフタ回路構成におけるレベルシフタ部Ｌｘ２は、図８に示す第２のレベルシフタ回路構成における電源電圧ＶＤＤ１の代わりに電源電圧ＶＤＤ２に置き換えた構成を有している。
　なお、図２に示すＰＭＯＳトランジスタＰ１、Ｐ２の基板電極には、基板制御回路６によって、電源電圧ＶＤＤ１及び電源電圧ＶＤＤ２のうち、電源電圧の高い方の電圧が出力ＶＯ１として供給される。
　以上、本実施形態によれば、いずれの電源がオフ状態の場合にも、寄生ダイオード素子などによる不要なリーク電流が発生しない半導体集積回路を実現することができる。また、本実施形態においては、上述したように、電源電圧ＶＤＤ１または電源電圧ＶＤＤ２のいずれかの電源がオン状態であれば、全てのトランジスタＰ１、Ｐ２、Ｎ２を制御することができるので、電源出力端子１３から出力される電源電圧ＶＯＵＴを自由に制御することができ、幅広い用途に活用することができる。
　（第３の実施形態）
　以下、第３の実施形態に係る半導体集積回路について図面を参照しながら説明する。図６は第３の実施形態に係る半導体集積回路を示す回路図である。なお、第１の実施形態及び第２の実施形態と実質的に同一の構成に対する重複説明を省略する場合がある。
　半導体集積回路は、ＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ８を用いて、電源供給端子１１に印加された電源電圧ＶＤＤ１または電源供給端子１２に印加された電源電圧ＶＤＤ２を選択して、電源出力端子１３に、電源電圧ＶＯＵＴとして出力する電源スイッチ回路１と、ＰＭＯＳトランジスタＰ１のゲートに接続されたスイッチ制御回路２と、ＰＭＯＳトランジスタＰ２のゲートに接続されたスイッチ制御回路３と、電源出力端子１３に接続されたディスチャージ回路４と、ＰＭＯＳトランジスタＰ８のゲートに接続されたスイッチ制御回路７とを有している。電源供給端子１１と電源出力端子１３の間はＰＭＯＳトランジスタＰ１で接続され、電源供給端子１２と電源出力端子１３の間は直列接続された２つのＰＭＯＳトランジスタＰ２、Ｐ８で接続されており、これら３つのＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ８を切り替えることで、電源出力端子１３から電源供給端子１１または電源供給端子１２に印加されている電圧を出力する。
　電源スイッチ回路１は、ソースが電源供給端子１１に接続され、ドレインが電源出力端子１３に接続され、ゲートがスイッチ制御回路２の出力に接続され、基板電極が電源供給端子１１に接続されたＰＭＯＳトランジスタＰ１と、ソースがノードＸ６（ＰＭＯＳトランジスタＰ８のドレイン）に接続され、ドレインが電源出力端子１３に接続され、ゲートがスイッチ制御回路３の出力に接続され、基板電極が電源供給端子１１に接続されたＰＭＯＳトランジスタＰ２と、ソースが電源供給端子１２に接続され、ドレインがノードＸ６（ＰＭＯＳトランジスタＰ２のソース）に接続され、ゲートがスイッチ制御回路７の出力に接続され、基板電極が電源供給端子１２に接続されたＰＭＯＳトランジスタＰ８とを有している。
　図６に示すスイッチ制御回路２は、図１に示すスイッチ制御回路２と同じ構成を有しており、レベルシフタＬ１は図７に示す第１のレベルシフタ回路構成を有している。
　図６に示すディスチャージ回路４は、図１に示すディスチャージ回路４と同じ構成を有しており、レベルシフタＬ３は図８に示す第２のレベルシフタ回路構成を有している。
　図６に示すスイッチ制御回路３は、レベルシフタＬ２を有し、ＰＭＯＳトランジスタＰ２のゲートに、接地電位ＶＳＳレベルから電源電圧ＶＤＤ１レベルまでの信号を出力することで、ＰＭＯＳトランジスタＰ２をオン状態またはオフ状態に制御する。レベルシフタＬ２は、上述のレベルシフタＬ１と同じ回路構成で、電源電圧ＶＤＤ３レベルの信号を電源電圧ＶＤＤ１レベルの信号に変換するレベルシフタであり、図７に示すような第１のレベルシフタ回路構成を有している。
　図６に示すスイッチ制御回路７は、レベルシフタＬ４を有し、ＰＭＯＳトランジスタＰ８のゲートに、接地電位ＶＳＳレベルから電源電圧ＶＤＤ２レベルまでの信号を出力することで、ＰＭＯＳトランジスタＰ８をオン状態またはオフ状態に制御する。レベルシフタＬ４は、電源電圧ＶＤＤ３レベルの信号を電源電圧ＶＤＤ２レベルの信号に変換するレベルシフタであり、図７に示す第１のレベルシフタ回路構成における電源電圧ＶＤＤ１の代わりに電源電圧ＶＤＤ２に置き換えた回路構成を有している。
　シャットダウン信号ＮＯＥがＬレベル（０Ｖ）の場合、レベルシフタＬ１、Ｌ２、Ｌ４は入力信号ＩＮ１、ＩＮ２の反転論理の信号を出力し、レベルシフタＬ３は入力信号ＩＮ３と同じ論理の信号を出力する。
　シャットダウン信号ＮＯＥがＨレベル（３．３Ｖ）の場合、入力信号の状態に関係なく、電源電圧ＶＤＤ３がオフ状態でも、レベルシフタＬ１、Ｌ２の出力がＨレベル（ＶＤＤ１）に、レベルシフタＬ４の出力がＨレベル（ＶＤＤ２）に、レベルシフタＬ３の出力がＬレベル（ＶＳＳ）に固定される。
　上記実施形態において、電源供給端子１１（ＶＤＤ１）と電源供給端子１２（ＶＤＤ２）の間や、電源供給端子１１（ＶＤＤ１）と接地端子（ＶＳＳ）の間などが、ＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ８やＮＭＯＳトランジスタＮ２などを介して接続されると、電源間に不要な電流が流れ、素子破壊やラッチアップ、誤動作を引き起こすため、通常はこれらのトランジスタは排他的に制御する。
　すなわち、ＰＭＯＳトランジスタＰ１がオン状態の場合は、その他のＰＭＯＳトランジスタＰ２、Ｐ８及びＮＭＯＳトランジスタＮ２はオフ状態に制御し、ＰＭＯＳトランジスタＰ２、Ｐ８がオン状態の場合は、その他のＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ２はオフ状態に制御し、ＮＭＯＳトランジスタＮ２がオン状態の場合は、その他のＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ８はオフ状態に制御する。
　次に、第３の実施形態に係る半導体集積回路における各電源状態による動作について説明する。
　（全電源がオン状態の場合）
　電源電圧ＶＤＤ１～ＶＤＤ３が全てオン状態の場合は、通常動作の状態であり、入力信号ＩＮ１～ＩＮ３により、それぞれのトランジスタＰ１、Ｐ２、Ｐ８，Ｎ２を制御して、電源出力端子１３に、電源供給端子１１に印加されている電源電圧ＶＤＤ１または電源供給端子１２に印加されている電源電圧ＶＤＤ２のいずれかを選択して電源電圧ＶＯＵＴとして出力する。このとき、シャットダウン信号ＮＯＥは、Ｌレベル（ＶＳＳ）とする。
　具体的には、電源電圧ＶＯＵＴとして電源電圧ＶＤＤ１の電圧を出力したい場合、入力信号ＩＮ１をＨレベル（ＶＤＤ３）、入力信号ＩＮ２および入力信号ＩＮ３をＬレベル（ＶＳＳ）にして、ＰＭＯＳトランジスタＰ１のゲートにＬレベル（ＶＳＳ）、ＰＭＯＳトランジスタＰ２のゲートにＨレベル（ＶＤＤ１）、ＰＭＯＳトランジスタＰ８のゲートにＨレベル（ＶＤＤ２）、ＮＭＯＳトランジスタＮ２のゲートにＬレベル（ＶＳＳ）を出力する。これにより、ＰＭＯＳトランジスタＰ１をオン状態、ＰＭＯＳトランジスタＰ２、Ｐ８及びＮＭＯＳトランジスタＮ２をオフ状態に制御して、ＰＭＯＳトランジスタＰ１を介して電源供給端子１１と電源出力端子１３を電気的に接続する。この結果、電源出力端子１３から電源供給端子１１に印加されている電源電圧ＶＤＤ１の電圧を電源電圧ＶＯＵＴとして出力する。このとき、電源出力端子１３に直接接続されているＰＭＯＳトランジスタＰ２の基板電極は、電源供給端子１１に接続されているので電源電圧ＶＤＤ１となるため、基板への寄生ダイオードによる不要な電流は流れない。
　また、電源電圧ＶＯＵＴとして電源電圧ＶＤＤ２の電圧を出力したい場合、入力信号ＩＮ２をＨレベル（ＶＤＤ３）、入力信号ＩＮ１および入力信号ＩＮ３をＬレベル（ＶＳＳ）にして、ＰＭＯＳトランジスタＰ２、Ｐ８のゲートにＬレベル（ＶＳＳ）、ＰＭＯＳトランジスタＰ１のゲートにＨレベル（ＶＤＤ１）、ＮＭＯＳトランジスタＮ２のゲートにＬレベル（ＶＳＳ）を出力する。これにより、ＰＭＯＳトランジスタＰ２、Ｐ８をオン状態、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ２をオフ状態に制御して、ＰＭＯＳトランジスタＰ２、Ｐ８を介して電源供給端子１２と電源出力端子１３を電気的に接続する。この結果、電源出力端子１３から電源供給端子１２に印加されている電源電圧ＶＤＤ２の電圧を電源電圧ＶＯＵＴとして出力する。
　（電源のいずれかがオフ状態の場合）
　以下、電源電圧ＶＤＤ１～ＶＤＤ３のいずれかがオフ状態の場合の動作について説明する。
　ａ）第１の電源状態
　電源電圧ＶＤＤ３がオフ状態、電源電圧ＶＤＤ１がオン状態、電源電圧ＶＤＤ２がオン状態になっている第１の電源状態の場合、各トランジスタＰ１、Ｐ２、Ｐ８、Ｎ２を制御する入力信号ＩＮ１、ＩＮ２、ＩＮ３が不定となる。このため、上述のレベルシフタＬ１～Ｌ４に接続されているシャットダウン信号ＮＯＥによって、レベルシフタＬ１～Ｌ４から出力される出力信号を制御して、各電極間に電流が流れないように、各トランジスタＰ１、Ｐ２、Ｐ８、Ｎ２をオフ状態に制御する。
　すなわち、シャットダウン信号ＮＯＥをＨレベル（３．３Ｖ）にする。これにより、入力信号ＩＮ１～ＩＮ３の状態に係わらず、レベルシフタＬ１からはＰＭＯＳトランジスタＰ１のゲートにＨレベル（ＶＤＤ１）が出力され、レベルシフタＬ２からはＰＭＯＳトランジスタＰ２のゲートにＨレベル（ＶＤＤ１）が出力され、レベルシフタＬ４からはＰＭＯＳトランジスタＰ８のゲートにＨレベル（ＶＤＤ２）が出力され、レベルシフタＬ３からはＮＭＯＳトランジスタＮ２のゲートにＬレベル（ＶＳＳ）が出力される。これにより、各トランジスタＰ１、Ｐ２、Ｐ８、Ｎ２はオフ状態となる。なお、本実施形態では、各トランジスタＰ１、Ｐ２、Ｐ８、Ｎ２をオフ状態に制御しているが、レベルシフタの構成を変更して、ＰＭＯＳトランジスタＰ１をオン状態、ＰＭＯＳトランジスタＰ２、Ｐ８及びＮＭＯＳトランジスタＮ２をオフ状態にして、電源供給端子１１と電源出力端子１３とを電気的に接続して、電源電圧ＶＯＵＴとして電源電圧ＶＤＤ１の電圧を供給することも可能である。
　ｂ）第２の電源状態
　電源電圧ＶＤＤ３がオフ状態、電源電圧ＶＤＤ１がオン状態、電源電圧ＶＤＤ２がオフ状態になっている第２の電源状態の場合、シャットダウン信号ＮＯＥをＨレベル（３．３Ｖ）にしても、レベルシフタＬ４はシャットダウン信号ＮＯＥによって出力制御することはできない。しかしながら、レベルシフタＬ２はシャットダウン信号ＮＯＥによって出力制御されるため、レベルシフタＬ２からＰＭＯＳトランジスタＰ２のゲートにＨレベル（ＶＤＤ１）が出力され、ＰＭＯＳトランジスタＰ２はオフ状態になる。よって、電源供給端子１２へＰＭＯＳトランジスタＰ２、Ｐ８を介して電流がリークすることはない。
　ｃ）第３の電源状態
　電源電圧ＶＤＤ３がオフ状態、電源電圧ＶＤＤ１がオフ状態、電源電圧ＶＤＤ２がオン状態になっている第３の電源状態の場合、シャットダウン信号ＮＯＥをＨレベル（３．３Ｖ）にしても、レベルシフタＬ１、Ｌ２、Ｌ３はシャットダウン信号ＮＯＥによって出力制御することはできない。しかしながら、レベルシフタＬ４はシャットダウン信号ＮＯＥによって出力制御されるため、レベルシフタＬ４からＰＭＯＳトランジスタＰ８のゲートにＨレベル（ＶＤＤ２）が出力され、ＰＭＯＳトランジスタＰ８はオフ状態になる。よって、電源供給端子１２からＰＭＯＳトランジスタＰ２、Ｐ８を介して電流がリークすることはない。
　ｄ）第４の電源状態
　電源電圧ＶＤＤ３がオン状態、電源電圧ＶＤＤ１または電源電圧ＶＤＤ２のいずれかがオフ状態になっている第４の電源状態の場合、上述の第２の電源状態又は第３の電源状態と同じ対応でよいので、ここでは説明を省略する。
　以上、本実施形態によれば、いずれの電源がオフ状態の場合にも、寄生ダイオード素子などによる不要なリーク電流が発生しない半導体集積回路を実現することができる。
　なお、第１～第３の実施形態に用いたレベルシフタは一例であり、同様の機能を実現する回路であれば、他の回路を用いても良い。
　また、実際のＬＳＩ設計では、電源供給端子１１、電源供給端子１２、電源出力端子１３は、ＬＳＩパッケージの外部端子として、ＬＳＩ外部でバイパスコンデンサを付与し、電源の安定性を図るのが一般的である。
　ただし、電源出力端子１３と電源供給端子１１または電源供給端子１２との間のインピーダンスが比較的低い場合は、電源供給端子１１または電源供給端子１２に付与されるバイパスコンデンサの働きを期待できるので、電源出力端子１３についてはバイパスコンデンサを付与せず、ＬＳＩパッケージの外部端子としなくてもよい。
　電源スイッチ回路のレイアウトとしては、電源供給端子１１、電源供給端子１２、電源出力端子１３の各配線の許容電流を確保し、抵抗を下げる必要があるので、それぞれのＭＯＳトランジスタ上にて、配線を交互に配置する構造にすることで、面積や電気特性の面で有利となる。また、例えば、電源出力端子１３からＩ／Ｏ回路に電源供給する場合には、電源出力端子１３の配線形状を、Ｉ／Ｏ回路内部に備えているＩ／Ｏ回路同士を接続するＩ／Ｏ回路の電源幹線の形状に合わせた配線形状にすることで、配線の曲がりや、配線の乗り換えなどをなくすことができるので、面積や電気特性の面で有利となる。
　以上説明したように、本開示は、電源スイッチ回路において、いずれかの電源電圧がオフ状態の場合にも、寄生ダイオードなどによる不要な電流を発生させず、素子破壊やラッチアップ、誤動作などの問題を防止できる点で有用である。
１　電源スイッチ回路
２　スイッチ制御回路
３　スイッチ制御回路
４　ディスチャージ回路
５　プルダウン回路
６　基板制御回路
７　スイッチ制御回路
１１　電源供給端子
１２　電源供給端子
１３　電源出力端子
Ｐ１～Ｐ８、Ｐ１１～Ｐ１５　ＰＭＯＳトランジスタ
Ｎ１～Ｎ８、Ｎ１１～Ｎ１４　ＮＭＯＳトランジスタ
Ｌ１～Ｌ４　レベルシフタ
Ｌｘ、Ｌｘ１、Ｌｘ２　レベルシフタ部
Ｌｙ、Ｌｙ１、Ｌｙ２　出力制御部
Ｂ１　バッファ
Ｄ１　ダイオード
ＩＮＶ１～ＩＮＶ４　インバータ
ＶＤＤ１～ＶＤＤ３　電源電圧
ＶＳＳ　接地電位
ＩＮ１～ＩＮ４　入力信号
ＮＯＥ　シャットダウン信号
ＶＯ１　出力

Claims (20)

  1. 　接地電位が印加される接地端子と、
    　前記接地電位よりも高い第１の電源電圧が印加される第１の電源端子と、
    　前記接地電位よりも高く、且つ、前記第１の電源電圧よりも低い第２の電源電圧が印加される第２の電源端子と、
    　前記第１の電源端子に印加されている前記第１の電源電圧、又は、前記第２の電源端子に印加されている前記第２の電源電圧が出力される第３の電源端子と、
    　前記第１の電源端子と前記第３の電源端子とを接続する第１のＰＭＯＳトランジスタと、
    　前記第２の電源端子と前記第３の電源端子とを接続する第１のＮＭＯＳトランジスタと、
    　前記第１のＰＭＯＳトランジスタに接続する第１のスイッチ制御回路と、
    　前記第１のＮＭＯＳトランジスタに接続する第２のスイッチ制御回路とを備え、
    　前記第１のスイッチ制御回路は、前記第１のＰＭＯＳトランジスタのゲートに前記接地電位レベルから前記第１の電源電圧レベルまでの信号を出力することで、前記第１のＰＭＯＳトランジスタをオン状態またはオフ状態に制御し、
    　前記第２のスイッチ制御回路は、前記第１のＮＭＯＳトランジスタのゲートに前記接地電位レベルから前記第１の電源電圧レベルまでの信号を出力することで、前記第１のＮＭＯＳトランジスタをオン状態またはオフ状態に制御する
    ことを特徴とする半導体集積回路。
  2. 　請求項１に記載の半導体集積回路において、
    　前記第３の電源端子と前記接地端子とを接続するディスチャージ回路を備えている
    ことを特徴とする半導体集積回路。
  3. 　請求項２に記載の半導体集積回路において、
    　前記第１のＮＭＯＳトランジスタ、前記第１のＰＭＯＳトランジスタ及び前記ディスチャージ回路は、それぞれ、排他的に制御される
    ことを特徴とする半導体集積回路。
  4. 　請求項１または２に記載の半導体集積回路において、
    　前記第１のＮＭＯＳトランジスタと前記第１のＰＭＯＳトランジスタは、排他的に制御される
    ことを特徴とする半導体集積回路。
  5. 　請求項１～４のうちのいずれか１項に記載の半導体集積回路において、
    　前記第１のＰＭＯＳトランジスタの基板電極は、前記第１の電源端子に接続されている
    ことを特徴とする半導体集積回路。
  6. 　請求項１～５のうちのいずれか１項に記載の半導体集積回路において、
    　前記第１のＮＭＯＳトランジスタの基板電極は、前記接地端子に接続されている
    ことを特徴とする半導体集積回路。
  7. 　請求項１～６のうちのいずれか１項に記載の半導体集積回路において、
    　前記第１のＮＭＯＳトランジスタのゲートに接続され、プルダウン制御信号によって、前記第１のＮＭＯＳトランジスタのゲート電圧を前記接地電位レベルにプルダウンするプルダウン回路を備える
    ことを特徴とする半導体集積回路。
  8. 　接地電位が印加される接地端子と、
    　前記接地電位よりも高い第１の電源電圧が印加される第１の電源端子と、
    　前記接地電位よりも高く、且つ、前記第１の電源電圧よりも低い第２の電源電圧が印加される第２の電源端子と、
    　前記第１の電源端子に印加されている前記第１の電源電圧、又は、前記第２の電源端子に印加されている前記第２の電源電圧が出力される第３の電源端子と、
    　前記第１の電源端子と前記第３の電源端子とを接続する第１のＰＭＯＳトランジスタと、
    　前記第２の電源端子と前記第３の電源端子とを接続する第２のＰＭＯＳトランジスタと、
    　前記第１のＰＭＯＳトランジスタに接続する第１のスイッチ制御回路と、
    　前記第２のＰＭＯＳトランジスタに接続する第２のスイッチ制御回路と、
    　前記第２のＰＭＯＳトランジスタの基板電極に出力が接続された基板制御回路とを備え、
    　前記基板制御回路は、前記第１の電源電圧及び前記第２の電源電圧を電源とし、そのうちの電源電圧の高い方の電圧を出力する
    ことを特徴とする半導体集積回路。
  9. 　請求項８に記載の半導体集積回路において、
    　前記第３の電源端子と前記接地端子とを接続するディスチャージ回路を備えている
    ことを特徴とする半導体集積回路。
  10. 　請求項８または９に記載の半導体集積回路において、
    　前記第１のＰＭＯＳトランジスタの基板電極には、前記基板制御回路の出力が接続されている
    ことを特徴とする半導体集積回路。
  11. 　請求項８～１０のうちのいずれか１項に記載の半導体集積回路において、
    　前記第２のスイッチ制御回路は、前記第２のＰＭＯＳトランジスタのゲートに前記接地電位レベルから前記第１の電源電圧レベルまでの信号を出力することで、前記第２のＰＭＯＳトランジスタをオン状態またはオフ状態に制御する
    ことを特徴とする半導体集積回路。
  12. 　請求項８～１０のうちのいずれか１項に記載の半導体集積回路において、
    　前記第２のスイッチ制御回路は、前記基板制御回路から出力される電圧を電源とし、前記第２のＰＭＯＳトランジスタのゲートに前記接地電位レベルから前記第１の電源電圧レベルまでの信号、または、前記接地電位レベルから前記第２の電源電圧レベルまでの信号を出力することで、前記第２のＰＭＯＳトランジスタをオン状態またはオフ状態に制御する
    ことを特徴とする半導体集積回路。
  13. 　請求項８～１０のうちのいずれか１項に記載の半導体集積回路において、
    　前記第２のスイッチ制御回路は、
    　入力信号が与えられる入力端子と、
    　出力信号が出力される出力端子と、
    　前記入力信号に応じて前記接地電位レベルから前記第１の電源電圧レベルまでの信号を出力する第１の出力回路と、
    　前記入力信号に応じて前記接地電位レベルから前記第２の電源電圧レベルまでの信号を出力する第２の出力回路と、
    　前記第１の出力回路と前記出力端子とを接続する第３のＰＭＯＳトランジスタと、
    　前記第２の出力回路と前記出力端子とを接続する第４のＰＭＯＳトランジスタとを備え、
    　前記第３のＰＭＯＳトランジスタは、ゲートに前記第２の電源電圧が印加され、基板電極に前記基板制御回路の出力が接続されており、
    　前記第４のＰＭＯＳトランジスタは、ゲートに前記第１の電源電圧が印加され、基板電極に前記基板制御回路の出力が接続されている
    ことを特徴とする半導体集積回路。
  14. 　請求項１３に記載の半導体集積回路において、
    　前記第２のスイッチ制御回路は、
    　前記出力端子に接続し、前記第１の出力回路の出力信号によって、前記出力端子の電圧を前記接地電位にプルダウンする第１のプルダウン回路を備えている
    ことを特徴とする半導体集積回路。
  15. 　請求項１３または１４に記載の半導体集積回路において、
    　前記第２のスイッチ制御回路は、
    　前記出力端子に接続し、前記第２の出力回路の出力信号によって、前記出力端子の電圧を前記接地電位にプルダウンする第２のプルダウン回路を備えている
    ことを特徴とする半導体集積回路。
  16. 　請求項１３～１５のうちのいずれか１項に記載の半導体集積回路において、
    　前記第２のスイッチ制御回路は、
    　前記出力端子に接続し、前記第１の出力回路の出力信号によって、前記出力端子の電圧を前記第１の電源電圧にプルアップする第１のプルアップ回路を備えている
    ことを特徴とする半導体集積回路。
  17. 　請求項１３～１６のうちのいずれか１項に記載の半導体集積回路において、
    　前記第２のスイッチ制御回路は、
    　前記出力端子に接続し、前記第２の出力回路の出力信号によって、前記出力端子の電圧を前記第２の電源電圧にプルアップする第２のプルアップ回路を備えている
    ことを特徴とする半導体集積回路。
  18. 　接地電位が印加される接地端子と、
    　前記接地電位よりも高い第１の電源電圧が印加される第１の電源端子と、
    　前記接地電位よりも高く、且つ、前記第１の電源電圧よりも低い第２の電源電圧が印加される第２の電源端子と、
    　前記第１の電源端子に印加されている前記第１の電源電圧、又は、前記第２の電源端子に印加されている前記第２の電源電圧が出力される第３の電源端子と、
    　前記第１の電源端子と前記第３の電源端子とを接続する第１のＰＭＯＳトランジスタと、
    　前記第３の電源端子と第１のノードとを接続する第２のＰＭＯＳトランジスタと、
    　前記第１のノードと前記第２の電源端子とを接続する第３のＰＭＯＳトランジスタと、
    　前記第１のＰＭＯＳトランジスタに接続する第１のスイッチ制御回路と、
    　前記第２のＰＭＯＳトランジスタに接続する第２のスイッチ制御回路と、
    　前記第３のＰＭＯＳトランジスタに接続する第３のスイッチ制御回路とを備え、
    　前記第２のＰＭＯＳトランジスタの基板電極は前記第１の電源端子に接続されており、
    　前記第３のＰＭＯＳトランジスタの基板電極は前記第２の電源端子に接続されており、
    　前記第１のスイッチ制御回路は、前記第１のＰＭＯＳトランジスタのゲートに前記接地電位レベルから前記第１の電源電圧レベルまでの信号を出力することで、前記第１のＰＭＯＳトランジスタをオン状態またはオフ状態に制御し、
    　前記第２のスイッチ制御回路は、前記第２のＰＭＯＳトランジスタのゲートに前記接地電位レベルから前記第１の電源電圧レベルまでの信号を出力することで、前記第２のＰＭＯＳトランジスタをオン状態またはオフ状態に制御し、
    　前記第３のスイッチ制御回路は、前記第３のＰＭＯＳトランジスタのゲートに前記接地電位レベルから前記第２の電源電圧レベルまでの信号を出力することで、前記第３のＰＭＯＳトランジスタをオン状態またはオフ状態に制御する
    ことを特徴とする半導体集積回路。
  19. 　請求項１８に記載の半導体集積回路において、
    　前記第３の電源端子と前記接地端子とを接続するディスチャージ回路を備えている
    ことを特徴とする半導体集積回路。
  20. 　請求項１８または１９に記載の半導体集積回路において、
    　前記第１のＰＭＯＳトランジスタの基板電極は、前記第１の電源端子に接続されている
    ことを特徴とする半導体集積回路。
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