TWI590586B - 輸出電路 - Google Patents

Description

輸出電路

本發明是有關於一種用於積體半導體電路裝置之輸出緩衝電路，且特別是有關於一種當裝置被關閉電源時避免電流回流之輸出緩衝電路。

輸出緩衝電路通常係實現於半導體積電路中，例如是記憶體電路與邏輯電路，以將訊號傳送與放大至另一裝置之輸入緩衝電路。此處使用的晶片也可稱為半導體積體電路。晶片可共用外部I/O匯流排，經由此I/O匯流排晶片可透過耦接至I/O匯流排之對應輸入及輸出緩衝電路而相互通訊。

第1圖繪示傳統系統100之方塊圖，其中晶片A 102與晶片B 104共用外部I/O匯流排。晶片A 102與晶片B 104分別包含輸出緩衝電路106與108，及分別包含輸入緩衝電路110與112。晶片A 102的輸出緩衝電路106包含pMOS電晶體114與nMOS電晶體116。pMOS電晶體114包含拉升(Pull-Up,PU)閘極118、汲極120、源極122與井極123。井極123係耦接至源極122，源極122接收電壓VDD。nMOS電晶體116包含拉低(Pull-Down,PD)閘極124、汲極126及源極128。nMOS電晶體116 的汲極126係耦接至pMOS電晶體114的源極120。晶片A 102的輸入緩衝電路110包含pMOS電晶體130及nMOS電晶體132。pMOS電晶體130包含閘極134、汲極136、源極138與井極139。井極139係耦接至源極138，源極138係耦接以接收電壓VDD。nMOS電晶體132包含閘極140、汲極142及源極148。nMOS電晶體132的汲極142係耦接至pMOS電晶體130的汲極136。

晶片B 104的輸出緩衝電路108包含pMOS電晶體150及nMOS電晶體152。pMOS電晶體包含PU閘極154、汲極156、源極158及井極159。井極159係耦接至源極158，源極158接收電壓VDD。nMOS電晶體152包含PD閘極160、汲極162及源極164，源極164係耦接至pMOS電晶體150的汲極156。晶片B 104的輸入緩衝電路112包含pMOS電晶體166與nMOS電晶體168。pMOS電晶體166包含極閘170、汲極172、源極174及井極175。井極175係耦接至源極174，源極174接收電壓VDD。nMOS電晶體168包含閘極176、汲極178及源極180。nMOS電晶體168的汲極178係耦接至pMOS電晶體166的汲極172。

外部I/O匯流排182耦接晶片A 102與晶片B 104。以晶片A 102而言，外部I/O匯流排182係耦接至pMOS電晶體114的汲極120、nMOS電晶體116的汲極126、pMOS電晶體130的閘極134與nMOS電晶體132的閘極140。以晶片B 104而言，外部I/O匯流排182係耦接至pMOS電晶體150的汲極156、nMOS電晶體152的汲極162、pMOS電晶體166的閘極170與nMOS 電晶體168的閘極176。藉由耦接外部I/O匯流排182於晶片A 102與晶片B 104之4間，來自晶片A 102的資料訊號可傳送至晶片B 104。更詳細地，晶片A 102的輸出緩衝電路106經由I/O匯流排182傳送資料訊號至晶片B 104的輸入緩衝電路112。相仿地，資料訊號可從晶片B 104傳送至晶片A 102。

根據本揭露之第一方面，提出一種輸出電路，包括：一輸出開關，包含一閘極、一汲極及一井極，該輸出開關之該汲極耦接至一外部I/O匯流排；一井控制電路，具有一井極耦接至該輸出開關的該井極，以維持該輸出開關之一井電壓不低於一第一電壓及一第二電壓之較大者；及一閘控制電路，耦接至該輸出開關的該閘極及該汲極，並耦接至該外部I/O匯流排，該閘控制電路被操作以截止該輸出開關，以避免在以下情況時有電流從外部I/O匯流排流過該輸出開關：該輸出電路的一操作電壓不被施加至該輸出開關；及來自一外部裝置之一匯流排電壓係出現在該外部I/O匯流排上。

根據本揭露之第二方面，提出一種輸出電路，包括：一輸出開關，於啟動時操作以供應一資料訊號至一外部I/O匯流排，該輸出開關包含一閘極、一汲極及一井極；一井控制電路，具有一井極耦接至該輸出開關的該井極，以維持該輸出開關之一井電壓不低於一第一電壓及一第二電壓之較大者，其中該第一電壓係該輸出電路之一操作電壓減去D1；該第二電壓係該外部I/O 匯流排之匯流排電壓減去D2；及D1及D2各為正數值或零；一輸入開關，耦接至該輸出開關的該閘極；一閘控制電路，耦接至該輸出開關之該閘極及該汲極、該外部I/O匯流排及該輸入開關；一偏壓產生器，耦接至該輸入開關的一閘極，以維持一偏壓大於該輸出電路之該操作電壓及該輸入開關之一臨界電壓之和；以及一電壓放電電路，耦接至該偏壓產生器、該井控制電路及該輸入開關的該閘極，以在該輸出電路的該操作電壓降低時，對該偏壓產生器所產生之該偏壓進行放電。

根據本揭露之第三方面，提出一種輸出電路，包括：一輸出開關，於啟動時操作以供應一資料訊號至一外部I/O匯流排，該輸出開關包含一閘極、一源/汲極及一井極；一井控制電路，具有一井極耦接至該輸出開關的該井極，以維持該輸出開關之一井電壓不低於一第一電壓及一第二電壓之較大者，其中該第一電壓係該輸出電路之一操作電壓減去D1；該第二電壓係該外部I/O匯流排之匯流排電壓減去D2；及D1及D2各為正數值或零；一輸入開關，耦接於該輸出開關之該源/汲極與該外部I/O匯流排之間，並操作以從該I/O匯流排與該輸出開關斷開(disconnect)；一偏壓產生器，耦接至該輸入開關的一閘極，以維持一偏壓大於該輸出電路之該操作電壓及該輸入開關之一臨界電壓之和；以及一電壓放電電路，耦接至該偏壓產生器、該井控制電路及該輸入開關的該閘極，以在該輸出電路的該操作電壓降低時，對該偏壓產生器所產生之該偏壓進行放電。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：

100‧‧‧系統

102‧‧‧晶片A

104‧‧‧晶片B

106、108、200、300、600、700‧‧‧輸出緩衝電路

110、112‧‧‧輸入緩衝電路

114、130、150、166、202、302、320、322、402、439、440、602、608、620、640、702、730‧‧‧pMOS電晶體

116、132、152、168、318、404、422、424、606、638、706、728‧‧‧nMOS電晶體

118、124、134、140、154、160、170、176、208、308、319、 324、332、406、414、426、432、442、450、614、624、630、642、648、712、720、732、738‧‧‧閘極

120、126、136、142、156、162、172、178、210、310、321、326、334、408、416、428、434、444、452、616、626、632、644、650、714、722、734、740‧‧‧汲極

122、128、138、148、158、164、174、180、212、312、323、328、336、410、418、430、436、446、454、618、628、634、646、652、716、724、736、742‧‧‧源極

123、139、159、175、214、313、330、338、412、420、438、448、456、636、654、718、744‧‧‧井極

182、215、622、726‧‧‧外部I/O匯流排

204、304‧‧‧閘控制電路

206、306、400A、400B、400C、500A、500B、500C、604、704‧‧‧井控制電路

216‧‧‧位準移位電路

225‧‧‧內部電路

610、708‧‧‧偏壓產生器

612、710‧‧‧電壓放電電路

Vout、VDD、VIO‧‧‧電壓

Data‧‧‧資料訊號

所附圖式合併參照為說明書之一部分，並繪示依據本發明之實施例，而與說明內容共用於說明本發明之原理。

第1圖繪示多個晶片共用一共同外部I/O匯流排之傳統系統的方塊圖。

第2A圖繪示依照本發明範例性實施例之輸出緩衝電路之架構示意圖。

第2B圖繪示依照本發明範例性實施例之以VIO模式實現之輸出緩衝電路之另一架構示意圖。

第3圖繪示第一實施例之範例性電路圖。

第4A-4C圖繪示依照本發明範例性實施例之井控制元件之電路圖。

第5A-5B圖繪示依照本發明範例性實施例之井控制元件的另一架構示意圖。

第6圖繪示依照本發明範例性實施例之架構的電路圖。

第7圖繪示依照本發明範例性實施例之架構的電路圖。

將參照本發明實施例作詳細說明，此些實施範例將配合圖式作說明。以下描述將參照所附圖式，圖式中相同或相仿的元件除了另予定義外，係代表相同或相仿的元件。以下範例性實施例之描述中所呈現的實作並不代表本發明所有實作，而僅代 表依照所附申請專利範圍之本發明的相關方面而實現的系統與方法範例。

在範例性實施例中，提供一種輸出緩衝電路，包含輸出開關、閘控制電路及井控制電路。輸出緩衝電路係經由輸出開關耦接至外部I/O匯流排。

更詳細地，在範例性實施例中，在電路操作電壓未施加至該輸出開關時，輸出緩衝電路避免電流從外部I/O匯流排流過該輸出開關。輸出緩衝電路係使得來自外部I/O匯流排的匯流排電壓耦接至井控制電路及閘控制電路。

第2A圖繪示依照本發明範例性實施例之輸出緩衝電路200之架構示意圖。輸出緩衝電路200包含輸出開關例如是pMOS電晶體202、閘控制電路204及井控制電路206。閘控制電路204係耦接至內部電路225以接收資料。pMOS電晶體202包含閘極208、汲極210、源極212及井極214。汲極210係耦接至閘控制電路204。汲極210係更耦接至外部I/O匯流排215。I/O匯流排215具有匯流排電壓。源極212接收電路操作電壓VDD(亦即，內部電壓225與輸出緩衝電路200的操作電壓)。pMOS電晶體202的閘極208係耦接至閘控制電路204。井控制電路206係耦接至pMOS電晶體202的井極214。

第2B圖繪示依照本發明範例性實施例之輸出緩衝電路220之另一架構示意圖。輸出緩衝電路220的元件係相同於輸出緩衝電路200的元件並標示相同的參考數字，元件說明不再 重述。輸出緩衝電路220的源極212接收電壓VIO。電壓VIO係輸出緩衝電路220的操作電壓。電壓VIO可不同於內部電路操作電壓VDD。源極212係耦接至閘控制電路204及位準移位電路216。位準移位電路216接收位準為內部電路操作電壓VDD的一資料訊號，並將位準從VDD改變至VIO，故VIO提供此資料訊號至外部I/O匯流排215。以依方式，內部電路操作電壓VDD係與輸出緩衝操作電壓VIO隔離。在一實施例中，位準移位電路216降低資料訊號的電壓，藉以在VDD>VIO時降低外部I/O匯流排215的耗能。

有關第3-7圖所述之實施例電路具有相仿於第2A圖之輸出緩衝電路的架構，其中只有內部電路操作電壓VDD係提供至輸出緩衝電路200的pMOS電晶體202、閘控制電路204及井控制電路206。然而，具有通常知識者應知有關第3-7圖所述之實施例電路具有相仿於第2B圖的架構，具中內部電路操作電壓VDD係首先由位準移位電路216移位而成為VIO，而VIO(非VDD)係提供至輸出緩衝電路220的pMOS電晶體202、閘控制電路204及井控制電路206。當有關第3-7圖所述之實施例電路具有相仿於第2B圖的架構時，在裝置被關閉電源時(亦即電路關閉模式)，VDD與VIO亦為關閉。

外部I/O匯流排215的驅動來源係動態地改變。有時外部I/O匯流排215係由pMOS電晶體202的輸出所驅動。有時外部I/O匯流排215係由其他耦接至外部I/O匯流排215的晶 片的輸出所驅動。有時外部I/O匯流排215並不被驅動，亦即外部I/O匯流排215係浮接。不論外部I/O匯流排215的驅動來源為何，總是會有一個有限電壓準位的電壓在外部I/O匯流排215上，例如是零電壓。因此，出現在外部I/O匯流排215上的電壓係被稱為”匯流排電壓”。

再次參照第2A圖，在晶片電源關閉時，輸出緩衝電路200係避免電流從外部I/O匯流排215回流至晶片內。pMOS電晶體202的汲極210係耦接至外部I/O匯流排215，以提供外部I/O匯流排215的匯流排電壓至pMOS電晶體202的汲極210。外部I/O匯流排215係更耦接至閘控制電路204。閘控制電路204對應於外部I/O匯流排215的匯流排電壓而操作。閘控制電路204的範例性架構係如下說明。耦接至pMOS電晶體202的井極214的井控制電路206，係維持井極214上的電壓而不低於一第一電壓及一第二電壓之較大者，以避免pMOS電晶體202中的漏電流。第一電壓係內部電路操作電壓VDD減去D1，其中D1為正數值或零。第二電壓係外部I/O匯流排215之匯流排電壓減去D2，D2各為正數值或零。D1及D2可相等或不同。在此架構中，pMOS電晶體202在晶片電源關閉時(VDD=0)及晶片被開啟電源(VDD=1.8V)時可被完全截止。因此，截止pMOS電晶體202及維持井電壓可避免電流回流。

請參照第2B圖，輸出緩衝電路220係配置以在晶片電源關閉時避免電流從外部I/O匯流排215回流至晶片內，並 配置以轉換晶片的電路操作電壓VDD為外部I/O匯流排215的電壓。pMOS電晶體202的汲極210係耦接至外部I/O匯流排215，以提供外部I/O匯流排215的匯流排電壓至pMOS電晶體202的汲極210。外部I/O匯流排215係耦接至閘控制電路204。閘控制電路204對應於外部I/O匯流排215的匯流排電壓而操作。耦接至pMOS電晶體202的井極214的井控制電路206，係維持井極214上的電壓而不低於一第二電壓及一第三電壓之較大者，以避免pMOS電晶體202中的漏電流。第二電壓係外部I/O匯流排215之匯流排電壓減去D2，D2各為正數值或零。第三電壓係輸出緩衝電路220的操作電壓VIO減去D3，其中D3為正數值或零。D2及D3可相等或不同。再者，輸出緩衝電路220的位準移位電路216降低資料訊號VDD之電壓至VIO之I/O電壓，藉以降低外部I/O匯流排215的電壓。依此方式，輸出緩衝電路220在晶片被關閉電源模式中避免外部I/O匯流排215的電流回流，並在開啟電源模式中隔離內部電路操作電壓VDD與輸出緩衝操作電壓VIO。

第3圖繪示前述實施例之輸出緩衝電路300的範例性電路圖。輸出緩衝電路300係輸出緩衝電路200的範例性實作。請參照第3圖，輸出緩衝電路300包含輸出開關(例如是pMOS電晶體MP 302)、閘控制電路304及井控制電路306，分別對應至輸出緩衝電路200(第2A圖)的pMOS電晶體202、閘控制電路204及井控制電路206。pMOS電晶體MP 302包含拉昇(Pull-Up,PU) 閘極308、汲極310、源極312及井極313。汲極310係耦接至外部I/O匯流排314，外部I/O匯流排314具有匯流排電壓Vout。pMOS電晶體MP 302的PU閘極308、汲極310、源極312及井極313分別對應至pMOS電晶體202(第2A圖)的閘極208、汲極210、源極212及井極214。源極312係耦接以接收VDD。閘控制電路304耦接至pMOS電晶體302的PU閘極308。閘控制電路304包含輸入開關以避免電流回流至晶片內，例如是耦接至pMOS電晶體MP 302之PU閘極308的nMOS電晶體MN1 318、第一pMOS電晶體MP1 320及第二pMOS電晶體MP2 322。nMOS電晶體MN1 318包含閘極319、汲極321及源極323。閘極319係耦接以接收VDD。汲極321係耦接以接收資料訊號0或1。第一pMOS電晶體MP1 320包含閘極324、汲極326、源極328及井極330。閘極324係耦接以接收匯流排電壓Vout。汲極326係耦接至pMOS電晶體MP 302的PU閘極308與nMOS電晶體MN1 318的源極323。第一pMOS電晶體MP1 320的源極328係耦接以接收電壓VDD。第二pMOS電晶體322包含閘極332、汲極334、源極336及井極338。閘極332係耦接以接收VDD。汲極334係耦接至pMOS電晶體MP 302的PU閘極308、第一pMOS電晶體MP1 320的汲極326及nMOS電晶體MN1 318的源極323。第二pMOS電晶體MP2 322的源極336係耦接以接收匯流排電壓Vout。第一pMOS電晶體MP1 320及第二pMOS電晶體MP2 322的井極330與338耦接在一起。井控制電路306係耦接 至pMOS電晶體MP 302的井極313。第一pMOS電晶體MP1及第二pMOS電晶體MP2的井極330及338也耦接至井控制電路306。在一些實施例中，pMOS電晶體302的井極313、第一pMOS電晶體MP1 320及第二pMOS電晶體MP2 322的井極330與338，分別可耦接至不同的井控制電路。井控制電路306的範例性架構如下所述。

如第2A及2B圖所示，井控制電路206係耦接以控制pMOS電晶體202的井極214的電壓。在第3圖中，井控制電路係耦接以分別控制pMOS電晶體302、320、322的井極313、330及338的電壓。第4A-4C圖繪示依照本發明範例性實施例之井控制電路400A-400C之電路圖。在第4A-4C圖中，各範例性井控制電路係配置以控制井極電壓，以使井控制電路所耦接之pMOS電晶體可在適當時機被有效截止。為了有效截止各個pMOS電晶體，當pMOS電晶體的閘極接收電壓VDD時，井電壓應不小於汲極及源極上之電壓的最大值。若井電壓小於汲極及源極上之電壓的最大值，pMOS電晶體可能產生漏電流。

參照第4A圖，井控制電路400A包含串聯耦接之第一pMOS電晶體402及第二pMOS電晶體404。第一pMOS電晶體402包含閘極406、汲極408、源極410及井極412。第二pMOS電晶體404包含閘極414、汲極416、源極418及井極420。第一pMOS電晶體402的閘極406係耦接以接收匯流排電壓Vout。第一pMOS電晶體402的汲極408係耦接至第二pMOS電晶體404 的汲極416。源極410係耦接以接收VDD。第一pMOS電晶體402的井極412係耦接至第二pMOS電晶體404井極420，並耦接至汲極408與416。第二pMOS電晶體404的閘極414係耦接以接收VDD，而源極418係耦接以接收Vout。

為了方便說明，當VDD為高時，VDD係提供為電路操作電壓(如1.8V或3.0V)。當VDD為低時，VDD係提供為0V。相仿地，當Vout為高時，Vout係提供為VDD或VIO，分別代表電路操作電壓或如由位準移位電路216所提供之降低後的電壓。當Vout為低時，Vout係提供為0V。

在井控制電路400A的操作期間，當VDD及Vout為高時，井極412及420上的電壓為VDD-Vdiode，其中Vdiode為各pMOS電晶體402、404之源極與汲極中所形成之PN接面的導通電壓。當Vout為低而VDD為高時，井極412與420上的電壓為VDD。當Vout為高而VDD為低時，井極412與420上的電壓為Vout。當Vout與VDD皆為低時，井極412與420上的電壓為浮接地，此電壓相對於低的Vout與低的VDD而言是高的。以此架構，當VDD≠Vout，井控制電路所耦接之pMOS電晶體(如pMOS電晶體202、302、320、322)並不會出現漏電流，故可完全截止。當VDD=Vout時，井電壓為VDD-Vdiode，此電壓足以抑制漏電流。

請參照第4B圖，井控制電路400B包含串聯耦接之第一nMOS電晶體422與第二nMOS電晶體424。第一nMOS電 晶體422包含閘極426、汲極428與源極430。第二nMOS電晶體424包含閘極432、汲極434與源極436。閘極426與432係分別耦接至汲極428與434。源極430與436係耦接在一起並耦接至井極438。第一nMOS電晶體422的汲極428係耦接以接收VDD，第二nMOS電晶體424的汲極434係耦接以接收Vout。

在井控制電路400B的操作期間，當VDD及Vout為高時，井極438上的電壓等於以下兩電壓之最大者：VDD減去第一nMOS電晶體422的臨界電壓Vt422(即VDD-Vt422)及VDD減去第二nMOS電晶體424的臨界電壓Vt424(即VDD-Vt424)。跨在第一nMOS電晶體422或第二nMOS電晶體424的電壓降Vtn產生在電流流過第一nMOS電晶體422或第二nMOS電晶體424之時，並導致井電壓VDD-Vtn。當Vout為低而VDD為高時，源極430與436上的電壓為VDD-Vt422。當Vout為高而VDD為低時，源極430與436上的電壓為VDD-Vt424。當Vout與VDD皆為低時，源極430與436上的電壓為浮接地，此電壓高於低的Vout與低的VDD。以此架構，當VDD=Vout，井控制電路所耦接之pMOS電晶體(如pMOS電晶體202、302、320、322)並不會出現漏電流，故可完全截止。當VDD≠Vout時，井電壓為VDD-Vtn，此電壓足以抑制漏電流。

請參照第4C圖，井控制電路400C包含串聯耦接之第一pMOS電晶體439與第二pMOS電晶體440。第一pMOS電晶體439包含閘極442、汲極444、源極446與井極448。第二 pMOS電晶體440包含閘極450、汲極452、源極454與井極456。第一pMOS電晶體439的汲極444係耦接至第二pMOS電晶體440的汲極452。第一pMOS電晶體439及第二pMOS電晶體440的閘極442與450耦接至彼此、耦接至汲極444與452與耦接至井極448與456。第一pMOS電晶體439的源極446係耦接以接收VDD，第二pMOS電晶體440的源極454係耦接以接收Vout。

在井控制電路400C的操作期間，當VDD及Vout為高時，汲極428與434上的電壓係VDD-Vtp或VDD-Vdiode的較高者。在電流流過第一pMOS電晶體439或第二pMOS電晶體440之時，井電壓為VDD-Vtp，且產生相等於第一pMOS電晶體439與第二pMOS電晶體440的電壓降Vtp。當Vout為低而VDD為高時，汲極444與454上的電壓為VDD-Vtp或VDD-Vdiode的較高者。當Vout為高而VDD為低時，源極444與454上的電壓為VDD-Vtp或VDD-Vdioe的較高者。當Vout與VDD皆為低時，源極444與454上的電壓為浮接地，此電壓相對於低的Vout與低的VDD而言是高的。以此架構，當VDD=Vout，井控制電路所耦接之pMOS電晶體(如pMOS電晶體202、302、320、322)並不會出現漏電流，故可完全截止。當VDD≠Vout時，井電壓為VDD-Vtp或VDD-Vdiode，此電壓足以抑制漏電流。

第5A-5B圖繪示依照本發明範例性實施例之井控制電路206或306的多個替代架構示意圖。第5A圖及第5B圖繪示多個平行組合之井控制電路400A、400B及400C。平行配置此些 井控制電路400A、400B及400C(第4A-4C圖)允許在VDD=Vout及VDD≠Vout時控制井電壓。第5A圖示井控制電路500A，藉由平行耦接井控制電路400A及400B而被形成。第一nMOS電晶體422的汲極428係耦接至第一pMOS電晶體402的源極410。第二nMOS電晶體424的汲極434係耦接至第二pMOS電晶體524的源極418。第一nMOS電晶體422的源極430係耦接至第二nMOS電晶體424的源極436，源極436耦接至第一pMOS電晶體402的汲極408及井極412與第二pMOS電晶體404的汲極416及井極420。

第5B圖繪示井控制電路500B藉由並聯耦接之井控制電路400A、400B與400C而形成。第一nMOS電晶體422的汲極428係耦接至第一pMOS電晶體402的源極410。第二nMOS電晶體424的汲極434係耦接至第二pMOS電晶體404的源極418。第一nMOS電晶體422的源極430係耦接至第二nMOS電晶體424的源極436，源極436耦接至第一pMOS電晶體402的汲極408及井極412與第二pMOS電晶體404的汲極416與井極420。第一pMOS電晶體439的閘極422與第二pMOS電晶體440的閘極450係分別耦接至第一pMOS電晶體439及第二pMOS電晶體440的井極448與456及汲極444與452，第一nMOS電晶體422的源極430及第二nMOS電晶體424的源極436係耦接至第一pMOS電晶體402及第二pMOS電晶體404的汲極408與416及井極412與420。第一pMOS電晶體439的源極446係耦接至 第一nMOS電晶體422的汲極428及第一pMOS電晶體402的源極410。第二pMOS電晶體402的源極454係耦接至第二nMOS電晶體424的汲極434及第二pMOS電晶體404的源極418。

請再次參照第3圖，在範例性實施例中，輸出緩衝電路300係配置以在晶片電源關閉時避免電流流回晶片內。輸出緩衝電路300的多種不同操作例子係於下考量。在第一例子中，電路操作電壓VDD係1.8V，資料訊號(Data)係1.8V，I/O匯流排314上的電壓Vout係1.8V。在此例子中，當外部I/O匯流排314上的匯流排電壓Vout係1.8V時，井控制電路306維持1.8V的電壓在pMOS電晶體MP 302的井極313及閘控制電路304的第一pMOS電晶體MP1 320及第二pMOS電晶體MP2 322各別的井極330與338。第一pMOS電晶體MP1 320及第二pMOS電晶體MP2 322係皆截止，使得分別提供在源極328與336上的VDD與Vout皆無法分別施加至汲極326與334。因此，在源極328與336上的VDD與Vout皆無法施加至PU閘極308。反之，閘極PU 308接收資料訊號VDD減去nMOS電晶體MN1318的臨界電壓Vtn，VDD-Vtn。由於VDD-Vtn係小於電路操作電壓VDD與Vout的較大者，故pMOS電晶體MP 302可能有漏電流。然而，此漏電流隨著時間終止。如此，pMOS電晶體MP 302會被截止。

在第二例子中，電路操作電壓VDD為1.8V，資料訊號(Data)係1.8V，I/O匯流排314上的電壓Vout係0V。在此例子中，當外部I/O匯流排314上的匯流排電壓Vout係0V時(亦即， 當外部I/O匯流排314上的匯流排電壓Vout以遠離電路操作電壓VDD之方向變化時)，第一pMOS電晶體MP1 320因閘極324上的電壓為0V而導通，使得PU閘極308接收來自第一pMOS電晶體MP1 320之源極328的電壓VDD。第二pMOS電晶體MP2 322係截止，使得在源極336上的Vout無法送至源極334，故不會被pMOS電晶體MP 302的PU閘極308所接收。因此，在通過nMOS電晶體MN1 318後，資料訊號VDD的電壓值會減少nMOS電晶體318的臨界電壓Vtn，而成為VDD-Vtn，然而會接著被充電至VDD，因為VDD係從第一pMOS電晶體MP1 320的源極328而被接收。當pMOS電晶體302的PU閘極308接收VDD時，pMOS電晶體302係截止。

在第三例子中，電路操作電壓VDD為1.8V，資料訊號(Data)係0V，I/O匯流排314上的電壓Vout係從0V增加至1.8V。在此例子中，當I/O匯流排314上的電壓係0V時，施加在pMOS電晶體MP 302之PU閘極308上的電壓為0V。第二pMOS電晶體MP2 322係被截止。第一pMOS電晶體MP1 320初始在Vout等於0V時係被導通。如此，第一pMOS電晶體MP1 320的源極328上的電壓VDD與nMOS電晶體MN1 318接收之資料訊號的0V，係「衝突」。然而，相較nMOS電晶體MN1 318，pMOS電晶體MP1 320之尺寸較小且具有較小的驅動電流，確保PU閘極308所接收的電壓為來自nMOS電晶體MN1 318的資料訊號0V。在Vout增加至1.8V後，第一pMOS電晶體MP1 320截止， 而0V的電壓係由PU閘極308接收，從而導通pMOS電晶體MP 302。pMOS電晶體MP 302之源極312上的VDD接著係施加至外部I/O匯流排314。

因此，在第3圖之範例性實施例中，當VDD為1.8V而資料訊號為1.8V時，pMOS電晶體MP 302係截止。當VDD為1.8V而資料訊號為0V時，pMOS電晶體MP 302係導通。如此，當晶片啟動時(VDD為1.8V)，高的資料訊號截止pMOS電晶體MP 302，而避免電流回流。井控制電路306維持能抑制漏電流的井控制，並允許截止此些pMOS電晶體。

在第四例子中，電路操作電壓VDD係0V，I/O匯流排314上的電壓Vout係1.8V。在此例子中，當匯流排電壓Vout係1.8V時，井極313接收來自井控制電路306之Vout的1.8V。閘控制電路304之第一及第二pMOS電晶體320與322各自的井極330與338也接收Vout的1.8V。第一pMOS電晶體320 MP1係截止，因其閘極324接收Vout的1.8V。第二pMOS電晶體322 MP2係導通，因其閘極332接收0V的VDD，第二pMOS電晶體322 MP2大於MP1而提供較高的驅動力，例如MP1具有比MP2大的寬/長比。因此，來自pMOS電晶體322之源極336之Vout的1.8V係施加至pMOS電晶體MP 302的PU閘極308。PU閘極308上的Vout的1.8V使得pMOS電晶體MP 302截止，故避免電流從外部I/O匯流排314流入輸出緩衝電路300。

在第五例子中，電路操作電壓VDD為0V，I/O匯 流排314上的電壓Vout係0V。在此例子中，當匯流排電壓係0V時，VDD等於0V。施加Vout之0V至第一pMOS電晶體MP1 320的閘極324及VDD的0V至第二pMOS電晶體MP2 322的閘極332，而導通兩電晶體。第二pMOS電晶體MP2 322係足夠大而允許PU閘極308上的電壓可隨(track)Vout而變化。PU閘極308接收來自源極328的VDD及來自源極336的Vout。在此例中，pMOS電晶體MP 302的PU閘極308、汲極310及源極312係處在0V。井極313係浮接地而高於0V。因此，pMOS電晶體MP 302係截止，而避免在pMOS電晶體MP 302中有漏電流流動。再者，nMOS電晶體MN1 318避免在晶片電源關閉時的電流回流，因為nMOS電晶體MN1 318將在VDD為低時被截止。

因此，在第3圖之範例性實施例中，當VDD係0V而Vout係1.8V時，pMOS電晶體MP 302係截止。相仿地，當VDD係0V而Vout係0V時，pMOS電晶體MP 302係截止。以此方式，當晶片電源關閉時，井控制電路306維持井電壓以抑制漏電流，並允許截止此些pMOS電晶體。

在一範例性實施例中，第6圖所示，輸出緩衝電路600係配置以允許資料訊號Data送達輸出開關602且沒有電壓降。參照第6圖，輸出緩衝電路600包含輸出開關例如是pMOS電晶體MP 602、井控制電路604及輸入開關例如是nMOS電晶體MN1 606、閘控制電路例如是pMOS電晶體MP2 608、偏壓產生器610及電壓放電電路612。pMOS電晶體MP 602包含PU閘極 614、汲極616、源極618及井極620。pMOS電晶體MP 602的汲極616耦接至外部I/O匯流排622。源極618耦接至電路操作電壓VDD。井控制電路604耦接至pMOS電晶體MP 602的井極620。井控制電路604可如第4A-4C圖及第5A及5B圖所述之任一方式而被配置。

nMOS電晶體MN1 606係耦接至pMOS電晶體MP 602的PU閘極614。nMOS電晶體MN1 606包含閘極624、汲極626及源極628。pMOS電晶體MP2 608包含閘極630、汲極632、源極634及井極636。pMOS電晶體MP2 608的汲極632係耦接至pMOS電晶體MP 602的PU閘極614，並耦接至nMOS電晶體MN1 606的源極628。源極634係耦接以接收Vout。pMOS電晶體MP2 608的井極636係耦接至井控制電路604。在一些實施例中，pMOS電晶體MP2 608的井極636及pMOS電晶體602的井極620係耦接至不同的井控制電路。

電壓放電電路612包含串聯耦接之nMOS電晶體638與pMOS電晶體640。nMOS電晶體638包含閘極642、汲極644及源極646。閘極642耦接至外部I/O匯流排622並接收Vout。pMOS電晶體640包含閘極648、汲極650、源極652及井極654。閘極648及汲極650係耦接以接收電路操作電壓VDD。電壓放電電路612係耦接至偏壓產生器610及nMOS電晶體MN1 606的閘極624。pMOS電晶體MP 602的井極620、pMOS電晶體MP2 608的井極636及pMOS電晶體640的井極654係耦接至井控制電路 604。在一些實施例中，pMOS電晶體MP 602的井極620、pMOS電晶體MP2 608的井極636及pMOS電晶體640的井極654係耦接至不同的控制電路。

在範例性實施例中，輸出緩衝電路600(第6圖)避免在晶片電源關閉時電流回流至晶片之中。請參照第6圖，當晶片電源關閉時，VDD為0V。當外部I/O匯流排622上的匯流排電壓Vout為1.8V時，Vout係施加至pMOS電晶體602的汲極616，並耦接至pMOS電晶體MP2 608的源極634。在pMOS電晶體MP2 608之閘極上的VDD係0V，使得pMOS電晶體MP2 608導通，而源極634上的Vout係施加至pMOS電晶體602的PU閘極614。施加至PU閘極614的Vout截止pMOS電晶體MP 602。因此，來自外部I/O匯流排622的電流不會流入外部緩衝電路。相仿地，當外部I/O匯流排622上的匯流排電壓Vout係低(例如0V)而晶片電源關閉時，VDD等於0V。施加VDD的0V至閘極630而導通pMOS電晶體MP2 608，使得pMOS電晶體MP2 608的源極634上的電壓被施加在pMOS電晶體MP 602之PU閘極614上。在此例中，pMOS電晶體MP 602的閘極614、汲極616及源極618上的電壓係等於0V。井極620係浮接地。由於井極620(浮接地)上的電壓係從井控制電路604而接收，並高於汲極616與源極618上的電壓，故而避免漏電流流經pMOS電晶體602。因此，電流不會從外部I/O匯流排622流入輸出緩衝電路600。再者，在VDD為0V時，nMOS電晶體MN1 606係被截止，故nMOS 電晶體MN1 606避免在晶片電源關閉時有電流流回至晶片中。另一方面，當VDD為1.8V時，偏壓產生器610供應的偏壓Vbias大於VDD及nMOS電晶體606的臨界電壓Vtn之和。這允許全幅資料訊號(VDD)通過nMOS電晶體而不會有電壓降。電壓放電電路612包含串聯耦接的nMOS電晶體638及pMOS電晶體640以在偏壓產生器610因晶片被關閉電源而出現電壓降時，對電壓進行放電。

在一範例性實施例中，如第7圖所示，輸出緩衝電路700係被配置以避免來自外部I/O匯流排的電流流入晶片中。請參照第7圖，輸出緩衝電路700包含輸出開關例如是pMOS電晶體MP 702、井控制電路704、輸入開關例如是nMOS電晶體MN2 706、偏壓產生器708及電壓放電電路710。pMOS電晶體MP 702包含PU閘極712、汲極714、源極716及井極718。源極716耦接以接收電路操作電壓VDD。井控制電路704耦接至井極718。井控制電路704可如第4A-4C圖及第5A及5B圖所述之任一方式而被配置。nMOS電晶體MN2 706包含閘極720、汲極722及源極724。nMOS電晶體MN2 706係耦接於pMOS電晶體MP 702之汲極714及外部I/O匯流排726之間。偏壓產生器708係耦接至nMOS電晶體MN2 706的閘極720。電壓放電電路710包含串聯耦接之nMOS電晶體728及pMOS電晶體730。nMOS電晶體728包含閘極732、汲極734及源極736。閘極732耦接至外部I/O匯流排726。pMOS電晶體730包含閘極738、汲極740、源極742 及井極744。閘極738及源極742接收VDD。pMOS電晶體730的井極744及pMOS電晶體702的井極718係耦接至井控制電路704。井控制電路704可如第4A-4C圖及第5A及5B圖所述之任一方式而被配置。電壓放電電路710係耦接至偏壓產生器708及nMOS電晶體706的閘極720。

在一範例性實施例中，輸出緩衝電路700係被配置以避免在晶片電源關閉時有電流流入晶片中。請參照第7圖，當晶片電源關閉時，VDD係0V。井控制電路704避免此些nMOS電晶體中的漏電流，並允許截止pMOS電晶體702、730。當外部I/O匯流排726上的匯流排電壓Vout係1.8V時，匯流排電壓Vout係施加至nMOS電晶體MN2 706的源極724。當晶片電源關閉時，偏壓產生器708係被截止。因此，nMOS電晶體MN2 706之閘極720上的電壓係0V，故nMOS電晶體706 MN2係截止。因此，來自外部I/O匯流排726的電流不會流入輸出緩衝電路。當外部I/O匯流排726上的電壓係0V而晶片電源關閉時，nMOS電晶體MN2 706係被截止。因此，電流不會從外部I/O匯流排726流入輸出緩衝電路700。當晶片被開啟電源(VDD係1.8V)，偏壓產生器708供應的偏壓Vbias大於VDD及nMOS電晶體706的臨界電壓Vtn之和。這允許來自外部I/O匯流排726的全幅電壓通過nMOS電晶體MN2 706而不會有電壓降。電壓放電電路710包含串聯耦接的nMOS電晶體728及pMOS電晶體730以在偏壓產生器708因晶片被關閉電源而出現電壓降時，對電壓進行放電。

本發明實施例對於具有通常知識者而言，在參照此處所揭露之本發明實作內容，當可思及其他實施例。此應用旨在涵蓋任何有關一般原則而對本發明所作之變異、使用及適應，並包含背離本發揭露卻於習知技藝中為已知或慣用之實例。說明書及範例僅用於範例性之說明，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

200‧‧‧輸出緩衝電路

202‧‧‧pMOS電晶體

204‧‧‧閘控制電路

206‧‧‧井控制電路

208‧‧‧閘極

210‧‧‧汲極

212‧‧‧源極

214‧‧‧井極

215‧‧‧I/O匯流排

225‧‧‧內部電路

Claims (6)

1. 一種輸出電路，包括：一輸出開關，包含一閘極、一汲極及一井極，該輸出開關之該汲極耦接至一外部I/O匯流排；一井控制電路，具有一井極耦接至該輸出開關的該井極，以維持該輸出開關之一井電壓不低於一第一電壓及一第二電壓之較大者；以及一閘控制電路，耦接至該輸出開關的該閘極及該汲極，並耦接至該外部I/O匯流排，該閘控制電路被操作以截止該輸出開關，以在以下情況時避免電流從外部I/O匯流排流過該輸出開關：該輸出電路的一操作電壓未施加至該輸出開關；及來自一外部裝置之一匯流排電壓係出現在該外部I/O匯流排上，其中，當該外部I/O匯流排上之一匯流排電壓以遠離該操作電壓之方向變化時，該閘控制電路將該輸出開關的該閘極耦接至該輸出電路的該操作電壓。
2. 如申請專利範圍第1項所述之輸出電路，其中該輸出開關係被配置以供應一資料訊號至該外部I/O匯流排；該第一電壓係該輸出電路之一操作電壓減去D1；該第二電壓係該外部I/O匯流排之該匯流排電壓減去D2；其中D1及D2各為正數值或零。
3. 如申請專利範圍第1項所述之輸出電路，其中該井控制電 路包括：一第一電晶體，具有一閘極以接收該外部I/O匯流排的該匯流排電壓、一第一源/汲極、一第二源/汲極以接收該輸出電路的該操作電壓及一井極；以及一第二電晶體，串聯耦接該第一電晶體，該第二電晶體具有一閘極以接收該輸出電路的該操作電壓、一第一源/汲極耦接至該第一電晶體的該第一源/汲極、一第二源/汲極以接收該外部I/O匯流排的該匯流排電壓及一井極耦接至該第一電晶體的該井極及該第一及該第二電晶體的該些第一源/汲極，以作為該井控制電路的該井極。
4. 如申請專利範圍第1項所述之輸出電路，其中該井控制電路包括：一第一電晶體，具有一閘極以接收該輸出電路的該操作電壓、一第一源/汲極及一第二源/汲極耦接至該閘極；一第二電晶體，具有一閘極以接收該外部I/O匯流排的該匯流排電壓、一第一源/汲極耦接至該第一電晶體的該源/汲極及一第二源/汲極耦接至該閘極；及一井極，耦接至該第一及該第二電晶體的該些第一源/汲極，以作為該井控制電路的該井極。
5. 如申請專利範圍第1項所述之輸出電路，其中該井控制電路包括：一第一電晶體，具有一閘極、一第一源/汲極、一第二源/汲 極以接收該輸出電路的該操作電壓及一井極；及一第二電晶體，具有一閘極耦接至該第一電晶體的該閘極及該第一電晶體的該第一源/汲極、一第一源/汲極耦接至該第一電晶體的該第一汲極、一第二源/汲極以接收該外部I/O匯流排的該匯流排電壓及一井極耦接至該第一電晶體的該井極、該第一及該第二電晶體的該些第一源/汲極及該第一及該第二電晶體的該些閘極，以作為該井控制電路的該井極。
6. 如申請專利範圍第1項所述之輸出電路，其中該閘控制電路包括：一第三電晶體，具有一閘極接收該外部I/O匯流排上之該匯流排電壓、一第一源/汲極耦接至該輸出開關的該閘極、及一第二源/汲極以接收該輸出電路的該操作電壓。