JP2006217170A

JP2006217170A - 半導体装置

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Publication number: JP2006217170A
Application number: JP2005026709A
Authority: JP
Inventors: Takehiro Ueda; 岳洋上田
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2005-02-02
Filing date: 2005-02-02
Publication date: 2006-08-17
Anticipated expiration: 2025-02-02
Also published as: JP4620480B2; US7515497B2; US20060171228A1; CN100561592C; CN1815624A

Abstract

【課題】ヒューズの切断の有無が誤判定される可能性を低減させることのできる半導体装置を提供する
【解決手段】図２のヒューズ周辺回路は、ヒューズ１０、電位差付与回路２０、電位差低減回路３０、端子４０、記憶回路５０、トランスファゲート６０、および論理ゲート７０を有している。トランスファゲート６０の入力端には、論理ゲート７０が接続されている。論理ゲート７０は、ヒューズ１０の切断判定時に、記憶回路５０に記憶された信号がヒューズ１０に伝達されるのを防止する伝達防止回路である。
【選択図】図２

Description

本発明は、半導体装置に関する。

半導体メモリの製造においては、メモリセルに不良が発生するのを完全に排除することができない。そこで、不良なメモリセルを含む半導体メモリを救済するために、回路を冗長（リダンダンシ）に構成することが用いられている。

かかる構成によれば、不良メモリセルを含む不良ビットと正常な冗長ビットとを置き換えることにより、不良メモリセルを含む半導体メモリであっても正常に動作させることができる。その置換えには、特許文献１に記載のように、ヒューズが用いられる。ヒューズを切断することにより、配線の置換えを行うのである。

図８は、特許文献１に記載のヒューズ周辺回路を示す回路構成図である。同図において、ヒューズ１００を切断する際には、端子１０１をハイにすることにより、ＮＦＥＴトランジスタ１０２をオンにする。それにより、ヒューズ１００に電流が流れ、ヒューズ１００が切断される。また、ヒューズ１００が切断されているか否かを判定する際には、まず、端子１０３をハイにすることにより、ノード１０４をローにする。次に、端子１０３をローに切り換えることにより、ＰＦＥＴトランジスタ１０５をオンにする。このとき、ヒューズ１００が切断されていれば、ノード１０４はローのままとなる。一方、ヒューズが切断されていなければ、ヒューズ１００およびトランジスタ１０５が共に導通するため、ノード１０４がハイとなる。したがって、ノード１０４に現れる電位によってヒューズ１００の切断の有無を判定することができる。また、その電位は、ヒューズ１００が切断されているか否かの判定の結果を示す信号としてラッチ回路に記憶される。
特開平６−１４０５１０号公報

本発明者は、以下の課題を発見した。すなわち、図８に示す構成の回路においては、ヒューズ１００の切断判定時に、ラッチ回路に記憶されていた上記信号がヒューズ１００に逆流し、それによりヒューズの一端（端子１０６の反対側）の電位に対して負帰還が発生する恐れがある。かかる負帰還は、ヒューズ１００の切断判定の誤判定につながり得る。

本発明による半導体装置は、ヒューズと、上記ヒューズが切断されているか否かの判定の結果を示す信号を記憶する記憶回路と、上記判定時に、上記記憶回路に記憶された上記信号が上記ヒューズに伝達されるのを防止する伝達防止回路と、を備えることを特徴とする。

この半導体装置においては、ヒューズの切断の有無の判定時に、伝達防止回路によって、記憶回路に記憶されていた信号がヒューズに逆流するのを防ぐことができる。これにより、ヒューズの一端の電位に対して負帰還が発生するのを抑制することができる。このため、ヒューズの切断の有無が誤判定される可能性が低減する。

上記伝達防止回路は、上記ヒューズの一端の電位信号を入力し、当該電位信号に応じてハイまたはローの出力信号を上記記憶回路へと出力する論理ゲートを有していてもよい。この場合、ヒューズの一端に現れる電位信号が論理ゲートによってハイまたはローの出力信号に変換され、その出力信号がヒューズの切断判定の結果として得られる。これにより、ヒューズの切断の有無が誤判定される可能性が一層低減する。

上記半導体装置は、上記論理ゲートと上記記憶回路との間の経路中に設けられたトランスファゲートを備え、上記出力信号は、上記トランスファゲートを通じて上記記憶回路に入力されるように構成されていてもよい。トランスファゲートにより、記憶された信号が切断判定後に記憶回路からヒューズに流れるのを防ぐことができる。この場合、トランスファゲートにおいて電圧降下が生じるため、記憶回路に正確な情報を記憶させる上で、上述の論理ゲートの存在が特に重要となる。

上記論理ゲートには、正帰還がかけられていてもよい。この場合、論理ゲートの出力信号を速やかに確定させることができる。

上記論理ゲートは、ＮＡＮＤであってもよい。ＮＡＮＤは論理ゲートとして好適に用いることができる。

本発明によれば、ヒューズの切断の有無が誤判定される可能性を低減させることのできる半導体装置が実現される。

以下、図面を参照しつつ、本発明による半導体装置の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。

（第１実施形態）
図１は、本発明による半導体装置の第１実施形態を示す断面図である。半導体装置１は、半導体基板９０、半導体基板９０上に設けられたヒューズ１０、およびヒューズ１０を含んで構成されるヒューズ周辺回路を備えている。なお、図１においては、半導体基板９０およびヒューズ１０のみを示し、その他の図示を省略している。

図２を参照しつつ、上記ヒューズ周辺回路の構成を説明する。このヒューズ周辺回路は、ヒューズ１０、電位差付与回路２０、電位差低減回路３０、端子４０、記憶回路５０、トランスファゲート６０、および論理ゲート７０（伝達防止回路）を有している。

電位差付与回路２０は、トランスファゲート２２（第１のトランスファゲート）、端子２４（第１の端子）および端子２６を含んで構成されており、ヒューズ１０の切断判定時にヒューズ１０の両端に所定の電位差を与える。トランスファゲート２２は、Ｐ型ＦＥＴ（電界効果トランジスタ）である。トランスファゲート２２のソースには、端子２４が接続されている。この端子２４には、電源電位Ｖ_ｃｃ（第２の電位）が与えられている。Ｖ_ｃｃは、ヒューズ１０の端部１０ａに与えられた電位（第１の電位）よりも高い値をもっている。なお、本実施形態においては、後述するように、上記第１の電位は接地電位に等しい。したがって、ヒューズ１０に印加される上記電位差はＶ_ｃｃということになる。

また、トランスファゲート２２のゲートには、端子２６が接続されている。この端子２６は、トランスファゲート２２のオンとオフとを切り換えるための電位が与えられる端子である。さらに、トランスファゲート２２のドレインは、ヒューズ１０の端部１０ｂに接続されている。すなわち、端子２４がトランスファゲート２２を介して端部１０ｂに接続された構成となっている。

電位差低減回路３０は、トランスファゲート３２（第２のトランスファゲート）、端子３４（第２の端子）および端子３６を含んで構成されており、上述の電位差付与回路２０によってヒューズ１０の両端に与えられた電位差を低減させる。トランスファゲート３２は、Ｎ型ＦＥＴである。トランスファゲート３２のソースには、端子３４が接続されている。この端子３４は、接地されている。すなわち、端子３４には、接地電位（第３の電位）が与えられている。また、トランスファゲート３２のゲートには、端子３６が接続されている。この端子３６は、トランスファゲート３２のオンとオフとを切り換えるための電位が与えられる端子である。さらに、トランスファゲート３２のドレインは、端部１０ｂに接続されている。すなわち、端子３４がトランスファゲート３２を介して端部１０ｂに接続された構成となっている。

ヒューズ１０の端部１０ａには、端子４０が接続されている。端子４０は、ヒューズ１０の切断時にヒューズ１０に必要な電流を供給するための端子である。本実施形態において、この端子４０は接地されている。すなわち、端子４０は、ヒューズ１０を必要に応じて切断する際には上記電流を流すための切断電位Ｖ_ｃｕｔを与える端子として機能し、ヒューズ１０の状態が確定した後に接地されたものである。ここでの「確定した状態」とは、ヒューズ１０が切断された状態、あるいはヒューズ１０が切断されていない状態であるが切断する必要がない場合をいう。なお、端子４０が接地されるグランドは、例えば、半導体チップを封入するパッケージのグランドフレームである。また、端子４０は、チップ外部と接続されていてもよく、チップ内部の他の回路と接続されていてもよい。前者の場合、端子４０は、例えばパッドを意味する。

記憶回路５０は、後に説明する判定動作における判定結果を示す信号を記憶するラッチ回路である。記憶回路５０とヒューズ１０との間の経路中には、トランスファゲート６０（第３のトランスファゲート）が設けられている。このトランスファゲート６０は、ＣＭＯＳスイッチであり、その出力端が記憶回路５０の入力端と接続されている。トランスファゲート６０中のＰ型ＦＥＴのゲートには、インバータ６２が接続されている。このインバータ６２により、トランスファゲート６０中のＰ型ＦＥＴのゲートとＮ型ＦＥＴのゲートとにそれぞれ、互いに反転の関係にある信号が入力されることとなる。また、端子６４は、トランスファゲート６０のオンとオフとを切り換えるための電位が与えられる端子であり、インバータ６２の入力端と上記Ｎ型ＦＥＴのゲートとのそれぞれに接続されている。

トランスファゲート６０の入力端には、論理ゲート７０が接続されている。これにより、論理ゲート７０から出力された信号（出力信号）がトランスファゲート６０を通じて記憶回路５０へと入力される構成となっている。すなわち、記憶回路５０は、論理ゲート７０の出力信号として上記判定結果を示す信号を入力し、それを記憶する。論理ゲート７０は、ＮＡＮＤであり、基準信号とヒューズ１０の端部１０ｂでの電位信号とを入力し、それらの否定積を出力信号として出力する。また、論理ゲート７０は、ヒューズ１０の切断判定時に、記憶回路５０に記憶された信号がヒューズ１０に伝達されるのを防止する伝達防止回路である。

論理ゲート７０の一方の入力端は、インバータ８８を介して上述の端子３６に接続されている。これにより、端子３６に与えられる電位の反転が基準信号として論理ゲート７０に入力される。また、論理ゲート７０のもう一方の入力端は、端部１０ｂに接続されている。判定動作時においては論理ゲート７０に上記基準信号としてハイ（電源電位Ｖ_ｃｃ）が与えられる。これにより、論理ゲート７０の出力信号は、端部１０ｂの電位信号に応じてハイまたはローの値をとることになる。すなわち、当該電位信号が論理ゲート７０のしきい値よりもハイ側にあれば論理ゲート７０は０を出力し、ロー（接地電位）側にあれば論理ゲート７０は１を出力する。

この論理ゲート７０には正帰還がかけられている。具体的には、ゲートが論理ゲート７０の出力端に接続され、ドレインが論理ゲート７０の入力端（端部１０ｂに接続されている方の入力端）に接続されたＰ型ＦＥＴ７２が設けられている。また、Ｐ型ＦＥＴ７２のソースは、電源電位Ｖ_ｃｃが与えられた端子７４に接続されている。すなわち、論理ゲート７０の出力信号がローのとき、ＦＥＴ７２がオンし、端子７４に与えられている電源電位Ｖ_ｃｃが論理ゲート７０に入力される構成となっている。

さらに、図２の回路には、トランスファゲート８２、端子８４および端子８６が設けられている。トランスファゲート８２は、ソースが接地されるとともに、ドレインが端部１０ｂに接続されている。また、トランスファゲート８２のゲートには、端子８４が接続されている。端子８４は、トランスファゲート８２のオンとオフとを切り換えるための電位が与えられる端子である。端子８６は、記憶回路５０の出力端に接続されており、記憶回路５０に記憶された判定結果を読み出すための端子である。

これらのトランスファゲート８２および端子８４は、ヒューズ１０の切断時にヒューズ１０に電流を供給する電流供給回路を構成している。すなわち、ヒューズ１０を切断する際には、端子４０に切断電位Ｖ_ｃｕｔを与えた状態でトランスファゲート８２をオンすることにより、ヒューズ１０に電流が供給される。この切断は、熱による切断の場合と、エレクトロマイグレーションによる切断の場合がある。なお、ヒューズ１０の切断は、ウエハの段階で行っても、チップの段階で行ってもよい。

半導体装置１が動作を始める前に、本来のビット線を用いるのか、それとも冗長ビット線を用いるのかを判断する必要がある。そのため、半導体装置１の電源がオンになった時点で、ヒューズ１０が切断されているか否かを判定する。

図３に示すタイミングチャートを参照しつつ、図２の回路における切断判定の動作について説明する。図３において、ＦＣＵＴ、Ｆ２、ＴＲＩＧ１、Ｆ３およびＦＯＵＴは、それぞれ端子８４、端子３６、端子２６、端子６４および端子８６の電位を示している。また、Ｗは、ヒューズ１０の端部１０ｂと論理ゲート７０の入力端とを結ぶ配線Ｗの電位を示している。切断判定時、端子８４の電位は常にローである。

まず、端子２６，３６をハイ状態、端子６４をロー状態にする。この状態では、トランスファゲート８２，２２，６０がオフ状態、トランスファゲート３２がオン状態となり、配線Ｗが接地状態となる。次に、端子３６をロー状態にすることによりトランスファゲート３２がオフとなり、配線Ｗはフローティングとなるが、この段階では直前の状態である接地電位を維持している。また、端子３６がロー状態となることにより論理ゲート７０の出力が配線Ｗの電位を反映する状態となる。次に、端子２６を一時的にロー状態にすることで、一定時間トランスファゲート２２をオンにして配線Ｗを充電する。論理ゲート７０の出力が安定した後に端子６４をハイ状態にすることによりトランスファゲート６０をオンにし、論理ゲート７０の出力を記憶回路５０へ伝達する。

このとき、ヒューズ１０が切断されていれば、配線Ｗに充電された電荷が保持されるので、配線Ｗの電位が上昇した状態（ハイの状態）で保たれる。すると、論理ゲート７０の出力信号がローになり、端子８６の電位がハイになる。

一方、ヒューズ１０がつながっていれば、配線Ｗに充電された電荷が端子４０を通してグランドに逃げる（すなわち、そもそも充電されない）ので、配線Ｗは接地電位（ロー）となる。すると、論理ゲート７０の出力はハイになり、端子８６がローになる。

また、論理ゲート７０の出力が記憶回路５０により保持された後、端子６４をローにして、トランスファゲート６０をオフにする。これにより、論理ゲート７０の出力、すなわち、ヒューズ１０が切断されているか否かの判定結果が記憶される。その後は、ヒューズ１０の状態、すなわち、どのビット線を用いればよいかについては、端子８６の論理状態（ハイかローか）により判断される。

トランスファゲート６０をオフにした後、トランスファゲート３２をオンにする。これにより、配線Ｗの電位が接地電位となり、ヒューズ１０の両端の電位差が実質的に０となる。その後、半導体装置１が通常動作をしている間はこの状態が保たれ、ヒューズ１０に印加される電位差は０のままである。

半導体装置１の効果を説明する。半導体装置１においては、電位差低減回路３０が設けられている。このため、切断判定時に電位差付与回路２０によってヒューズの両端に印加されていた電位差を当該判定後に低減させることができる。これにより、切断されたヒューズ１０がショートする可能性を低減させることができる。

特に本実施形態においては、電位差低減回路３０によって、上記電位差を実質的に０まで低減しているので、ショートの可能性を著しく低減することができる。これは、端子３４に与える電位（第３の電位）をヒューズ１０の端部１０ａに与えられた電位（第１の電位）と等しく設定していることに起因する。ただし、第３の電位は、第１の電位に等しい必要はなく、第１の電位以上第２の電位未満であればよい。ここで、第２の電位は、上述の通り、端子２４に与えられた電位を表している。

ヒューズ１０は電流を流すことによって切断されるヒューズであるため、電位差低減回路３０を備えることが特に重要となる。すなわち、かかるヒューズにおいては、一般に切断間隔（切断により分断されたヒューズ同士の間隔）が小さいため、エレクトロマイグレーションによるショートが起こり易くなっている。この点、電位差低減回路３０を備える半導体装置１によれば、ショートの可能性を充分に低減することができる。ただし、ヒューズ１０は電流によって切断されるものに限られない。例えば、レーザによって切断されるものであってもよい。レーザ切断の場合にも、半導体装置の微細化やレーザの高出力化に伴い、切断間隔が小さくなる傾向にあるため、電位差低減回路３０を備えることがやはり重要となる。

半導体装置１においては、ヒューズ１０の切断時に電流を供給するための端子４０が接地されている。これにより、半導体装置１の低消費電力化を図ることができる。端子４０は、例えば、半導体装置１の表面に形成される外部端子である。ただし、半導体装置１自身が、ヒューズ１０を切断できる程度の電圧・電流を端子４０に供給できるのであれば、端子４０は外部端子である必要はない。供給できない場合は、端子４０を外部端子とし、ヒューズ切断時に、外部から大きな電圧・電流を供給すればよい。

電位差付与回路２０は、トランスファゲート２２と端子２４とを有して構成されている。これにより、電位差付与回路２０が簡略な構成で実現されている。また、電位差低減回路３０は、トランスファゲート３２と端子３４とを有して構成されている。これにより、電位差低減回路３０が簡略な構成で実現されている。

半導体装置１は、記憶回路５０とトランスファゲート６０とを備えている。この場合、記憶回路５０に一旦記憶された信号が記憶回路５０からヒューズ１０側に流れるのをトランスファゲート６０によって防ぐことができる。これにより、電位差低減回路３０によってヒューズ１０の両端の電位差が低減された状態を簡略な構成で維持することができる。

半導体装置１には、伝達防止回路（論理ゲート７０）が設けられている。これにより、ヒューズ１０の切断の有無の判定時に、この伝達防止回路によって、記憶回路５０に記憶されていた信号がヒューズ１０に逆流するのを防ぐことができる。このため、ヒューズ１０の一端１０ｂの電位に対して負帰還が発生するのを抑制することができるので、ヒューズ１０の切断の有無が誤判定される可能性が低減する。

さらに、半導体装置１においては、ヒューズ１０の一端１０ｂに現れる電位信号が論理ゲート７０によってハイまたはローの出力信号に変換され、その出力信号がヒューズ１０の切断判定の結果として得られる。これにより、ヒューズ１０の切断の有無が誤判定される可能性を一層低減させることができる。

ところで、配線Ｗの電位を論理ゲート７０を介さずに記憶回路５０へと入力させる場合、記憶回路５０に入力する電位が電圧降下等によって記憶回路５０中のインバータのしきい値に近い値となることが考えられる。すると、ラッチを反転させることができず、誤った判定結果が記憶回路５０に記憶されてしまう恐れがある。この点、半導体装置１においては、電流供給能力の高い論理ゲート７０の出力信号が記憶回路５０に記憶される構成としているので、ヒューズ１０が切断されているか否かの情報を記憶回路５０に正確に記憶させることができる。

論理ゲート７０の出力信号は、トランスファゲート６０を通じて記憶回路５０に入力されるように構成されている。トランスファゲート６０は、上述のように、記憶回路５０に記憶された情報がヒューズ１０側に流れるのを防止する上で有用である。しかし、一方で、このトランスファゲート６０も、その電圧降下により、記憶回路５０に入力される電位をインバータのしきい値に近づける要因となってしまう。このため、半導体装置１においては、記憶回路５０に正確な情報を記憶させるために、論理ゲート７０の存在が特に重要となっている。

論理ゲート７０には、正帰還がかけられている。これにより、論理ゲート７０の出力信号を速やかに確定させることができる。また、本実施形態においては、ＦＥＴ７２と端子７４とを用いることにより、簡略な構成で正帰還を実現している。

論理ゲート７０として、ＮＡＮＤが用いられている。ＮＡＮＤは論理ゲート７０として好適に用いることができる。また、ＮＡＮＤは比較的少ないトランジスタで構成できるので、回路資源の節約に資する。ただし、論理ゲート７０としては、インバータ等、ＮＡＮＤ以外の論理ゲートを用いてもよい。

（第２実施形態）
図４は、本発明による半導体装置の第２実施形態におけるヒューズ周辺回路を示す回路構成図である。このヒューズ周辺回路は、ヒューズ１０、電位差付与回路２０、電位差低減回路３０、端子４０、記憶回路５０、トランスファゲート６０、および論理ゲート７０（伝達防止回路）を有している。これらのうちヒューズ１０、端子４０、記憶回路５０、トランスファゲート６０および論理ゲート７０の構成は、図２に示したものと同様である。本実施形態において、端子４０には電源電位Ｖ_ｃｃが与えられている。

電位差付与回路２０は、トランスファゲート２２、端子２４および端子２６を含んで構成されており、ヒューズ１０の切断判定時にヒューズ１０の両端に所定の電位差を与える。ここでのトランスファゲート２２は、Ｎ型ＦＥＴである。トランスファゲート２２のソースには、端子２４が接続されている。この端子２４には、接地電位（第２の電位）が与えられている。したがって、本実施形態において、第２の電位は、ヒューズ１０の端部１０ａに与えられた電位Ｖ_ｃｃ（第１の電位）よりも低い値をもっている。

電位差低減回路３０は、トランスファゲート３２、端子３４、端子３６およびインバータ３８を含んで構成されており、電位差付与回路２０によってヒューズ１０の両端に与えられた電位差を低減させる。ここでのトランスファゲート３２は、Ｐ型ＦＥＴである。トランスファゲート３２のソースには、端子３４が接続されている。この端子３４には、電源電位Ｖ_ｃｃ（第３の電位）が与えられている。また、トランスファゲート３２のゲートには、インバータ３８を介して端子３６が接続されている。

次に、図５に示すタイミングチャートを参照しつつ、図４の回路における切断判定の動作について説明する。図５において各記号の意味は、図３と同様である。また、切断判定時、端子８４の電位は常にローである。

まず、端子３６をハイ状態、端子２６，６４をロー状態にする。この状態では、トランスファゲート８２，２２，６０がオフ状態、トランスファゲート３２がオン状態となり、配線Ｗに電源電位Ｖ_ｃｃが供給される。次に、端子３６をロー状態にすることによりトランスファゲート３２がオフとなり、配線Ｗはフローティングとなるが、この段階では直前の状態である電源電位Ｖ_ｃｃを維持している。また、端子３６がロー状態となることにより論理ゲート７０の出力が配線Ｗの電位を反映する状態となる。次に、端子２６を一時的にハイ状態にすることで、一定時間トランスファゲート２２をオンにして配線Ｗに充電された電荷をグランドへ引き抜く。論理ゲート７０の出力が安定した後に端子６４をハイ状態にすることによりトランスファゲート６０をオンにし、論理ゲート７０の出力を記憶回路５０へ伝達する。

このとき、ヒューズ１０が切断されていれば、配線Ｗが接地電位となる。すると、論理ゲート７０の出力はハイになり、端子８６がローになる。

一方、ヒューズ１０がつながっていれば、端子４０に与えられている電源電位Ｖ_ｃｃによって配線Ｗが充電される。すると、論理ゲート７０の出力信号がローになり、端子８６の電位がハイになる。

また、論理ゲート７０の出力が記憶回路５０により保持された後、端子６４をローにして、トランスファゲート６０をオフにする。これにより、論理ゲート７０の出力、すなわち、ヒューズ１０が切断されているか否かの判定結果が記憶される。その後は、ヒューズ１０の状態、すなわち、どのビット線を用いればよいかについては、端子８６の論理状態により判断される。

トランスファゲート６０をオフにした後、トランスファゲート３２をオンにする。これにより、配線Ｗの電位が電源電位Ｖ_ｃｃとなり、ヒューズ１０の両端の電位差が実質的に０となる。その後、半導体装置１が通常動作をしている間はこの状態が保たれ、ヒューズ１０に印加される電位差は０のままである。

本実施形態に係る半導体装置においても、電位差低減回路３０が設けられているため、切断判定時に電位差付与回路２０によってヒューズの両端に印加されていた電位差を当該判定後に低減させることができる。これにより、切断されたヒューズ１０がショートする可能性を低減させることができる。しかも、電位差低減回路３０によって、上記電位差を実質的に０まで低減しているので、ショートの可能性を著しく低減することができる。ただし、本実施形態において、第３の電位は、第１の電位に等しい必要はなく、第２の電位よりも高く第１の電位以下であればよい。

また、伝達防止回路（論理ゲート７０）が設けられている。これにより、ヒューズ１０の切断の有無の判定時に、この伝達防止回路によって、記憶回路５０に記憶されていた信号がヒューズ１０に逆流するのを防ぐことができる。このため、ヒューズ１０の一端１０ｂの電位に対して負帰還が発生するのを抑制することができるので、ヒューズ１０の切断の有無が誤判定される可能性が低減する。

（第３実施形態）
図９は、本発明による半導体装置の第３実施形態におけるヒューズ周辺回路を示す回路構成図である。このヒューズ周辺回路は、ヒューズ１０、電位差付与回路２０、電位差低減回路３０、端子４０、記憶回路５０、トランスファゲート６０、および伝達防止回路７１を有している。これらのうちヒューズ１０、電位差付与回路２０、電位差低減回路３０、端子４０およびトランスファゲート６０の構成は、図２に示したものと同様である。本実施形態において、端子４０は接地されている。

記憶回路５０は、第１のインバータを構成するＰ型ＦＥＴ５２およびＮ型ＦＥＴ５４、ならびに第２のインバータを構成するＰ型ＦＥＴ５６およびＮ型ＦＥＴ５８を含んでいる。第１のインバータの入力端は、トランスファゲート６０に接続されている。また、第１のインバータの出力端は、第２のインバータの入力端に接続されている。

ＦＥＴ５６とＦＥＴ５８との間には、Ｐ型ＦＥＴ７３およびＮ型ＦＥＴ７５が設けられている。具体的には、ＦＥＴ５６のドレインにＦＥＴ７３のソースが接続され、ＦＥＴ５８のドレインにＦＥＴ７５のソースが接続されている。次に、ＦＥＴ７３，７５は、ドレイン同士が互いに接続されている。さらに、ＦＥＴ７３のゲートは、端子６４に接続されている。一方、ＦＥＴ７５のゲートは、インバータ６２を介して端子６４に接続されている。かかる構成により、ＦＥＴ７３，７５は、端子６４がハイのときにオフし、ローのときにオンする。本実施形態において、これらのＦＥＴ７３，７５は、伝達防止回路を構成している。すなわち、切断判定時には、ＦＥＴ７３，７５により、第２のインバータが無効化される、すなわちＦＥＴ５６とＦＥＴ５８との間が非導通状態とされる。これにより、記憶回路５０に記憶された信号がヒューズ１０に伝達されるのが防止される。

図１０に示すタイミングチャートを参照しつつ、図９の回路における切断判定の動作について説明する。図１０において各記号の意味は、図３と同様である。また、切断判定時、端子８４の電位は常にローである。

まず、端子２６，３６をハイ状態、端子６４をロー状態にする。この状態では、トランスファゲート８２，２２，６０がオフ状態、トランスファゲート３２がオン状態となり、配線Ｗが接地状態となる。次に、端子３６をロー状態にすることによりトランスファゲート３２がオフとなり、配線Ｗはフローティングとなるが、この段階では直前の状態である接地電位を維持している。次に、端子６４をハイ状態とすることにより、トランスファゲート６０をオンにし、配線Ｗの電位を記憶回路５０へ伝達可能とする。それとともに、端子２６を一時的にロー状態にすることにより、一定時間トランスファゲート２２をオンにして配線Ｗを充電する。

このとき、ヒューズ１０が切断されていれば、配線Ｗに充電された電荷が保持されるので、配線Ｗの電位が上昇した状態（ハイの状態）で保たれる。すると、記憶回路５０にはハイが入力され、端子８６の電位がローになる。

一方、ヒューズ１０がつながっていれば、配線Ｗに充電された電荷が端子４０を通してグランドに逃げる（すなわち、そもそも充電されない）ので、配線Ｗは接地電位（ロー）となる。すると、記憶回路５０にはローが入力され、端子８６の電位がハイになる。

その後、端子６４をローにして、トランスファゲート６０をオフにするとともに、ＦＥＴ７３，７５をオンにする。これにより、ヒューズ１０が切断されているか否かの判定結果が記憶回路５０に記憶される。その後は、ヒューズ１０の状態、すなわち、どのビット線を用いればよいかについては、端子８６の論理状態（ハイかローか）により判断される。

本実施形態に係る半導体装置においても、電位差低減回路３０が設けられているため、切断判定時に電位差付与回路２０によってヒューズの両端に印加されていた電位差を当該判定後に低減させることができる。これにより、切断されたヒューズ１０がショートする可能性を低減させることができる。しかも、電位差低減回路３０によって、上記電位差を実質的に０まで低減しているので、ショートの可能性を著しく低減することができる。

また、伝達防止回路７１が設けられている。これにより、ヒューズ１０の切断の有無の判定時に、伝達防止回路７１によって、記憶回路５０に記憶されていた信号がヒューズ１０に逆流するのを防ぐことができる。このため、ヒューズ１０の一端１０ｂの電位に対して負帰還が発生するのを抑制することができるので、ヒューズ１０の切断の有無が誤判定される可能性が低減する。

本発明による半導体装置は、上記実施形態に限られず、様々な変形が可能である。例えば、図６に示すように、論理ゲート７０に正帰還をかけない構成としてもよい。同図の回路は、図２の回路においてＦＥＴ７２および端子７４を取り除いたものに相当する。

また、図７に示すように、１つのトランスファゲートを、電位差低減回路のトランスファゲートおよびヒューズの切断時に電流を流すためのトランスファゲートとして共用してもよい。同図の回路は、図６の回路においてトランスファゲート３２、端子３４およびインバータ８８を取り除いたものに相当する。この回路においては、トランスファゲート８２、トランスファゲート８２のソースに接続された端子および端子８４が電位差低減回路を構成している。

また、上記各実施形態において、電位差低減回路３０を設けない構成としてもよい。かかる構成においても、伝達防止回路が設けられているため、ヒューズ１０の切断の有無が誤判定される可能性を低減させることができる。

本発明による半導体装置の第１実施形態を示す断面図である。図１の半導体装置に含まれるヒューズ周辺回路を示す回路構成図である。図２の回路における切断判定の動作について説明するためのタイミングチャートである。本発明による半導体装置の第２実施形態におけるヒューズ周辺回路を示す回路構成図である。図４の回路における切断判定の動作について説明するためのタイミングチャートである。本発明による半導体装置の変形例を示す回路構成図である。本発明による半導体装置の変形例を示す回路構成図である。特許文献１に記載のヒューズ周辺回路を示す回路構成図である。本発明による半導体装置の第３実施形態におけるヒューズ周辺回路を示す回路構成図である。図９の回路における切断判定の動作について説明するためのタイミングチャートである。

符号の説明

１半導体装置
１０ヒューズ
２０電位差付与回路
２２トランスファゲート（第１のトランスファゲート）
２４端子（第１の端子）
３０電位差低減回路
３２トランスファゲート（第２のトランスファゲート）
３４端子（第２の端子）
４０端子
５０記憶回路
６０トランスファゲート（第３のトランスファゲート）
７０論理ゲート（伝達防止回路）
７１伝達防止回路
８６端子
９０半導体基板

Claims

ヒューズと、
前記ヒューズが切断されているか否かの判定の結果を示す信号を記憶する記憶回路と、
前記判定時に、前記記憶回路に記憶された前記信号が前記ヒューズに伝達されるのを防止する伝達防止回路と、
を備えることを特徴とする半導体装置。
請求項１に記載の半導体装置において、
前記伝達防止回路は、前記ヒューズの一端の電位信号を入力し、当該電位信号に応じてハイまたはローの出力信号を前記記憶回路へと出力する論理ゲートを有する半導体装置。
請求項２に記載の半導体装置において、
前記論理ゲートと前記記憶回路との間の経路中に設けられたトランスファゲートを備え、
前記出力信号は、前記トランスファゲートを通じて前記記憶回路に入力されるように構成されている半導体装置。
請求項２または３に記載の半導体装置において、
前記論理ゲートには、正帰還がかけられている半導体装置。
請求項２乃至４いずれかに記載の半導体装置において、
前記論理ゲートは、ＮＡＮＤである半導体装置。