KR100306469B1 - 집적회로의 퓨즈옵션회로 및 방법 - Google Patents
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Abstract
본 발명은 집적회로의 퓨즈옵션회로 및 방법에 관한 것으로서, 특히 칩 상에 형성되고, 설정치 이상의 전류 통과 시에 용단되는 제 1 퓨즈와, 칩 상에 제 1 퓨즈와 동일하게 형성된 제 2 퓨즈와, 퓨즈용단신호에 응답하여 상기 제 1 퓨즈에 용단전류루프를 제공하는 퓨즈용단수단과, 제 1 퓨즈와 제 2 퓨즈의 저항치를 비교하여 퓨즈옵션신호를 발생하는 옵션신호 발생수단을 포함한다. 따라서, 본 발명에서는 제 1 퓨즈의 용단이 비정상적일지라도 용단동작에 의한 제 1 퓨즈의 저항치 변화를 용단 이전의 초기 저항치를 가진 제 2 퓨즈와 비교함으로써 퓨즈옵션을 정확하게 제공할 수 있어서 집적회로의 퓨즈옵션의 신뢰성을 향상시킬 수 있다.
Description
본 발명은 집적회로의 퓨즈옵션회로 및 방법에 관한 것으로서, 특히 집적회로의 칩 상에 형성된 용단 처리된 퓨즈와 그대로 보존된 퓨즈의 저항치를 비교함으로써 용단 처리된 퓨즈의 용단여부를 정확하게 검출하여 퓨즈옵션신호를 보다 신뢰성 있게 발생할 수 있는 퓨즈옵션회로 및 방법에 관한 것이다.
반도체 집적회로 제품은 그 제품의 모드 변경을 위하여 옵션처리방식을 사용한다. 기존의 옵션처리방식은 본딩 옵션, 메탈 옵션, 또는 퓨즈 옵션 등이 있다. 특히 퓨즈옵션은 반도체 메모리장치의 제조과정에서 발생된 비정상의 메모리 셀을 정상의 메모리 셀로 대치하는 수선방식에서 널리 사용되고 있다. 퓨즈옵션은 퓨즈용단 메카니즘에 따라 레이저 용단방식과 전기용단방식이 있다. 레이저 용단방식은 퓨즈에 레이저빔을 조사하여 퓨즈를 용단시키는 방식이고, 전기용단방식은 과도한 전류를 흘려서 퓨즈를 용단시키는 방식이다.
전기용단방식은 모드전환이나 수선(repair)시 별도의 장비가 필요 없고 알고리즘이 간단하다는 측면과 테스트와 동시에 모드전환이나 수선을 할 수 있고, 패키지 레벨에서도 사용이 가능하다는 장점이 있다. 그러나, 전기 용단 방식은 도 1의(a)에 도시한 바와 같이 명확하게 용단되는 것이 아니고, 도 1의 (b)에 도시한 것처럼 용단된다. 이러한 전기용단방식은 레이저 용단방식에 비해 퓨즈절단의 온/오프가 명확하지 않아, 실패의 확률이 크고, 절단 후 다시 이어진다는 문제를 가지고 있어서 레이저 용단방식에 비해 신뢰성이 떨어진다.
도 2에는 종래의 전기용단방식의 퓨즈옵션회로가 도시되어 있다. 도 2의 퓨즈옵션회로는 용단회로(10), 퓨즈(12), 퓨즈옵션신호 출력회로(14)를 포함한다. 도 2의 퓨즈옵션회로는 인에이블신호(VCCH) 인가 시에 일정 시간동안 퓨즈(12)에 용단전류를 흘려서 퓨즈(12)를 전기적으로 용단시킨다. 따라서, 퓨즈옵션신호 출력회로(14)에서는 퓨즈용단에 의해 노드(N)의 전위가 하이상태에서 로우상태로 천이되고 이 로우상태가 래치되어 하이상태의 퓨즈옵션신호가 출력되게 된다.
따라서, 기존의 퓨즈옵션회로에서는 퓨즈가 정상적으로 용단되지 않고 비정상적으로 처리된 경우, 즉 도 1b에 도시한 바와 같이, 완전히 용단되지 않은 경우에는 퓨즈의 저항에 따라 에러가 발생하거나 에러가 발생되지 않은 경우에도 완전히 절단되지 않은 퓨즈를 통하여 전류가 흐르게 되므로 전력을 소모하게 되는 문제가 있다.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위하여 용단처리된 퓨즈와 기준 퓨즈의 저항치를 비교하여 정확한 퓨즈옵션신호를 발생함으로써 신뢰성있는 집적회로의 퓨즈옵션회로 및 방법을 제공하는 데 있다.
본 발명의 다른 목적은 완전히 용단되지 않은 퓨즈를 통하여 발생되는 전력소모를 감소시킬 수 있는 집적회로의 퓨즈옵션회로 및 방법을 제공하는 데 있다.
도 1은 종래의 전기퓨즈의 용단상태를 나타낸 도면.
도 2는 종래의 퓨즈옵션회로의 구성을 나타낸 도면.
도 3은 본 발명에 의한 퓨즈옵션회로의 제 1 실시예의 구성을 나타낸 도면.
도 4는 본 발명에 의한 퓨즈옵션회로의 제 2 실시예의 구성을 나타낸 도면.
도 5는 본 발명에 의한 퓨즈옵션회로의 제 3 실시예의 구성을 나타낸 도면.
도 6은 본 발명에 의한 퓨즈옵션회로의 제 4 실시예의 구성을 나타낸 도면.
도 7은 본 발명에 의한 퓨즈옵션회로의 제 5 실시예의 구성을 나타낸 도면.
도 8은 본 발명에 의한 퓨즈옵션회로의 제 6 실시예의 구성을 나타낸 도면.
도 9는 본 발명에 의한 퓨즈옵션회로의 제 7 실시예의 구성을 나타낸 도면.
도 10은 본 발명에 의한 퓨즈옵션회로의 제 8 실시예의 구성을 나타낸 도면.
<도면의 주요부분에 대한 부호의 설명>
20 : 퓨즈용단수단 30, 50, 60, 80 : 옵션신호 발생수단
40, 70 : 출력수단 42, 56 : 차동증폭기
52. 54 ; 입력수단 58 : 래치형 증폭기
F1 : 제 1 퓨즈 F2 : 제 2 퓨즈
N1 : 제 1 노드 N2 : 제 2 노드
NM1~NM16 : NMOS 트랜지스터 PM1~PM6 : PMOS 트랜지스터
INV1~INV6 : 인버터
상기한 본 발명의 목적을 달성하기 위하여 본 발명의 회로는 칩 상에 형성되고, 설정치 이상의 전류 통과 시에 용단되는 제 1 퓨즈와, 칩 상에 제 1 퓨즈와 동일하게 형성된 제 2 퓨즈와, 퓨즈용단신호에 응답하여 상기 제 1 퓨즈에 용단전류루프를 제공하는 퓨즈용단수단과, 제 1 퓨즈와 제 2 퓨즈의 저항치를 비교하여 퓨즈옵션신호를 발생하는 옵션신호 발생수단을 구비하는 것을 특징으로 한다. 여기서, 옵션신호 발생수단은 CMOS 인버터, CMOS 인버터로 구성한 래치회로, 차동증폭기, 래치형 증폭기 또는 센스 증폭기로 구성하는 것이 바람직하다.
본 발명의 퓨즈옵션방법은 칩 상에 제 1 및 제 2 퓨즈를 마련하는 단계와, 제 1 퓨즈에 용단전류를 공급하여 제 1 퓨즈를 용단시키는 단계와, 제 1 퓨즈와 제 2 퓨즈의 저항치를 비교하는 단계와, 저항치 비교 결과에 응답하여 퓨즈옵션신호를 발생하는 단계를 구비하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여, 본 발명의 일 실시예를 통해 본 발명을 보다 상세하게 설명하고자 한다.
도 3은 본 발명에 의한 퓨즈옵션회로의 제 1 실시예의 구성을 나타낸다.
제 1 실시예의 회로는 제 1 퓨즈(F1), 제 2 퓨즈(F2), 퓨즈용단수단(20), 옵션신호 발생수단(30), 출력수단(40)을 포함한다.
상기 제 1 및 제 2 퓨즈(F1, F2)는 폴리실리콘 또는 금속으로 구성하며, 폴리실리콘은 비트라인, 스토리지, 게이트, 또는 플레이트 형성시 사용되는 폴리실리콘을 사용한다.
제 1 퓨즈(F1)는 퓨즈용단수단(20)에 의해 전기적으로 용단된다. 제 2 퓨즈(F2)는 제 1 퓨즈(F1)의 용단 이전의 초기상태와 동일한 저항값을 유지하는 기준 퓨즈이다. 퓨즈용단수단(20)은 제 1 퓨즈(F1)의 일단에 드레인이 연결되고 소오스가 접지되고 게이트에 퓨즈용단신호(PCUT)가 인가되는 제 5 스위칭수단인 MOS 트랜지스터(NM5)로 구성한다.
옵션신호 발생수단(30)은 4개의 스위칭수단, 즉 MOS 트랜지스터들(NM1~NM4)을 포함한다. 제 1 스위칭수단인 MOS 트랜지스터(NM1)는 게이트에 인에이블신호(PEFE)가 인가되고 제 1 퓨즈(F1)의 타단에 소오스가 연결되고 드레인이 전원전압(VCC)에 연결된다. 제 2 스위칭수단인 MOS 트랜지스터(NM2)는 게이트에 인에이블신호(PEFE)가 인가되고 제 2 퓨즈(F2)의 타단에 소오스가 연결되고 드레인이 전원전압(VCC)에 연결된다. 제 3 스위칭수단인 MOS 트랜지스터(NM3)는 게이트가 제 2 노드(N2)에 연결되고, 제 1 퓨즈(F1)의 일단에 드레인이 연결되고 소오스가 접지전압에 연결된다. 제 4 스위칭수단인 MOS 트랜지스터(NM4)는 게이트가 제 1 노드(N1)에 연결되고 제 2 퓨즈(F2)의 일단에 드레인이 연결되고 소오스가 접지전압에 연결된다. 출력수단(40)은 제 2 노드(N2)의 신호를 반전하여 퓨즈옵션신호(POUT)로 출력하기 위한 인버터(INV1)로 구성한다.
여기서, MOS 트랜지스터(NM5)의 전류구동능력은 MOS 트랜지스터(NM3, NM4)의 전류구동능력에 비하여 퓨즈(F1)에 충분한 용단전류를 공급할 수 있을 정도로 크다.
따라서, 인에이블신호(PEFE)가 액티브상태인 하이구간에서는 옵션신호 발생수단(30)이 인에이블된다. 이와 같은 인에이블 상태에서 퓨즈용단신호(PCUT)가 액티브상태인 하이상태로 되면, MOS 트랜지스터(NM5)가 턴온되어 퓨즈(F1)에는 용단전류가 흐르게 된다. 이에 퓨즈(F1)가 용단된다.
퓨즈(F1)가 용단된 상태에서, 인에이블신호(PEFE)가 액티브상태인 하이구간에서는 제 2 노드(N2)에는 제 2 퓨즈(F2)를 통하여 전원전압(VCC)이 인가되므로 하이상태가 되고 이에 MOS 트랜지스터(NM3)는 턴온된다. 이에 제 1 노드(N1)는 접지전압으로 낮아지게 된다. 따라서, 제 1 노드(N1)는 로우상태, 제 2 노드(N2)는 하이상태로 래치되게 된다. 그러므로, 인버터(INV1)를 통하여 로우신호가 퓨즈옵션신호(POUT)로 출력되게 된다.
설사, 퓨즈(F1)가 명확하게 용단되지 않았다 하더라도, 퓨즈(F1)의 저항값이 퓨즈(F2)의 저항값에 비해 용단처리에 의해 초기상태에 비해 증가된 상태이므로 초기 저항값을 그대로 유지하고 있는 퓨즈(F2)를 통하여 제 2 노드에 더 많은 전류가 제공되므로 제 1 노드(N1)에 비하여 보다 빠르게 높은 전위로 올라가게 된다. 그러므로, MOS 트랜지스터(NM3)가 MOS 트랜지스터(NM4)보다 먼저 턴온되게 되고 이에 제 2 노드(N2)는 하이레벨로 래치되게 되는 것이다.
즉, 본 발명의 제 1 실시예에서는 두 개의 퓨즈(F1, F2)의 저항값의 차이에 의해 퓨즈옵션신호(POUT)가 정확하게 발생되게 된다.
도 4는 본 발명에 의한 퓨즈옵션회로의 제 2 실시예의 구성을 나타낸다. 제 2 실시예는 제 1 퓨즈(F1), 제 2 퓨즈(F2), 퓨즈용단수단(20), 옵션신호발생수단(60), 출력수단(40)을 포함한다. 따라서, 제 1 실시예와 비교하면 옵션신호 발생수단(60)과 출력수단(40)의 구성이 다르고 나머지 구성은 동일하다.
제 2 실시예의 옵션신호 발생수단(60)은 3개의 NMOS 트랜지스터(NM3, NM4, NM16), 인버터(INV6)를 포함한다. MOS 트랜지스터(NM3, NM4)는 제 1 실시예와 마찬가지로 래치형태로 서로 연결되고 두 트랜지스터(NM3, NM4)의 공통 소오스와 접지 사이에 MOS 트랜지스터(NM16)가 연결된다. MOS 트랜지스터(NM16)의 게이트에는 인버터(INV6)를 통하여 인에이블신호(VCCH)가 인가된다. 그리고, 퓨즈(F1, F2)의 일단은 전원전압(VCC)에 공통 연결된다. 출력수단(40)은 래치구성으로 연결된 두 개의 인버터(INV1, INV2)를 포함한다.
따라서, 퓨즈용단신호(PCUT)의 하이신호에 응답하여 제 1 퓨즈(F1)에 용단전류가 제공되어 퓨즈(F1)가 용단된다.
퓨즈(F1)가 용단된 경우에, 인에이블신호(VCCH)의 로우상태에서 옵션신호 발생수단(60)이 인에이블되고 제 1 노드(N1)에 로우상태가 출력수단(40)에 래치되어 퓨즈옵션신호(POUT)는 하이상태로 출력된다.
도 5는 본 발명에 의한 퓨즈옵션회로의 제 3 실시예의 구성을 나타낸다. 제 3 실시예는 제 1 실시예에 비하여 출력수단을 래치로 구성한 것이 다르고 나머지 부분은 동일 구성이므로 동일한 부분은 동일 부호로 처리하고 구체적인 설명을 생략한다. 제 2 실시예의 출력수단(40)은 인버터(INV1)의 출력단에 입력단이 연결되고 인버터(INV1)의 입력단에 출력단이 연결된 인버터(INV2)를 더 포함한다.
도 6은 본 발명에 의한 퓨즈옵션회로의 제 4 실시예의 구성을 나타낸다. 제4 실시예는 제 1 실시예에 비하여 출력수단을 차동증폭기로 구성한 것이 다르고 나머지 부분은 동일 구성이므로 동일한 부분은 동일부호로 처리하고 구체적인 설명을 생략한다. 차동증폭기(42)는 2개의 PMOS 트랜지스터(PM1, PM2)와 3개의 NMOS 트랜지스터(NM6, NM7, NM8)로 구성한다. MOS 트랜지스터(NM6)의 게이트에는 제 1 노드(N1)가 연결되고, MOS 트랜지스터(NM7)의 게이트에는 제 2 노드(N2)가 연결된다. MOS 트랜지스터(NM8)의 게이트에는 인에이블신호(PEFE)가 연결된다. 따라서, 차동증폭기(42)에서는 제 1 노드(N1)와 제 2 노드(N2)의 전위차에 의해 반전출력단자(N3)가 로우상태로 된다. 따라서, 인버터(INV3)와 래치(INV4, INV5)를 거친 퓨즈옵션신호(POUT)는 로우신호로 출력된다.
도 7은 본 발명에 의한 퓨즈옵션회로의 제 5 실시예의 구성을 나타내고, 도 8은 본 발명에 의한 퓨즈옵션회로의 제 6 실시예의 구성을 나타낸다. 제 5 실시예 및 제 6 실시예는 옵션신호 발생수단을 증폭기로 구성한 것이다.
제 5 실시예는 제1 퓨즈(F1), 제 2 퓨즈(F2), 퓨즈용단수단(20), 옵션신호 발생수단(50)을 포함한다. 옵션신호 발생수단(50)은 제 1 입력수단(52), 제 2 입력수단(54), 차동증폭기(56)를 포함한다. 제 1 입력수단(52)인 MOS 트랜지스터(NM9)는 제 1 노드(N1)에 게이트 및 드레인이 연결되고 소오스가 접지된다. 제 2 입력수단(54)인 MOS 트랜지스터(NM10)는 제 2 노드(N2)에 게이트 및 드레인이 연결되고 소오스가 접지된다. 차동증폭기(56)는 2개의 PMOS 트랜지스터(PM3, PM4)와 3개의 NMOS 트랜지스터(NM11~NM13)를 포함한다. MOS 트랜지스터(NM11)의 게이트에는 제 1 노드(N1)가 연결되고, MOS 트랜지스터(NM12)의 게이트에는 제 2 노드(N2)가 연결된다. MOS 트랜지스터(NM13)의 게이트에는 인에이블신호(PEFE)가 연결된다.
따라서, 차동증폭기(56)는 제 1 노드와 제 2 노드의 전위차를 증폭하여 반전출력단자에 로우상태의 퓨즈옵션신호(POUT)를 출력한다.
도 8의 제 6 실시예는 제 5 실시예와 비교하여 차동증폭기를 래치형 증폭기로 구성한 점이 다르고 나머지 부분은 동일하므로 동일한 부분은 동일부호로 처리하고 구체적인 설명은 생략한다.
래치형 증폭기(58)는 2개의 PMOS 트랜지스터(PM3, PM4)와 5개의 NMOS 트랜지스터(NM3, NM11~NM14)를 포함한다. MOS 트랜지스터(PM3, NM13)와 MOS 트랜지스터(PM4, NM14)는 CMOS 트랜지스터 구성으로 연결되고 두 개의 인버터 구성은 래치형태로 서로 연결된다. 따라서, 출력이 래치구성에 의해 래치됨으로서 안정되게 된다.
도 9는 본 발명에 의한 퓨즈옵션회로의 제 7 실시예의 구성을 나타내고, 도 10은 본 발명에 의한 퓨즈옵션회로의 제 8 실시예의 구성을 나타낸다.
제 7 실시예는 제 1 퓨즈(F1), 제 2 퓨즈(F2), 퓨즈용단수단(20), 옵션신호 발생수단(60), 출력수단(70)을 포함한다. 옵션신호 발생수단(60)은 3개의 NMOS 트랜지스터(NM3, NM4, NM16), 인버터(INV6)를 포함한다. MOS 트랜지스터(NM3, NM4)는 제 1 실시예와 마찬가지로 래치형태로 서로 연결되고 두 트랜지스터(NM3, NM4)의 공통 소오스와 접지 사이에 MOS 트랜지스터(NM16)가 연결된다. MOS 트랜지스터(NM16)의 게이트에는 인버터(INV6)를 통하여 인에이블신호(VCCH)가 인가된다.
출력수단(70)은 래치구성으로 연결된 두 개의 인버터(INV1, INV2)와 PMOS 트랜지스터(PM5)를 포함한다. 래치구성의 입력단은 제 1 노드(N1)에 연결되고, MOS 트랜지스터(PM5)의 게이트에는 인에이블신호(VCCH)가 인가되고, 드레인은 제 1 노드(N1)에 연결된다.
따라서, 퓨즈용단신호(PCUT)의 하이신호에 응답하여 제 1 퓨즈(F1)에 용단전류가 제공되어 퓨즈(F1)가 용단된다.
퓨즈(F1)가 용단된 경우에 인에이블신호(VCCH)의 로우상태에서 옵션신호 발생수단(60)과 출력수단(70)이 인에이블되고 제 1 노드(N1)에 로우상태가 래치되어 퓨즈옵션신호(POUT)는 하이상태로 출력된다.
제 8 실시예는 제 7 실시예에 비하여 옵션신호 발생수단(80)에서 인에이블신호(VCCH)에 의해 턴온되는 PMOS 트랜지스터(PM6)를 더 구비한 점이 다르고 나머지 부분은 동일한 구성으로 동일한 부호로 처리하고 그 구체적인 설명은 생략한다.
MOS 트랜지스터(PM6)는 전원전압(VCC)과 제 1 및 제 2 퓨즈(F1, F2)의 공통접점 의 사이에 소오스 및 드레인이 연결되고 게이트에 인에이블신호(VCCH)가 인가된다.
제 7 및 제 8 실시예들은 인에이블신호(VCCH)에 의해 인에이블된 경우에만 동작하고 대기상태에서는 전력소모가 없다.
이상, 설명한 바와 같이 본 발명에서는 집적회로 칩 상에 용단 처리용 퓨즈와 기준용 퓨즈를 한 쌍으로 구비하고 용단처리된 퓨즈와 기준 퓨즈의 저항치를 비교하여 그 결과를 퓨즈옵션신호로 발생한다. 따라서, 용단처리된 퓨즈가 덜 절단되었거나 다시 이어지더라도 용단처리되기 전의 저항치에 비해 저항치가 증가된 것을 검출하여 퓨즈옵션신호를 발생하기 때문에 신뢰성을 향상시킬 수 있다.
또한, 퓨즈옵션회로를 래치회로로 구성함으로써 용단처리된 퓨즈가 덜 절단되었거나 다시 이어지더라도 이 퓨즈를 통하여 흐르는 전류가 아주 미세한 전류로 설정되어 있으므로 대기전력소모를 줄일 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (13)
- 칩 상에 형성되고, 설정치 이상의 전류 통과 시에 용단되는 제 1 퓨즈;상기 칩 상에 제 1 퓨즈와 동일하게 형성된 제 2 퓨즈;퓨즈용단신호에 응답하여 상기 제 1 퓨즈에 용단전류루프를 제공하는 퓨즈용단수단; 및상기 제 1 퓨즈와 제 2 퓨즈의 저항치를 비교하여 퓨즈옵션신호를 발생하는 옵션신호 발생수단을 구비하는 것을 특징으로 하는 집적회로의 퓨즈옵션회로.
- 제 1 항에 있어서, 상기 제 1 및 제 2 퓨즈는 폴리실리콘 또는 금속인 것을 특징으로 하는 집적회로의 퓨즈옵션회로.
- 제 2 항에 있어서, 상기 폴리실리콘은 비트라인, 스토리지, 게이트, 또는 플레이트 형성시 사용되는 폴리실리콘인 것을 특징으로 하는 집적회로의 퓨즈옵션회로.
- 제 1 항에 있어서, 상기 옵션신호 발생수단은인에이블신호에 응답하여 상기 제 1 퓨즈의 일단에 전원전압을 연결하기 위한 제 1 스위칭수단;상기 인에이블신호에 응답하여 상기 제 2 퓨즈의 일단에 상기 전원전압을 연결하기 위한 제 2 스위칭수단;상기 제 2 퓨즈의 타단에 인가된 제 2 노드전압에 응답하여 상기 제 1 퓨즈의 타단에 접지전압을 연결하기 위한 제 3 스위칭수단; 및상기 제 1 퓨즈의 타단에 인가된 제 1 노드전압에 응답하여 상기 제 2 퓨즈의 타단에 접지전압을 연결하기 위한 제 4 스위칭수단을 구비한 것을 특징으로 하는 집적회로의 퓨즈옵션회로.
- 제 4 항에 있어서, 상기 퓨즈용단수단은상기 제 1 퓨즈의 타단과 접지 사이에 연결되고, 상기 퓨즈용단신호에 응답하여 스위칭되는 제 5 스위칭수단으로 구성한 것을 특징으로 하는 집적회로의 퓨즈옵션회로.
- 제 4 항에 있어서, 상기 퓨즈옵션회로는상기 제 2 퓨즈의 타단에 연결되어, 상기 옵션신호 발생수단의 제 2 노드전압을 퓨즈옵션신호로 출력하기 위한 출력수단을 더 구비하는 것을 특징으로 하는 집적회로의 퓨즈옵션회로.
- 제 6 항에 있어서, 상기 출력수단은 CMOS 인버터, 2개의 CMOS 인버터로 구성된 래치회로, 차동 증폭기, 래치형 증폭기 및 센스 증폭기 중의 어느 하나로 구성한 것을 특징으로 하는 집적회로의 퓨즈옵션회로.
- 제 1 항에 있어서, 상기 옵션신호 발생수단은일단이 전원전압에 연결된 상기 제 1 퓨즈의 타단과 공통접점의 사이에 연결되고, 일단이 상기 전원전압에 연결된 상기 제 2 퓨즈의 타단에 인가된 제 2 노드전압에 응답하여 스위칭되는 제 1 스위칭수단;상기 제 2 퓨즈의 타단과 상기 공통접점의 사이에 연결되고, 상기 제 1 퓨즈의 타단에 인가된 제 2 노드전압에 응답하여 스위칭되는 제 2 스위칭수단;인에이블신호에 응답하여 상기 제 1 및 제 2 스위칭수단들의 공통접점에 접지전압을 연결하기 위한 제 3 스위칭수단을 구비한 것을 특징으로 하는 집적회로의 퓨즈옵션회로.
- 제 8 항에 있어서, 상기 퓨즈용단수단은상기 제 1 퓨즈의 타단과 접지 사이에 연결되고, 상기 퓨즈용단신호에 응답하여 스위칭되는 제 4 스위칭수단으로 구성한 것을 특징으로 하는 집적회로의 퓨즈옵션회로.
- 제 8 항에 있어서, 상기 퓨즈옵션회로는상기 제 1 퓨즈의 타단에 연결되어, 상기 옵션신호 발생수단의 제 1 노드전압을 퓨즈옵션신호로 출력하기 위한 출력수단을 더 구비하는 것을 특징으로 하는 집적회로의 퓨즈옵션회로.
- 제 10 항에 있어서, 상기 출력수단은 CMOS 인버터, 2개의 CMOS 인버터로 구성된 래치회로, 차동 증폭기, 래치형 증폭기 및 센스 증폭기 중의 어느 하나로 구성한 것을 특징으로 하는 집적회로의 퓨즈옵션회로.
- 제 7 항에 있어서, 상기 퓨즈옵션신호 발생회로는 차동증폭기 또는 래치형 증폭기인 것을 특징으로 하는 집적회로의 퓨즈옵션회로.
- 칩 상에 제 1 및 제 2 퓨즈를 마련하는 단계;상기 제 1 퓨즈에 용단전류를 제공하여 제 1 퓨즈를 용단시키는 단계;상기 제 1 퓨즈와 제 2 퓨즈의 저항치를 비교하는 단계; 및상기 저항치 비교 결과에 응답하여 퓨즈옵션신호를 발생하는 단계를 구비하는 것을 특징으로 하는 집적회로의 퓨즈옵션방법.
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