JP6506925B2

JP6506925B2 - 記憶回路

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Description

本発明は、ヒューズ素子の切断状態に基づいて出力信号のレベルが決定されるヒューズ回路と、該ヒューズ回路から出力されたヒューズ信号に基づく信号レベルを保持するラッチ回路と、を備えた記憶回路に関する。

一般に、例えば特許文献１に開示されているように、ヒューズ素子の切断状態に基づいて出力信号のレベルが決定されるヒューズ回路と、該ヒューズ回路から出力されたヒューズ信号に基づく信号レベルを保持するラッチ回路と、を備えた記憶回路が知られている。

図１３は、従来の記憶回路２０を概略的に示した図である。記憶回路２０は、トランジスタＰ１１と、抵抗素子Ｒ１１と、ヒューズ素子Ｈ１１と、トランジスタＮ１１と、ラッチ回路Ｌ１１とを備えている。

トランジスタＰ１１は、ソース端子Ｓが電源ＶＤＤに接続されている。抵抗素子Ｒ１１は、一端がトランジスタＰ１１のドレイン端子Ｄに接続されている。ヒューズ素子Ｈ１１は、一端が抵抗素子Ｒ１１の他端に接続されている。トランジスタＮ１１は、ドレイン端子Ｄがヒューズ素子Ｈ１１の他端に接続されており、ソース端子Ｓが電源ＶＳＳに接続されている。ここで、ヒューズ素子Ｈ１１と抵抗素子Ｒ１１との接続点のノードＮｄ１１の電位がヒューズ信号ＨＳ１１としてラッチ回路Ｌ１１に対して出力される。ラッチ回路Ｌ１１は、制御信号Ｓ１１の入力に応じてヒューズ信号ＨＳ１１を保持してヒューズ信号ＨＳ１１の信号レベルを出力信号ＳＳ１１として出力する。

図１４は、記憶回路２０の出力信号ＳＳ１１の信号レベルを確定させる出力確定モードにおいて、ヒューズ素子Ｈ１１が切断されている場合の時間変化における記憶回路２０の各信号波形を示した図である。図１４（ａ）は、電源ＶＤＤの電圧レベルの遷移を示している。図１４（ｂ）は、ヒューズ信号ＨＳ１１の信号波形を示している。図１４（ｃ）は、制御信号Ｓ１１の信号波形を示している。図１４（ｄ）は、出力信号ＳＳ１１の信号波形を示している。なお、図１４（ａ）〜図１４（ｄ）は、それぞれ縦軸が信号レベルＶ、横軸が時刻ｔであり、時刻ｔ３０〜ｔ３４は図１４（ａ）〜図１４（ｄ）の共通の時刻として示している。また、斜線部は、電位がローレベル又はハイレベルのいずれとなるかが不定となる期間を示している。

時刻ｔ３０で、電源ＶＤＤを駆動させる。このとき、電源ＶＤＤは０Ｖであり、制御信号Ｓ１１とヒューズ信号ＨＳ１１とはローレベル、出力信号ＳＳ１１の信号レベルは不定となっている。

時刻ｔ３１で、電源ＶＤＤが定格電圧の５Ｖまで上昇すると、トランジスタＰ１１とトランジスタＮ１１とがそれぞれオンされる。このとき、ヒューズ素子Ｈ１１が切断されているので、ノードＮｄ１１の電位は、電源ＶＤＤとほぼ同様の電圧レベルとなり、ヒューズ信号ＨＳ１１の信号レベルは例えばおよそ５Ｖでハイレベルとなる。なお、図１４（ｂ）においては、ハイレベルのヒューズ信号ＨＳ１１の信号レベルを５Ｖとして示している。

時刻ｔ３２で、ヒューズ信号ＨＳ１１の信号レベルが維持されたままハイレベルの制御信号Ｓ１１がラッチ回路Ｌ１１に入力されると、ラッチ回路Ｌ１１はヒューズ信号ＨＳ１１の信号レベルであるハイレベルをラッチする。これにより、出力信号ＳＳ１１は例えばおよそ５Ｖでハイレベルとなる。なお、図１４（ｄ）においては、ハイレベルの出力信号ＳＳ１１の信号レベルを５Ｖとして示している。

時刻ｔ３３で、制御信号Ｓ１１がローレベルとなる。これにより、ラッチ回路Ｌ１１によるヒューズ信号ＨＳ１１の信号レベルの保持の更新が停止されてラッチ回路Ｌ１１の出力信号ＳＳ１１がハイレベルで保持される。

時刻ｔ３４で、すなわち制御信号Ｓ１１がローレベルとなってラッチ回路Ｌ１１の出力信号ＳＳ１１がハイレベルで保持されるようになった後、ヒューズ信号ＨＳ１１がローレベルとされる。このとき、ラッチ回路Ｌ１１は、ヒューズ信号ＨＳ１１の信号レベルがハイレベルであった時刻ｔ３２〜時刻ｔ３３にて保持した信号レベルを維持しているので、出力信号ＳＳ１１はハイレベルとなっている。

特開２０１３−５８８７５号公報

図１３及び図１４を用いて説明した記憶回路２０では、時刻ｔ３２にてラッチ回路Ｌ１１に制御信号Ｓ１１を入力してヒューズ信号ＨＳ１１の信号レベルをラッチ回路Ｌ１１に保持させた後、時刻ｔ３３でラッチ回路Ｌ１１に供給する制御信号Ｓ１１をローレベルとしてラッチ回路Ｌ１１によるヒューズ信号ＨＳ１１の信号レベルの保持の更新を停止し、さらにその後、ヒューズ信号ＨＳ１１の変動による出力信号ＳＳ１１の誤った保持を防止するために制御信号Ｓ１１をローレベルにした後十分に時間を置いた時刻ｔ３４でヒューズ信号ＨＳ１１をローレベルとして出力確定モードを終了している。このため、時刻ｔ３３〜時刻ｔ３４の期間Ａの分だけ出力確定モードにかかる時間が長くなってしまい、記憶回路２０が搭載される製品が電源投入後に実際に使用できるようになるまでに時間がかかってしまうという問題があった。

本発明は、搭載された製品が電源投入後により迅速に使用できるようになる記憶回路を提供する。

本発明にかかる記憶回路は、制御信号を出力する制御部と、前記制御信号によって駆動されて、第１のヒューズ素子の状態に基づいて信号レベルが決定されるヒューズ信号を出力するヒューズ回路と、前記ヒューズ信号に基づく信号レベルを前記制御部から出力される前記制御信号に基づいて保持して出力信号として出力する保持回路と、を有する。

本発明にかかる記憶回路によれば、搭載された製品が電源投入後により迅速に使用できるようになる。

本発明にかかる記憶回路１０の各実施形態に共通の構成を概略的に示した図である。本発明の第１の実施形態にかかる記憶回路１０ａを示した図である。出力確定モードにおいて、ヒューズ素子Ｈ１が切断されている場合の時間変化における記憶回路１０ａの各信号波形を示した図である。出力確定モードにおいて、ヒューズ素子Ｈ１が未切断の場合の時間変化における記憶回路１０ａの各信号波形を示した図である。本発明の第２の実施形態にかかる記憶回路１０ｂを示した図である。出力確定モードにおいて、ヒューズ素子Ｈ１が切断されている場合の時間変化における記憶回路１０ｂの各信号波形を示した図である。出力確定モードにおいて、ヒューズ素子Ｈ１が未切断の場合の時間変化における記憶回路１０ｂの各信号波形を示した図である。本発明の第３の実施形態にかかる記憶回路１０ｃを示した図である。出力確定モードにおいて、ヒューズ素子Ｈ１が切断されている場合の時間変化における記憶回路１０ｃの各信号波形を示した図である。出力確定モードにおいて、ヒューズ素子Ｈ１が未切断の場合の時間変化における記憶回路１０ｃの各信号波形を示した図である。本発明の第４の実施形態にかかる記憶回路１０ｄを示した図である。本発明の第５の実施形態にかかる記憶回路１０ｅを示した図である。従来の記憶回路２０を概略的に示した図である。ヒューズ素子Ｈ１１が切断されている場合の記憶回路２０の時間変化における各信号波形を示した図である。

以下、図面を参照して本発明の実施形態につき説明する。なお、以下で説明する数値や回路等は、本発明の趣旨を逸脱しない範囲において適宜選択可能である。

図１は、本発明にかかる記憶回路１０の各実施形態に共通の構成を概略的に示した図である。記憶回路１０は、制御部１と、ヒューズ回路２と、保持回路３と、を備えている。

制御部１は、ヒューズ回路２と保持回路３とに接続されており、ヒューズ回路２及び保持回路３に対して制御信号Ｓ１を出力する。ヒューズ回路２は、ヒューズ素子を備えており、制御部１から出力される制御信号Ｓ１によって駆動、すなわち回路動作が制御されて、自己が備えるヒューズ素子の状態に基づいて信号レベルが決定されるヒューズ信号ＨＳ１を出力する。保持回路３は、ヒューズ信号ＨＳ１に基づく信号を制御部１から出力される制御信号Ｓ１に基づいて保持し出力信号ＳＳ１として出力する。

［第１の実施形態］
図２は、本発明の第１の実施形態にかかる記憶回路１０ａを示した図である。記憶回路１０ａは、制御部１と、ヒューズ回路２と、保持回路３と、書込制御部４と、書込確認部５と、を備えている。なお、図２に示した記憶回路１０ａにおいては、図１に示した記憶回路１０と同様の構成については同一符号を付してその説明を適宜省略する。

ヒューズ回路２は、第１のヒューズ素子としてのヒューズ素子Ｈ１と第１のスイッチ素子としてのトランジスタＮ１とを備えている。ヒューズ素子Ｈ１は、一端が、例えば５Ｖの第１の電源としての電源ＶＤＤと接続されており、例えばヒューズ素子Ｈ１が未切断、すなわちヒューズ素子Ｈ１に対する切断行為がなされていない場合の両端間の抵抗値が１００Ωであり、ヒューズ素子Ｈ１が切断、すなわち、ヒューズ素子Ｈ１に切断行為がなされた場合の両端間の抵抗値がおよそ１ＭΩである。ヒューズ素子Ｈ１は、例えばポリシリコンやアルミニウム（ＡＬ）など一般的にヒューズ素子として用いられる材料にて形成されている。

トランジスタＮ１は、ＮＭＯＳトランジスタで構成され、ドレイン端子Ｄがヒューズ素子Ｈ１の他端に接続され、ソース端子Ｓが、例えば電源ＶＤＤの電位よりも低い０Ｖの第２の電源としての電圧ＶＳＳと接続され、制御端子としてのゲート端子Ｇが制御部１と接続されている。トランジスタＮ１は、制御部１からゲート端子Ｇに供給される制御信号Ｓ１によってオンオフを制御され、これによりヒューズ回路２の駆動、すなわち回路動作を制御する。なお、トランジスタＮ１のオン時の抵抗値は例えば１０ｋΩである。ここで、ヒューズ素子Ｈ１の他端とトランジスタＮ１との接続点のノードを第１のノードとしてのノードＮｄ１と称する。

ヒューズ回路２は、制御部１から出力される制御信号Ｓ１がトランジスタＮ１のゲート端子Ｇに印加されることによって駆動されて、自己が備えるヒューズ素子Ｈ１の状態に基づいて信号レベルが決定されるヒューズ信号ＨＳ１を出力する。ここで、ヒューズ信号ＨＳ１の信号レベルは、ヒューズ素子Ｈ１とトランジスタＮ１との両端間の抵抗の大小関係に基づいて決定されるノードＮｄ１の電位となる。

ヒューズ回路２においては、ヒューズ素子Ｈ１が切断されている場合には、ヒューズ素子Ｈ１の両端間の抵抗値がおよそ１ＭΩでありトランジスタＮ１のオン時の両端間の抵抗値である１０ｋΩよりも高くなることから、ノードＮｄ１は例えばおよそ０Ｖでローレベルのヒューズ信号ＨＳ１を出力し、ヒューズ素子Ｈ１が未切断の場合には、ヒューズ素子Ｈ１の両端間の抵抗値が１００ΩでありトランジスタＮ１のオン時の両端間の抵抗値である１０ｋΩよりも低くなることから、ノードＮｄ１は例えばおよそ５Ｖでハイレベルのヒューズ信号ＨＳ１を出力する。

なお、本実施形態にかかるヒューズ回路２によれば、電源ＶＤＤと接続されたヒューズ素子Ｈ１と、電源ＶＳＳに接続されてヒューズ回路２の駆動を制御するＮＭＯＳトランジスタで構成されたトランジスタＮ１とによりヒューズ信号ＨＳ１の信号レベルを決定しているので、ヒューズ信号ＨＳ１を決定するに際してＰＭＯＳトランジスタや抵抗素子を別途設ける必要がなく、回路面積の増大を抑制することができる。

保持回路３は、ヒューズ信号ＨＳ１を制御部１から出力される制御信号Ｓ１に基づいて保持して出力信号ＳＳ１として出力する。保持回路３は、保持制御部３ａと保持部３ｂとを備えている。保持制御部３ａは、ヒューズ回路２から出力されたヒューズ信号ＨＳ１を、制御信号Ｓ１に基づいて保持部３ｂに伝送する伝送制御を行う。保持部３ｂは、保持制御部３ａから伝送されたヒューズ信号ＨＳ１に基づく信号を保持して出力信号ＳＳ１として出力する。

保持制御部３ａは、インバータＩＮＶ１と第１の制御スイッチとしてのトランジスタＮ２と第１の制御スイッチとしてのトランジスタＰ２とを備えている。インバータＩＮＶ１は、入力端子が制御部１と接続されており、制御部１から制御信号Ｓ１が入力されると、制御信号Ｓ１の信号レベルを反転させた制御反転信号ＳＨ１を出力端子から出力する。トランジスタＮ２は、ＮＭＯＳトランジスタで構成され、ソース端子Ｓがヒューズ回路２のノードＮｄ１と接続されており、制御端子としてのゲート端子Ｇが制御部１と接続されている。トランジスタＮ２は、制御部１から供給される制御信号Ｓ１によってオンオフが制御される。トランジスタＰ２は、ＰＭＯＳトランジスタで構成され、ソース端子ＳがトランジスタＮ２のソース端子ＳとノードＮｄ１とに接続され、ドレイン端子ＤがトランジスタＮ２のドレイン端子Ｄと接続されており、制御端子としてのゲート端子ＧがインバータＩＮＶ１の出力端子に接続されている。トランジスタＰ２は、インバータＩＮＶ１から供給される制御反転信号ＳＨ１によってオンオフが制御、言い換えれば制御信号Ｓ１に基づいてオンオフが制御される。

なお、本実施形態では保持制御部３ａをトランジスタＮ２とトランジスタＰ２とインバータＩＮＶ１とで構成しているが、本構成に限られず、例えばドレイン端子がノードＮｄ１に接続されてゲート端子が制御部１に接続されたＮＭＯＳトランジスタのみで構成されていても良いし、これに限られず、その他構成にて制御信号Ｓ１に基づいて保持部３ｂにヒューズ信号ＨＳ１に基づく信号を伝送する伝送制御を行っても良い。

ここで、トランジスタＮ２のゲート端子Ｇに制御信号Ｓ１が入力されると共にトランジスタＰ２のゲート端子ＧにインバータＩＮＶ１から制御信号Ｓ１の信号レベルを反転した制御反転信号ＳＨ１が入力されることから、トランジスタＰ２とトランジスタＮ２とは制御信号Ｓ１によって同時にオンオフ制御されることとなる。

保持部３ｂは、インバータＩＮＶ２とインバータＩＮＶ３とを備えている。インバータＩＮＶ２は、保持制御部３ａから出力されたヒューズ信号ＨＳ１を入力端子にて受信し、該入力端子に入力されたヒューズ信号ＨＳ１の信号レベルを反転して生成した出力信号ＳＳ１を出力端子Ｔ１に向けて出力する。また、インバータＩＮＶ３は、入力端子がインバータＩＮＶ２の出力端子と接続されており、入力端子に入力された出力信号ＳＳ１の信号レベルを反転して生成した出力反転信号ＳＩＳ１を出力端子から出力する。

なお、インバータＩＮＶ２の入力端子はインバータＩＮＶ３の出力端子とも接続されており、入力端子に入力された出力反転信号ＳＩＳ１を反転して出力信号ＳＳ１を出力する。ここで、保持部３ｂは、トランジスタＮ２とトランジスタＰ２とがオフされた場合であっても、インバータＩＮＶ２とインバータＩＮＶ３とで構成されるラッチ回路により、ヒューズ信号ＨＳ１に基づく信号レベルを備えた出力信号ＳＳ１を保持した状態となる。

書込制御部４は、第１のＮＭＯＳトランジスタとしてのトランジスタＮ４で構成されている。トランジスタＮ４は、ドレイン端子ＤがノードＮｄ１に接続され、ゲート端子Ｇが制御部１に接続され、ソース端子Ｓが電源ＶＳＳに接続されている。トランジスタＮ４は、制御部１からゲート端子Ｇに入力される書込制御信号ＫＳ１によってオンオフが制御される。トランジスタＮ４がオンされると、電源ＶＤＤからヒューズ素子Ｈ１に書込電流ＫＩ１が流れ、トランジスタＮ４によって制御された電流値に応じてヒューズ素子Ｈ１が切断される。言い換えれば、トランジスタＮ４は、ヒューズ素子Ｈ１に書込電流ＫＩ１を流してヒューズ素子Ｈ１を切断する制御を行う。

ここで、書込制御部４においては、トランジスタＮ４をヒューズ素子Ｈ１の低電位側の他端に接続していることから、ＮＭＯＳトランジスタを用いることができる。一般に、同じ電流容量の場合にはＮＭＯＳトランジスタのサイズはＰＭＯＳトランジスタのサイズの１／２〜１／３の大きさで構成できることが知られている。このため、上記回路構成によれば、記憶回路の面積の増大を抑制することができる。

書込確認部５は、第２のＮＭＯＳトランジスタとしてのトランジスタＮ５と電流測定手段Ａ１とを備えている。トランジスタＮ５は、ドレイン端子ＤがノードＮｄ１と接続されており、ゲート端子Ｇが制御部１と接続されている。電流測定手段Ａ１は、一端がトランジスタＮ５のソース端子Ｓと接続されており、他端が電源ＶＳＳと接続されている。トランジスタＮ５は、制御部１からゲート端子Ｇに入力される書込確認制御信号ＫＳ２によってオンオフが制御される。トランジスタＮ５がオンされると、電流測定手段Ａ１に、電源ＶＤＤからヒューズ素子Ｈ１とトランジスタＮ５を介して確認電流ＫＩ２が流れる。確認電流ＫＩ２の電流値を電流測定手段Ａ１にて測定することで、ヒューズ素子Ｈ１の切断状態を確認することができる。なお、電流測定手段Ａ１としては、一般的に知られている電流計や抵抗素子などを用いることができる。

図３は、図２に示した記憶回路１０ａの出力信号ＳＳ１の信号レベルを確定させる出力確定モードにおいて、ヒューズ素子Ｈ１が切断されている場合の時間変化における記憶回路１０ａの各信号波形を示した図である。図３（ａ）は、電源ＶＤＤの電圧レベルの遷移を示している。図３（ｂ）は、制御信号Ｓ１の信号波形を示している。図３（ｃ）は、ヒューズ信号ＨＳ１の信号波形を示している。図３（ｄ）は、出力信号ＳＳ１の信号波形を示している。なお、図３（ａ）〜図３（ｄ）は、それぞれ縦軸が信号レベルＶ、横軸が時刻ｔであり、時刻ｔ０〜ｔ５は図３（ａ）〜図３（ｄ）の共通の時刻として示している。また、斜線部は、電位がローレベル又はハイレベルのいずれとなるかが不定となる期間を示している。

時刻ｔ０で、電源ＶＤＤが駆動される。このとき、電源ＶＤＤの電圧は０Ｖであるため、電源ＶＤＤの電圧によって駆動するヒューズ回路２から出力されるヒューズ信号ＨＳ１、及びヒューズ信号ＨＳ１の信号レベルに基づいて決定される出力信号ＳＳ１は、いずれも電位が不定となっている。

時刻ｔ１で、電源ＶＤＤの電圧レベルが上昇して５Ｖとなって安定すると、制御部１から、例えばおよそ０Ｖでローレベルの制御信号Ｓ１が出力される。ローレベルの制御信号Ｓ１は、ヒューズ回路２のトランジスタＮ１のゲート端子ＧとトランジスタＮ２のゲート端子Ｇとの各々に供給され、これによりトランジスタＮ１とトランジスタＮ２とは共にオフされた状態となる。また、ローレベルの制御信号Ｓ１はインバータＩＮＶ１の入力端子に供給されてこれによりインバータＩＮＶ１から例えばおよそ５Ｖでハイレベル制御反転信号ＳＨ１が出力されてトランジスタＰ２のゲート端子Ｇに供給されて、これによりトランジスタＰ２がオフされた状態となる。

時刻ｔ２で、すなわち電源ＶＤＤが所定の電位に安定した後で、制御部１から、例えばおよそ５Ｖでハイレベルの制御信号Ｓ１が出力される。トランジスタＮ１は、ゲート端子Ｇにてハイレベルの制御信号Ｓ１の供給を受けてオンする。これによりヒューズ回路２が駆動される。また、トランジスタＮ２は、ゲート端子Ｇにてハイレベルの制御信号Ｓ１の供給を受けてオンし、トランジスタＰ２は、ハイレベルの制御信号Ｓ１の供給を受けたインバータＩＮＶ１からローレベルの制御反転信号ＳＨ１の供給をゲート端子Ｇにて受けてオンする。

ここで、ヒューズ回路２は、ヒューズ素子Ｈ１が切断されており抵抗値がおよそ１ＭΩとなっていることから、オン時の抵抗値が１０ｋΩのトランジスタＮ１がオンされると、ノードＮｄ１の電位は電源ＶＳＳの電位に徐々に近づく。

時刻ｔ３で、ノードＮｄ１がおよそ０Ｖとなってヒューズ回路２からローレベルのヒューズ信号ＨＳ１が出力される。ここで、保持制御部３ａのトランジスタＮ２とトランジスタＰ２とは共にオンとなっているため、保持部３ｂにヒューズ信号ＨＳ１を伝送する。これにより、インバータＩＮＶ２にローレベルのヒューズ信号ＨＳ１が入力される。

時刻ｔ４で、インバータＩＮＶ２に入力されたローレベルのヒューズ信号ＨＳ１が反転されてインバータＩＮＶ２からハイレベルの出力信号ＳＳ１が出力され、これにより、出力端子Ｔ１の電位がハイレベルとなる。ここで、出力信号ＳＳ１はインバータＩＮＶ３にも入力されるため、インバータＩＮＶ３からはローレベルの出力反転信号ＳＩＳ１が出力される。出力反転信号ＳＩＳ１は、インバータＩＮＶ２の入力端子に入力される。

時刻ｔ５で、制御信号Ｓ１がハイレベルからローレベルに切り替わる。これにより、トランジスタＮ１がオフしてヒューズ回路２の駆動が停止されてヒューズ信号ＨＳ１の出力が停止される。また、ヒューズ信号ＨＳ１の出力が停止されると同時に、保持制御部３ａのトランジスタＮ２とトランジスタＰ２とがオフとなってヒューズ回路２から保持部３ｂへのヒューズ信号ＨＳ１の供給が停止されて保持回路３におけるヒューズ信号ＨＳ１の保持の更新が停止される。このとき、保持部３ｂは、インバータＩＮＶ２とインバータＩＮＶ３とによってヒューズ回路２の駆動時のヒューズ信号ＨＳ１に基づく信号レベルを維持しているため、ハイレベルの出力信号ＳＳ１を維持し続ける。これにより、出力信号ＳＳ１が確定して出力確定モードが終了する。なお、上述した保持回路３における保持の更新とは、ヒューズ回路２から出力される最新のヒューズ信号ＨＳ１に基づく信号レベルを保持回路３にて保持することであり、保持の更新の停止とは、制御信号Ｓ１の供給が停止された時刻にて保持回路２にて保持したヒューズ信号ＨＳ１に基づく信号レベルを最後に、その後に保持回路３に入力される最新のヒューズ信号ＨＳ１に基づく信号レベルを保持回路３にて新たに保持しないことを指す。

図４は、図２に示した記憶回路１０ａの出力信号ＳＳ１の信号レベルを確定させる出力確定モードにおいて、ヒューズ素子Ｈ１が未切断の場合の時間変化における記憶回路１０ａの各信号波形を示した図である。図４（ａ）は、電源ＶＤＤの電圧レベルの遷移を示している。図４（ｂ）は、制御信号Ｓ１の信号波形を示している。図４（ｃ）は、ヒューズ信号ＨＳ１の信号波形を示している。図４（ｄ）は、出力信号ＳＳ１の信号波形を示している。なお、図４（ａ）〜図４（ｄ）は、それぞれ縦軸が信号レベルＶ、横軸が時刻ｔであり、時刻ｔ０〜ｔ６は図４（ａ）〜図４（ｄ）の共通の時刻として示している。また、斜線部は、電位がローレベル又はハイレベルのいずれとなるかが不定となる期間を示している。

時刻ｔ０で、電源ＶＤＤが駆動される。このとき、電源ＶＤＤの電圧は０Ｖであるため、電源ＶＤＤの電圧によって駆動するヒューズ回路２から出力されるヒューズ信号ＨＳ１、及びヒューズ伝送信号ＨＳ１の信号レベルに基づいて決定される出力信号ＳＳ１は、いずれも電位が不定となっている。

ここで、ヒューズ回路２は、ヒューズ素子Ｈ１が未切断であり抵抗値は１００Ωとなっていることから、オン時の抵抗値が１０ｋΩのトランジスタＮ１がオンされると、ノードＮｄ１の電位は時刻ｔ２の時点から電源ＶＤＤの電圧の供給を受けて上昇を開始する。

時刻ｔ３で、ノードＮｄ１がおよそ５Ｖとなってヒューズ回路２からハイレベルのヒューズ信号ＨＳ１が出力される。ここで、保持制御部３ａのトランジスタＮ２とトランジスタＰ２とは共にオンとなっているため、保持部３ｂにヒューズ信号ＨＳ１を伝送する。これにより、インバータＩＮＶ２にハイレベルのヒューズ信号ＨＳ１が入力される。

時刻ｔ４で、インバータＩＮＶ２に入力されたハイレベルのヒューズ信号ＨＳ１が反転されてインバータＩＮＶ２からローレベルの出力信号ＳＳ１が出力され、これにより、出力端子Ｔ１の電位がローレベルとなる。ここで、出力信号ＳＳ１はインバータＩＮＶ３にも入力されるため、インバータＩＮＶ３からはハイレベルの出力反転信号ＳＩＳ１が出力される。出力反転信号ＳＩＳ１は、インバータＩＮＶ２の入力端子に入力される。

時刻ｔ５で、制御信号Ｓ１がハイレベルからローレベルに切り替わる。これにより、トランジスタＮ１がオフしてヒューズ回路２の駆動が停止されてヒューズ信号ＨＳ１の出力が停止される。また、ヒューズ信号ＨＳ１の出力が停止されると同時に、保持制御部３ａのトランジスタＮ２とトランジスタＰ２とがオフとなってヒューズ回路２から保持部３ｂへのヒューズ信号ＨＳ１の供給が停止されて保持回路３におけるヒューズ信号ＨＳ１の保持の更新が停止される。このとき、保持部３ｂは、インバータＩＮＶ２とインバータＩＮＶ３とによってヒューズ回路２の駆動時のヒューズ信号ＨＳ１に基づく信号レベルを維持しているため、ローレベルの出力信号ＳＳ１を維持し続ける。これにより、出力信号ＳＳ１が確定して出力確定モードが終了する。

以上、本発明の第１の実施形態にかかる記憶回路１０ａによれば、ヒューズ回路２の駆動を制御するトランジスタＮ１と、保持制御部３ａのトランジスタＮ２と、トランジスタＰ２と、の各々のオンオフが制御部１から出力される制御信号Ｓ１により同時に制御される。このため、ヒューズ回路２の駆動又は停止と保持制御部３ａの伝送制御を同時に行うことができるようになる。したがって、保持部３ｂの出力信号ＳＳ１を確定させた後に時間を置くことなくヒューズ信号ＨＳ１をローレベルとして出力確定モードを終了でき、出力確定モードにかかる時間の増大を抑制することができ、ひいては記憶回路１０ａが搭載される製品を電源投入後により迅速に使用できるようになる。

［第２の実施形態］
図５は、本発明の第２の実施形態にかかる記憶回路１０ｂを示した図である。記憶回路１０ｂは、制御部１と、ヒューズ回路２と、保持回路１３と、を備えている。本実施形態における記憶回路１０ｂは、第１の実施形態における記憶回路１０ａと比べて保持回路３に代えて保持回路１３を備えている点で異なっており、特に保持回路１３は保持回路３からさらにバッファ部３ｃを備えている点で異なる。なお、図５に示した記憶回路１０ｂにおいては、図１及び図２に示した記憶回路１０ａと同様の構成については同一符号を付してその説明を適宜省略する。また、書込制御部４と書込確認部５については、作図の都合上省略している。

保持回路１３は、ヒューズ信号ＨＳ１に基づく信号レベルを制御部１から出力される制御信号Ｓ１に基づいて保持して出力信号ＳＳ１として出力する。保持回路１３は、保持制御部３ａと保持部３ｂとバッファ部３ｃとを備えている。バッファ部３ｃは、ヒューズ回路２と保持制御部３ａとに接続されており、ヒューズ回路２から出力されたヒューズ信号ＨＳ１が入力されると、ヒューズ信号ＨＳ１の信号レベルを反転させたヒューズ伝送信号ＨＤＳ１を生成して出力する。保持制御部３ａは、ヒューズ回路２から出力されたヒューズ信号ＨＳ１に基づくヒューズ伝送信号ＨＤＳ１を、制御信号Ｓ１に基づいて保持部３ｂに伝送する伝送制御を行う。保持部３ｂは、保持制御部３ａから伝送されたヒューズ信号ＨＳ１に基づくヒューズ伝送信号ＨＤＳ１を保持して出力信号ＳＳ１として出力する。

バッファ部３ｃは、トランジスタＰ１３とトランジスタＮ１３とを備えている。トランジスタＰ１３は、ＰＭＯＳトランジスタで構成され、ソース端子Ｓが電源ＶＤＤに接続され、ゲート端子Ｇがヒューズ回路２のノードＮｄ１に接続されている。トランジスタＮ１３は、ＮＭＯＳトランジスタで構成され、ソース端子ＳがトランジスタＰ１３のドレイン端子Ｄに接続され、ゲート端子Ｇがヒューズ回路２のノードＮｄ１に接続され、ドレイン端子Ｄが電源ＶＳＳに接続されている。ここで、トランジスタＰ１３のドレイン端子ＤとトランジスタＮ１３のソース端子Ｓとの接続点をノードＮｄ２と称する。また、ヒューズ伝送信号ＨＤＳ１の信号レベルは、ノードＮｄ２の電位である。

バッファ部３ｃは、ヒューズ信号ＨＳ１が入力されると、ヒューズ信号ＨＳ１の信号レベルを反転させたヒューズ伝送信号ＨＤＳ１を生成して出力する。例えば、ハイレベルのヒューズ信号ＨＳ１が入力された場合には、トランジスタＰ１３がオフとなりトランジスタＮ１３がオンとなってノードＮｄ２が例えばおよそ０Ｖでローレベルとなるため、バッファ部３ｃの出力であるヒューズ伝送信号ＨＤＳ１はローレベルとなる。また、例えば、ローレベルのヒューズ信号ＨＳ１が入力された場合には、トランジスタＰ１３がオンとなりトランジスタＮ１３がオフとなってノードＮｄ２が例えばおよそ５Ｖでハイレベルとなるため、バッファ部３ｃの出力であるヒューズ伝送信号ＨＤＳ１はハイレベルとなる。

ここで、保持回路１３は、バッファ部３ｃを有しているので、ヒューズ信号ＨＳ１の信号レベルが決まるノードＮｄ１と、保持部３ｂのインバータＩＮＶ３との直接的な接続を回避することができる。このため、ヒューズ回路２においては、ヒューズ信号ＨＳ１を保持部３ｂのインバータＩＮＶ３の出力による影響を受けずに決定することができるので、ヒューズ信号ＨＳ１をより早く所望の信号レベルとすることができる。

保持部３ｂのインバータＩＮＶ２は、バッファ部３ｃから出力されたヒューズ信号ＨＤＳ１を、保持制御部３ａを介して入力端子にて受信し、該入力端子に入力されたヒューズ信号ＨＤＳ１の信号レベルを反転して生成した出力信号ＳＳ１を出力端子Ｔ１に向けて出力する。

図６は、図５に示した記憶回路１０ｂの出力信号ＳＳ１の信号レベルを確定させる出力確定モードにおいて、ヒューズ素子Ｈ１が切断されている場合の時間変化における記憶回路１０ｂの各信号波形を示した図である。図６（ａ）は、電源ＶＤＤの電圧レベルの遷移を示している。図６（ｂ）は、制御信号Ｓ１の信号波形を示している。図６（ｃ）は、ヒューズ信号ＨＳ１の信号波形を示している。図６（ｄ）は、ヒューズ伝送信号ＨＤＳ１の信号波形を示している。図６（ｅ）は、出力信号ＳＳ１の信号波形を示している。なお、図６（ａ）〜図６（ｅ）は、それぞれ縦軸が信号レベルＶ、横軸が時刻ｔであり、時刻ｔ１０〜ｔ１６は図６（ａ）〜図６（ｅ）の共通の時刻として示している。また、斜線部は、電位がローレベル又はハイレベルのいずれとなるかが不定となる期間を示している。また、図６においては、第１の実施形態にかかる図３にて説明した信号波形については同一符号を付してその説明を適宜省略する。

時刻ｔ１０で、電源ＶＤＤが駆動される。このとき、電源ＶＤＤの電圧は０Ｖであるため、ヒューズ信号ＨＳ１、バッファ部３ｃから出力されるヒューズ伝送信号ＨＤＳ１、及びヒューズ伝送信号ＨＤＳ１の信号レベルに基づいて決定される出力信号ＳＳ１は、いずれも電位が不定となっている。

時刻ｔ１１で、制御部１からローレベルの制御信号Ｓ１が出力される。これによりトランジスタＮ１とトランジスタＮ２とトランジスタＰ２とはオフされた状態となる。

時刻ｔ１２で、制御部１からハイレベルの制御信号Ｓ１が出力されると、トランジスタＮ１がオンし、これによりヒューズ回路２が駆動される。また、トランジスタＮ２とトランジスタＰ２もオンする。

時刻ｔ１３で、ノードＮｄ１がおよそ０Ｖとなってヒューズ回路２からローレベルのヒューズ信号ＨＳ１が出力されてバッファ部３ｃに入力される。バッファ部３ｃにおいては、ローレベルのヒューズ信号ＨＳ１が入力されると、トランジスタＰ１３がオンすると共にトランジスタＮ１３がオフされる。このため、ノードＮｄ２の電位は、電源ＶＤＤの電圧がトランジスタＰ１３を介して供給されて上昇する。

時刻ｔ１４で、ノードＮｄ２がおよそ５Ｖとなってバッファ部３ｃからハイレベルのヒューズ伝送信号ＨＤＳ１が出力される。ここで、保持制御部３ａのトランジスタＮ２とトランジスタＰ２とは共にオンとなっているため、バッファ部３ｃから出力されたヒューズ伝送信号ＨＤＳ１はインバータＩＮＶ２に伝送される。

時刻ｔ１５で、インバータＩＮＶ２に入力されたハイレベルのヒューズ伝送信号ＨＤＳ１が反転されてインバータＩＮＶ２からローレベルの出力信号ＳＳ１が出力され、これにより、出力端子Ｔ１の電位がローレベルとなる。ここで、出力信号ＳＳ１はインバータＩＮＶ３にも入力されるため、インバータＩＮＶ３からはハイレベルの出力反転信号ＳＩＳ１が出力される。出力反転信号ＳＩＳ１は、インバータＩＮＶ２の入力端子に入力される。

時刻ｔ１６で、制御信号Ｓ１がハイレベルからローレベルに切り替わる。これにより、トランジスタＮ１がオフしてヒューズ回路２の駆動が停止されてヒューズ信号ＨＳ１の出力が停止される。また、ヒューズ信号ＨＳ１の出力が停止されると同時に、保持制御部３ａのトランジスタＮ２とトランジスタＰ２とがオフとなってバッファ部３ｃから保持部３ｂへのヒューズ伝送信号ＨＤＳ１の供給が停止されて、保持回路１３におけるヒューズ信号ＨＤＳ１、言い換えればヒューズ信号ＨＳ１に基づく信号の保持の更新が停止される。このとき、保持部３ｂは、インバータＩＮＶ２とインバータＩＮＶ３とによってヒューズ回路２の駆動時のヒューズ信号ＨＳ１に基づく信号レベルを維持しているため、ローレベルの出力信号ＳＳ１を維持し続ける。これにより、出力信号ＳＳ１が確定して出力確定モードが終了する。

図７は、図５に示した記憶回路１０ｂの出力信号ＳＳ１の信号レベルを確定させる出力確定モードにおいて、ヒューズ素子Ｈ１が切断されている場合の時間変化における記憶回路１０ｂの各信号波形を示した図である。図７（ａ）は、電源ＶＤＤの電圧レベルの遷移を示している。図７（ｂ）は、制御信号Ｓ１の信号波形を示している。図７（ｃ）は、ヒューズ信号ＨＳ１の信号波形を示している。図７（ｄ）は、ヒューズ伝送信号ＨＤＳ１の信号波形を示している。図７（ｅ）は、出力信号ＳＳ１の信号波形を示している。なお、図７（ａ）〜図７（ｅ）は、それぞれ縦軸が信号レベルＶ、横軸が時刻ｔであり、時刻ｔ１０〜ｔ１６は図７（ａ）〜図７（ｅ）の共通の時刻として示している。また、斜線部は、電位がローレベル又はハイレベルのいずれとなるかが不定となる期間を示している。なお、図７においては、第１の実施形態にかかる図４にて説明した信号波形については同一符号を付してその説明を適宜省略する。

ここで、ヒューズ回路２は、ヒューズ素子Ｈ１は未切断であり抵抗値は１００Ωとなっていることから、オン時の抵抗値が１０ｋΩのトランジスタＮ１がオンされると、ノードＮｄ１の電位は時刻ｔ２の時点から上昇を開始する。

時刻ｔ１３で、ノードＮｄ１がおよそ５Ｖとなってヒューズ回路２からハイレベルのヒューズ信号ＨＳ１が出力されてバッファ部３ｃに入力される。バッファ部３ｃにおいては、ハイレベルのヒューズ信号ＨＳ１が入力されると、トランジスタＰ１３がオフされると共にトランジスタＮ１３がオンされる。このため、ノードＮｄ２の電位は、電源ＶＳＳの電圧がトランジスタＮ１３を介して供給されて電源ＶＳＳの電位に徐々に近づく。

時刻ｔ１４で、ノードＮｄ２がおよそ０Ｖとなってバッファ部３ｃからローレベルのヒューズ伝送信号ＨＤＳ１が出力される。ここで、保持制御部３ａのトランジスタＮ２とトランジスタＰ２とは共にオンとなっているため、バッファ部３ｃから出力されたヒューズ伝送信号ＨＤＳ１は、インバータＩＮＶ２に伝送される。

時刻ｔ１５で、インバータＩＮＶ２に入力されたローレベルのヒューズ伝送信号ＨＤＳ１が反転されてインバータＩＮＶ２からハイレベルの出力信号ＳＳ１が出力され、これにより、出力端子Ｔ１の電位がハイレベルとなる。ここで、出力信号ＳＳ１はインバータＩＮＶ３にも入力されるため、インバータＩＮＶ３からはハイレベルの出力反転信号ＳＩＳ１が出力される。出力反転信号ＳＩＳ１は、インバータＩＮＶ２の入力端子に入力される。

時刻ｔ１６で、制御信号Ｓ１がハイレベルからローレベルに切り替わる。これにより、トランジスタＮ１がオフしてヒューズ回路２の駆動が停止されてヒューズ信号ＨＳ１の出力が停止される。また、ヒューズ信号ＨＳ１の出力が停止されると同時に、保持制御部３ａのトランジスタＮ２とトランジスタＰ２とがオフとなってバッファ部３ｃから保持部３ｂへのヒューズ伝送信号ＨＤＳ１の供給が停止されて、保持回路１３におけるヒューズ信号ＨＤＳ１、言い換えればヒューズ信号ＨＳ１に基づく信号の保持の更新が停止される。このとき、保持部３ｂは、インバータＩＮＶ２とインバータＩＮＶ３とによってヒューズ回路２の駆動時のヒューズ信号ＨＳ１に基づく信号レベルを維持しているため、ハイレベルの出力信号ＳＳ１を維持し続ける。これにより、出力信号ＳＳ１が確定して出力確定モードが終了する。

以上、本発明の第２の実施形態にかかる記憶回路１０ｂによれば、バッファ部３ｃを有しており、ヒューズ信号ＨＳ１を保持部３のインバータＩＮＶ３の出力の影響を受けずに決定することができるので、第１の実施形態にかかる記憶回路１０ａで得られる効果に加えて、ヒューズ信号ＨＳ１をより早く所望の信号レベルとすることができる。したがって、出力確定モードにかかる時間の増大を抑制することができ、ひいては記憶回路１０ｂが搭載される製品を電源投入後により迅速に使用できるようになる。

［第３の実施形態］
図８は、本発明の第３の実施形態にかかる記憶回路１０ｃを示した図である。記憶回路１０ｃは、制御部１と、ヒューズ回路２と、保持回路２３と、を備えている。本実施形態における記憶回路１０ｃは、第１の実施形態における記憶回路１０ａと比べて保持回路３に代えて保持回路２３を備えている点で異なっており、特に保持回路２３は保持回路３と比べて保持制御部３ａに代えて保持制御部２３ａを備え、且つさらにバッファ部３ｃを備えている点で異なる。また、本実施形態における記憶回路１０ｃは、第２の実施形態における記憶回路１０ｂと比べて保持回路１３に代えて保持回路２３を備えている点で異なっており、特に保持回路２３は保持回路１３から保持制御部３ａに代えて保持制御部２３ａを備えている点で異なる。なお、図８に示した記憶回路１０ｃにおいては、図１、図２、及び図５に示した記憶回路１０ａ又は記憶回路１０ｂと同様の構成については同一符号を付してその説明を適宜省略する。また、書込制御部４と書込確認部５については、作図の都合上省略している。

保持回路２３は、ヒューズ信号ＨＳ１に基づく信号レベルを制御部１から出力される制御信号Ｓ１に基づいて保持して出力信号ＳＳ１として出力する。保持回路２３は、保持制御部２３ａと保持部３ｂとバッファ部２３ｃとを備えている。保持制御部２３ａは、ヒューズ回路２から出力されたヒューズ信号ＨＳ１を、制御信号Ｓ１に基づいて保持部３ｂに伝送する伝送制御を行う。保持部３ｂは、保持制御部２３ａによって伝送されたヒューズ信号ＨＳ１に基づく信号を保持して出力信号ＳＳ１として出力する。

保持制御部２３ａは、インバータＩＮＶ２３と第１の制御スイッチとしてのトランジスタＰ２３と第１の制御スイッチとしてのトランジスタＮ２３とを備えている。インバータＩＮＶ１は、入力端子が制御部１と接続されており、制御部１から制御信号Ｓ１が入力されると、制御信号Ｓ１の信号レベルを反転させた制御反転信号ＳＨ２３を出力端子から出力する。トランジスタＰ２３は、ＰＭＯＳトランジスタで構成され、ドレイン端子ソース端子Ｓが電源ＶＤＤに接続され、制御端子としてのゲート端子ＧがインバータＩＮＶ２３の出力端子に接続され、ドレイン端子Ｄがバッファ部３ｃのトランジスタＰ１３のソース端子Ｓに接続されている。トランジスタＰ２３は、インバータＩＮＶ２３から供給される制御反転信号ＳＨ２３によってオンオフが制御、言い換えれば制御信号Ｓ１に基づいてオンオフが制御される。トランジスタＮ２３は、ＮＭＯＳトランジスタで構成され、ドレイン端子Ｄがバッファ部３ｃのトランジスタＮ１３のソース端子Ｓに接続され、制御端子としてのゲート端子Ｇが制御部１に接続され、ソース端子Ｓが電源ＶＳＳに接続されている。トランジスタＮ２３は、制御部１から供給される制御信号Ｓ１によってオンオフが制御される。

バッファ部３ｃは、保持制御部２３ａのトランジスタＰ２３とトランジスタＮ２３とのオンオフによって駆動が制御され、トランジスタＰ２３とトランジスタＮ２３とがオンしている場合に電源ＶＤＤから電流の供給を受けて駆動し、ヒューズ信号ＨＳ１の信号レベルを反転させた信号レベルを備えたヒューズ伝送信号ＨＤＳ１を出力する。本実施形態では、このように、保持回路２３を設けて、ヒューズ信号ＨＳ１に基づくヒューズ伝送信号ＨＤＳ１を保持部３ｂに伝送する伝送制御として、保持制御部２３ａによってバッファ部３ｃ自体の駆動を制御することとしたので、第２の実施形態の保持回路１３のようにヒューズ伝送信号ＨＤＳ１と保持部３ｂとの間に保持制御部３ａとしてトランジスタＮ２やトランジスタＰ２を配置する必要がなく、バッファ部３ｃから保持部３ｂへのヒューズ伝送信号ＨＤＳ１の伝送をより早く行うことができるようになる。

図９は、図８に示した記憶回路１０ｃの出力信号ＳＳ１の信号レベルを確定させる出力確定モードにおいて、ヒューズ素子Ｈ１が切断されている場合の時間変化における記憶回路１０ｃの各信号波形を示した図である。図９（ａ）は、電源ＶＤＤの電圧レベルの遷移を示している。図９（ｂ）は、制御信号Ｓ１の信号波形を示している。図９（ｃ）は、ヒューズ信号ＨＳ１の信号波形を示している。図９（ｄ）は、ヒューズ伝送信号ＨＤＳ１の信号波形を示している。図９（ｅ）は、出力信号ＳＳ１の信号波形を示している。なお、図９（ａ）〜図９（ｅ）は、それぞれ縦軸が信号レベルＶ、横軸が時刻ｔであり、時刻ｔ２０〜ｔ２６は図９（ａ）〜図９（ｅ）の共通の時刻として示している。また、斜線部は、電位がローレベル又はハイレベルのいずれとなるかが不定となる期間を示している。また、図９においては、第１の実施形態にかかる図３にて説明した信号波形、又は第２の実施形態にかかる図６にて説明した信号波形については同一符号を付してその説明を適宜省略する。

時刻ｔ２０で、電源ＶＤＤが駆動される。このとき、電源ＶＤＤの電圧は０Ｖであるため、ヒューズ信号ＨＳ１、バッファ部３ｃから出力されるヒューズ伝送信号ＨＤＳ１、及びヒューズ伝送信号ＨＤＳ１の信号レベルに基づいて決定される出力信号ＳＳ１は、いずれも電位が不定となっている。

時刻ｔ２１で、電源ＶＤＤの電圧レベルが上昇して５Ｖとなって安定すると、制御部１から、例えばおよそ０Ｖでローレベルの制御信号Ｓ１が出力される。ローレベルの制御信号Ｓ１は、ヒューズ回路２のトランジスタＮ１のゲート端子ＧとトランジスタＮ２３のゲート端子Ｇとの各々に供給され、これによりトランジスタＮ１とトランジスタＮ２３とは共にオフされた状態となる。また、ローレベルの制御信号Ｓ１はインバータＩＮＶ２３の入力端子に供給されてこれによりインバータＩＮＶ２３から例えばおよそ５Ｖでハイレベル制御反転信号ＳＨ２３が出力されてトランジスタＰ２３のゲート端子Ｇに供給されて、これによりトランジスタＰ２３がオフされた状態となる。

時刻ｔ２２で、すなわち電源ＶＤＤが所定の電位に安定した後で、制御部１から、例えばおよそ５Ｖでハイレベルの制御信号Ｓ１が出力される。トランジスタＮ１は、ゲート端子Ｇにてハイレベルの制御信号Ｓ１の供給を受けてオンする。これによりヒューズ回路２が駆動される。また、トランジスタＮ２３は、ゲート端子Ｇにてハイレベルの制御信号Ｓ１の供給を受けてオンし、トランジスタＰ２３は、ハイレベルの制御信号Ｓ１の供給を受けたインバータＩＮＶ２３からローレベルの制御反転信号ＳＨ２３の供給をゲート端子Ｇにて受けてオンする。これにより、バッファ部３ｃに電源ＶＤＤから電圧が供給されてバッファ部３ｃが駆動する。

時刻ｔ２３で、ノードＮｄ１がおよそ０Ｖとなってヒューズ回路２からローレベルのヒューズ信号ＨＳ１が出力される。バッファ部３ｃにおいては、ローレベルのヒューズ信号ＨＳ１が入力されると、トランジスタＰ１３がオンすると共にトランジスタＮ１３がオフされる。このため、ノードＮｄ２の電位は、電源ＶＤＤの電圧がトランジスタＰ２３を介して供給されて上昇する。

時刻ｔ２４で、ノードＮｄ２が５ＶとなってインバータＩＮＶ２からハイレベルのヒューズ伝送信号ＨＤＳ１が出力されてインバータＩＮＶ２に入力される。

時刻ｔ２５で、インバータＩＮＶ２に入力されたヒューズ伝送信号ＨＤＳ１が反転されてインバータＩＮＶ２からローレベルの出力信号ＳＳ１が出力され、これにより、出力端子Ｔ１の電位がローレベルとなる。ここで、出力信号ＳＳ１はインバータＩＮＶ３にも入力されるため、インバータＩＮＶ３からはハイレベルの出力反転信号ＳＩＳ１が出力される。出力反転信号ＳＩＳ１は、インバータＩＮＶ２の入力端子に入力される。

時刻ｔ２６で、制御信号Ｓ１がハイレベルからローレベルに切り替わる。これにより、トランジスタＮ１がオフしてヒューズ回路２の駆動が停止されてヒューズ信号ＨＳ１の出力が停止される。また、ヒューズ信号ＨＳ１の出力が停止されると同時に、保持制御部２３ａのトランジスタＰ２３とトランジスタＮ２３とがオフしてバッファ部３ｃの駆動が停止されてヒューズ伝送信号ＨＤＳ１の出力が停止されて保持回路２３におけるヒューズ信号ＨＤＳ１、言い換えればヒューズ信号ＨＳ１に基づく信号の保持の更新が停止される。このとき、保持部３ｂは、インバータＩＮＶ２とインバータＩＮＶ３とによってヒューズ回路２の駆動時のヒューズ信号ＨＳ１に基づく信号レベルを維持しているため、ローレベルの出力信号ＳＳ１を維持し続ける。これにより、出力信号ＳＳ１が確定して出力確定モードが終了する。

図１０は、図８に示した記憶回路１０ｃの出力信号ＳＳ１の信号レベルを確定させる出力確定モードにおいて、ヒューズ素子Ｈ１が未切断の場合の時間変化における記憶回路１０ｃの各信号波形を示した図である。図１０（ａ）は、電源ＶＤＤの電圧レベルの遷移を示している。図１０（ｂ）は、制御信号Ｓ１の信号波形を示している。図１０（ｃ）は、ヒューズ信号ＨＳ１の信号波形を示している。図１０（ｄ）は、ヒューズ伝送信号ＨＤＳ１の信号波形を示している。図１０（ｅ）は、出力信号ＳＳ１の信号波形を示している。なお、図１０（ａ）〜図１０（ｅ）は、それぞれ縦軸が信号レベルＶ、横軸が時刻ｔであり、時刻ｔ２０〜ｔ２６は図１０（ａ）〜図１０（ｅ）の共通の時刻として示している。また、斜線部は、電位がローレベル又はハイレベルのいずれとなるかが不定となる期間を示している。また、図１０においては、第１の実施形態にかかる図４にて説明した信号波形、又は第２の実施形態にかかる図７にて説明した信号波形については同一符号を付してその説明を適宜省略する。

ここで、ヒューズ回路２は、ヒューズ素子Ｈ１は未切断であり抵抗値が１００Ωとなっていることから、オン時の抵抗値が１０ｋΩのトランジスタＮ１がオンされると、ノードＮｄ１の電位は時刻ｔ２２の時点から上昇を開始する。

時刻ｔ２３で、ノードＮｄ１がおよそ５Ｖとなってヒューズ回路２からハイレベルのヒューズ信号ＨＳ１が出力される。バッファ部３ｃにおいては、ハイレベルのヒューズ信号ＨＳ１が入力されると、トランジスタＰ１３がオンすると共にトランジスタＮ１３がオフされる。このため、ノードＮｄ２の電位は、電源ＶＤＤの電圧がトランジスタＰ２３を介して供給されて上昇する。

時刻ｔ２６で、制御信号Ｓ１がハイレベルからローレベルに切り替わる。これにより、トランジスタＮ１がオフしてヒューズ回路２の駆動が停止されてヒューズ信号ＨＳ１の出力が停止される。また、ヒューズ信号ＨＳ１の出力が停止されると同時に、保持制御部２３ａのトランジスタＰ２３とトランジスタＮ２３とがオフしてバッファ部３ｃの駆動が停止されてヒューズ伝送信号ＨＤＳ１の出力が停止されて保持回路２３におけるヒューズ信号ＨＤＳ１、言い換えればヒューズ信号ＨＳ１に基づく信号の保持の更新が停止される。このとき、保持部３ｂは、インバータＩＮＶ２とインバータＩＮＶ３とによってヒューズ回路２の駆動時のヒューズ信号ＨＳ１に基づく信号レベルを維持しているため、ハイレベルの出力信号ＳＳ１を維持し続ける。これにより、出力信号ＳＳ１が確定して出力確定モードが終了する。

以上、本発明の第３の実施形態にかかる記憶回路１０ｃによれば、保持回路２３を設けて、ヒューズ信号ＨＳ１に基づくヒューズ伝送信号ＨＤＳ１を保持部３ｂに伝送する伝送制御を、保持制御部２３ａによってバッファ部３ｃ自体の駆動を制御することで行うこととしたので、第２の実施形態に記載の記憶回路１０ｂに比べて、バッファ部３ｃから保持部３ｂへのヒューズ伝送信号ＨＤＳ１の伝送をより早く行うことができるようになる。したがって、出力確定モードにかかる時間の増大を抑制することができ、ひいては記憶回路１０ｃが搭載される製品を電源投入後により迅速に使用できるようになる。

［第４の実施形態］
図１１は、本発明の第４の実施形態にかかる記憶回路１０ｄを示した図である。記憶回路１０ｄは、制御部１と、ヒューズ回路１２と、保持回路３と、書込制御部４と、書込確認部５と、書込確認部５ａと、を備えている。本実施形態における記憶回路１０ｄは、第１〜３の実施形態における記憶回路１０ａ〜１０ｃと比べてヒューズ回路２に代えてヒューズ回路１２を備えている点で異なる。また、記憶回路１０ａ〜１０ｃと比べてさらに書込確認部５ａを備えている点で異なる。なお、図１１に示した記憶回路１０ｄにおいては、図１、図２、図５、及び図８に示した記憶回路１０ａ〜１０ｃと同様の構成については同一符号を付してその説明を適宜省略する。また、図１１においては、記憶回路１０ｄに保持回路３を適用した例を示しているが、これに限られず、保持回路３に代えて保持回路１３、又は保持回路２３を適用することもできる。

ヒューズ回路１２は、第１のヒューズ素子としてのヒューズ素子Ｈ１２と、第１の抵抗体としての抵抗体Ｒ１２と、第３のＮＭＯＳトランジスタとしてのトランジスタＮ１２ａと、第４のＮＭＯＳトランジスタとしてのトランジスタＮ１２ｂと、第２のスイッチ素子としてのトランジスタＮ１２と、を備えている。

ヒューズ素子Ｈ１２は、一端が電源ＶＤＤと接続されており、例えばヒューズ素子Ｈ１２が未切断の場合の両端間の抵抗値が１００Ωであり、ヒューズ素子Ｈ１２が切断されている場合の両端間の抵抗値がおよそ１ＭΩである。ヒューズ素子Ｈ１２は、例えばポリシリコンやアルミニウム（ＡＬ）など一般的にヒューズ素子に用いられる材料にて形成されている。

抵抗体Ｒ１２は、一端が電源ＶＤＤとヒューズ素子Ｈ１２の一端に接続されて、電源ＶＤＤに対してヒューズ素子Ｈ１２と並列に接続されており、両端間の抵抗値は例えば１０ｋΩである。抵抗体Ｒ１２は、例えばポリシリコンやアルミニウムなどの一般的にヒューズ素子として用いられる材料、抵抗素子、不純物抵抗、又はゲート端子が常時接地されて常時オンするように設定されたＰＭＯＳトランジスタにて構成されている。

トランジスタＮ１２ａは、ドレイン端子Ｄがヒューズ素子Ｈ１２の他端と接続され、ゲート端子Ｇが抵抗体Ｒ１２の他端と接続されている。トランジスタＮ１２ｂは、ドレイン端子Ｄが抵抗体Ｒ１２の他端と接続され、ゲート端子Ｇがヒューズ素子Ｈ１２の他端と接続され、ソース端子ＳがトランジスタＮ１２ａのソース端子Ｓと接続されている。ここで、抵抗体Ｒ１２の他端とトランジスタＮ１２ｂのドレイン端子Ｄとの接続点のノードを第３のノードとしてのノードＮｄ１２ｂと称し、ヒューズ素子Ｈ１２の他端とトランジスタＮ１２ａのドレイン端子Ｄとの接続点のノードを第４のノードとしてのノードＮｄ１２ａと称する。

トランジスタＮ１２は、ＮＭＯＳトランジスタにて構成され、一端としてのドレイン端子ＤがトランジスタＮ１２ａのソース端子ＳとトランジスタＮ１２ｂのソース端子Ｓとに共通接続され、制御端子としてのゲート端子Ｇが制御部１と接続され、他端としてのソース端子Ｓが電源ＶＳＳと接続されている。トランジスタＮ１２は、制御部１からゲート端子Ｇに供給される制御信号Ｓ１によってオンオフを制御され、これによりヒューズ回路１２の駆動、すなわち回路動作を制御する。

ヒューズ回路１２は、制御部１から出力される制御信号Ｓ１がトランジスタＮ１２のゲート端子Ｇに印加されることによって駆動されて、自己が備えるヒューズ素子Ｈ１２の状態に基づいて信号レベルが決定されるヒューズ信号ＨＳ１を出力する。ここで、ヒューズ信号ＨＳ１２の信号レベルは、抵抗体Ｒ１２の他端とトランジスタＮ１２ｂのドレイン端子Ｄとの接続点のノードＮｄ１２ｂの電位であり、ヒューズ素子ＨＳ１２と抵抗体Ｒ１２との両端間の抵抗の大小関係に基づいて決定される。

ヒューズ回路１２は、ヒューズ素子Ｈ１２が切断されている場合には、ヒューズ素子Ｈ１２の両端間の抵抗値はおよそ１ＭΩで抵抗体Ｒ１２の両端間の抵抗値である１０ｋΩよりも高くなることから、ノードＮｄ１２ｂが例えばおよそ５Ｖとなってハイレベルのヒューズ信号ＨＳ１を出力する。ヒューズ素子Ｈ１２が未切断の場合には、ヒューズ素子Ｈ１２の両端間の抵抗値は１００Ωであり抵抗体Ｒ１２の両端間の抵抗値である１０ｋΩよりも低くなることから、ノードＮｄ１２ｂが例えばおよそ０Ｖとなってローレベルのヒューズ信号ＨＳ１を出力する。

ここで、抵抗体Ｒ１２は、両端間の抵抗値がノードＮｄ１２ａの電位に依存せず独立して定められた構成となっている。このような構成としている理由としては、仮に、抵抗体Ｒ１２の抵抗値をノードＮｄ１２ａに依存して定められる構成としてしまうと、トランジスタＮ１２ａがオフのときであって特にヒューズ素子Ｈ１２が切断されている場合や完全に切断されていない半切れ状態の場合に抵抗体Ｒ１２の抵抗値がノードＮｄ１２ｂの影響を受け、ヒューズ信号ＨＳ１２が誤った信号レベルとなってしまうおそれがあるためである。この点、本発明のヒューズ回路１２は、抵抗体Ｒ１２が例えばポリシリコンやアルミニウムなどの一般的に電流ヒューズとして用いられる材料、抵抗素子、不純物抵抗、又はゲート端子が常時接地されて常時オンするように設定されたＰＭＯＳトランジスタにて構成されてノードＮｄ１２ａの電位に依存せずに抵抗体Ｒ１２の抵抗値を定めた構成となっているので、ヒューズ信号ＨＳ１２が誤った信号レベルとなることを防止でき、ひいては出力信号ＳＳ１が誤った信号レベルとなることを防止することができる。

書込制御部４のトランジスタＮ４は、ドレイン端子ＤがノードＮｄ１２ａと接続されており、トランジスタＮ４がオンされると、電源ＶＤＤからヒューズ素子Ｈ１２に書込電流ＫＩ１が流れ、トランジスタＮ４によって制御された電流値に応じてヒューズ素子Ｈ１２が切断される。言い換えれば、トランジスタＮ４は、ヒューズ素子Ｈ１２に書込電流ＫＩ１を流してヒューズ素子Ｈ１２を切断する制御を行う。

書込確認部５のトランジスタＮ５は、ドレイン端子ＤがノードＮｄ１２ａと接続されており、トランジスタＮ５がオンされると、電流測定手段Ａ１に、電源ＶＤＤからヒューズ素子Ｈ１２とトランジスタＮ５を介して確認電流ＫＩ２が流れる。確認電流ＫＩ２の電流値を電流測定手段Ａ１にて測定することで、ヒューズ素子Ｈ１２の切断状態を確認することができる。

書込確認部５ａは、トランジスタＮ５ａと電流測定手段Ａ１ａとを備えている。トランジスタＮ５ａは、ドレイン端子ＤがノードＮｄ１２ｂと接続されており、ゲート端子Ｇが制御部１と接続されている。電流測定手段Ａ１ａは、一端がトランジスタＮ５ａのソース端子Ｓと接続されており、他端が電源ＶＳＳと接続されている。トランジスタＮ５ａは、制御部１からゲート端子Ｇに入力される書込確認信号ＫＳ２ａによってオンオフが制御される。トランジスタＮ５ａがオンされると、電流測定手段Ａ１ａに、電源ＶＤＤから抵抗体Ｒ１２とトランジスタＮ５ａを介して確認電流ＫＩ２ａが流れる。確認電流ＫＩ２ａの電流値を電流測定手段Ａ１ａにて測定することで、抵抗体Ｒ１２の実際の抵抗値を確認することができる。なお、電流測定手段Ａ１としては、電流計等の一般的に知られている手段を用いることができる。

次に、図１１に示した記憶回路１０ｄの出力信号ＳＳ１を確定させる出力確定モードにおいて、ヒューズ素子Ｈ１２が切断されている場合にヒューズ回路１２から出力されるヒューズ信号ＨＳ１２の信号レベルが確定するまでの動作について説明する。

ヒューズ回路１２は、電源ＶＤＤの電圧が定格の例えば５Ｖとなってハイレベルの制御信号Ｓ１が制御部１からトランジスタＮ１２のゲート端子Ｇに供給されると、トランジスタＮ１２がオンして駆動を開始する。ヒューズ素子Ｈ１２は切断されており抵抗値がおよそ１ＭΩとなっているので、ノードＮｄ１２ｂの電位は抵抗体Ｒ１２を介して電源ＶＤＤの電圧の供給を受けて例えばおよそ５Ｖでハイレベルとなる。

ノードＮｄ１２ｂがハイレベルになると、トランジスタＮ１２ａのゲート端子Ｇにハイレベルの電圧が印加されるため、トランジスタＮ１２ａがオンする。これにより、ノードＮｄ１２ａの電位は、トランジスタＮ１２ａとトランジスタＮ１２とを介して電源ＶＳＳに応じた電圧の供給を受けて例えばおよそ０Ｖでローレベルとなる。

ノードＮｄ１２ａの電位がローレベルになると、トランジスタＮ１２ｂのゲート端子Ｇにローレベルの電圧が印加されるため、トランジスタＮ１２ｂがオフする。これにより、ノードＮｄ１２ｂは電源ＶＳＳから電気的に遮断されるため、ノードＮｄ１２ｂの電位はハイレベルを維持する。したがって、ヒューズ回路１２からはハイレベルのヒューズ信号ＨＳ１が安定的に出力される。

次に、図１１に示した記憶回路１０ｄの出力信号ＳＳ１を確定させる出力確定モードにおいて、ヒューズ素子Ｈ１２が未切断の場合にヒューズ回路１２から出力されるヒューズ信号ＨＳ１２の信号レベルが確定するまでの動作について説明する。

ヒューズ回路１２は、電源ＶＤＤの電圧が定格の例えば５Ｖとなってハイレベルの制御信号Ｓ１が制御部１からトランジスタＮ１２のゲート端子Ｇに供給されると、トランジスタＮ１２がオンして駆動を開始する。ヒューズ素子Ｈ１２は未切断であり抵抗値が１０ｋΩとなっているので、ノードＮｄ１２ａの電位はヒューズ素子Ｈ１２を介して電源ＶＤＤの電圧の供給を受けて例えばおよそ５Ｖでハイレベルとなる。

ノードＮｄ１２ａがハイレベルになると、トランジスタＮ１２ｂのゲート端子Ｇにハイレベルの電圧が印加されるため、トランジスタＮ１２ｂがオンする。これにより、ノードＮｄ１２ｂの電位は、トランジスタＮ１２ｂとトランジスタＮ１２とを介して電源ＶＳＳに応じた電圧の供給を受けて例えばおよそ０Ｖでローレベルとなる。

ノードＮｄ１２ｂの電位がローレベルになると、トランジスタＮ１２ａのゲート端子Ｇにローレベルの電圧が印加されるため、トランジスタＮ１２ａがオフする。これにより、ノードＮｄ１２ａは電源ＶＳＳから電気的に遮断されるため、ノードＮｄ１２ａの電位はハイレベルを維持し、トランジスタＮ１２ｂが安定的にオンされる。したがって、ノードＮｄ１２ｂの電位がローレベルで安定し、これによりヒューズ回路１２からはローレベルのヒューズ信号ＨＳ１が安定的に出力される。

以上、本発明の第４の実施形態にかかる記憶回路１０ｄによれば、ヒューズ素子Ｈ１２と抵抗体Ｒ１２とトランジスタＮ１２ａとトランジスタＮ１２ｂとを備えてヒューズ素子ＨＳ１２と抵抗体Ｒ１２との両端間の抵抗の大小関係に基づいてヒューズ信号ＨＳ１２の信号レベルが決定されるヒューズ回路１２において、抵抗体Ｒ１２を、両端間の抵抗値がノードＮｄ１２ａの電位に依存せずに独立して定められる構成としているので、ヒューズ信号ＨＳ１２の確定の遅延を防止することができ、ひいては出力信号ＳＳ１の信号レベルの確定の遅延を防止することができる。したがって、出力確定モードにかかる時間の増大を抑制することができ、ひいては記憶回路１０ｄが搭載される製品を電源投入後により迅速に使用できるようになる。

［第５の実施形態］
図１２は、本発明の第５の実施形態にかかる記憶回路１０ｅを示した図である。記憶回路１０ｅは、制御部１と、ヒューズ回路２２と、保持回路３と、書込制御部４と、書込確認部５と、書込制御部４ａと、書込確認部５ａと、を備えている。本実施形態における記憶回路１０ｅは、第４の実施形態における記憶回路１０ｄと比べてヒューズ回路２に代えてヒューズ回路２２を備えている点で異なり、特にヒューズ回路１２の抵抗体Ｒ１２に代えてヒューズ素子Ｈ２２を備えている点で異なる。また、記憶回路１０ｄと比べてさらに書込制御部４ａを備えている点で異なる。なお、図１１に示した記憶回路１０ｅにおいては、図１、図２、図５、図８、又は図１１に示した記憶回路１０ａ〜１０ｄと同様の構成については同一符号を付してその説明を適宜省略する。また、図１１においては、記憶回路１０ｄに保持回路３を適用した例を示しているが、これに限られず、保持回路３に代えて保持回路１３、又は保持回路２３を適用することもできる。

ヒューズ回路２２は、ヒューズ素子Ｈ１２と、第１の抵抗体であり第２のヒューズ素子としてのヒューズ素子Ｈ２２と、トランジスタＮ１２ａと、トランジスタＮ１２ｂと、トランジスタＮ１２と、を備えている。

ヒューズ素子Ｈ２２は、ヒューズ素子Ｈ１２と同一サイズであり、一端が電源ＶＤＤ及びヒューズ素子Ｈ１２の一端と接続されている。ヒューズ素子Ｈ２２は、未切断の場合の両端間の抵抗値がヒューズ素子Ｈ１２と同じで例えば１００Ωであり、切断されている場合の両端間の抵抗値が例えばおよそ１ＭΩである。ヒューズ素子Ｈ２２は、例えばポリシリコンやアルミニウム（ＡＬ）など一般的にヒューズ素子に用いられる材料にて形成されている。

トランジスタＮ１２ａは、ドレイン端子Ｄがヒューズ素子Ｈ１２の他端と接続され、ゲート端子Ｇがヒューズ素子Ｈ２２の他端と接続されている。トランジスタＮ１２ｂは、ドレイン端子Ｄがヒューズ素子Ｈ２２の他端と接続され、ゲート端子Ｇがヒューズ素子Ｈ１２の他端と接続されている。ここで、ヒューズ素子Ｈ２２の他端とトランジスタＮ１２ｂのドレイン端子Ｄとの接続点のノードをノードＮｄ２２と称する。

ヒューズ回路２２は、制御部１から出力される制御信号Ｓ１がトランジスタＮ１２のゲート端子Ｇに印加されることによって駆動されて、自己が備えるヒューズ素子Ｈ１２及びヒューズ素子Ｈ２２の状態に基づいて信号レベルが決定されるヒューズ信号ＨＳ２２を出力する。ここで、ヒューズ信号ＨＳ２２の信号レベルは、ヒューズ素子Ｈ２２の他端とトランジスタＮ１２ｂのドレイン端子Ｄとの接続点のノードＮｄ２２の電位であり、ヒューズ素子ＨＳ１２とヒューズ素子Ｈ２２との両端間の抵抗の大小関係に基づいて決定される。

ヒューズ回路２２においては、ヒューズ素子Ｈ１２が切断されておりヒューズ素子Ｈ２２が未切断の場合には、ヒューズ素子Ｈ１２の抵抗値はおよそ１ＭΩとなってヒューズ素子Ｈ２２の抵抗値である１００Ωよりも高くなる。このため、ノードＮｄ２２の電位は電源ＶＤＤに応じたレベルとなって、ヒューズ回路２２は例えばおよそ５Ｖでハイレベルのヒューズ信号ＨＳ１２を出力する。また、ヒューズ回路２２においては、ヒューズ素子Ｈ１２が未切断でありヒューズ素子が切断されている場合には、ヒューズ素子Ｈ２２の抵抗値はおよそ１ＭΩとなってヒューズ素子Ｈ１２の抵抗値である１００Ωよりも高くなる。このため、ノードＮｄ２２の電位は電源ＶＳＳに応じたレベルとなって、ヒューズ回路２２は例えばおよそ０Ｖでローレベルのヒューズ信号ＨＳ１２を出力する。

書込制御部４ａは、第５のＮＭＯＳトランジスタとしてのトランジスタＮ４ａで構成されている。トランジスタＮ４ａは、ドレイン端子ＤがノードＮｄ２２に接続され、ゲート端子Ｇが制御部１に接続され、ソース端子Ｓが電源ＶＳＳに接続されている。トランジスタＮ４ａは、制御部１からゲート端子Ｇに入力される書込制御信号ＫＳ１ａによってオンオフが制御される。トランジスタＮ４ａがオンされると、電源ＶＤＤからヒューズ素子Ｈ２２に書込電流ＫＩ１ａが流れ、トランジスタＮ４ａによって制御された電流値に応じてヒューズ素子Ｈ２２が切断される。言い換えれば、トランジスタＮ４ａは、ヒューズ素子Ｈ２２に書込電流ＫＩ１ａを流してヒューズ素子Ｈ２２を切断する制御を行う。

次に、図１２に示した記憶回路１０ｅの出力信号ＳＳ１を確定させる出力確定モードにおいて、ヒューズ素子Ｈ１２が切断されておりヒューズ素子Ｈ２２が未切断の場合にヒューズ回路１２から出力されるヒューズ信号ＨＳ１２の信号レベルが確定するまでの動作について説明する。

ヒューズ回路１２は、電源ＶＤＤの電圧が定格の例えば５Ｖとなってハイレベルの制御信号Ｓ１が制御部１からトランジスタＮ１２のゲート端子Ｇに供給されると、トランジスタＮ１２がオンして駆動を開始する。ヒューズ素子Ｈ１２は切断されており抵抗値がおよそ１ＭΩとなっているので、ノードＮｄ２２の電位はヒューズ素子Ｈ２２を介して電源ＶＤＤの電圧の供給を受けて例えばおよそ５Ｖでハイレベルとなる。

ノードＮｄ２２がハイレベルになると、トランジスタＮ１２ａのゲート端子Ｇにハイレベルの電圧が印加されるため、トランジスタＮ１２ａがオンする。これにより、ノードＮｄ１２ａの電位は、トランジスタＮ１２ａとトランジスタＮ１２とを介して電源ＶＳＳに応じた電圧の供給を受けて例えばおよそ０Ｖでローレベルとなる。

ノードＮｄ１２ａの電位がローレベルになると、トランジスタＮ１２ｂのゲート端子Ｇにローレベルの電圧が印加されるため、トランジスタＮ１２ｂがオフする。これにより、ノードＮｄ２２は電源ＶＳＳから電気的に遮断されるため、ノードＮｄ２２の電位はハイレベルを維持する。したがって、ヒューズ回路１２からはハイレベルのヒューズ信号ＨＳ１２が安定的に出力される。

次に、図１２に示した記憶回路１０ｅの出力信号ＳＳ１を確定させる出力確定モードにおいて、ヒューズ素子Ｈ１２が未切断でありヒューズ素子Ｈ２２が切断されている場合にヒューズ回路１２から出力されるヒューズ信号ＨＳ１２の信号レベルが確定するまでの動作について説明する。

ヒューズ回路１２は、電源ＶＤＤの電圧が定格の５Ｖとなってハイレベルの制御信号Ｓ１が制御部１からトランジスタＮ１２のゲート端子Ｇに供給されると、トランジスタＮ１２がオンして駆動を開始する。ヒューズ素子Ｈ１２は未切断であり抵抗値が１００Ωとなっているので、ノードＮｄ１２ａの電位はヒューズ素子Ｈ１２を介して電源ＶＤＤの電圧の供給を受けて例えばおよそ５Ｖでハイレベルとなる。

ノードＮｄ１２ａがハイレベルになると、トランジスタＮ１２ｂのゲート端子Ｇにハイレベルの電圧が印加されるため、トランジスタＮ１２ｂがオンする。これにより、ノードＮｄ２２の電位は、トランジスタＮ１２ｂとトランジスタＮ１２とを介して電源ＶＳＳに応じた電圧の供給を受けて例えばおよそ０Ｖでローレベルとなる。

ノードＮｄ２２の電位がローレベルになると、トランジスタＮ１２ａのゲート端子Ｇにローレベルの電圧が印加されるため、トランジスタＮ１２ａがオフする。これにより、ノードＮｄ１２ａは電源ＶＳＳから電気的に遮断されるため、ノードＮｄ１２ａの電位はハイレベルを維持し、トランジスタＮ１２ｂが安定的にオンされる。したがって、ノードＮｄ２２の電位がローレベルで安定し、これによりヒューズ回路１２からはローレベルのヒューズ信号ＨＳ１２が安定的に出力される。

以上、本発明の第５の実施形態にかかる記憶回路１０ｄによれば、ヒューズ回路１２が互いに同一の抵抗値を備えたヒューズ素子Ｈ１２とヒューズ素子Ｈ２２とを有して、ヒューズ信号ＨＳ１２の信号レベルがこれらの切断状態によって決定されるようにしたので、第４の実施形態によって得られる効果に加えて、ヒューズ素子Ｈ１２又はヒューズ素子Ｈ２２を切断する場合に多少切断し損じた場合であっても、ヒューズ素子Ｈ１２とヒューズ素子Ｈ２２との抵抗値に差異が発生するため、容易に所望の信号レベルを備えたヒューズ信号ＨＳ２２を得ることができる。したがって、出力確定モードにかかる時間の増大を抑制することができ、ひいては記憶回路１０ｅが搭載される製品を電源投入後により迅速に使用できるようになる。

なお、本発明にかかる各実施形態の保持部３ｂの構成は、図２、図５、及び図８に示した構成に限られず、ヒューズ伝送信号ＨＤＳ１を保持できる回路であれば種々適用可能である。

また、本発明の各実施形態における記憶回路１０ａ〜１０ｅにおいては、書込制御部４又は書込制御部４ａを用いて電流によりヒューズ素子Ｈ１、ヒューズ素子Ｈ１２、又はヒューズ素子Ｈ２２を切断する場合について説明したが、これらヒューズ素子の切断方法としてはこれに限られず、レーザー等によって行っても良い。この場合、書込制御部４及び書込制御部４ａが不要となり、その分記憶回路１０ａ〜１０ｅの回路面積の増大を抑制することができる。

本発明にかかる記憶回路は、出力確定モードにかかる時間の増大を抑制することができ、ひいては記憶回路が搭載される製品を電源投入後により迅速に使用できるようになるので、産業上の利用可能性は極めて高い。

１制御部
２、１２、２２ヒューズ回路
３、１３、２３保持回路
３ａ、２３ａ保持制御部
３ｂ保持部
４、４ａ書込制御部
５、５ａ書込確認部
１０、１０ａ、１０ｂ、１０ｃ、１０ｄ、１０ｅ記憶回路
Ｎ１、Ｎ２、Ｎ４、Ｎ４ａ、Ｎ５、Ｎ５ａ、Ｎ１２、Ｎ１２ａ、Ｎ１２ｂ、Ｎ１３、Ｎ２３、Ｐ２、Ｐ１３、Ｐ２３トランジスタ
Ｈ１、Ｈ１２、Ｈ２２ヒューズ素子
Ｒ１２抵抗体
ＩＮＶ１、ＩＮＶ２、ＩＮＶ３インバータ
Ｎｄ１、Ｎｄ２、Ｎｄ１２ａ、Ｎｄ１２ｂ、Ｎｄ２２ノード
Ｓ１制御信号
ＨＳ１、ＨＳ１２、Ｈ２２ヒューズ信号
ＳＳ１出力信号
ＶＤＤ、ＶＳＳ電源

Claims

制御信号を出力する制御部と、
第１のヒューズ素子と、前記第１のヒューズ素子と同一サイズで同一の抵抗値を備えた第２のヒューズ素子を含み、前記制御信号によって駆動されて、前記第１のヒューズ素子と前記第２のヒューズ素子それぞれの切断状態に応じた抵抗値の大小関係に基づいて信号レベルが決定されるヒューズ信号を出力するヒューズ回路と、
前記ヒューズ信号に基づく信号を前記制御部から出力される前記制御信号に基づいて保持して出力信号として出力する保持回路と、
前記第１のヒューズ素子に第１の書込電流を流して前記第１のヒューズ素子を切断する制御を行う第１の書込制御部と、
前記第２のヒューズ素子に第２の書込電流を流して前記第２のヒューズ素子を切断する制御を行う第２の書込制御部と、
を有し、
前記保持回路は、前記ヒューズ回路から出力された前記ヒューズ信号に基づく信号を、前記制御信号を遅延させた信号ではなく前記制御信号そのものに基づいて伝送する伝送制御を行う保持制御部を有し、
前記ヒューズ回路における前記ヒューズ信号の出力の停止と、前記保持回路における前記ヒューズ信号に基づく信号の保持の更新の停止とは、前記制御信号により同時に行われることを特徴とする記憶回路。
前記保持回路は、前記保持制御部の伝送制御によって伝送された前記ヒューズ信号に基づく信号を保持して出力信号として出力する保持部をさらに有することを特徴とする請求項１に記載の記憶回路。
前記保持回路は、前記ヒューズ回路から出力された前記ヒューズ信号を受信し、前記ヒューズ信号の信号レベルに基づいてヒューズ伝送信号を生成して前記保持制御部に出力するバッファ部を有していることを特徴とする請求項１又は２に記載の記憶回路。
前記保持回路は、前記ヒューズ回路から出力された前記ヒューズ信号を受信し、前記ヒューズ信号の信号レベルに基づいてヒューズ伝送信号を生成して前記保持部に出力するバッファ部を有していることを特徴とする請求項２に記載の記憶回路。
前記保持制御部は、前記制御部に接続された制御端子を備えて前記バッファ部に接続された第１の制御スイッチを備え、
前記バッファ部は、前記第１の制御スイッチのオンオフによって駆動が制御されることを特徴とする請求項４に記載の記憶回路。
前記ヒューズ回路は、第１のＮＭＯＳトランジスタと第２のＮＭＯＳトランジスタとスイッチ素子とをさらに備え、
前記第１のヒューズ素子は、一端が電源に接続され、
前記第２のヒューズ素子は、一端が前記第１のヒューズ素子の一端と前記電源とに接続され、
前記第１のＮＭＯＳトランジスタは、ドレイン端子が前記第１のヒューズ素子の他端に接続され、ゲート端子が前記第２のヒューズ素子の他端に接続され、
前記第２のＮＭＯＳトランジスタは、ドレイン端子が前記第２のヒューズ素子の他端に接続され、ゲート端子が前記第１のヒューズ素子の他端に接続され、
前記スイッチ素子は、一端が前記第１のＮＭＯＳトランジスタ及び前記第２のＮＭＯＳトランジスタのソース端子に接続されており、制御端子が前記制御部と接続されており、
前記ヒューズ信号の信号レベルは、前記第２のヒューズ素子と前記第２のＮＭＯＳトランジスタのドレイン端子との接続点である第１のノードの電位に基づいて決定され、
前記ヒューズ回路の駆動は、前記スイッチ素子の制御端子に供給される前記制御信号により前記スイッチ素子のオンオフが制御されることで行われることを特徴とする請求項１〜５のいずれか１項に記載の記憶回路。
前記第２のヒューズ素子の抵抗値は、前記第１のヒューズ素子と前記第１のＮＭＯＳトランジスタのドレイン端子との接続点である第２のノードの電位と独立して決定されていることを特徴とする請求項６に記載の記憶回路。
前記第２の書込制御部は、前記第１のノードにドレイン端子が接続されて、前記第２のヒューズ素子に前記第２の書込電流を流して前記第２のヒューズ素子の切断する制御を行う第３のＮＭＯＳトランジスタを有することを特徴とする請求項６又は７に記載の記憶回路。
前記第１の書込制御部は、前記第２のノードにドレイン端子が接続されて、前記第１のヒューズ素子に前記第１の書込電流を流して前記第１のヒューズ素子の切断する制御を行う第４のＮＭＯＳトランジスタを有することを特徴とする請求項６〜８のいずれか１項に記載の記憶回路。
前記第２のノードにドレイン端子が接続された第５のＮＭＯＳトランジスタと、
前記第５のＮＭＯＳトランジスタのソース端子に接続された第１の電流測定手段と、
を備え、
前記第１のヒューズ素子の切断状態は、前記第５のＮＭＯＳトランジスタをオンした場合に流れる第１の確認電流を前記第１の電流測定手段により測定することで行うことを特徴とする請求項６〜９のいずれか１項に記載の記憶回路。
前記第１のノードにドレイン端子が接続された第６のＮＭＯＳトランジスタと、
前記第６のＮＭＯＳトランジスタのソース端子に接続された第２の電流測定手段と、
を備え、
前記第２のヒューズ素子の切断状態は、前記第６のＮＭＯＳトランジスタをオンした場合に流れる第２の確認電流を前記第２の電流測定手段により測定することで行うことを特徴とする請求項６〜１０のいずれか１項に記載の記憶回路。