JPH10334693A - 冗長アドレス発生回路 - Google Patents
冗長アドレス発生回路Info
- Publication number
- JPH10334693A JPH10334693A JP9146108A JP14610897A JPH10334693A JP H10334693 A JPH10334693 A JP H10334693A JP 9146108 A JP9146108 A JP 9146108A JP 14610897 A JP14610897 A JP 14610897A JP H10334693 A JPH10334693 A JP H10334693A
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- JP
- Japan
- Prior art keywords
- flop
- flip
- fuse
- node
- level
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Abstract
(57)【要約】
【課題】 不完全なヒューズ切断やグローバック現象に
かかわらずフリップフロップの動作を安定化し且つ無駄
な電力消費の抑制を図る。 【解決手段】 ヒューズ素子と抵抗要素との間のノード
の電位をしきい値と比較して論理変換し変換後の論理値
を保持すると共に冗長アドレスとして出力するフリップ
フロップと、ヒューズ素子と抵抗要素への電流供給路を
所定の信号に応答してオンオフする第１のスイッチ要素
と、ノードとフリップフロップの入力との間に介在し第
１のスイッチ要素のオンオフと同相でオンオフする第２
のスイッチ要素とを備える。第１のスイッチ要素がオン
からオフに遷移すると第２のスイッチ要素も同様にオン
からオフに遷移するためフリップフロップの入力とノー
ドとの間が完全に遮断され、不完全なヒューズ切断やグ
ローバック現象があったとしてもフリップフロップの動
作の不安定や無駄な電力消費を生じない。
かかわらずフリップフロップの動作を安定化し且つ無駄
な電力消費の抑制を図る。 【解決手段】 ヒューズ素子と抵抗要素との間のノード
の電位をしきい値と比較して論理変換し変換後の論理値
を保持すると共に冗長アドレスとして出力するフリップ
フロップと、ヒューズ素子と抵抗要素への電流供給路を
所定の信号に応答してオンオフする第１のスイッチ要素
と、ノードとフリップフロップの入力との間に介在し第
１のスイッチ要素のオンオフと同相でオンオフする第２
のスイッチ要素とを備える。第１のスイッチ要素がオン
からオフに遷移すると第２のスイッチ要素も同様にオン
からオフに遷移するためフリップフロップの入力とノー
ドとの間が完全に遮断され、不完全なヒューズ切断やグ
ローバック現象があったとしてもフリップフロップの動
作の不安定や無駄な電力消費を生じない。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリの欠
陥セルの救済に用いられる冗長アドレス発生回路に関す
る。半導体メモリ、とりわけ大容量の半導体メモリは欠
陥セルを生じやすいが、いちいち破棄していたのでは歩
留まりが悪く価格アップにつながるため、予め予備の記
憶領域を作り込んでおき、欠陥部分のアドレス（冗長ア
ドレスという）をプログラムして欠陥領域と予備領域と
を切り替えるという救済策がとられている。
陥セルの救済に用いられる冗長アドレス発生回路に関す
る。半導体メモリ、とりわけ大容量の半導体メモリは欠
陥セルを生じやすいが、いちいち破棄していたのでは歩
留まりが悪く価格アップにつながるため、予め予備の記
憶領域を作り込んでおき、欠陥部分のアドレス（冗長ア
ドレスという）をプログラムして欠陥領域と予備領域と
を切り替えるという救済策がとられている。
【０００２】冗長アドレスのプログラムは、記憶セルを
構成する能動素子と同じもの（例えばＭＯＳトランジス
タ）を利用して作り込まれたヒューズ素子をレーザ照射
等で切断（溶断）することによって行われている。ヒュ
ーズ素子は、これも例えばＭＯＳトランジスタを利用し
て作り込まれた抵抗要素と直列に電源とグランド間に接
続されており、ヒューズ素子と抵抗要素との接続ノード
の電位は、ヒューズ素子の未切断時にはグランド電位相
当、切断時には電源電位相当になる。したがって、ヒュ
ーズ素子の切断／未切断に応じた２種類の電位レベルが
得られるから、このレベルをバッファを介して取り出せ
ば、冗長アドレスに利用できる。しかしながら、この方
法は、ヒューズ未切断時に電源とグランド間に電流パス
が生じ、電力消費が大きくなるという欠点がある。
構成する能動素子と同じもの（例えばＭＯＳトランジス
タ）を利用して作り込まれたヒューズ素子をレーザ照射
等で切断（溶断）することによって行われている。ヒュ
ーズ素子は、これも例えばＭＯＳトランジスタを利用し
て作り込まれた抵抗要素と直列に電源とグランド間に接
続されており、ヒューズ素子と抵抗要素との接続ノード
の電位は、ヒューズ素子の未切断時にはグランド電位相
当、切断時には電源電位相当になる。したがって、ヒュ
ーズ素子の切断／未切断に応じた２種類の電位レベルが
得られるから、このレベルをバッファを介して取り出せ
ば、冗長アドレスに利用できる。しかしながら、この方
法は、ヒューズ未切断時に電源とグランド間に電流パス
が生じ、電力消費が大きくなるという欠点がある。
【０００３】
【従来の技術】図４は、上記欠点を解消した従来の冗長
アドレス発生回路の構成図である。この図において、１
はＰチャネル型のＭＯＳトランジスタ、２はヒューズ素
子であり、これらは＋電源ＶＤＤとグランド間に直列に
接続されている。ＭＯＳトランジスタ１のゲートには電
源投入直後に所定期間だけＬレベルになる信号Ｓ（図５
参照）が加えられており、ＭＯＳトランジスタ１はこの
信号ＳのＬレベル期間だけオンするようになっている。
アドレス発生回路の構成図である。この図において、１
はＰチャネル型のＭＯＳトランジスタ、２はヒューズ素
子であり、これらは＋電源ＶＤＤとグランド間に直列に
接続されている。ＭＯＳトランジスタ１のゲートには電
源投入直後に所定期間だけＬレベルになる信号Ｓ（図５
参照）が加えられており、ＭＯＳトランジスタ１はこの
信号ＳのＬレベル期間だけオンするようになっている。
【０００４】ＭＯＳトランジスタ１のチャネルオン抵抗
は、未切断状態のヒューズ素子２の抵抗値よりも大き目
に設定されている。このため、ＭＯＳトランジスタ１と
ヒューズ素子２との間のノード３の電位Ｖａは、ヒュー
ズ素子２を切断しない場合にほぼグランド電位相当の低
レベル、ヒューズ素子２を切断した場合にほぼＶＤＤの
電位相当の高レベルとなる。
は、未切断状態のヒューズ素子２の抵抗値よりも大き目
に設定されている。このため、ＭＯＳトランジスタ１と
ヒューズ素子２との間のノード３の電位Ｖａは、ヒュー
ズ素子２を切断しない場合にほぼグランド電位相当の低
レベル、ヒューズ素子２を切断した場合にほぼＶＤＤの
電位相当の高レベルとなる。
【０００５】この二つの電位レベルは、ヒューズ素子２
の切断／未切断に対応しているので、冗長アドレスその
ものであるが、電源投入直後の所定期間（信号ＳのＬレ
ベル期間）にしか発生しないため、何らかの保持手段が
必要である。フリップフロップ４はそのための手段であ
る。すなわち、二つのＣＭＯＳインバータゲート５、６
を逆向きに接続して構成されたフリップフロップ４は、
Ｖａのレベルと上側のＣＭＯＳインバータゲート５のし
きい値ＶINV とを比較し、Ｖａ＞ＶINV であればＮチャ
ネル型のＭＯＳトランジスタ５ｂをオンにして出力Ｘを
Ｌレベルにし、Ｖａ＜ＶINV であればＰチャネル型のＭ
ＯＳトランジスタ５ａをオンにして出力ＸをＨレベルに
するが、出力Ｘは、下側のＣＭＯＳインバータゲート６
の入力でもあるから、Ｘ＝Ｌレベル（Ｖａ＞ＶINV ）の
ときは、Ｐチャネル型のＭＯＳトランジスタ６ａがオン
してＶａがＨレベルに固定され、Ｘ＝Ｈレベル（Ｖａ＜
ＶINV ）のときは、Ｎチャネル型のＭＯＳトランジスタ
６ｂがオンしてＶａがＬレベルに固定される結果、信号
ＳのＬレベル期間以降であっても、ヒューズ素子２の切
断／未切断に対応したＶａの論理を保持でき、更に、未
切断状態のヒューズ素子２を通して流れる電流は、電源
投入直後の所定期間（信号ＳのＬレベル期間）だけに限
定されるので、無駄な電力消費も抑制できる。
の切断／未切断に対応しているので、冗長アドレスその
ものであるが、電源投入直後の所定期間（信号ＳのＬレ
ベル期間）にしか発生しないため、何らかの保持手段が
必要である。フリップフロップ４はそのための手段であ
る。すなわち、二つのＣＭＯＳインバータゲート５、６
を逆向きに接続して構成されたフリップフロップ４は、
Ｖａのレベルと上側のＣＭＯＳインバータゲート５のし
きい値ＶINV とを比較し、Ｖａ＞ＶINV であればＮチャ
ネル型のＭＯＳトランジスタ５ｂをオンにして出力Ｘを
Ｌレベルにし、Ｖａ＜ＶINV であればＰチャネル型のＭ
ＯＳトランジスタ５ａをオンにして出力ＸをＨレベルに
するが、出力Ｘは、下側のＣＭＯＳインバータゲート６
の入力でもあるから、Ｘ＝Ｌレベル（Ｖａ＞ＶINV ）の
ときは、Ｐチャネル型のＭＯＳトランジスタ６ａがオン
してＶａがＨレベルに固定され、Ｘ＝Ｈレベル（Ｖａ＜
ＶINV ）のときは、Ｎチャネル型のＭＯＳトランジスタ
６ｂがオンしてＶａがＬレベルに固定される結果、信号
ＳのＬレベル期間以降であっても、ヒューズ素子２の切
断／未切断に対応したＶａの論理を保持でき、更に、未
切断状態のヒューズ素子２を通して流れる電流は、電源
投入直後の所定期間（信号ＳのＬレベル期間）だけに限
定されるので、無駄な電力消費も抑制できる。
【０００６】
【発明が解決しようとする課題】しかしながら、かかる
従来の冗長アドレス発生回路にあっては、ヒューズ素子
２の切断が不十分な場合やグローバック現象（時間の経
過と共に切断箇所が徐々につながる現象）が発生した場
合に、フリップフロップ４の保持動作が不安定になっ
たり、スタンバイ電流が増えたりするという問題点が
あった。
従来の冗長アドレス発生回路にあっては、ヒューズ素子
２の切断が不十分な場合やグローバック現象（時間の経
過と共に切断箇所が徐々につながる現象）が発生した場
合に、フリップフロップ４の保持動作が不安定になっ
たり、スタンバイ電流が増えたりするという問題点が
あった。
【０００７】すなわち、ヒューズ素子２を切断した場
合のノード３の電位Ｖａは、切断状態のヒューズ素子２
の抵抗値ＲF とヒューズ素子２に流れ込む電流ｉとの積
で与えられるが、不完全な切断やグローバック現象によ
って“ＲF ”が下がるとＶａも下がるからであり、しか
も、電流ｉそのものが無駄な消費電流になるからであ
る。
合のノード３の電位Ｖａは、切断状態のヒューズ素子２
の抵抗値ＲF とヒューズ素子２に流れ込む電流ｉとの積
で与えられるが、不完全な切断やグローバック現象によ
って“ＲF ”が下がるとＶａも下がるからであり、しか
も、電流ｉそのものが無駄な消費電流になるからであ
る。
【０００８】そこで、本発明は、不完全なヒューズ切断
やグローバック現象にかかわらず、フリップフロップの
動作を安定化し、且つ無駄な電力消費の抑制を図ること
を目的とする。
やグローバック現象にかかわらず、フリップフロップの
動作を安定化し、且つ無駄な電力消費の抑制を図ること
を目的とする。
【０００９】
【課題を解決するための手段】本発明は、ヒューズ素子
と抵抗要素との間のノードの電位をしきい値と比較して
論理変換し該変換後の論理値を保持すると共に冗長アド
レスとして出力するフリップフロップと、前記ヒューズ
素子と抵抗要素への電流供給路を所定の信号に応答して
オンオフする第１のスイッチ要素と、前記ノードとフリ
ップフロップの入力との間に介在し前記第１のスイッチ
要素のオンオフと同相でオンオフする第２のスイッチ要
素と、を備えたことを特徴とする。
と抵抗要素との間のノードの電位をしきい値と比較して
論理変換し該変換後の論理値を保持すると共に冗長アド
レスとして出力するフリップフロップと、前記ヒューズ
素子と抵抗要素への電流供給路を所定の信号に応答して
オンオフする第１のスイッチ要素と、前記ノードとフリ
ップフロップの入力との間に介在し前記第１のスイッチ
要素のオンオフと同相でオンオフする第２のスイッチ要
素と、を備えたことを特徴とする。
【００１０】本発明では、第１のスイッチ要素がオンか
らオフに遷移すると、第２のスイッチ要素も同様にオン
からオフに遷移するため、フリップフロップの入力とノ
ードとの間が完全に遮断される。したがって、不完全な
ヒューズ切断やグローバック現象があったとしても、フ
リップフロップからヒューズ素子に至る電流パスがない
ので、上述の問題点、を生じない。
らオフに遷移すると、第２のスイッチ要素も同様にオン
からオフに遷移するため、フリップフロップの入力とノ
ードとの間が完全に遮断される。したがって、不完全な
ヒューズ切断やグローバック現象があったとしても、フ
リップフロップからヒューズ素子に至る電流パスがない
ので、上述の問題点、を生じない。
【００１１】
【発明の実施の形態】以下、本発明の実施例を図面に基
づいて説明する。図１は本発明に係る冗長アドレス発生
回路の一実施例を示す図である。なお、従来例（図３）
と共通する構成要素には同一の符号を付してある。この
図において、１は抵抗要素と第１のスイッチ要素とを兼
ねるＰチャネル型のＭＯＳトランジスタ、２はヒューズ
素子、３はノード、４は二つのＣＭＯＳインバータゲー
ト５、６からなるフリップフロップであり、１０は本実
施例特有の第２のスイッチ要素である。
づいて説明する。図１は本発明に係る冗長アドレス発生
回路の一実施例を示す図である。なお、従来例（図３）
と共通する構成要素には同一の符号を付してある。この
図において、１は抵抗要素と第１のスイッチ要素とを兼
ねるＰチャネル型のＭＯＳトランジスタ、２はヒューズ
素子、３はノード、４は二つのＣＭＯＳインバータゲー
ト５、６からなるフリップフロップであり、１０は本実
施例特有の第２のスイッチ要素である。
【００１２】第２のスイッチ要素１０は、ＭＯＳトラン
ジスタ１のオンオフを制御する信号Ｓと同相の信号Ｓ1
及び逆相の信号Ｓ1Xを発生するゲート回路１１と、これ
ら二つの信号Ｓ1 、Ｓ1Xによってオンオフが制御される
ＣＭＯＳ型のトランスファゲート１２とから構成されて
おり、特に、トランスファゲート１２は、信号Ｓ1 のＬ
レベル期間（信号Ｓ1XのＨレベル期間）だけノード３と
フリップフロップ４の入力との間を接続するものであ
る。
ジスタ１のオンオフを制御する信号Ｓと同相の信号Ｓ1
及び逆相の信号Ｓ1Xを発生するゲート回路１１と、これ
ら二つの信号Ｓ1 、Ｓ1Xによってオンオフが制御される
ＣＭＯＳ型のトランスファゲート１２とから構成されて
おり、特に、トランスファゲート１２は、信号Ｓ1 のＬ
レベル期間（信号Ｓ1XのＨレベル期間）だけノード３と
フリップフロップ４の入力との間を接続するものであ
る。
【００１３】このような構成において、信号ＳのＬレベ
ル期間では信号Ｓ1 もＬレベル（信号Ｓ1XはＨレベル）
となり、ＭＯＳトランジスタ１とトランスファゲート１
２が共にオンする。したがって、ノード３の電位Ｖａが
トランスファゲート１２を介してフリップフロップ４の
入力に加えられ、ヒューズ素子２の切断／未切断に応じ
た論理がフリップフロップ４に保持される。
ル期間では信号Ｓ1 もＬレベル（信号Ｓ1XはＨレベル）
となり、ＭＯＳトランジスタ１とトランスファゲート１
２が共にオンする。したがって、ノード３の電位Ｖａが
トランスファゲート１２を介してフリップフロップ４の
入力に加えられ、ヒューズ素子２の切断／未切断に応じ
た論理がフリップフロップ４に保持される。
【００１４】一方、信号ＳがＬレベルからＨレベルに遷
移すると、信号Ｓ1 もＬレベルからＨレベルに遷移（信
号Ｓ1XはＨレベルからＬレベルに遷移）し、ＭＯＳトラ
ンジスタ１とトランスファゲート１２が共にオフするた
め、ノード３とフリップフロップ４の入力との間の接続
が完全に絶たれる。したがって、仮にヒューズ素子２の
不完全な切断やグローバック現象が生じても、フリップ
フロップ４の保持動作に何ら影響を与ないうえ、当然な
がらフリップフロップ４とヒューズ素子２との間の電流
パスもないから、スタンバイ電流も抑制できる。
移すると、信号Ｓ1 もＬレベルからＨレベルに遷移（信
号Ｓ1XはＨレベルからＬレベルに遷移）し、ＭＯＳトラ
ンジスタ１とトランスファゲート１２が共にオフするた
め、ノード３とフリップフロップ４の入力との間の接続
が完全に絶たれる。したがって、仮にヒューズ素子２の
不完全な切断やグローバック現象が生じても、フリップ
フロップ４の保持動作に何ら影響を与ないうえ、当然な
がらフリップフロップ４とヒューズ素子２との間の電流
パスもないから、スタンバイ電流も抑制できる。
【００１５】図２は上記実施例の変形例であり、上記実
施例とは、第１のスイッチ要素及び抵抗要素をＮチャネ
ル型のＭＯＳトランジスタ１’で実現した点、及びＭＯ
Ｓトランジスタ１’のオンオフを制御する信号Ｓ’をＨ
レベルアクティブにした点で相違する。この例において
も、信号Ｓ’がＨレベルからＬレベルに遷移すると、ト
ランスファゲート１２がオフし、ノード３とフリップフ
ロップ４の入力との間が遮断される。
施例とは、第１のスイッチ要素及び抵抗要素をＮチャネ
ル型のＭＯＳトランジスタ１’で実現した点、及びＭＯ
Ｓトランジスタ１’のオンオフを制御する信号Ｓ’をＨ
レベルアクティブにした点で相違する。この例において
も、信号Ｓ’がＨレベルからＬレベルに遷移すると、ト
ランスファゲート１２がオフし、ノード３とフリップフ
ロップ４の入力との間が遮断される。
【００１６】図３は上記実施例の他の変形例であり、第
２のスイッチ要素２０の構成が一部相違している。すな
わち、上記実施例のトランスファゲート１２の代わり
に、ＣＭＯＳインバータゲート２１を用いると共に、そ
のＣＭＯＳインバータゲート２１の高電位側と低電位側
の両電源供給経路に挿入されたＰチャネル型のＭＯＳト
ランジスタ２２とＮチャネル型のＭＯＳトランジスタ２
３とを備え、且つ、ＭＯＳトランジスタ２２のゲートに
信号Ｓと同相の信号Ｓ1 を与えると共に、ＭＯＳトラン
ジスタ２３のゲートに信号Ｓと逆相の信号Ｓ1Xを与える
点で相違する。
２のスイッチ要素２０の構成が一部相違している。すな
わち、上記実施例のトランスファゲート１２の代わり
に、ＣＭＯＳインバータゲート２１を用いると共に、そ
のＣＭＯＳインバータゲート２１の高電位側と低電位側
の両電源供給経路に挿入されたＰチャネル型のＭＯＳト
ランジスタ２２とＮチャネル型のＭＯＳトランジスタ２
３とを備え、且つ、ＭＯＳトランジスタ２２のゲートに
信号Ｓと同相の信号Ｓ1 を与えると共に、ＭＯＳトラン
ジスタ２３のゲートに信号Ｓと逆相の信号Ｓ1Xを与える
点で相違する。
【００１７】これによっても、信号ＳがＬレベルからＨ
レベルに遷移すると、ＭＯＳトランジスタ２２、２３が
オフし、ＣＭＯＳインバータゲート２１が非動作状態に
なって、ノード３とフリップフロップ４の入力との間が
遮断される。
レベルに遷移すると、ＭＯＳトランジスタ２２、２３が
オフし、ＣＭＯＳインバータゲート２１が非動作状態に
なって、ノード３とフリップフロップ４の入力との間が
遮断される。
【００１８】
【発明の効果】本発明によれば、第１のスイッチ要素が
オンからオフに遷移すると、第２のスイッチ要素も同様
にオンからオフに遷移し、フリップフロップの入力とノ
ードとの間が完全に遮断されるので、仮に不完全なヒュ
ーズ切断やグローバック現象があったとしても、フリッ
プフロップからヒューズ素子に至る電流パスがないた
め、フリップフロップ４の保持動作が不安定になった
り、スタンバイ電流が増えたりするという問題を生じ
ない。
オンからオフに遷移すると、第２のスイッチ要素も同様
にオンからオフに遷移し、フリップフロップの入力とノ
ードとの間が完全に遮断されるので、仮に不完全なヒュ
ーズ切断やグローバック現象があったとしても、フリッ
プフロップからヒューズ素子に至る電流パスがないた
め、フリップフロップ４の保持動作が不安定になった
り、スタンバイ電流が増えたりするという問題を生じ
ない。
【図１】一実施例の構成図である。
【図２】一実施例の変形構成図である。
【図３】一実施例の他の変形構成図である。
【図４】従来の構成図である。
【図５】信号Ｓの波形図である。
１：ＭＯＳトランジスタ（抵抗要素、第１のスイッチ要
素） １’：ＭＯＳトランジスタ（抵抗要素、第１のスイッチ
要素） ２：ヒューズ素子 ２’：ヒューズ素子 ３：ノード ４：フリップフロップ １０：第２のスイッチ要素 ２０：第２のスイッチ要素
素） １’：ＭＯＳトランジスタ（抵抗要素、第１のスイッチ
要素） ２：ヒューズ素子 ２’：ヒューズ素子 ３：ノード ４：フリップフロップ １０：第２のスイッチ要素 ２０：第２のスイッチ要素
Claims (1)
- 【請求項１】ヒューズ素子と抵抗要素との間のノードの
電位をしきい値と比較して論理変換し該変換後の論理値
を保持すると共に冗長アドレスとして出力するフリップ
フロップと、 前記ヒューズ素子と抵抗要素への電流供給路を所定の信
号に応答してオンオフする第１のスイッチ要素と、 前記ノードとフリップフロップの入力との間に介在し前
記第１のスイッチ要素のオンオフと同相でオンオフする
第２のスイッチ要素と、を備えたことを特徴とする冗長
アドレス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9146108A JPH10334693A (ja) | 1997-06-04 | 1997-06-04 | 冗長アドレス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9146108A JPH10334693A (ja) | 1997-06-04 | 1997-06-04 | 冗長アドレス発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10334693A true JPH10334693A (ja) | 1998-12-18 |
Family
ID=15400340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9146108A Withdrawn JPH10334693A (ja) | 1997-06-04 | 1997-06-04 | 冗長アドレス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10334693A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000208637A (ja) * | 1999-01-11 | 2000-07-28 | Hyundai Electronics Ind Co Ltd | ポストパッケ―ジｄｒａｍリペアのためのアンチヒュ―ズ回路 |
| JP2002015572A (ja) * | 2000-06-30 | 2002-01-18 | Fujitsu Ltd | 半導体集積回路および起動制御方法 |
| KR100329138B1 (ko) * | 1999-04-28 | 2002-03-18 | 가네꼬 히사시 | 용장 어드레스 세팅 회로 및 이 회로를 포함하는 반도체메모리 장치 |
| US6728148B2 (en) | 2001-08-29 | 2004-04-27 | Matsushita Electric Industrial Co., Ltd. | Programmed value determining circuit, semiconductor integrated circuit device including the same, and method for determining programmed value |
| KR100769093B1 (ko) * | 2001-11-20 | 2007-10-23 | 후지쯔 가부시끼가이샤 | 퓨즈 회로 |
| JP2016032241A (ja) * | 2014-07-30 | 2016-03-07 | ローム株式会社 | 記憶回路 |
-
1997
- 1997-06-04 JP JP9146108A patent/JPH10334693A/ja not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000208637A (ja) * | 1999-01-11 | 2000-07-28 | Hyundai Electronics Ind Co Ltd | ポストパッケ―ジｄｒａｍリペアのためのアンチヒュ―ズ回路 |
| JP4531901B2 (ja) * | 1999-01-11 | 2010-08-25 | 株式会社ハイニックスセミコンダクター | ポストパッケージｄｒａｍリペアのためのアンチヒューズ回路 |
| KR100329138B1 (ko) * | 1999-04-28 | 2002-03-18 | 가네꼬 히사시 | 용장 어드레스 세팅 회로 및 이 회로를 포함하는 반도체메모리 장치 |
| JP2002015572A (ja) * | 2000-06-30 | 2002-01-18 | Fujitsu Ltd | 半導体集積回路および起動制御方法 |
| US6728148B2 (en) | 2001-08-29 | 2004-04-27 | Matsushita Electric Industrial Co., Ltd. | Programmed value determining circuit, semiconductor integrated circuit device including the same, and method for determining programmed value |
| KR100769093B1 (ko) * | 2001-11-20 | 2007-10-23 | 후지쯔 가부시끼가이샤 | 퓨즈 회로 |
| JP2016032241A (ja) * | 2014-07-30 | 2016-03-07 | ローム株式会社 | 記憶回路 |
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| Date | Code | Title | Description |
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| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040907 |