JPH02146197A - メモリ回路 - Google Patents
メモリ回路Info
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- JPH02146197A JPH02146197A JP63299979A JP29997988A JPH02146197A JP H02146197 A JPH02146197 A JP H02146197A JP 63299979 A JP63299979 A JP 63299979A JP 29997988 A JP29997988 A JP 29997988A JP H02146197 A JPH02146197 A JP H02146197A
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- memory
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- 230000015654 memory Effects 0.000 title claims abstract description 39
- 238000001514 detection method Methods 0.000 claims description 9
- 230000002950 deficient Effects 0.000 claims description 5
- 230000002542 deteriorative effect Effects 0.000 abstract description 4
- 230000006866 deterioration Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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- Static Random-Access Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は半導体記憶装置に間し、特に冗長回路を有する
メモリ回路に関する。
メモリ回路に関する。
［従来の技術］
近年半導体メモリの大容量化に伴い冗長回路技術が導入
されるようになった。冗長回路とは正規メモリセルアレ
イに対し、予備のメモリセルアレイを付加し、これを選
択するための予備デコーダを設けておくものである。正
規メモリセルアレイ内に不良のセルが発見された場合、
適当な手段により不良のセルを予備メモリセルに置換し
不良チップを救済することが可能である。
されるようになった。冗長回路とは正規メモリセルアレ
イに対し、予備のメモリセルアレイを付加し、これを選
択するための予備デコーダを設けておくものである。正
規メモリセルアレイ内に不良のセルが発見された場合、
適当な手段により不良のセルを予備メモリセルに置換し
不良チップを救済することが可能である。
この冗長回路を有するメモリではメモリの評価や試験の
際、メモリの救済情報つまり冗長回路の使用の有無を知
る必要が出てくる。
際、メモリの救済情報つまり冗長回路の使用の有無を知
る必要が出てくる。
メモリの救済情報を知る手段としてロールコール回路が
ある。従来のロールコール回路について第４図を参照し
て説明する。ＲＥは冗長回路を使用するか否かにより高
レベルまたは低レベルに設定されるノードであり、冗長
回路を使用する場合はヒユーズＦをレーザー光線の照射
等の方法により切断して、高レベルに設定する。冗長回
路を使用しているメモリの場合ノードＲＥは高レベルで
あるのでＮ型トランジスタＱ２はオンし、ロールコール
回路には電源から接地（ＧＮＤ）への電流が常に流れる
。従って、冗長回路を使用していないメモリに比へてこ
の電流分だけ動作電源電流が大きくなり、メモリの動作
電源電流値を調べることにより冗長回路の使用の有無の
情報を得ることができる。
ある。従来のロールコール回路について第４図を参照し
て説明する。ＲＥは冗長回路を使用するか否かにより高
レベルまたは低レベルに設定されるノードであり、冗長
回路を使用する場合はヒユーズＦをレーザー光線の照射
等の方法により切断して、高レベルに設定する。冗長回
路を使用しているメモリの場合ノードＲＥは高レベルで
あるのでＮ型トランジスタＱ２はオンし、ロールコール
回路には電源から接地（ＧＮＤ）への電流が常に流れる
。従って、冗長回路を使用していないメモリに比へてこ
の電流分だけ動作電源電流が大きくなり、メモリの動作
電源電流値を調べることにより冗長回路の使用の有無の
情報を得ることができる。
［発明が解決しようとする問題点コ
上述した従来の回路は、冗長回路使用のメモリの場合、
メモリの動作時字にロールコール回路に電流が流れるの
で、メモリの動作電源電流が増大し、メモリの消費動作
電源電流の特性を悪化させるという欠点がある。
メモリの動作時字にロールコール回路に電流が流れるの
で、メモリの動作電源電流が増大し、メモリの消費動作
電源電流の特性を悪化させるという欠点がある。
［発明の従来技術に対する相違点］
上述した従来の回路に対し、本発明は電源イニシャライ
ズ回路と人力信号変化検知回路から発生される２個のパ
ルス信号により通常動作状態においてのロールコール回
路に流れる電流をカットする手段を有し、メモリの動作
電源電流特性を悪化させることなくメモリの救済情報を
得ることができるという相違点を有する。
ズ回路と人力信号変化検知回路から発生される２個のパ
ルス信号により通常動作状態においてのロールコール回
路に流れる電流をカットする手段を有し、メモリの動作
電源電流特性を悪化させることなくメモリの救済情報を
得ることができるという相違点を有する。
［問題点を解決するための手段］
本発明の要旨はメモリセルアレイと、メモリセルアレイ
の不良部分と切り替えられる冗長回路と、冗長回路への
切り換えを記憶するロールコール回路とを有するメモリ
回路において、上記ロールコール回路中に電源との導通
または遮断を制御するスイッチ回路を設け、外部信号の
変化を検出する検出回路から出力されるパルス信号と、
電源投入を検出する電源イニシャライズ回路から出力さ
れるパルス信号との供給により一定期間のみ上記スイッ
チ回路をオンさせる制御回路を備えたことである。
の不良部分と切り替えられる冗長回路と、冗長回路への
切り換えを記憶するロールコール回路とを有するメモリ
回路において、上記ロールコール回路中に電源との導通
または遮断を制御するスイッチ回路を設け、外部信号の
変化を検出する検出回路から出力されるパルス信号と、
電源投入を検出する電源イニシャライズ回路から出力さ
れるパルス信号との供給により一定期間のみ上記スイッ
チ回路をオンさせる制御回路を備えたことである。
［実施例］
次に本発明について第１図、第２Ａ図、第２Ｂ図、第３
Ａ図を参照して説明する。
Ａ図を参照して説明する。
第１図は本発明の第１実施例、第２Ａ図は電源イニシャ
ライズ回路、第２Ｂ図はその波形図、第３Ａ図はアドレ
ス変化検知回路、第３Ｂ図はその波形をそれぞれ示して
いる。
ライズ回路、第２Ｂ図はその波形図、第３Ａ図はアドレ
ス変化検知回路、第３Ｂ図はその波形をそれぞれ示して
いる。
まず第２Ａ図の電源イニシャライズ回路について説明す
る。第２図のＰチャンネルＭＯＳ）ランジスタ（以下、
ＰチャンネルＭＯＳＦＥＴ）Ｑ４とＮチャンネルＭＯＳ
）ランジスタ（以下、ＮチャンネルＭＯＳＦＥＴ＞Ｑ５
．Ｑ６とのスレッショルド電圧ＶＴＰとＶＴＮ（ｉＪｉ
ｌ ＶＴＰ ＋ ＜Ｖ’ｒＮの関係があると仮定する
。電ＲＶＣＣがｒＯＪ■より穏やかに上昇し、ＶＣＣが
Ｉ ＶＴＰ ｌと等しくなるとＭＯ５ＦＥＴＱ４がオン
するため、節点ＣはＶＣＣと等しい電位まで上昇する。
る。第２図のＰチャンネルＭＯＳ）ランジスタ（以下、
ＰチャンネルＭＯＳＦＥＴ）Ｑ４とＮチャンネルＭＯＳ
）ランジスタ（以下、ＮチャンネルＭＯＳＦＥＴ＞Ｑ５
．Ｑ６とのスレッショルド電圧ＶＴＰとＶＴＮ（ｉＪｉ
ｌ ＶＴＰ ＋ ＜Ｖ’ｒＮの関係があると仮定する
。電ＲＶＣＣがｒＯＪ■より穏やかに上昇し、ＶＣＣが
Ｉ ＶＴＰ ｌと等しくなるとＭＯ５ＦＥＴＱ４がオン
するため、節点ＣはＶＣＣと等しい電位まで上昇する。
次にＶＣＣが２・ＶＴＮ＋△Ｖに等しくなるとＭＯ５Ｆ
ＥＴＱ４に加えてＭＯＳＦＥＴＱ５．Ｑ６もオンする。
ＥＴＱ４に加えてＭＯＳＦＥＴＱ５．Ｑ６もオンする。
△ＶはＱ５の基板バイアス効果によるＶＴＮの上昇分で
ある。ここてＭＯＳ Ｆ Ｅ Ｔａ２に比べてＭＯＳＦ
ＥＴＱ５．Ｑ６の方がきわめて大きな電流能力を持つ関
係にしておくと節点Ｃの電位は下がる。
ある。ここてＭＯＳ Ｆ Ｅ Ｔａ２に比べてＭＯＳＦ
ＥＴＱ５．Ｑ６の方がきわめて大きな電流能力を持つ関
係にしておくと節点Ｃの電位は下がる。
第２Ｂ図に示すように電源ＶＣＣの上昇にともない節点
Ｃは上向きのパルス信号になり、この同相信号φＶも同
様に上向きパルス信号となる。
Ｃは上向きのパルス信号になり、この同相信号φＶも同
様に上向きパルス信号となる。
第３Ａ図のアドレス変化検知回路の出力φｐはアドレス
信号が低レベルから高レベルまたは高レベルから低レベ
ルに変化すると、第３Ｂ図に示すように上向きのパルス
信号となる。
信号が低レベルから高レベルまたは高レベルから低レベ
ルに変化すると、第３Ｂ図に示すように上向きのパルス
信号となる。
次に本発明の第１実施例に含まれるロールコール回路に
ついて説明する。ノードＲＥは従来例と同様に冗長回路
の使用の有無により高レベルまたは低レベルに設定され
る。冗長回路を使用していないメモリの場合、ノードＲ
Ｅは低レベルであるので、ＮチャンネルＭＯＳＦＥＴＱ
２はオフしており、ロールコール回路に電流は流れない
。
ついて説明する。ノードＲＥは従来例と同様に冗長回路
の使用の有無により高レベルまたは低レベルに設定され
る。冗長回路を使用していないメモリの場合、ノードＲ
Ｅは低レベルであるので、ＮチャンネルＭＯＳＦＥＴＱ
２はオフしており、ロールコール回路に電流は流れない
。
冗長回路を使用しているメモリの場合について説明する
。ノードＲＥは高レベルであるのでＭ０５ＦＥＴＱ２は
オンする。アドレスを低レベルにして電源を投入する。
。ノードＲＥは高レベルであるのでＭ０５ＦＥＴＱ２は
オンする。アドレスを低レベルにして電源を投入する。
電源イニシャライズ回路により上向きパルス信号φＶが
発生する。パルス信号φｐは低レベル一定でありφｐが
入力されているトランスファーゲート１００は非導通状
態である。φＶが高レベルの期間φＶが入力されている
トランスファーゲート１０１が導通状態となり、節点Ａ
は高レベルとなる。φＶが低レベルとなりトランスファ
ーゲート１０１が非導通状態となった後もフリップフロ
ップ１０２により節点Ａ、 Ｂは高レベルに保たれる
。節点Ｂが高レベルであるのでＮチャンネルＭＯ５ＦＥ
ＴＱ３がオンし、ロールコール回路に電流が流れる。次
にアドレスを低レベルから高レベルにするとφｐは上向
きパルス信号となる。φＶは低レベル一定であり、φＶ
が入力されているトランスファーゲート１０１は非導通
状態である。φｐが高レベルの期間φｐが入力されてい
るトランスファーゲート１００が導通状態となり、節点
Ａは低レベルとなりフリップフロップ１０２が反転する
。φｐが再び低レベルとなりトランスファーゲートが非
導通状態となった後もフリップフロップにより節点Ａ、
Ｂは低レベルに保たれる。節点Ｂが低レベルである
のでＭＯＳＦＥＴＱ３はオフし、ロールコール回路には
電流は流れない。上記トランスファーゲート１９０．１
０１とフリップフロップ１０２とは制御回路１０３を構
成する。さらにアドレスが変化しφｐパルス信号が発生
しても節点Ａ、 Ｂは低レベルとなる。電源投入後−
度パルス信号φＶが発生した後はφＶは低レベル一定で
あるためφＶが入力されているトランスファーゲート１
０１は非導通状態のままであるから節点Ａ、 Ｂが高
レベルになることはなく、ＭＯＳＦＥＴＱ３はオフし、
ロールコール回路に電流は流れない。
発生する。パルス信号φｐは低レベル一定でありφｐが
入力されているトランスファーゲート１００は非導通状
態である。φＶが高レベルの期間φＶが入力されている
トランスファーゲート１０１が導通状態となり、節点Ａ
は高レベルとなる。φＶが低レベルとなりトランスファ
ーゲート１０１が非導通状態となった後もフリップフロ
ップ１０２により節点Ａ、 Ｂは高レベルに保たれる
。節点Ｂが高レベルであるのでＮチャンネルＭＯ５ＦＥ
ＴＱ３がオンし、ロールコール回路に電流が流れる。次
にアドレスを低レベルから高レベルにするとφｐは上向
きパルス信号となる。φＶは低レベル一定であり、φＶ
が入力されているトランスファーゲート１０１は非導通
状態である。φｐが高レベルの期間φｐが入力されてい
るトランスファーゲート１００が導通状態となり、節点
Ａは低レベルとなりフリップフロップ１０２が反転する
。φｐが再び低レベルとなりトランスファーゲートが非
導通状態となった後もフリップフロップにより節点Ａ、
Ｂは低レベルに保たれる。節点Ｂが低レベルである
のでＭＯＳＦＥＴＱ３はオフし、ロールコール回路には
電流は流れない。上記トランスファーゲート１９０．１
０１とフリップフロップ１０２とは制御回路１０３を構
成する。さらにアドレスが変化しφｐパルス信号が発生
しても節点Ａ、 Ｂは低レベルとなる。電源投入後−
度パルス信号φＶが発生した後はφＶは低レベル一定で
あるためφＶが入力されているトランスファーゲート１
０１は非導通状態のままであるから節点Ａ、 Ｂが高
レベルになることはなく、ＭＯＳＦＥＴＱ３はオフし、
ロールコール回路に電流は流れない。
以上説明したように本発明の実施例では冗長回路を使用
しているメモリはアドレスを低レベルにして電源を投入
してからアドレスを変化させるまでの間つまり電源投入
後の第１サイクルのみロールコール回路に電流が流れ、
この電流分だけメモリの動作電源電流が増加し、この時
の電流値により冗長回路の使用の有無を調べることがで
きる。
しているメモリはアドレスを低レベルにして電源を投入
してからアドレスを変化させるまでの間つまり電源投入
後の第１サイクルのみロールコール回路に電流が流れ、
この電流分だけメモリの動作電源電流が増加し、この時
の電流値により冗長回路の使用の有無を調べることがで
きる。
又−度アドレスを変化させた後の動作つまり通常の使用
ではロールコール回路に電流は流れないのでメモリの動
作電源電流は冗長回路を使用していないメモリと同じで
あり冗長回路の使用による特性の悪化はない。
ではロールコール回路に電流は流れないのでメモリの動
作電源電流は冗長回路を使用していないメモリと同じで
あり冗長回路の使用による特性の悪化はない。
本発明の第２実施例について第１図、第２Ａ図〜第２Ｂ
図、第３Ｃ図〜第３Ｄ図を参照して説明する。第１図φ
ｐは第３Ｃ図の回路により生成される信号である。第３
Ｃ図のＷ■は書込制御信号であり、Ｗ■が高レベルから
低レベルに変化するとφｐは上向きパルス信号となる。
図、第３Ｃ図〜第３Ｄ図を参照して説明する。第１図φ
ｐは第３Ｃ図の回路により生成される信号である。第３
Ｃ図のＷ■は書込制御信号であり、Ｗ■が高レベルから
低レベルに変化するとφｐは上向きパルス信号となる。
電源投入時の動作は第１実施例と同様であり、φＶによ
り節点Ａ、 Ｂは高レベルとなりロールコール回路に
電流が流れる。電源投入後最初の書込動作でＷπが高レ
ベルから低レベルに変化するとパルス信号φｐが発生し
節点Ａ、 Ｂは低レベルとなりロールコール回路に電
流は流れない。第１実施例と同様にその後節点Ａ、
Ｂは高レベルになることはないので、その後の動作では
ロールコール回路に電流は流れない。第１実施例と同様
特性を悪化させることなく冗長回路の使用の有無を調べ
ることができる。また第１図Ｑ２のゲートにＲＥの代わ
りの予備デコーダ出力を入力すると置換アドレス選択時
のみ予備デコーダ出力が高レベルになりＱ２がオンする
ので電源投入後、書込動作をせずに各アドレスの読出動
作を行うと、置換アドレス選択時のみロールコール回路
に電流が流れる。
り節点Ａ、 Ｂは高レベルとなりロールコール回路に
電流が流れる。電源投入後最初の書込動作でＷπが高レ
ベルから低レベルに変化するとパルス信号φｐが発生し
節点Ａ、 Ｂは低レベルとなりロールコール回路に電
流は流れない。第１実施例と同様にその後節点Ａ、
Ｂは高レベルになることはないので、その後の動作では
ロールコール回路に電流は流れない。第１実施例と同様
特性を悪化させることなく冗長回路の使用の有無を調べ
ることができる。また第１図Ｑ２のゲートにＲＥの代わ
りの予備デコーダ出力を入力すると置換アドレス選択時
のみ予備デコーダ出力が高レベルになりＱ２がオンする
ので電源投入後、書込動作をせずに各アドレスの読出動
作を行うと、置換アドレス選択時のみロールコール回路
に電流が流れる。
この電流の増分により置換アドレスを調べることができ
る。通常の動作では上述した通り、電流は増加すること
はな〈実施例と同様の効果が得られる。
る。通常の動作では上述した通り、電流は増加すること
はな〈実施例と同様の効果が得られる。
［発明の効果］
以上説明したように本発明のロールコール回路は電源イ
ニシャライズ回路と入力信号変化検知回路で発生される
２つのパルス信号により電源投入から特定のサイクルの
み電流力着京れ通常の使用では流れなくすることにより
冗長回路使用しているメモリの動作電源電流の増大を防
ぎ、特性を悪化させることなくメモリの救済情報を得る
ができる Ｑ５．Ｑ６・・・・・・・・Ｎチャンネル
間Ｏ８効果がある。
トランジスタ、
ニシャライズ回路と入力信号変化検知回路で発生される
２つのパルス信号により電源投入から特定のサイクルの
み電流力着京れ通常の使用では流れなくすることにより
冗長回路使用しているメモリの動作電源電流の増大を防
ぎ、特性を悪化させることなくメモリの救済情報を得る
ができる Ｑ５．Ｑ６・・・・・・・・Ｎチャンネル
間Ｏ８効果がある。
トランジスタ、
第１図は本発明の第１．第２実施例に共通の構成を示す
回路図、第２Ａ図は電源イニシャライズ回路の回路図、
第２Ｂ図は第２Ａ図に示した回路の出力波形図、第３Ａ
図はアドレス変化検知回路の回路図、第３Ｂ図は第３Ａ
図の出力波形図、第３Ｃ図は書込制御信号変化検出回路
の回路図、第３Ｄ図は第３Ｃ図の出力波形図、第４図は
従来例の回路図である。 １０３ ・
回路図、第２Ａ図は電源イニシャライズ回路の回路図、
第２Ｂ図は第２Ａ図に示した回路の出力波形図、第３Ａ
図はアドレス変化検知回路の回路図、第３Ｂ図は第３Ａ
図の出力波形図、第３Ｃ図は書込制御信号変化検出回路
の回路図、第３Ｄ図は第３Ｃ図の出力波形図、第４図は
従来例の回路図である。 １０３ ・
Claims (1)
- 【特許請求の範囲】 メモリセルアレイと、メモリセルアレイの不良部分と切
り替えられる冗長回路と、冗長回路への切り換えを記憶
するロールコール回路とを有するメモリ回路において、 上記ロールコール回路中に電源との導通または遮断を制
御するスイッチ回路を設け、 外部信号の変化を検出する検出回路から出力されるパル
ス信号と、電源投入を検出する電源イニシャライズ回路
から出力されるパルス信号との供給によソ一定期間のみ
上記スイッチ回路をオンさせる制御回路を備えたことを
特徴とするメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63299979A JP2663586B2 (ja) | 1988-11-28 | 1988-11-28 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63299979A JP2663586B2 (ja) | 1988-11-28 | 1988-11-28 | メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02146197A true JPH02146197A (ja) | 1990-06-05 |
| JP2663586B2 JP2663586B2 (ja) | 1997-10-15 |
Family
ID=17879287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63299979A Expired - Fee Related JP2663586B2 (ja) | 1988-11-28 | 1988-11-28 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2663586B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5661689A (en) * | 1995-01-31 | 1997-08-26 | Nec Corporation | Semiconductor device incorporating fuse-type roll call circuit |
| KR100321654B1 (ko) * | 1998-07-06 | 2002-01-24 | 가네꼬 히사시 | 퓨즈 회로 및 용장 디코더 |
-
1988
- 1988-11-28 JP JP63299979A patent/JP2663586B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5661689A (en) * | 1995-01-31 | 1997-08-26 | Nec Corporation | Semiconductor device incorporating fuse-type roll call circuit |
| KR100321654B1 (ko) * | 1998-07-06 | 2002-01-24 | 가네꼬 히사시 | 퓨즈 회로 및 용장 디코더 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2663586B2 (ja) | 1997-10-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| R150 | Certificate of patent or registration of utility model |
Ref document number: 2663586 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
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