KR100321654B1 - 퓨즈 회로 및 용장 디코더 - Google Patents

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Abstract

프로그래밍 퓨즈 회로는, 제 1 전압 공급 회로 (101) 와 제 2 전압 공급 회로 (102) 사이에 접속되고, 또한 필요할 때 차단되는 프로그래밍 퓨즈 (103), 및 접점 (100) 에 접속된 유지/드라이버 회로 (106) 로 구성된다. 상기 프로그래밍 퓨즈 회로내에서, 제 1 전압 공급 회로 (101) 는 디바이스 동작 모드를 설정하는 시간동안 발생되는 제 1 초기화 신호에 맞춰 접점 (100) 에 제 1 전압을 제공한다. 제 2 전압 공급 회로는 디바이스 동작 모드를 설정하는 시간동안 또한 발생되는 제 2 초기화 신호에 맞춰 접점 (100) 에 제 2 전압을 제공한다. 유지/드라이버 회로 (106) 는 공급된 제 1 전압 또는 제 2 전압을 유지하며, 제 1 전압 또는 제 2 전압을 출력한다.

Description

퓨즈 회로 및 용장 디코더{FUSE CIRCUIT AND REDUNDANT DECODER}
본 발명은 퓨즈 회로 및 용장(redundant) 디코더에 관한 것으로서, 특히 메모리 디바이스에 사용되는 퓨즈 회로 및 용장 디코더에 관한 것이다.
미세 공정 기술의 발전으로 인하여, DRAM (Dynamic Random Access Memory) 으로 대부분 나타나는 반도체 메모리 디바이스의 용량은 해마다 급속히 증가되었다. 반도체 메모리 디바이스를 구성하는 배선, 트랜지스터, 커패시터 등의 크기는 해마다 감소되었다.
그 결과, 모든 반도체 메모리 디바이스를 결함이 없는 메모리 소자로 만드는 것은 매우 어렵다. 한개의 비정상적 메모리 소자라도 존재한다면, 상기 반도체 메모리 디바이스는 결함이 있는 것이며, 수율이 떨어지지 않도록 조치를 취해야한다. 상기 문제를 해결하기위해, 메모리 디바이스내에 용장 회로가 일반적으로 설치된다.
메모리 디바이스내에 결함 메모리 소자 (결함 메모리 셀) 가 있을 때, 용장 회로는 상기 결함 메모리 소자를 예비 메모리 소자 (용장 셀) 로 교체하는 회로로서 작용한다. 상응하는 어드레스가 입력될 때, 결함 메모리 소자는 검출되며 상기 소자에 대한 액세스는 금지된다. 이후, 용장 셀이 액세스되며, 외부에서 볼 때 결함이 존재하지 않는 것처럼 된다. 이러한 방식으로 용장 회로를 사용함으로써, 생산 결함에 의해 일부 결함 셀을 포함하는 반도체 메모리 디바이스는 시장성이 있다. 따라서, 제품의 수율은 크게 증가된다.
상기와 같이, 용장 회로는 결함 메모리 셀을 용장 셀로 교체한다. 따라서, 용장 회로는 반도체 메모리 디바이스 외부로부터 공급되는 각 어드레스를 연속적으로 감시하고 결함 메모리 셀에 상응하는 어드레스를 검출할 수 있는 용량을 가져야 한다. 상기 검출 용량을 갖는 회로의 예는 퓨즈에 기초한 프로그래밍가능한 회로를 사용하여 일반적으로 얻어진다.
일본특허출원 공개번호 평성 8년 96594 호는 이러한 프로그래밍가능한 회로를 설명한다. 상기 출원에서, 프로그래밍가능한 회로는 어드레스 신호를 구성하는 각 비트를 위한 2개의 퓨즈를 갖는다. 프로그래밍가능한 회로는 2개 퓨즈중 한 개를 차단함으로써 어떤 회로 패턴내에서 동작하도록 프로그래밍된다. 따라서, 어드레스 신호를 구성하는 각 비트의 구성에 따라, 각 퓨즈는 전도성있게 또는 없게 설정될 수 있다. 예를 들어, 비트중 한개가 하이 레벨일 때, 상기 비트에 상응하는 퓨즈는 비전도성으로 설정되고, 반면 로우 레벨일 때, 상기 비트에 상응하는 퓨즈는 전도성으로 설정된다. 이러한 퓨즈에 기초한 구성으로, 각 비트에 따른 모든 퓨즈를 비전도성으로 만드는 어드레스 신호는 검출될 수 있다. 따라서, 특정 어드레스를 결함 어드레스로서 프로그래밍함으로써 상기 어드레스에 상응하는 어드레스 신호가 항상 감시되고 검출될 수 있다.
일본특허출원 공개번호 평성 8년 96594 호에 설명된 시스템에는 어드레스 신호를 구성하는 각 비트를 위한 2개 퓨즈가 필요하다는 문제점이 있다. 예를 들어, 어드레스 신호가 10개 비트로 구성되면, 한개의 결함 어드레스를 프로그래밍하기위해 20개 퓨즈가 필요하고, 1024개 결함 어드레스를 프로그래밍하는 용량을 갖는 반도체 메모리 디바이스에는 2,048개 퓨즈가 필요하다. 이러한 경우에, 각 퓨즈는 칩에서 넓은 영역을 차지해야 하기에, 상기 칩내에 이러한 양의 퓨즈를 형성하려면 큰 칩이 요구된다. 이것은 바람직하지 않다.
따라서, 상기 문제점을 해결하기위해 어드레스 신호를 구성하는 각 비트를 위한 한개의 퓨즈만이 사용되는 또다른 프로그래밍가능한 시스템이 제시되었다. 상기 시스템에서, 상응하는 단일 퓨즈를 차단하거나 차단하지 않음으로써 결함 어드레스의 각 비트는 1 또는 0 으로 기억된다. 전압공급 바로후 초기화 단계는 상기 기억된 결함 어드레스를 휘발성 유지 회로에 저장한다. 상기 시스템에 따라, 필요한 퓨즈 수는, 결함 어드레스를 구성하는 각 비트를 위해 단일 퓨즈만이 필요하기 때문에, 상기 시스템과 비교할 때 절반으로 된다.
그러나, 퓨즈 수가 상당히 감소될 수 있을 지라도, 상기 시스템은 전압공급 바로후 수행되는 초기화 동작과 같은 또다른 동작을 요구한다. 보다 상세하게, 초기화 동작은 칩에 입력된 초기 신호 (리셋 신호) 에 응답하여 각 퓨즈를 위한 전류 경로가 발생되는 방식으로 수행된다. 이후, 전류가 흐를 수 있는지 여부가 검출되며 검출결과 데이터가 플립플롭 회로와 같은 휘발성 유지 회로에 저장된다. 일본특허출원 공개번호 평성 5년 101673 호는 예를 들어 도 18 에 도시된 바와같은 회로를 설명한다.
도 18 에서, 초기화 회로 (1801) 는 초기화 동작동안 고정된 시간주기에서 하이 레벨 신호를 출력한다(초기화 회로 (1801) 는 다른 시간주기동안 로우 레벨 신호를 출력한다).
퓨즈 (1803) 가 차단되는 경우에, 초기화 회로 (1801) 는 디바이스 초기화 시간내에 접점 (1800) 에 하이 레벨 신호를 제공한다. 따라서, 접점 (1805) 은 로우 레벨이 되고, 따라서 p 채널 MOS 트랜지스터 (1802) 를 턴온(turn on)한다. 그러나, 퓨즈 (1803) 는 차단되어 있기에, 초기화 회로 (1801) 로부터의 신호가 로우 레벨로 될 때 접점 (1800) 의 레벨은 로우로 된다.
이 때, 접점 (1805) 은 하이 레벨로 되고, 따라서 p 채널 MOS 트랜지스터 (1802) 를 턴오프한다. 출력 신호 (1806) 는 동시에 로우로 된다.
상기 회로에 따라, 레이저를 사용하여 퓨즈 (1803) 가 부적절히 차단되었다 할지라도, 트랜지스터 (1802) 가 오프이기 때문에 p 채널 MOS 트랜지스터 (1802) 를 통해 전류 경로가 발생될 가능성은 없다.
그러나, 접점 (1800) 의 전압이 하이 레벨이고 퓨즈 (1803) 가 차단되지 않은 경우에, 불필요한 전류 (누설 전류) 는 하이 임피던스 저항기 (1807) 및 p 채널 MOS 트랜지스터 (1802) 를 통해 전류 경로로 흐른다는 문제점이 도 18 의 회로에 있다. 이러한 상태는 트랜지스터 (1802) 가 온이기 때문에 발생한다.
일본특허출원 공개번호 평성 8년 제 321197 호는 퓨즈가 완전히 차단되지 않은 경우라도 누설 전류를 완전히 방지하는, 도 19 에 도시된 바와같은 퓨즈 회로를 설명한다.
도 19 의 회로는, 전압이 공급되는 경우, 및 전압공급이 소정의 타이밍으로 안정적으로 된 후 퓨즈가 완전히 차단되는지 여부를 검출함으로써, 불완전히 차단된 퓨즈로 인해 발생하는 누설 전류가 흐르는 것을 방지한다. 도 19 의 파워온신호 발생 회로 (1900) 가 안정적으로 전압을 공급받고 파워온 신호 (1905) 를 출력한 바로 후에, 다른 회로는 퓨즈 (1904) 의 상태를 검출한다.
도 20 은 회로에 전압공급이 될 때 도 19 의 상기 회로에 있는 각 신호의 파형을 도시한다. 파워온 신호 (1905) 의 전압은, 전압의 크기가 소정의 레벨에 도달할 때까지, 공급전압 (VCC) 의 크기 증가에 상당하여 계속 증가한다. 상기 크기가 소정의 레벨에 도달할 때, 파워온 신호 (1905) 는 접지 레벨로 된다. 파워온 신호 (1905) 를 수신함에 따라, 게이트 제어 회로 (1901) 는 기충전 신호 (1906) 및 방전 신호 (1907) 를 출력한다.
기충전 신호 (1906) 의 전압은 파워온 신호 (1905) 의 전압 증가에 상당하여 증가한다. 이후, 상기 신호는, 파워온 신호 (1905) 의 전압 감소와 또한 평행하게 급격히 하강하며 소정의 시간주기 (t1) 내에 접지 레벨에서 유지된다. 동일한 방식으로, 방전 신호 (1907) 의 전압은 파워온 신호 (1905) 의 전압 증가에 상당하여 증가한다. 이후, 상기 신호는, 파워온 신호 (1905) 의 전압 감소와 또한 평행하게 급격히 하강하며 접지 레벨에서 유지된다. 신호 (1907 및 2006) 의 전압 레벨에 맞춰 전압이 공급되는 동안, n 채널 MOS 트랜지스터 (1903) 는 온인 반면, p 채널 MOS 트랜지스터 (1902) 는 오프이다. 이것은 전압이 접점 (1908) 에서 접지 레벨로 유지될 수 있게 한다. 이후, 접지 레벨로 하강된 신호 (1905) 의 천이에 동조하여, n 채널 MOS 트랜지스터 (1903) 는 턴오프되는 반면, p 채널 MOS 트랜지스터 (1902) 는 턴온되고 시간 주기 (t1) 내에서 유지된다. 이때, 퓨즈 (1904) 가 차단되지 않으면, 신호 (1908) 는 VCC레벨로 상승한다. 반면에, 퓨즈가 차단되면, 공급전압 (VCC) 이 공급되지 않기 때문에 신호 (1908) 는 접지 전압 레벨에서 유지된다. 래치 회로 (1909) 는 접점 (1908) 에서 전압 레벨을 유지한다. 기충전 신호 (1906) 는 소정의 시간 주기 (t1) 후 즉시 공급전압 (VCC) 으로 상승하며, 이에따라 p 채널 MOS 트랜지스터 (1902) 는 턴오프되고 안정 상태에서 정지된다. 따라서, 누설 전류 경로가 발생될 가능성이 없기 때문에 퓨즈 (1904) 가 불완전히 차단된다 할지라도 불필요한 전류 (누설 전류) 가 흐르지 않는다.
도 21 은 도 19 의 회로에서 발생한 신호 파형을 도시하며, 공급 전압 (VCC) 은 매우 느리게 상승한다. 정상 상태에서, 공급 전압 (VCC) 은 도 19 의 파워온 신호 발생 회로 (1900) 에 공급되고, 이후 파워온 신호 발생 회로 (1900) 는 안정 상태에 있는지 여부를 검출한다. 그러나, 도 21 에 도시된 바와같이, 파워온 신호 발생 회로 (1900) 에 공급되는 공급 전압 (VCC) 이 매우 느리게 상승하는 경우에, 파워온 신호 발생 회로 (1900) 는 전압공급이 안정 상태에 이르렀다고 틀리게 측정할 수도 있다. 이에따라 불완전히 상승하는 신호의 출력이 게이트 제어 회로 (1901) 에 발생되며, 기충전 신호 (1906) 및 방전 신호 (1907) 의 비정상적인 출력이 게이트 제어 회로 (1901) 에 의해 발생된다. 따라서, 접점 (1908) 은 정상적으로 초기화되지 않는다. 게다가, 퓨즈 (1904) 가 차단되지 않으면 접점 (1908)에서의 전압은 공급 전압 레벨 (VCC) 에 이르지 않는다.
환언하면, 도 19 의 회로에는 파워온 신호 발생 회로 (1900) 가 공급 전압의 안정 상태를 검출하기에 충분한 해결책을 갖지 못한다는 문제점이 있다. 따라서, 게이트 제어 회로 (1901) 는 도 21 에 도시된 바와같이 정상 레벨 천이를 갖는 정상 신호 (1906 및 1907) 를 출력할 수 없다. 이에따라 퓨즈 (1904) 와 관련된 회로가 정상적으로 초기화될 수 없다는 문제점이 발생한다.
요약하여, 상기와 같이, 도 18 의 회로에 따르면, 접점 (1800) 의 전압이 하이 레벨로 유지되고 퓨즈 (1803) 가 차단되지 않은 경우에, 불필요한 전류 (누설 전류) 는 하이 임피던스 저항기 (1807) 및 p 채널 MOS 트랜지스터 (1802) 를 통해 전류 경로로 흐르게 된다.
게다가, 상기와 같이, 도 19 의 회로에 따르면, 파워온 신호 발생 회로 (1900) 가 공급 전압의 안정 상태를 검출하기에 충분한 해결책을 갖지 못한다는 문제점이 있다. 따라서 게이트 제어 회로 (1901) 는 정상 레벨 천이를 갖는 정상 신호 (1906 및 1907) 를 출력할 수 없다. 이것으로 인해 퓨즈와 관련된 회로가 정상적으로 초기화될 수 없다는 문제점이 또한 발생한다.
따라서, 본 발명의 목적은 불필요한 전류 흐름없이 확실히 초기화되는 퓨즈 회로를 제공하는 것이다.
상기 목적을 달성하기위해, 본 발명의 태양에 따르면, 디바이스 동작 모드를 설정하는 시간동안 발생한 제 1 초기화 신호를 수신하는 제 1 전압 공급 회로; 디바이스 동작 모드를 설정하는 시간동안 발생한 제 2 초기화 신호를 수신하는 제 2 전압 공급 회로; 다결정 실리콘 층과 같은 물질로 만들어지고, 프로그래밍을 위해 필요시 차단되며, 제 1 전압 공급 회로와 제 2 전압 공급 회로사이에 접속된 퓨즈; 및 제 1 전압 공급 회로의 접점과 퓨즈에 접속된 유지/드라이버 회로를 포함하는 퓨즈 회로가 제공된다. 상기 회로에서, 제 1 전압 공급 회로는 제 1 초기화 신호에 맞춰 접점에 제 1 전압을 제공한다. 제 2 전압 공급 회로는 제 2 초기화 신호에 맞춰 접점에 제 2 전압을 제공한다. 유지/드라이버 회로는 공급된 제 1 전압 또는 제 2 전압을 유지하고, 상기 제 1 전압 또는 제 2 전압을 출력한다. 접점에서의 전압은 퓨즈 차단 여부에 따라 제 1 전압 또는 제 2 전압으로 프로그래밍되거나 고정될 수 있다. 제 1 및 제 2 전압 공급 회로는 복수의 MOS 트랜지스터로 구성되는 것이 바람직하다. 유지/드라이버 회로는 여러개의 인버터로 구성되고, 한 쌍의 인버터의 합성은 플립플롭 회로이다. 플립플롭 회로는 접점에서 전압을 유지한다.
본 발명의 태양에 따라, 상기 퓨즈 회로는 활성화된 제 1 초기화 신호만을 수신하고, 이에따라 퓨즈가 차단되는 상태에서 동작 시험이 행해진다. 게다가, 제 3 전압 공급 회로를 상기 접점에 추가함으로써, 상기 접점은 제 3 초기화 신호에 맞춰 제 3 전압으로 되도록 초기화될 수 있다.
본 발명의 태양에 따라, 상기 퓨즈 회로중 한개를 사용함으로써, 교체 어드레스를 프로그래밍하고 용장 회로 사용 여부를 측정하는 용장 디코더가 제공된다. 게다가, 복수의 퓨즈를 선택적으로 차단함으로써 복수의 독립적인 교체 어드레스를프로그래밍하는 다중 용장 디코더가 제공된다.
도 1 은 본 발명의 실시예에 따라 퓨즈 회로의 구성을 도시하는 도.
도 2 는 본 발명의 실시예에 따라 MOS 트랜지스터로 구성된 퓨즈 회로의 구성을 도시하는 도.
도 3 은 본 발명의 실시예에 따라 동기 DRAM 의 구성을 도시하는 도.
도 4 는 본 발명의 실시예에 따라 도 2 의 퓨즈 회로 및 도 3 의 동기 DRAM 의 동작을 도시하는 타이밍 차트.
도 5 는 본 발명의 실시예에 따라 MOS 트랜지스터로 구성된 퓨즈 회로의 구성을 도시하는 도.
도 6 은 본 발명에 따라 퓨즈 회로가 열 용장 회로에 사용되는 동기 DRAM 의 구성을 도시하는 도.
도 7 은 도 6 의 제 1 열 용장 회로의 구성을 도시하는 도.
도 8 은 도 6 의 제 2 열 용장 회로의 구성을 도시하는 도.
도 9 는 도 7 및 도 8 의 어드레스 프로그래밍 퓨즈 회로의 상세한 구성을 도시하는 도.
도 10 은 도 7 및 도 8 의 열 용장 인에이블 퓨즈의 상세한 구조를 도시하는 도.
도 11 은 용장 디코더의 동작을 도시하는 타이밍 차트.
도 12 는, 본 발명의 실시예에 따라 용장 메모리 셀내에 결함이 존재하는지 여부를 측정하는 시험을 설명하며, 제 1 열 용장 회로의 열 어드레스 (Y0) 를 프로그래밍하는 어드레스 프로그래밍 퓨즈 회로의 구성을 도시하는 도.
도 13 은, 본 발명의 실시예에 따라 용장 메모리 셀내에 결함이 존재하는지 여부를 측정하는 시험을 설명하며, 제 2 열 용장 회로의 열 어드레스 (Y0) 를 프로그래밍하는 어드레스 프로그래밍 퓨즈 회로의 구성을 도시하는 도.
도 14 는 용장 메모리 셀내에 결함 여부가 측정되는 시험 모드에서의 동작을 도시하는 타이밍 차트.
도 15 는 판독 명령에 응답하여 교체 신호를 발생시키는 동작을 도시하는 타이밍 차트.
도 16 은 프로그래밍가능한 접점 레벨을 원하는 레벨로 설정할 수 있는 퓨즈 회로의 구성을 도시하는 도.
도 17 은 도 16 의 퓨즈 회로의 상세한 구성을 도시하는 도.
도 18 은 종래 퓨즈 회로의 일예의 구성을 도시하는 도.
도 19 는 종래 퓨즈 회로의 또다른 예의 구성을 도시하는 도.
도 20 은 도 19 의 회로에 전압을 가할 때 상기 회로에 발생한 신호의 파형을 도시하는 도.
도 21 은 공급전압이 매우 느리게 증가할 때 도 19 의 회로에 발생한 신호의 파형을 도시하는 도.
<도면의 주요 부분에 대한 부호 설명>
100, 200, 500, 1800, 1805, 1805, 1908 접점
101 제 1 전압 공급 회로
102 제 2 전압 공급 회로
103, 203, 1803 퓨즈
104 제 1 초기화 신호
105 제 2 초기화 신호
106, 206 유지/드라이버 회로
107, 207, 507, 703-0 ~ 703-i, 904, 1806 출력 신호
201, 903, 905, 1203, 1205, 1303, 1305, 1802 p 채널 MOS 트랜지스터
202, 902, 906, 1202, 1206, 1302, 1306, 1700 n 채널 MOS 트랜지스터
300 명령 디코더
301 동작 모드 설정 신호
302 동작 모드 설정 회로
303 퓨즈 회로 초기화 신호 발생 회로
304 클록 신호
320, 620 동기 DRAM
600 어드레스 버퍼 회로
602 열 어드레스 신호
603, 604 열 용장 회로
605, 606 교체 신호
607 열 디코더
609 메모리 셀
610, 611 용장 메모리 셀
630 판독 명령 신호
700-0 ~ 700-i, 800-0 ~ 800-i, 1200, 1300 어드레스 프로그래밍 퓨즈 회로
701, 801, 1000 열 용장 인에이블 퓨즈 회로
702, 802 AND 게이트
704, 804 인에이블 신호
900 파워온 신호 발생 회로
1001 레벨 신호
1600 제 3 전압 공급 회로
1601 제 3 초기화 신호
1801 초기화 회로
1900 파워온 신호 발생 회로
1905 파워온 신호
1906 기충전 신호 (pre-charging signal)
1907 방전 신호
1909 래치 회로
이후, 본 발명에 따라, 실시예가 도면과 함께 설명될 것이다.
도 1 은, 본 발명의 실시예에 따라, 퓨즈 회로의 구성을 도시한다. 상기 퓨즈 회로는 제 1 전압 공급 회로 (101), 제 2 전압 공급 회로 (102), 퓨즈 (103), 및 유지/드라이버 회로 (106) 로 구성된다. 제 1 전압 공급 회로 (101) 는, 퓨즈 회로를 포함하는 메모리 디바이스와 같은 디바이스의 동작 모드가 설정될 때 동시에 발생한 제 1 초기화 신호 (104) 를 입력한다. 제 2 전압 공급 회로 (102) 는 디바이스 동작 모드가 또한 설정되는 같은 시간에 발생되는 제 2 초기화 신호 (105) 를 입력한다. 퓨즈 (103) 는 제 1 전압 공급 회로 및 제 2 전압 회로사이에 접속된다. 유지/드라이버 회로 (106) 는 제 1 전압 공급 회로 (101) 및 퓨즈 (103) 사이의 접점에 접속된다.
제 1 초기화 신호 (104) 의 수신에 따라, 제 1 전압 공급 회로 (101) 는 제 1 전압을 접점 (100) 에 제공한다. 제 2 초기화 신호 (105) 의 수신에 따라, 제 2 전압 공급 회로 (102) 는 제 2 전압을 접점 (100) 에 제공한다. 유지/드라이버 회로 (106) 는 접점 (100) 에서 측정된 전압을 유지하는 유지 회로, 및 출력 신호 (107) 또는 유지 회로에 의해 유지되는 출력 신호를 구동하는 드라이버로 구성된다.
도 2 는, 본 발명의 실시예에 따라, MOS 트랜지스터로 구성된 퓨즈 회로의 구성을 도시한다.
제 1 전압 공급 회로를 구성하는 p 채널 MOS 트랜지스터 (201) 의 소스 전극은 전원 (Vcc) 또는 하이 전압 공급에 접속된다. 드레인 전극은 다결정 실리콘 층으로 만들어진 퓨즈 (203) 의 단자중 한 개에 접속된다. 게다가, 제 1 초기화 신호 (104) 는 p 채널 MOS 트랜지스터 (201) 의 게이트 전극으로 입력된다.
제 2 전압 공급 회로를 구성하는 n 채널 MOS 트랜지스터 (202) 의 소스 전극은 접지된 전원 (GND) 에 접속되는 반면, 드레인 전극은 퓨즈 (203) 의 다른 단자에 접속된다. 게다가, 제 2 초기화 신호 (105) 는 n 채널 트랜지스터 (202) 의 게이트 전극으로 입력된다.
p 채널 MOS 트랜지스터 (201) 및 퓨즈 (203) 의 단자중 한개에 접속된 유지/드라이버 회로 (206) 는 접점 (200) 을 통해 인버터 (A, B, C) 로 구성된다.
도 2 에 도시된 퓨즈 회로의 구성으로, 제 1 초기화 신호 (104) 를 수신함에 따라, p 채널 MOS 트랜지스터 (201) 는 제 1 전압 또는 하이 공급전압 (VCC) 을 접점 (200) 에 제공한다. 제 2 초기화 신호 (105) 를 수신함에 따라, n 채널 MOS 트랜지스터 (202) 는 제 2 전압 또는 낮은 공급전압 (접지 전압 (GND)) 을 접점 (200) 에 제공한다.
접점 (200) 에서 전압이 제 1 전압 또는 제 2 전압에 이를 때, 트랜지스터 (201 및 202) 는 턴오프된다. 제 1 전압 또는 제 2 전압으로 된 전압은 유지/드라이버 회로 (206) 내의 2개의 인버터 (및) 로 구성된 플립플롭에 의해 유지된다. 이후 유지/드라이버 회로 (206) 내의 인버터 (C) 는 결과적으로 나타나는 출력 신호 (207) 를 구동한다.
접점 (200) 의 전압이 제 1 전압 또는 제 2 전압에 이르렀을 때 트랜지스터 (201 및 202) 는 턴오프되기에, 불필요한 전류 경로는 발생되지 않으며, 따라서 불필요한 전류 (누설 전류) 발생이 방지된다.
다음으로, 본 발명의 실시예에 따라, 퓨즈 회로의 동작이 도 2 , 3, 및 4 와 함께 설명될 것이다.
상기 실시예의 퓨즈 회로는 초기화 신호의 수신에 따라 내부적으로 퓨즈 회로 초기화 신호를 발생시키며, 따라서 내부적으로 프로그래밍된 퓨즈 회로의 값을 고정시킨다.
도 3 은 동기 DRAM 내의 동작 모드 설정 회로의 구성을 도시한다. 동기 DRAM 은, 외부로부터 제공되는 시스템 클록 신호 (CLK) 의 상승 에지와 동조하여 명령 신호 (RASB, CASB, WEB, CSB) 의 레벨을 받아들이며, 이러한 레벨의 조합으로 나타나는 명령을 식별한다. 이후 동기 DRAM 은 식별된 명령에 맞춰 동작한다.
도 3 의 동기 DRAM (320) 은, 내부 클록 신호 발생 회로 (305) , 명령 디코더 (300), 동작 모드 설정 회로 (302), 및 퓨즈 회로 초기화 신호 발생 회로 (303) 로 구성된다. 상기 DRAM 에서, 내부 클록 신호 발생 회로 (305) 는 시스템 클록 (CLK) 에 의존하는 클록 신호 (304) 를 발생시킨다. 명령 디코더 (300) 는 입력 명령을 디코딩하고, 동작 모드 설정 신호 (301) 를 발생시킨다. 동작 모드 설정 회로 (302) 및 퓨즈 회로 초기화 신호 발생 회로 (303) 는 동작 모드 설정 신호 (301) 를 수신한다. 퓨즈 회로 초기화 신호 발생 회로 (303) 는, 제 1 전압 공급 회로 (도 1 의 101, 도 2 의 210) 그리고 제 2 전압 공급 회로 (도 1 의 102,도 2의 202) 에 제 1 초기화 신호 (104) 및 제 2 초기화 신호 (105) 를 각각 출력한다. 다른 가능한 명령을 위한 (관련 신호를 포함하는) 동작 회로의 도시, 및 설명은 생략되는 것에 주의해야한다.
도 4 는 도 3 의 상기 회로를 도시하는 타이밍 차트이다. 동작 모드의 데이터가 모드 레지스터내에 설정되기에, 동작 모드를 설정하는 동작을 MRS, 즉 모드 레지스터 설정이라 칭한다. 도 4 에서, 따라서 모드 레지스터가 설정되는 것을 도시하는 MRS 가 기록된다.
동작 모드 설정 신호 (301) 의 수신에 따라, 퓨즈 회로 초기화 신호 발생 회로 (303) 는 제 1 초기화 신호 (104) (로우 전압 레벨) 를 발생시켜 출력한다. 따라서 p 채널 MOS 트랜지스터 (201) (도 2 참조) 는 제 1 초기화 신호 (104) (로우 전압 레벨) 의 수신에 따라 턴온되고, 접점 (200) 을 하이 전압 레벨로 구동한다.
제 1 초기화 신호 (104) 가 하이 레벨로 돌아갈 때, 제 2 초기화 신호 (105) 의 하이 전압 레벨이 발생하여 출력된다. n 채널 MOS 트랜지스터 (202) 는 제 2 초기화 신호 (105) 의 하이 전압 레벨의 수신에 따라 턴온된다.
다결정 실리콘으로 만들어진 퓨즈 (203) 는 레이저 광선에 의해 차단되고, 접점 (200) 에서의 전압 레벨은 하이로 유지된다.
반면에, 레이저 광선은 퓨즈 (103) 를 차단하지 않고, 접점 (200) 에서의 레벨은 로우로 유지된다.
따라서, 제 2 초기화 신호 (105) 는 로우 레벨로 복귀되고, 따라서 n 채널MOS 트랜지스터 (202) 를 턴오프한다. 제 1 초기화 신호 (104) 는 하이로 유지되고, 따라서 p 채널 MOS 트랜지스터 (201) 를 오프로 유지한다.
상기와 같은 방식으로, 레이저 광선 사용 여부로 퓨즈를 차단함으로써 측정되는 프로그래밍된 값은 래치 회로 (206) 에 의해 유지되고, 신호 (107) 로서 출력된다.
도 5 는 도 2 의 값에 프로그래밍 값의 반대 극성을 주는 퓨즈 회로의 구성을 도시한다. 도 2 의 소자에 대하여 도 5 의 동일한 소자가 도 2 에서처럼 동일한 부재번호로 부착되는 것에 주의해야한다. 따라서, 동일한 소자의 설명은 생략될 것이다.
도 5 에서, 제 1 초기화 신호 (104) 는 하이일때 활성화로 되는 반면, 제 2 초기화 신호 (105) 는 로우일때 활성화 된다. 퓨즈 (203) 가 차단될 때, 접점 (500) 에서의 전압 레벨은 로우로 고정된다. 반면에, 퓨즈 (203) 가 차단되지 않은 경우에, 접점 (500) 에서의 전압 레벨은 하이로 고정된다. 따라서, 출력 신호 (507) 는 하이 레벨이다.
다음으로, 본 발명에 따라, 퓨즈 회로를 사용하는 열 용장 회로가 설명될 것이다.
도 6 은, 본 발명에 따라, 각 열 용장 회로가 퓨즈 회로를 사용하는 복수의 열 용장 회로를 갖는 동기 DRAM 의 전체 구성을 도시한다.
동기 DRAM 은, 도 3 이 언급되는 동안 설명된 바와같이, 명령 디코더, 퓨즈 회로 초기화 신호 발생 회로, 등을 포함한다. 제 1 초기화 신호 (104) 및 제 2초기화 신호 (105) 는 제 1 열 용장 회로 (603) 및 제 2 열 용장 회로 (604) 를 각각 입력한다.
열 용장 회로 (603 및 604) 는 어드레스 버퍼 회로 (600) 에 의해 사용되는 열 어드레스 신호 (Y0 내지 Yi; 602) 가 교체되어야 하는 어드레스와 일치하는지 여부를 측정한다. 일치한다면, 열 용장 회로 (603 및 604) 는 각각의 교체 신호 (605 및 606) 를 출력한다. 이러한 신호는 메모리 셀 (609) 내에 저장된 데이터의 열 디코더 (607) 선택을 무효로 만들며, 용장 메모리 셀 (610 및 611) 내에 저장된 데이터의 선택을 가능하게 한다.
도 7 은 제 1 열 용장 회로 (603) 의 구성을 도시한다. 어드레스 신호 (Y0 내지 Yi) 는 어드레스 프로그래밍 퓨즈 회로 (700-0 내지 700-i) 에 의해 사용된다.
논리 어드레스 값은 선택적으로 퓨즈를 차단함으로써 어드레스 프로그래밍 퓨즈 회로 (700-0 내지 700-i) 내에 프로그래밍된다. 입력 어드레스 신호가 프로그래밍된 어드레스와 일치한다면, 어드레스 프로그래밍 퓨즈 회로 (700-0 내지 700-i) 모두는 출력 신호 (703-0 내지 703-i) 의 하이 레벨을 출력한다.
열 용장 인에이블 퓨즈 회로 (701) 가 특정 어드레스에서의 메모리 셀을 예비 메모리 셀로 교체하기위해, 퓨즈는 차단되며, 따라서 인에이블 신호 (704) 의 하이 레벨을 출력한다. 출력 신호 (703-0 내지 703-i), 및 인에이블 신호 (704) 의 하이 레벨은 AND 게이트 (702) 로 입력된다. 어드레스 프로그래밍 퓨즈 회로 (700-0 내지 700i) 내에 설정되어 있는 프로그래밍된 어드레스와 입력 어드레스 신호가 일치한다면, 그리고 열 용장 인에이블 신호 (704) 가 하이 레벨이라면, 하이 레벨 교체 신호 (605) 가 출력된다.
도 8 은 도 7 의 회로와 동일한 방식인 회로로서 작용하는 제 2 열 용장 회로 (604) 의 구성을 도시한다. 상세하게, 어드레스 신호 (Y0 내지 Yi) 는 어드레스 프로그래밍 퓨즈 회로 (800-0 내지 800-i) 에 의해 사용된다.
어드레스 프로그래밍 퓨즈 회로 (800-0 내지 800-i) 는 퓨즈를 선택적으로 차단함으로써 프로그래밍된다. 입력 어드레스 신호가 프로그래밍된 어드레스와 일치한다면, 어드레스 프로그래밍 퓨즈 회로 (800-0 내지 800-i) 모두는 출력 신호 (803-0 내지 803-i) 의 하이 레벨을 출력한다.
열 용장 인에이블 퓨즈 회로 (801) 가 특정 어드레스에서의 메모리 셀을 예비 메모리 셀로 교체하기위해, 퓨즈는 차단되고, 따라서 하이 레벨 인에이블 신호 (804) 를 출력한다. 출력 신호 (803-0 내지 803-i), 및 인에이블 신호 (804) 의 하이 레벨은 AND 게이트 (702) 로 입력된다. 어드레스 프로그래밍 퓨즈 회로 (800-0 내지 800i) 내에 설정되어 있는 프로그래밍된 어드레스와 입력 어드레스 신호가 일치하면, 그리고 열 용장 인에이블 신호 (804) 가 하이 레벨이면, 교체 신호 (606) 의 하이 레벨이 출력된다.
도 9 는 (도 7 의 회로 (700-0 내지 700-i), 및 도 8 의 회로 (800-0 내지 800-i) 일치하는) 어드레스 프로그래밍 퓨즈 회로 (900) 의 상세한 구성을 도시한다. 어드레스 프로그래밍 퓨즈 회로 (900) 는 도 2 의 퓨즈 회로와 동일한 방식으로 퓨즈 회로를 사용한다.
퓨즈 회로와 트랜지스터 게이트 (902, 905, 903 및 906) 로 구성된 어드레스 프로그래밍 퓨즈 회로 (900) 에 있어서, 프로그래밍된 값은 초기화 신호 (104 및 105) 에 의해 고정된다.
퓨즈 회로의 출력 신호 (207) 는 p 채널 MOS 트랜지스터 (905) 및 n 채널 MOS 트랜지스터 (906) 의 각각의 게이트 전극으로 입력되는 반면, 반전된 출력 신호 (207) 는 p 채널 MOS 트랜지스터 (903) 및 n 채널 MOS 트랜지스터 (902) 의 각각의 게이트 전극에 입력된다.
어드레스 프로그래밍 퓨즈 회로 (900) 의 구성으로, 퓨즈 회로의 출력 신호 (207) 는 퓨즈 (203) 가 차단되지 않은 경우에 로우 레벨이다. 상기 출력 신호 (207) 으로 인해 n 채널 트랜스퍼 게이트 (902) 는 턴온될 수 있고, p 채널 트랜스퍼 게이트 (903) 는 턴오프될 수 있으며, 따라서 입력 어드레스 신호 (Yi) 의 논리값과 동일한 논리값을 갖는 출력 신호 (904) 를 출력한다. 상세하게, 입력 어드레스 신호 (Yi) 가 하이 레벨일 때, 출력 신호 (904) 도 하이 레벨이다. 역으로, 입력 어드레스 신호 (Yi) 가 로우 레벨일 때, 출력 신호 (904) 도 로우 레벨이다. 출력 신호 (904) 가 (도 7 의) 출력 신호 (703-0 내지 703-i) 및 (도 8 의) 출력 신호 (803-0 내지 803-i) 에 상응한다는 것에 주의해야한다.
반면에, 퓨즈 (203) 가 차단되는 경우 퓨즈 회로의 출력 신호 (207) 는 하이 레벨이다. 상기 출력 신호 (207) 로 인해 n 채널 트랜스퍼 게이트 (902) 는 턴오프되고, p 채널 트랜스퍼 게이트 (903) 는 턴온되며, 따라서 입력 어드레스 신호 (Yi) 의 논리값과 반대인 논리값을 갖는 출력 신호 (904) 를 출력한다. 상세하게, 입력 어드레스 신호 (Yi) 가 로우 레벨일 때, 출력 신호 (904) 는 하이 레벨이다. 역으로, 입력 어드레스 신호 (Yi) 가 하이 레벨일 때, 출력 신호 (904) 는 로우 레벨이다.
도 10 은 (도 7 의) 열 용장 인에이블 퓨즈 회로 (701) 및 (도 8 의) 열 용장 인에이블 퓨즈 회로 (801) 의 상세한 구성의 예인 열 용장 인에이블 퓨즈 회로 (1000) 의 구성을 도시한다. 도 10 의 열 용장 인에이블 퓨즈 회로 (1000) 는 도 2 에 도시된 것과 동일한 종류를 사용한다.
퓨즈 회로를 갖는 열 용장 인에이블 퓨즈 회로 (1000) 에 있어서, 프로그래밍된 값은 초기화 신호 (104 및 105) 에 의해 고정된다. 퓨즈가 차단되지 않은 경우에, 회로 (1000) 는 로우 레벨 신호 (1001) 를 출력한다. 역으로, 퓨즈가 차단되는 경우, 회로는 하이 레벨 신호 (1001) 를 출력하며, 따라서 (도 7 의) 각 출력 신호 (703-0 내지 703-i) 또는 (도 8 의) 각 출력 신호 (803-0 내지 803-i) 는 유효로 된다.
도 11 은 용장 디코더의 동작을 도시하는 타이밍 차트이다.
도 11 의 신호 (630) (즉, 명령 디코더 (300) 가 어드레스 버퍼 (600) 에 출력하는 도 6 에 도시된 신호 (630)) 는 판독 명령 신호이다. 도 11 에서, READ 는 판독 명령 신호의 입력을 나타낸다. 판독 명령 신호가 입력될 때, 열 어드레스 신호 (Y0 내지 Yi) 가 사용되며, 상응하는 메모리 셀내에 저장된 데이터가 판독된다.
판독 명령 신호 (630) 는 어드레스 버퍼 회로 (600) 에 입력되고, 상기 회로는 열 어드레스 신호 (Y0 내지 Yi) 를 발생시킨다. 발생된 열 어드레스 신호 (Y0 내지 Yi) 는 제 1 열 용장 회로 (603) 에 입력되고, 이후 상기 열 용장 회로는 열 어드레스 신호 (Y0 내지 Yi) 가 프로그래밍된 교체 어드레스와 일치하는지 여부를 측정한다.
일치한다면, 제 1 열 용장 회로 (603) 는 교체 신호를 출력하도록 인에이블되고, 이후 하이 레벨 교체 신호 (605) 가 출력된다. 일치하지 않는다면, 로우 레벨 교체 신호가 출력된다.
지금까지, 실시예의 정상 동작이 설명되었다.
다음으로, 퓨즈가 프로그래밍되거나 선택적으로 차단되기전에 용장 메모리 셀의 결함 여부를 측정하는 동작 예가 설명될 것이다.
도 12 및 도 13 은 각 어드레스 프로그래밍 퓨즈 회로 (700-3 및 800-3) 의 상세한 구성 (1200 및 1300) 을 도시한다.
어드레스 프로그래밍 퓨즈 회로 (1200) 는, 도 6 및 도 7 에 도시된 바와같이 제 1 열 용장 회로 (603) 에 입력된 열 어드레스 (Y0) 에 상응하는 논리값을 프로그램한다.
래치 회로 (206; A, B, C), MOS 트랜지스터 (201 및 202), 및 퓨즈 (203) 로 구성된 퓨즈 회로의 출력 신호 (207) 는 p 채널 MOS 트랜지스터 (1205) 및 n 채널 MOS 트랜지스터 (1206) 로 입력된다. 출력 신호 (207) 와 반대되는 논리값은 n 채널 MOS 트랜지스터 (1202) 및 p 채널 MOS 트랜지스터 (1203) 로 입력된다.
상기와 같이 어드레스 프로그래밍 퓨즈 회로 (1200) 의 구성에 따르면, 퓨즈회로의 출력 신호 (207) 는 퓨즈 (203) 가 차단되어 있는 경우에 하이 레벨이다. 이것으로 인해 n 채널 트랜스퍼 게이트 (1202) 는 턴오프될 수 있고, p 채널 트랜스퍼 게이트 (1203) 는 턴온될 수 있다. 따라서, 열 어드레스 (Y0) 에 대하여 반대되는 논리값이 출력된다.
도 13 의 어드레스 프로그래밍 퓨즈 회로 (1300) 는, 도 6 및 도 8 에 도시된 바와같이 제 2 열 용장 회로 (604) 에 입력된 열 어드레스 (Y0) 에 상응하는 논리값을 프로그래밍한다.
래치 회로 (206; A, B, C), MOS 트랜지스터 (201 및 202), 및 퓨즈 (203) 로 구성된 퓨즈 회로의 출력 신호 (207) 는 p 채널 MOS 트랜지스터 (1305) 및 n 채널 MOS 트랜지스터 (1306) 로 입력된다. 출력 신호 (207) 와 반대되는 논리값은 n 채널 MOS 트랜지스터 (1302) 및 p 채널 MOS 트랜지스터 (1303) 로 입력된다.
상기와 같이 어드레스 프로그래밍 퓨즈 회로 (1300) 의 구성에 따르면, 퓨즈 회로의 출력 신호 (207) 는 퓨즈 (203) 가 차단되어 있는 경우에 하이 레벨이다. 이것으로 인해 n 채널 트랜스퍼 게이트 (1302) 는 턴오프될 수 있고, p 채널 트랜스퍼 게이트 (1303) 는 턴온될 수 있다. 따라서, 열 어드레스 (Y0) 에 대하여 반대되는 논리값이 출력된다.
어드레스 프로그래밍 퓨즈 회로 (700-1 내지 700-i) 각각의 구성은 도 9 회로의 구성과 동일하다.
각 어드레스 프로그래밍 퓨즈 회로내의 각 퓨즈가 차단되는 경우에, 열 어드레스 (Y1 내지 Yi) 에 상응하는 논리 어드레스 값은 따라서 논리값 0 으로 모두 프로그래밍된다. 상세하게, 제 1 및 제 2 열 용장 회로내의 퓨즈가 모두 차단되는 경우에, 제 1 열 용장 회로 (603) 는 열 어드레스 (Y1 내지 Yi) 에 상응하는 논리 어드레스 값 모두를 논리값 0 으로 프로그래밍하는 반면, 제 2 열 용장 회로 (604) 는 열 어드레스 (Y1 내지 Yi) 에 상응하는 논리 어드레스 값 모두를 논리값 1 로 프로그래밍한다.
결함 여부에 상관없이, 시험 모드를 입력함으로써 용장 셀이 측정된다. 시험 모드는 상기 모드 설정 레지스터를 어떠한 어드레스 값으로 설정함으로써 시작된다.
도 14 는 시험 모드에서 도 6 의 동기 DRAM 의 동작을 도시하는 타이밍 차트이다. 도 14 의 MRS (TEST) 는 모드 레지스터를 설정하는 명령을 의미한다. 어떠한 어드레스 값의 시작 설명이 도 14 에서 생략되어 있음에 주의해야한다.
도 4 에서, 시험 모드의 시작에 따라, 각 용장 메모리 셀의 시험이 행해질 수 있고, 제 1 초기화 신호 (104) 만이 활성화되는 반면, 보통의 초기화 공정의 경우와는 달리, 제 2 초기화 신호 (105) 는 비활성이다.
따라서, 도 2 , 9, 12, 및 13 에서 각 퓨즈 회로내의 모든 접점 (200) 은, 퓨즈의 차단 여부에 상관없이, 제 1 전압 레벨로 고정된다. 환언하면, 차단 상태로 되기위해 퓨즈는 모두 초기화된다.
상기와 같이, 제 1 및 제 2 열 용장 회로내의 퓨즈가 모두 차단상태인 경우, 제 1 열 용장 회로 (603) 는 열 어드레스 (Y1 내지 Yi) 에 상응하는 모든 논리 어드레스 값을 논리값 0 으로 프로그래밍하는 반면, 제 2 열 용장 회로 (604) 는 열어드레스 (Y1 내지 Yi) 에 상응하는 모든 논리 어드레스 값을 논리값 1 로 프로그래밍한다. 따라서, 동기 DRAM (620) 가 모두 논리값 0 으로 된 열 어드레스 및 판독 명령을 동시에 수신할 때, 용장 메모리 셀 (610) (도 6 참조) 내에 저장된 데이터를 판독하는 시험이 행해질 수 있다. 동일한 방식으로, 동기 DRAM (620) 가 모두 논리값 1 로 된 열 어드레스 및 판독 명령을 동시에 수신할 때, 용장 메모리 셀 (611) (도 6 참조) 내에 저장된 데이터를 판독하는 시험이 행해질 수 있다. 도 15 는 용장 메모리 셀 (610 및 611) 에 대한 상기 시험을 도시하는 타이밍 차트이다. 우선, 모두 논리값 0 으로 된 열 어드레스와 함께 제 1 판독 명령은 제 1 열 용장 회로 (603) 에 입력된다. 입력된 열 어드레스가 제 1 열 용장 회로 (603) 내의 프로그래밍된 논리 어드레스 값과 일치하기에, 하이 레벨 교체 신호 (605) 가 출력된다. 이것은 용장 메모리 셀 (610) 에 대한 액세스를 가능하게 한다.
다음으로, 모두 논리값 1 로 된 열 어드레스와 함께 제 2 판독 명령은 제 1 열 용장 회로 (604) 에 입력된다. 입력된 열 어드레스가 제 2 열 용장 회로 (604) 내의 프로그래밍된 논리 어드레스 값과 일치하기에, 하이 레벨 교체 신호 (606) 가 출력된다. 이것은 용장 메모리 셀 (611) 에 대한 액세스를 가능하게 한다.
본 발명에 따라 실시예는, 시험 모드에서 퓨즈가 모두 차단되는 상태와 동일한 상태로 각각 초기화되는 각 열 용장 회로가 퓨즈를 선택적으로 차단함으로써 별개의 논리 어드레스 값을 프로그래밍하는 복수의 열 용장 회로를 포함하는 논리적구성으로 특징지워진다.
본 발명에 따라, 도 16 은, 퓨즈 (103) 차단 여부에 상관없이 시험모드에서 접점 (100) 의 레벨을 원하는 레벨로 고정하는 수단을 도시한다. 상기 실시예에서, 제 3 전압 공급 회로 (1600) 가 제 1 전압 공급 회로 (101) 및 제 2 전압 공급 회로 (102) 로 구성된 퓨즈 회로에 추가된다. 이러한 구성으로, 제 3 초기화 신호 (1601) 는 시험모드에서만 제 3 전압 공급 회로에 입력되고, 따라서 접점 (100) 의 레벨을 원하는 레벨로 제어한다. 따라서, 상기 수단은 퓨즈가 차단되지 않은 상태일지라도 초기화될 수 있다.
도 17 은 도 16 의 수단의 복수의 MOS 트랜지스터로 구성된 상세한 구성의 예를 도시한다.
도 17 에서, 하이 레벨일 때, 제 3 초기화 신호 (1701) 는 n 채널 MOS 트랜지스터 (1700) 에 입력되고, 트랜지스터 (1700) 는 턴온되며, 접점 (200) 이 로우 레벨 (접지 레벨) 로 고정된다. 로우 레벨은 퓨즈 (203) 가 차단되지 않은 경우에서의 레벨과 동등하다. 상기 수단 및 상기 실시예의 조합으로 인해 차단 퓨즈 및 비차단 퓨즈의 다양한 조합을 위한 시험 용량의 확장이 가능해진다.
퓨즈 회로에서, 본 발명에 따르면, 상기 접점에 2진 전압이 공급되고, 접점에서의 전압 레벨은 이후의 래치 회로에 의해 래치되며, 따라서 접점의 전압 레벨을 디바이스 초기화 시간내에서 고정한다. 따라서, 보통의 동작시 불필요한 전류 경로가 발생하지 않는다. 이것은, 레이저에 의해 불완전히 차단된 퓨즈에 의해 발생할 수 있는 불필요한 전류 흐름의 발생을 방지한다. 게다가, 대기 모드에서 전류 증가가 없다는 이점이 있다. 또한, 퓨즈 회로를 포함하는 디바이스는, 본 발명에 따라, 디바이스 초기화 시간동안 정상적이고 확실히 초기화될 수 있다.
본 발명이 일부 바람직한 실시예와 함께 설명되었지만, 본 발명의 주제는 상기 특정 실시예에 한정된 것이 아님을 이해할 것이다. 반대로, 모든 대체, 및 수정을 포함하는 것이며, 다음에 따르는 청구범위의 사상과 범위내에서 등가가 포함될 수 있다.
퓨즈 회로에서, 본 발명에 따르면, 상기 접점에 2진 전압이 공급되고, 접점에서의 전압 레벨은 이후의 래치 회로에 의해 래치되며, 따라서 접점의 전압 레벨을 디바이스 초기화 시간내에서 고정한다. 따라서, 보통의 동작시 불필요한 전류 경로가 발생하지 않는다. 이것은, 레이저에 의해 불완전히 차단된 퓨즈에 의해 발생할 수 있는 불필요한 전류 흐름의 발생을 방지한다. 게다가, 대기 모드에서 전류 증가가 없다는 이점이 있다. 또한, 퓨즈 회로를 포함하는 디바이스는, 본 발명에 따라, 디바이스 초기화 시간동안 정상적이고 확실히 초기화될 수 있다.

Claims (11)

  1. 제 1 및 제 2 단자를 갖는 퓨즈 소자;
    상기 퓨즈 소자의 상기 제 1 단자와 제 1 전원 단자 사이에 접속되며, 디바이스 동작 모드를 설정하는 기간 동안 발생되는 제 1 초기화 신호를 수신하는 제 1 전압 공급 회로;
    상기 퓨즈 소자의 상기 제 2 단자와 제 2 전원 단자 사이에 접속되며, 상기 디바이스 동작 모드를 설정하는 기간 동안 발생되는 제 2 초기화 신호를 수신하는 제 2 전압 공급 회로; 및
    정보를 저장하기 위해 상기 퓨즈 소자의 상기 제 2 단자에 접속된 입력 단자를 갖는 래치 회로를 포함하는 것을 특징으로 하는 퓨즈 회로.
  2. 제 1 항에 있어서, 상기 퓨즈 소자의 상기 제 1 단자와 제 3 전원 단자 사이에 접속되며, 명령에 따라 상기 제 1 및 제 2 전압 공급 회로를 제어하는 제어 회로를 더 포함하는 것을 특징으로 하는 퓨즈 회로.
  3. 제 2 항에 있어서, 상기 명령은 복수의 타이밍 신호로 구성되는 것을 특징으로 하는 퓨즈 회로.
  4. 제 3 항에 있어서, 상기 복수의 타이밍 신호는 적어도 RAS 및 CAS 를 포함하는 것을 특징으로 하는 퓨즈 회로.
  5. 제 2 항에 있어서, 상기 제 1 전압 공급 회로는 제 1 도전형의 제 1 트랜지스터이고, 제 2 전압 공급 회로는 상기 제 1 도전형과 상이한 제 2 도전형의 제 2 트랜지스터인 것을 특징으로 하는 퓨즈 회로.
  6. 제 2 항에 있어서, 상기 제어 회로는 상기 명령에 따라 상기 제 1 전압 공급 회로 및 상기 제 2 전압 공급 회로를 순서대로 활성화시키는 것을 특징으로 하는 퓨즈 회로.
  7. 프로그래밍된 어드레스를 검출하기 위해 어드레스를 수신하는 용장 디코더 회로에 있어서,
    상기 어드레스를 구성하는 비트들에 상응하며,
    제 1 및 제 2 단자를 갖는 퓨즈 소자;
    상기 퓨즈 소자의 상기 제 1 단자과 제 1 전원 단자사이에 접속되며, 디바이스 동작 모드를 설정하는 기간 동안 발생되는 제 1 초기화 신호를 수신하는 제 1 전압 공급 회로;
    상기 퓨즈 소자의 상기 제 2 단자과 제 2 전원 단자사이에 접속되며, 상기 디바이스 동작 모드를 설정하는 기간 동안 발생되는 제 2 초기화 신호를 수신하는 제 2 전압 공급 회로;
    정보를 저장하기 위해 상기 퓨즈 소자의 상기 제 2 단자에 접속된 입력 단자를 가지는 래치 회로; 및
    상기 래치 회로내에 저장된 상기 정보에 기초하여, 상기 어드레스의 상응하는 비트의 반전 레벨 출력 또는 비반전 레벨 출력중에서 선택하는 선택 회로를 포함하는 복수의 어드레스 프로그래밍 회로; 및
    상기 프로그래밍된 어드레스를 검출하기 위해 상기 복수의 어드레스 프로그래밍 회로 각각의 상기 선택 회로의 상기 출력중의 하나를 수신하는 게이트 회로를 포함하는 것을 특징으로 하는 용장 디코더 회로.
  8. 디바이스 동작모드를 설정하는 기간 동안 발생된 제 1 초기화 신호를 수신하는 제 1 전압 공급 회로;
    상기 디바이스 동작모드를 설정하는 기간 동안 발생된 제 2 초기화 신호를 수신하는 제 2 전압 공급 회로;
    상기 제 1 전압 공급 회로와 상기 제 2 전압 공급 회로 사이에 접속된 퓨즈; 및
    상기 제 1 전압 공급 회로의 접점과 상기 퓨즈에 접속된 유지/드라이버 회로를 포함하며,
    상기 제 1 전압 공급 회로는 상기 제 1 초기화 신호에 맞춰 상기 접점에 제 1 전압을 공급하고, 상기 제 2 전압 공급 회로는 상기 제 2 초기화 신호에 맞춰 상기 접점에 제 2 전압을 공급하고, 상기 유지/드라이버 회로는 상기 제 1 전압 또는 상기 제 2 전압을 유지하고 상기 제 1 전압 또는 상기 제 2 전압을 출력하는 것을 특징으로 하는 퓨즈 회로.
  9. 제 8 항에 있어서, 상기 퓨즈와 제 2 전압 공급 회로 사이에 접속되어, 명령에 따라 상기 제 1 및 제 2 전압을 제어하는 제 3 전압 공급 회로를 더 포함하는 것을 특징으로 하는 퓨즈 회로.
  10. 제 8 항에 있어서, 상기 퓨즈는 차단되거나 또는 차단되지 않고, 상기 접점의 전압은, 상기 퓨즈가 차단되지 않은 경우 상기 제 1 전압으로, 또는 상기 퓨즈가 차단된 경우 상기 제 2 전압으로 프로그래밍되어 있거나 또는 고정되어 있는 것을 특징으로 하는 퓨즈 회로.
  11. 제 8 항에 있어서, 상기 제 1 및 제 2 전압 공급 회로는 복수의 MOS 트랜지스터이고, 상기 유지/드라이버 회로는 수개의 인버터로 이루어지고, 상기 수개의 인버터중에서 한 쌍의 인버터의 합성은 플립플롭 회로이고, 상기 플립플롭 회로는 상기 접점에서 상기 제 1 전압 또는 상기 제 2 전압을 고정되게 유지하는 것을 특징으로 하는 퓨즈 회로.
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Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6339191B1 (en) * 1994-03-11 2002-01-15 Silicon Bandwidth Inc. Prefabricated semiconductor chip carrier
KR100546300B1 (ko) * 1999-10-01 2006-01-26 삼성전자주식회사 칩 정보 출력회로
KR100317490B1 (ko) * 1999-12-29 2001-12-24 박종섭 안티퓨즈 회로
ATE293796T1 (de) * 2000-01-18 2005-05-15 Infineon Technologies Ag Chipkartenschaltung mit überwachtem zugang zum testmodus
JP4530527B2 (ja) * 2000-12-08 2010-08-25 ルネサスエレクトロニクス株式会社 スタティック型半導体記憶装置
JP2002203901A (ja) * 2000-12-27 2002-07-19 Toshiba Microelectronics Corp フューズ回路
ITRM20010105A1 (it) 2001-02-27 2002-08-27 Micron Technology Inc Circuito a fusibile per una cella di memoria flash.
WO2002069347A2 (en) * 2001-02-27 2002-09-06 Micron Technology, Inc. Flash cell fuse circuit
US6426668B1 (en) * 2001-03-22 2002-07-30 International Business Machines Corporation Imbalanced sense amplifier fuse detection circuit
KR100771533B1 (ko) * 2001-06-30 2007-10-31 주식회사 하이닉스반도체 퓨즈 컷팅 회로
US6781437B2 (en) 2001-07-11 2004-08-24 Infineon Technologies Aktiengesellschaft Zero static power programmable fuse cell for integrated circuits
US6603344B2 (en) 2001-07-11 2003-08-05 Infineon Technologies Ag Zero static power programmable fuse cell for integrated circuits
US6839298B2 (en) 2001-07-11 2005-01-04 Infineon Technologies Aktiengesellschaft Zero static power fuse cell for integrated circuits
US6617874B2 (en) * 2002-01-02 2003-09-09 Intel Corporation Power-up logic reference circuit and related method
US6882202B2 (en) * 2003-01-21 2005-04-19 Infineon Technologies Ag Multiple trip point fuse latch device and method
JP4138521B2 (ja) * 2003-02-13 2008-08-27 富士通株式会社 半導体装置
JP4115976B2 (ja) * 2003-09-16 2008-07-09 株式会社東芝 半導体記憶装置
US7321518B1 (en) 2004-01-15 2008-01-22 Altera Corporation Apparatus and methods for providing redundancy in integrated circuits
US20060062198A1 (en) * 2004-09-17 2006-03-23 Shoei-Lai Chen Network wireless telephone system for MSN platform and method for applying the same
US7035152B1 (en) * 2004-10-14 2006-04-25 Micron Technology, Inc. System and method for redundancy memory decoding
KR100615596B1 (ko) * 2004-12-22 2006-08-25 삼성전자주식회사 반도체 장치
US20060202824A1 (en) * 2005-02-04 2006-09-14 Container Security Inc. Electronic seal and method of shipping container tracking
KR100752645B1 (ko) 2005-06-25 2007-08-29 삼성전자주식회사 누설 전류 패스를 차단할 수 있는 퓨즈 회로
US20080137251A1 (en) * 2006-12-12 2008-06-12 Taiwan Semiconductor Manufacturing Co., Ltd. Repair circuitry with an enhanced ESD protection device
US20080211513A1 (en) * 2007-02-15 2008-09-04 Stmicroelectronics, Inc. Initiation of fuse sensing circuitry and storage of sensed fuse status information
KR20080095009A (ko) * 2007-04-23 2008-10-28 주식회사 하이닉스반도체 컬럼 리던던시 회로
JP5160164B2 (ja) * 2007-08-06 2013-03-13 ルネサスエレクトロニクス株式会社 ヒューズ回路
CN101119108B (zh) * 2007-09-18 2014-03-19 钰创科技股份有限公司 一种熔丝电路
JP5437658B2 (ja) * 2009-02-18 2014-03-12 セイコーインスツル株式会社 データ読出回路及び半導体記憶装置
KR101110793B1 (ko) * 2009-07-01 2012-03-13 주식회사 하이닉스반도체 반도체 장치
US8253475B2 (en) * 2010-10-08 2012-08-28 Winbond Electronics Corp. Fuse detecting apparatus
US9053889B2 (en) * 2013-03-05 2015-06-09 International Business Machines Corporation Electronic fuse cell and array
TWI556158B (zh) * 2013-08-21 2016-11-01 威盛電子股份有限公司 組態資料的處理裝置及方法
TWI552068B (zh) * 2013-08-21 2016-10-01 上海兆芯集成電路有限公司 組態資料的處理裝置及方法
US10535394B2 (en) * 2017-07-20 2020-01-14 Samsung Electronics Co., Ltd. Memory device including dynamic voltage and frequency scaling switch and method of operating the same
JP6360610B1 (ja) 2017-11-22 2018-07-18 力晶科技股▲ふん▼有限公司 Ｓｒａｍ装置のための冗長回路、ｓｒａｍ装置、及び半導体装置
JP6804493B2 (ja) 2018-07-19 2020-12-23 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． メモリデバイス及びメモリ周辺回路
CN116580728A (zh) * 2023-07-14 2023-08-11 上海海栎创科技股份有限公司 一种rom输出控制电路及方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60129998A (ja) * 1984-09-14 1985-07-11 Sharp Corp 冗長構成ｍｏｓメモリのデコ−ダ回路
JPH02146197A (ja) * 1988-11-28 1990-06-05 Nec Corp メモリ回路
JPH046699A (ja) * 1990-04-23 1992-01-10 Nec Corp 半導体メモリ
JPH05101673A (ja) * 1991-10-08 1993-04-23 Nec Ic Microcomput Syst Ltd プログラム回路
EP0530713B1 (en) * 1991-08-30 1998-05-06 Kabushiki Kaisha Toshiba Nonvolatile memory circuit

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2595271B2 (ja) 1987-12-21 1997-04-02 株式会社日立製作所 プログラム回路
JPH04147494A (ja) 1990-10-11 1992-05-20 Nec Ic Microcomput Syst Ltd プログラム回路
JPH05250892A (ja) 1992-03-05 1993-09-28 Fujitsu Ltd 冗長アドレス発生回路
US5345110A (en) * 1993-04-13 1994-09-06 Micron Semiconductor, Inc. Low-power fuse detect and latch circuit
US5402390A (en) * 1993-10-04 1995-03-28 Texas Instruments Inc. Fuse selectable timing signals for internal signal generators
JP2630274B2 (ja) 1994-09-28 1997-07-16 日本電気株式会社 半導体記憶装置
US5566107A (en) * 1995-05-05 1996-10-15 Micron Technology, Inc. Programmable circuit for enabling an associated circuit
US5600277A (en) * 1995-05-09 1997-02-04 Texas Instruments Incorporated Apparatus and method for a NMOS redundancy fuse passgate circuit using a VPP supply
KR0147194B1 (ko) 1995-05-26 1998-11-02 문정환 반도체 메모리 소자
US5680360A (en) * 1995-06-06 1997-10-21 Integrated Device Technology, Inc. Circuits for improving the reliablity of antifuses in integrated circuits
KR0149259B1 (ko) * 1995-06-30 1998-10-15 김광호 반도체 메모리 장치의 퓨즈 시그너쳐 회로
KR100204340B1 (ko) * 1996-06-19 1999-06-15 윤종용 메모리 장치의 모드 셋팅 회로
US6037831A (en) * 1998-03-30 2000-03-14 Xerox Corporation Fusible link circuit including a preview feature

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60129998A (ja) * 1984-09-14 1985-07-11 Sharp Corp 冗長構成ｍｏｓメモリのデコ−ダ回路
JPH02146197A (ja) * 1988-11-28 1990-06-05 Nec Corp メモリ回路
JPH046699A (ja) * 1990-04-23 1992-01-10 Nec Corp 半導体メモリ
EP0530713B1 (en) * 1991-08-30 1998-05-06 Kabushiki Kaisha Toshiba Nonvolatile memory circuit
JPH05101673A (ja) * 1991-10-08 1993-04-23 Nec Ic Microcomput Syst Ltd プログラム回路

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