KR100204340B1 - 메모리 장치의 모드 셋팅 회로 - Google Patents

메모리 장치의 모드 셋팅 회로 Download PDF

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    • G11C7/1045—Read-write mode select circuits

Abstract

본 발명은 퓨즈의 상태를 감지하는 상보적인 트랜지스터에 의해 전력 소모를 줄일 수 있고 레이 아웃 면적을 줄일 수 있는 반도체 메모리 장치의 모드 셋팅 회로에 관한 것이다. 모드 셋팅 회로는 퓨즈와 상보적인 트랜지스터쌍들이 전원 전압과 접지 사이에 직렬로 연결되고, 상기 트랜지스터들의 게이트들은 입력 신호를 함께 받아들인다.상기 한쌍의 트랜지스터들 사이의 노드에서 출력신호가 발생된다. 상기 퓨즈가 커팅되지 않을 때 회로는 상기 입력 신호에 응답하여 상기 출력 신호를 발생한다. 상기 퓨즈가 커팅될 때 상기 회로는 상기 출력 신호는 스테디-스테이트로 유지한다.

Description

메모리 장치의 모드 셋팅 회로(mode setting circuit for a memory device)
제1도는 종래의 모드 셋팅 회로의 상세도.
제2도는 제1도의 종래의 모드 셋팅 회로의 타이밍도.
제3도는 본 발명의 제1실시예에 따른 모드 셋팅 회로의 상세도.
제4도는 제3도의 제1실시예에 따른 모드 셋팅 회로의 타이밍도.
제5도는 본 발명의 제2실시예에 따른 모드 셋팅 회로의 상세도.
제6도는 제5도의 제2실시예에 따른 모든 셋팅 회로의 타이밍도.
제7도는 모드 셋팅 회로의 사용예를 도시한 도면.
제8도는 제7도의 동작파형도.
* 도면의 주요 부분에 대한 부호의 설명
21, 31 : 레이저 퓨즈 22, 32 : CMOS 인버터
23, 33, 36 : P형 모스 트랜지스터 24, 26, 34 : N형 모스 트랜지스터
25, 35 : 반전 게이트
[산업상 이용분야]
본 발명은 웨이퍼상에 집적된 특정회로를 외부에서 조정하여 설계자의 의도에 적합한 회로로 변경하는 메모리 장치를 위한 모드 셋팅 회로에 관한 것으로서, 특히 레이아웃면적을 감소시키고 불필요한 전류의 발생을 방지할 수 있는 모드 셋팅 회로에 관한 것이다.
[종래 기술 및 그의 문제점]
설계자가 집적회로를 설계하고 웨이퍼상에 집적회로를 집적시킬 경우, 공정에 따른 변화 또는 설계시 정확하게 예측할 수 없는 사항이 발생되므로, 설계후 보다 많은 회로검증을 위해 웨이퍼를 직접 조사하여 그에 맞게 회로를 재구성할 필요가 있다.
이를 위하여 특정회로를 외부에서 임의로 조정 또는 보정하여 설계자의 의도에 맞게 변경할 수 있는데, 이러한 회로를 모드 셋팅 회로라고 한다.
이 모드 셋팅 회로는 집적회로를 설계하는 설계자에게 어느 정도으 여유를 허용하므로, 집적회로를 설계하는 기간을 단축시키고 설계비용을 줄일 수 있는 매우 중요한 사항이다. 설계자가 융통성있는 설계를 하기 위해서 모드셋팅 회로는 필수불가결하지만, 모드 셋팅 회로가 특정회로의 레이아웃에서 차지하는 면적이 커진다거나 또는 추가로 전류가 사용된다면 집적회로 설계시 옵션회로는 설계자에게 커다란 부담으로 작용하게 된다.
일반적으로 사용되는 모드 셋팅 회로는 크게 두가지 형태로 나눌 수 있다. 첫째 레이저 퓨즈를 사용하여 레이저 퓨즈의 커팅여부에 따라 옵션 처리를 하는 방법과, 둘째 전기적 퓨즈를 사용하여 전기적 퓨즈의 커팅여부에 따라 옵션처리를 하는 방법이 있다.
제7도는 레이저 퓨즈를 EDO 콘트롤 블록에 사용한 예를 도시한 도면으로서 , EDO 콘트롤 블록은 레이저 모드 셋팅 회로의 출력상태를 확인하여 레이저 퓨즈옵션회로의 출력신호의 상(phase)이 변경되면, 제7도(a)와 같이 레이저 퓨즈가 커팅되지 않았을 경우에는 제8도(d)와 같이 EDO 데이터가 출력되고, 레이저 퓨즈가 커팅되었을 경우에는 제8도(c)와 같이 논(non)EDO 데이터를 출력한다.
제1도는 종래의 레이저 퓨즈를 사용한 옵션회로의 상세도를 도시한 것이다. 제1도를 참조하면, 일단에 전원전압(Vdd)이 인가되는 레이저 퓨즈(11)와, 레이저 퓨즈(11)의 타단에 연결된 디플리션모드의 P형 모스 트랜지스터(12)와, 상기 레이저 퓨즈(11)의 타단에 연결된 콘덴서(13)와, 상기 레이저 퓨즈(11)의 타단에 연결된 제1반전 게이트(14)와, 반전 게이트(14)의 출력이 게이트에 인가되고 드레인이 상기 제1반전 게이트 (14)에 연결되며 소오스가 접지된 N형 모스 트랜지스터(15)와 , 상기 제1반전 게이트(14)의 출력과 입력신호(PIA)를 입력하는 노아 게이트(16)와 , 노아 게이트(16)의 출력을 반전시켜 주기 위한 제2반전 게이트(17)로 구성된다.
상기에서, 디플리션 모드의 P형 모스 트랜지스터(12)는 레이저 퓨즈(11)의 커팅시에 노드(N11)의 전위를 접지전위(GND)로 만들어 주기 위한 모스 트랜지스터이고, N형 모스트랜지스터(15)는 레이저 퓨즈(11)의 커팅시, 반전 게이트(14)의 출력에 의해 턴온되어 노드(N11)를 계속 접지전위(GND)로 유지시켜 주는 역할을 한다.
종래의 옵션회로는 입력신호(PIA)가 레이저퓨즈(11)의 커팅여부에 따라 2가지 형태로 출력될 수 있다. 먼저, 레이저 퓨즈(11)가 커팅되지 않았을 경우(non-cutting)에는, 전원전압(Vdd)이 레이저 퓨즈(11)를 통해 콘덴서(13)에 충전되어 노드(N11)는 항상 하이레벨로 유지된다. 따라서, 입력신호(PIA)의 레벨에 따라 출력신호(OUTA)가 결정되어진다. 즉, 입력신호(PIA)가 로우상태이면 노아 게이트(16)의 출력이 하이상태로 되어 반전 게이트(17)를 통해 좌우상태의 출력신호(OUTA)가 출력된다. 한편, 입력신호(PIA) 가 하이상태이면 노아 게이트(16)의 출력은 로우상태로 되어 반전 게이트(17)를 통해 하이상태의 출력신호(OUTA)가 출력된다.
레이저 퓨즈(11)가 커팅되었을 경우에는, 노드(N11)는 디플리션 모드의 P형 모스 트랜지스터(12)에 의해 접지전워(GND)로 되어 반전 게이트(14)의 출력은 하이상태로 되어 입력신호(PIA)에 관계없이 반전 게이트(17)를 통해 하이상태의 출력신호(OUTA)가 출력된다. 이때, 레이저 퓨즈(11)의 커팅시 N형 모스 트랜지스터(15)는 게이트에 하이상태의 반전 게이트(15)의 출력이 인가되어 턴온되므로, 노드(N11)를 계속 접지전위(GND)로 유지시켜 준다. 종래의 옵션회로의 동작 타이밍도는 제2도에 도시된 바와 같다.
종래의 레이저 퓨즈를 사용한 모드 셋팅 회로에 있어서, 디플리션 모드의 P형 모스 트랜지스터(12)는 게이트가 접지에 연결되어 있어 항상 턴온 상태를 유지하고, 이 트랜지스터(12)를 통해서 노드(N11)로부터 접지로 전류가 흐르게 된다.
레이저 퓨즈(11)가 커팅되지 않은 상태에서는 디플리션 모드의 P형 트랜지스터(12)를 통해 전류(IO)가 소모된다.
따라서, 종래의 모드 셋팅 회로에 있어서, 레이저 퓨즈(11)가 커팅되지 않은 상태에서 디플리션 모드의 P형 트랜지스터(12)를 통해서 흐르는 전류(standby current)의 양을 줄이기 위해서는 디플리션 모드의 P형 트랜지스터(12)의 길이를 상당히 크게 증가시켜야 한다.
그러나, P형 모스 트랜지스터의 길이를 증가시키면 P형 모스 트랜지스터를 통해서 흐르는 전류를 감소시킬 수는 있지만, 모드 셋팅 회로의 레이아웃면적이 증대되고, 이에 따라 모드 셋팅 회로를 사용하는 특정회로의 레이아웃면적이 증대되는 문제점이 발생된다. 또한, 이러한 모드 셋팅 회로를 N개 사용한다면 N개의 모드 셋팅 회로를 채용한 특정회로에서는 항상IoxN만큼의 전류가 소모되는 문제점이 발생된다. 그러므로, 종래의 모드 셋팅 회로는 저파워(low power)를 추구하는 집적회로에는 사용할 수 없는 문제점이 있었다.
[발명의 목적]
본 발명의 목적은 구성이 단순하고 레이아웃면적을 감소시킬 수 있는 레이저모드 셋팅 회로를 제공하는 데 있다.
본 발명의 다른 목적은 불필요한 전류의 소모를 방지할 수 있는 레이저 모드 셋팅 회로를 제공하는 데 있다.
[발명의 구성]
상기 목적을 달성하기 위한 모드 셋팅 회로는 퓨즈의 상태를 감지하기 위한 한쌍의 상보적인 트랜지스터들을 포함한다. 상기 퓨즈와 상보적인 한쌍의 트랜지스터들은 전원 단자와 접지 사이에 직렬로 연결된다.
상기 트랜지스터들의 게이트는 입력 신호를 함께 받아들인다. 출력 신호가 상기 한쌍의 트랜지스터들 사이의 노드에서 발생된다. 래치 회로가 상기 노드에 연결되고 상기 출력 신호를 래치한다. 상기 래치 회로는 상기 퓨즈가 커팅 될 때 상기 입력 신호가 응답하여 출력 신호를 발생하고, 상기 퓨즈가 커팅 될 때 상기 출력 신호를 스테데-스테이트 상태로 유지한다.
본 발명의 또 다른 특징에 의하면, 모든 셋팅 회로는 제1전원 전압을 받아들이기 위한 제1단자와 제2단자를 갖는 퓨즈와, 상기 퓨즈의 제2단자에 연결되는 제1단자와 제2전원 전압을 받아들이기 위한 제1단자와 제2전원 전압을 받아들이기 위한 제2단자와, 입력 신호를 받아들이기 위한 제3단자와 그리고 출력 신호를 발생하는 제4단자를 갖는 입력 회로를 포함하며, 상기 입력 회로는 상기 퓨즈의 제2단자에 연결되는 제1단자, 상기 입력 회로의 제4단자에 연결되는 제2단자 그리고 상기 입력 신호를 받아들이기 위한 제3단자를 갖는 제1트랜지스터와, 상기 제2전원 전압을 받아들이기 위한 제1단자와, 상기 제1트랜지스터의 제3단자에 연결되는 제3단자, 그리고 상기 제1트랜지스터의 제2단자에 연결되는 제2단자를 갖는 제2트랜지스터를 포함한다.
본 발명의 다른 특징에 의하면, 모드 셋팅 회로는 퓨즈와 입력 신호 및 상기 퓨즈의 상태에 응답하여 출력 신호를 발생하는 수단을 포함한다. 상기 출력 신호를 발생하는 수단은 퓨즈와 전원 단자 사이에 연결되는 상보적인 한쌍의 트랜지스터들을 포함한다.
바람직한 실시예에 있어서, 상기 모든 셋팅 회로는 상기 출력 신호를 래치하기 위한 수단도 포함한다.
바람직한 실시예에 있어서, 상기 출력 신호를 래치하기 위한 수단은 입력 단자 및 출력 단자를 갖는 인버터와, 상기 래치의 입력단에 연결되는 제1단자와 전원 전압을 받아들이기 위한 제2단자와 상기 래치의 출력단에 연결되는 제3단자를 갖는 트랜지스터를 포함한다.
[작용]
본 발명의 레이저 모드 셋팅 회로는 불필요한 전류의 소모를 야기시키고 커다란 레이아웃면적을 차지하는 디플리션모드의 모스 트랜지스터 대신에 CMOS 인버터를 레이저 퓨즈에 연결하여 레이저 퓨즈의 커팅여부에 따라 입력신호를 전달 또는 차단시키도록 단순하게 구성함으로써, 레이아웃 면적을 감소시키며 불필요한 전류의 소모를 감소시킬 수 있다.
[실시예]
제3도 또는 제5도를 참조하면, 본 발명의 신규한 모드 셋팅 회로는 종래의 대면적의 디플리션모드의 P형 모스 트랜지스터 대신에 소면적의 CMOS 인버터(22),(32)를 레이저 퓨즈(21),(31)에 연결하여, 입력신호가 하이상태에서 로우상태로 전이될 때, 레이저 퓨즈가 커팅된 경우에는 출력 신호를 스테디-스테이트 상태로 유지하고 레이저 퓨즈가 커팅되지 않은 경우에는 입력신호에 따라 출력신호가 전이되어 특정기능을 수행하도록 한다.
따라서, 본 발명의 모드 셋팅 회로는 소면적의 CMOS인버터를 사용함으로써, 레이아웃 면적을 감소시키고 불필요한 전류의 발생을 방지하여 저파워의 집적회로에 적용이 가능하다.
이하 본 발명의 실시예를 첨부된 도면에 의거하여 상세히 설명하면 다음과 같다.
제3도는 본 발명의 제1실시예에 따른 레이저 퓨즈를 사용한 모드 셋팅 회로의 상세도를 도시한 것이다. 제3도를 참조하면, 제1실시예에 따른 모드 셋팅 회로는 일단에 전원전압(Vdd)이 인가되는 레이저 퓨즈(21)와 , 레이저 퓨즈(21)에 연결된 CMOS인버터(22)로 이루어졌다. CMOS인버터(22)는 게이트에 입력신호(PIB)가 인가되고 소오스가 상기 레이저 퓨즈(21)의 타단과 연결된 P형 모스 트랜지스터(23)와 게이트에 입력신호(PIB)가 인가되고 드레인이 상기 P형 모스 트랜지스터(23)의 드레인에 연결되며 소오스에 접지전압(GND)이 인가되는 N형 모스 트랜지스터(24)로 구성된다.
또한 제1실시예에 따른 모드 셋팅 회로는 상기 CMOS인버터(22)의 출력(N22)을 반전시켜 출력신호(OUTB)로서 출력하기 위한 반전 게이트(25)와, 상기 반전 게이트(25)의 출력이 게이트에 인가되고 드레인이 상기 반전 게이트(25)의 입력단에 연결되며, 소오스가 접지된 N형 모스 트랜지스터(26)로 이루어진다. N형 모스 트랜지스터(26)는 반전 게이트(25)를 통해 출력되는 출력신호(OUTB)를 안정화시켜 주기 위한 트랜지스터이다.
제1실시예에 따른 모드 셋팅 회로는 출력신호가 하이상태에서 로우상태로 전이될 때 특정기능을 수행하는 회로로서, 레이저 퓨즈(21)의 커팅여부에 따라 입력신호를 전달 또는 차단한다. 즉, 레이저 퓨즈(21)가 커팅된 경우에는 입력신호의 전이에 관계없이 출력신호는 하이상태의 스테디-스테이트 상태를 유지하고 레이저 퓨즈(21)가 커팅되지 않은 경우에는 입력신호의 전이에 따라 출력신호가 전이되어 특정기능을 수행한다.
제4도의 동작 타이밍도를 참조하여 제1실시예에 따른 모드 셋팅 회로의 동작을 상세히 설명한다. 출력신호(OUTB)가 하이상태에서 로우 상태로 전이할 때 옵션회로가 특정기능을 수행한다고 가정하면, 출력신호(OUTB)는 제4도(b)또는 (c)에 도시된 바와같이 레이저퓨즈(21)의 커팅여부에 따라 입력신호(PIB)가 전달 및 차단된다. 즉, 레이저 퓨즈(21)가 커팅되지 않을 경우에는 입력신호(PIB)가 전달되어 입력신호에 따라 출력신호(OUTB)가 전이되고, 레이저 퓨즈(21)가 커팅된 경우에는 입력신호(PIB)가 차단되어 입력신호에 관계없이 출력신호(OUTB)는 스테디-스테이트(steady-state)를 유지한다.
즉, 레이저 퓨즈(21)가 커팅되지 않은 경우, 입력신호(PIB)가 초기에 하이상태를 유지하고 있을 때 CMOS 인버터(22)의 P형 모스 트랜지스터(23)는 오프되고 N형 모스 트랜지스터(24)는 온되므로, CMOS 인버터(22)의 출력(N22)은 로우상태로 된다. 따라서, 반전 게이트(25)를 통해 하이상태의 출력신호(OUTB)가 출력된다.
특정 동작을 수행하기 위하여 입력신호(PIB)가 로우상태로 전이되면, CMOS 인버터(22)의 P형 모스 트랜지스터(23)가 온되어 노드(N22)는 하이상태로 된다. 따라서, 반전 게이트(25)를 통해 로우상태의 출력신호(OUTB)가 출력된다. 따라서, 제1실시예에 따른 모드 셋팅 회로는 입력신호(PIB)가 하이상태에서 로우상태로 전이될 때 출력신호가 하이상태에서 로우상태로 전이되어 특정동작을 수행하게 된다.
한편, 레이저 퓨즈(21)가 커팅된 상태에서는 입력신호(PIB)에 관계없이 출력은 항상 하이상태로 스테디-스테이트(steady state)를 유지한다. 이로써 제1실시예에 따른 모드 셋팅 회로는 특정동작을 수행할 수 없게 된다. 결과적으로, 본 발명의 모드 셋팅 회로는 입력신호가 전이되더라도 레이저 퓨즈(21)의 커팅여부가 출력신호에 영향을 미치게되므로, 옵션회로는 레이저 퓨즈(21)의 커팅여부에 따라 특정동작을 수행하게 된다.
본 발명의 옵션회로에서, N형 모스 트랜지스터(26)는 출력신호(PUTB)가 하이상태일 경우에는 턴온되어 출력신호(OUTB)를 하이상태로 그대로 유지시켜 주고, 출력신호(OUTB)가 로우상태일 경우에는 턴오프되어 출력신호(OUTB)를 그대로 로우상태로 유지시켜 준다.
제5도는 본 발명의 제2실시예에 따른 모드 셋팅 회로의 상세도를 도시한 것이다. 제5도를 참조하면, 제2실시예에 따른 모드 셋팅 회로는 일단에 접지전압(GND)이 인가되는 레이저 퓨즈(31)와, 레이저 퓨즈(31)에 연결된 CMOS 인버터(32)와, 상기 CMOS 인버터(32)의 출력(N33)을 반전시켜 출력신호(OUTC)로서 출력하기 위한 반전 게이트(35)와, 상기 반전 게이트(35)의 출력이 게이트에 인가되고 소오스에 전원전압(Vdd)이 인가되고 드레인이 상기 반전 게이트(35)에 연결된 P형 모스 트랜지스터(36)로 이루어 진다. P형 모스 트랜지스터(36)는 반전 게이트(35)를 통해 출력되는 출력신호(OUTC)를 안정화시켜 주기 위한 모스 트랜지스터이다.
CMOS 인버터(32)는 게이트에 입력신호(PIC)가 인가되고 소오스에 전원전압(Vdd)이 인가되는 P형 모스 트랜지스터(33)와 게이트에 입력신호(PIC)가 인가되고 드레인이 상기 P형 모스 트랜지스터(33)의 드레인에 연결되며 소오스가 상기 레이저 퓨즈(31)의 타단과 연결되는 N형 모스 트랜지스터(34)로 구성된다.
제2실시예에 따른 모드 셋팅 회로는 제1실시예에 따른 모드 셋팅 회로와 마찬가지로 출력신호가 전이될 때 특정동작을 수행하는 회로이다. 제1실시예의 옵션회로(20)는 출력신호(OUTB)가 하이상태에서 로우상태로 전이될 때 특정동작을 수행함에 반하여 제2실시예의 옵션회로(30)는 출력신호(OUTC)가 로우상태에서 하이상태로 전이될 때 특정기능을 수행하는 회로이다. 따라서, 제2실시예에 따른 모드 셋팅 회로도 레이저 퓨즈(31)의 커팅여부에 따라 입력신호를 전달 또는 차단하는데, 레이저 퓨즈(31)가 커팅된 경우에는 입력신호(PIC)의 전이에 관계없이 출력신호 (OUTC)는 로우상태의 스테디-스테이트를 유지하고 레이저 퓨즈(31)가 커팅되지 않은 경우에는 입력신호(PIC)의 전이에 따라 출력신호(OUTC)가 전이되어 특정기능을 수행한다.
제6도의 동작 타이밍도를 참조하여 제2실시예에 따른 모드 셋팅 회로의 동작을 상세히 설명한다. 제2실시예에 따른 모드 셋팅 회로에 있어서, 출력신호(OUTC)가 로우상태에서 하이상태로 전이할 때 모드 셋팅 회로가 특정기능을 수행한다고 가정하면, 제6도에 도시된 바와같이 레이저 퓨즈(31)의 커팅여부에 따라 입력신호(PIC)가 전달 및 차단될 수 있다. 레이저 퓨즈(31)가 커팅되지 않은 상태에서, 입력신호(PIC)가 초기에 로우상태를 유지하고 있을 때 CMOS 인버터(32)의 P형 모스 트랜지스터(33)는 온되고 N형 모스 트랜지스터(34)는 오프되므로, CMOS 인버터(32)의 출력(N32)은 하이상태로 된다. 따라서, 반전 게이트(35)를 통해 로우상태의 출력신호(OUTC)가 출력된다.
특정동작을 수행하기 위하여 제6도(a)에 도시된 바와같이 입력신호(PIC)가 로우상태에서 하이상태로 전이되면, CMOS 인버터(32)의 P형 모스 트랜지스터(33)는 오프되고 N형 모스 트랜지스터(34)는 온되어 노드(N32)는 로우상태로 된다. 따라서, 반전 게이트(35)를 통해 하이상태의 출력신호(OUTC)가 출력된다.
한편, 레이저 퓨즈(31)가 커팅된 상태에서는 입력신호(PIC)에 관계없이 출력은 항상 하이상태로 스테디 -스테이트(steady state)가 되어 제2실시 예에 따른 옵션회로(30)는 특정 동작을 수행할 수 없게 된다.
상기한 바와같은 본 발명에 따르면, 불필요한 전류의 소모를 야기시키고 커다란 레이아웃면적을 차지하는 디플리션모드의 모스 트랜지스터 대신에 CMOS 인버터를 레이저 퓨즈에 연결하여 모드 셋팅 회로를 구성하므로써, 레이저 퓨즈의 커팅여부에 따라 입력신호를 전달 또는 차단시켜 특정동작을 수행할 수 있음과 동시에 회로의 구성을 단순화하고 모드 셋팅 회로가 차지하는 레이아웃면적을 감소시킬 수 있다. 또한, 불필요한 전류의 소모를 감소시킬 수 있어 저파워의 집적회로에 적용가능한 이점이 있다.

Claims (8)

  1. 제1전원 전압을 받아들이기 위한 제1단자와 제2단자를 갖는 퓨즈와 상기 퓨즈의 제2단자에 연결되는 제1단자와 제2전원 전압을 받아들이기 위한 제2단자와, 입력 신호를 받아들이기 위한 제3단자와 그리고 출력 신호를 발생하는 제4단자를 갖는 입력회로를 포함하며, 상기 입력 회로는 상기 퓨즈의 제2단자에 연결되는 제1단자, 상기 입력회로의 제4단자에 연결되는 제2단자 그리고 상기 입력 신호를 받아들이기 위한 제3단자를 갖는 제1 트랜지스터와 상기 제2전원 전압을 받아들이기 위한 제1단자와, 상기 제1 트랜지스터의 제3단자에 연결되는 제3단자, 그리고 상기 제1 트랜지스터의 제2단자에 연결되는 제2단자를 갖는 제2 트랜지스터를 포함하는 메모리 장치의 모드 셋팅 회로.
  2. 제1항에 있어서, 상기 입력 회로의 제4단자에 연결되는 입력 단자를 갖고 출력 신호를 래치하는 래치 회로를 더 포함하고, 상기 래치 회로는 입력 단자 및 출력단자를 갖는 인버터와 상기 래치의 입력 단자에 연결되는 제1단자와, 상기 제2전원 전압을 받아들이기 위한 제2단자와, 그리고 상기 래치의 출력단자에 연결되는 제3단자를 갖는 트랜지스터를 포함하는메모리 장치의 모드 셋팅 회로.
  3. 제1항에 있어서, 상기 제1 트랜지스터는 상기 제1 및 제2 단자사이에 연결되는 채널과 상기 제3단자에 연결되는 게이트를 갖는 MOS 트랜지스터이고, 상기 제2 트랜지스터는 상기 제1단자와 제2단자 사이에 연결되는 채널과 상기 제3단자에 연결되는 게이트를 갖는 MOS 트랜지스터이며, 상기 제1 및 제2 트랜지스터들의 게이트들은 상호 연결되는 메모리 장치의 모드 셋팅 회로.
  4. 퓨즈와 입력 신호와 퓨즈의 상태에 응답하여 출력 신호를 발생하는 수단을 포함하며, 상기 출력신호를 발새하는 수단은 상기 퓨즈와 전원 단자사이에 연결되는 상보적인 한쌍의 트랜지스터들을 포함하고, 상기 트랜지스터들은 인버터를 만들기 위하여 함께 연결되는 메모리 장치의 모든 셋팅 회로.
  5. 제4항에 있어서, 출력 신호를 래치하기 위한 수단을 더 포함하며, 상기 출력 신호를 래치하기 위한 수단은 입력 단자와 출력 단자를 갖는 인버터와, 상기 래치의 입력 단자에 연결되는 제1단자와 전원 전압을 받아들이기 위한 제2단자와 그리고 상기 래치의 출력단자에 연결되는 제3단자를 포함하는 메모리 장치의 모든 셋팅 회로.
  6. 퓨즈와, 퓨즈가 커팅되지 않을 때 , 입력 신호의 반전에 응답하여 출력 신호를 발생하고, 상기 퓨즈가 절단될 때 상기 출력 신호를 스테디-스테이트로 유지하기 위한 수단을 포함하는 메모리 장치의 모드 셋팅 회로.
  7. 제1전원 단자에 연결되는 퓨즈와 상기 퓨즈와 노드사이에 연결되는 채널과 입력 신호를 받아들이는 게이트를 갖는 제1트랜지스터와 상기 노드와 제2 전원 단자 사이에 연결되는 채널과 그리고 상기 제1 트랜지스터의 게이트에 연결되는 채널과 그리고 상기 제1트랜지스터의 게이트에 연결되는 게이트를 갖는 제2 트랜지스터를 포함하며,상기 제1 및 제2 트랜지스터들은 상보적인 메모리 장치의 모드 셋팅 회로.
  8. 제6항에 있어서, 상기 노드에 연결되는 래치를 더 포함하는 메모리 장치의 모드 셋팅회로.
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