TWI393145B

TWI393145B - 具有反熔絲電路之半導體裝置及將位址寫入至反熔絲電路的方法

Info

Publication number: TWI393145B
Application number: TW097139862A
Authority: TW
Inventors: Shinichi Miyatake; Sumio Ogawa
Original assignee: Elpida Memory Inc
Priority date: 2007-10-29
Filing date: 2008-10-17
Publication date: 2013-04-11
Also published as: CN102903390A; US20090109790A1; TW200939237A; US7952950B2

Description

具有反熔絲電路之半導體裝置及將位址寫入至反熔絲電路的方法

本發明涉及一種反熔絲電路及包括該反熔絲電路的半導體裝置，更具體而言，涉及一種能夠高速對反熔絲元件進行寫入操作的反熔絲電路和包括該反熔絲電路的半導體裝置。本發明更涉及一種此般反熔絲電路寫入位址的方法。

在諸如DRAM(動態隨機存取記憶體)的半導體裝置中，不能正常操作的缺陷單元藉由被冗餘單元替代，以修復缺陷位址。在儲存缺陷位址的過程中，通常使用熔絲元件(參見日本公開專利公報第H10-75170號及第2006-147651號)。處於初始狀態的熔絲元件是導電的。當藉由雷射光束照射來切割熔絲元件時，可以以非揮發的方式儲存缺陷位址。據此，當此般複數個熔絲元件被配置來切割期望的熔絲元件時，儲存期望的位址便有可能。因此，傳統的熔絲元件藉由從導電狀態變為絕緣狀態，來以非揮發的方式儲存資訊。

另一方面，近來被稱作「反熔絲元件」的元件受到關注(日本公開專利公報第2004-227361號)。與傳統的熔絲元件相反，反熔絲元件藉由從絕緣狀態變為導電狀態來儲存資訊。藉由施加高壓導致的介電質崩潰來執行對反熔絲元件的資訊寫入。因此，與傳統的熔絲元件不同，寫入時，雷射光束的照射並非為必要。這導致了缺陷位址的高速寫入，並去除了對諸如雷射修整器等裝置的需要。此外，不會發生由於雷射光束照射導致的保護膜的破壞，因此還可以提高產品可靠性。

在晶圓狀態下進行操作測試後，執行將缺陷位址寫入到反熔絲元件。不對每個晶片執行晶圓狀態下的操作測試，但通常對複數個晶片平行地執行測試。亦即，當每個時脈端子、位址端子及指令端子共同地連接在經受測試的複數個晶片之間時，向該等晶片施加時脈信號、位址信號和指令信號，且在該狀態下，實際地執行資料寫入或資料讀取。至少輸出資料需要對於每個晶片是單獨的，因此，不言而喻，資料輸入/輸出端子沒有共同地連接。

如上所述，在晶圓狀態下進行操作測試時，位址端子共同地連接在接受測試的晶片之間，因此不能對每個晶片提供單獨的位址。然而，不言而喻，偵測的缺陷位址根據每個晶片而不同。因此，必須對每個晶片單獨地執行缺陷位址的寫入操作，因而不能平行地執行寫操作。亦即，儘管可以對晶片平行地執行操作測試，但是不得不對每個晶片單獨地執行缺陷位址的寫入操作。

與藉由雷射光束照射將缺陷位址寫入熔絲元件的操作相比，將缺陷位址寫入反熔絲電路的操作可以更高速地執行。然而，反熔絲電路的寫入係藉由施加高壓導致的介電質崩潰來執行，因此，與正常的資料輸入/輸出相比，花費的時間相當長。舉例而言，當有1000個均能夠儲存一個缺陷位址的熔絲組(fuse set)，且每個熔絲組的寫入時間是5毫秒(ms)時，為了對所有的熔絲組執行寫入，每個晶片大約需要5秒。

根據介電質崩潰的位準或產生位置，經受介電質崩潰的反熔絲元件的電阻大幅度偏離。因此，在某些情況下，介電質崩潰後的電阻會是在百萬歐姆(MΩ)的程度。在這種情況下，變得難以確定反熔絲元件是否已破壞。然而，在一次執行缺陷位址寫入的熔絲組中，表示是否使用熔絲組的啟動熔絲也已破壞，因此，該熔絲組不能被回復到未使用狀態。此造成問題為，當缺陷位址的寫入不成功時，需要放棄整個晶片。

本發明尋求解決前述一個以上的問題，或者尋求至少部分地改善這些問題。

在一個實施例中，提供了一種具有反熔絲電路的半導體裝置，該反熔絲電路包括：反熔絲元件，永久地儲存資料；閂鎖電路，暫時儲存欲寫入至反熔絲元件中的資料。

根據該實施例，在欲寫入到反熔絲元件的資料被一次寫入到閂鎖電路之後，可以實際地執行對反熔絲元件的寫入過程。可以以奈秒的程度來執行對閂鎖電路的寫入，因此，即使當每個不同的缺陷位址被寫入到複數個晶片時，可以以非常短的時間來完成對閂鎖電路的寫入操作。藉此，可以對晶片平行地執行對反熔絲元件的實際寫入過程，因此可以高速執行對反熔絲元件的寫入過程。

較佳者為，根據該實施例的反熔絲電路更包括；寫入電晶體，連接在閂鎖電路及反熔絲元件之間；控制電路，控制至少寫入電晶體。較佳者為，控制電路在使閂鎖電路暫時保持資料時關斷寫入電晶體，在將保持在閂鎖電路中的資料寫入到反熔絲元件時導通寫入電晶體。據此，在設定操作時，可以分隔閂鎖電路及反熔絲元件。因此，可以高速並確切地執行對閂鎖電路的設定操作。

較佳者為，根據本發明的反熔絲電路更包括；感測電路，讀取反熔絲元件中寫入的資料；讀取電晶體，連接在反熔絲元件及感測電路之間。較佳者為，控制電路在讀取反熔絲元件中寫入的資料時，導通讀取電晶體，並關斷寫入電晶體。據此，在感測操作時，閂鎖電路和反熔絲元件可以分隔，因此，可以高速並確切地進行感測操作。

在另一實施例中，提供了一種具有反熔絲電路、位址端子和資料端子的半導體裝置，該反熔絲電路包括；複數個熔絲組，包括永久地儲存資料的反熔絲元件；控制電路，將經由位址端子提供的缺陷位址寫入藉由經由資料端子提供之修復設定位址所指定的熔絲組中之一者。

根據該實施例，經由資料端子接收修復設定位址，因此，可以對複數個晶片平行地執行缺陷位址的寫入。因此可以高速地執行缺陷位址的寫入過程。

在又一實施例中，提供了一種具有反熔絲電路的半導體裝置，該反熔絲電路包括複數個熔絲組，每個熔絲組包括永久地儲存資料的反熔絲元件，其中，每個熔絲組包括：複數個位元儲存電路，儲存缺陷位址；以及非啟動電路，使儲存在位元儲存電路中的缺陷位址無效。

根據該實施例，每個熔絲組包括非啟動電路，因此，熔絲組可以在缺陷位址的寫入被一次執行之後無效。因此，即使當缺陷位址的寫入不成功時，也排除了放棄整個晶片的必要性。

如上所述，根據本發明，可以高速執行用於寫入到反熔絲元件的過程。

茲參照附圖來詳細描述本發明的較佳實施例。

圖1表示根據本發明較佳實施例的半導體裝置10的組態的方塊圖。根據本實施例的半導體裝置10是諸如DRAM的半導體記憶體。

根據本實施例的半導體裝置10包括：記憶體單元陣列11，包括複數個記憶體單元；存取控制電路12，執行對記憶體單元陣列11的存取控制；輸入/輸出電路13，對來自或進入記憶體單元陣列的資料11執行輸入/輸出控制；以及指令解碼器14，接收指令信號CMD。如圖1所示，包括在記憶體單元陣列11中的記憶體單元被分為正常單元11a及冗餘單元11b。冗餘單元11b藉由用以替換具有缺陷的正常單元11a來修復缺陷位址。

根據本實施例的半導體裝置10，具有包括複數個指令端子21、複數個位址端子22及複數個資料端子23的各種外部端子。指令端子21提供有指令信號CMD，位址端子22提供有位址信號ADD。資料端子23輸出讀取資料DQ及輸入寫入資料DQ。除了該等外部端子之外，並設有時脈信號CK的時脈端子24、電源端子(未示出)等。

藉由指令信號CMD的組合來指定正常操作時的半導體裝置10的操作。例如，當指令信號CMD表示讀取操作時，讀取信號由指令解碼器14在內部產生，且當指令信號CMD表示寫入操作時，寫入信號由指令解碼器14在內部產生。該等內部指令被提供到存取控制電路12或輸入/輸出電路13。

當讀取信號在內部產生時，從記憶體單元陣列11中儲存的資料中，存取在藉由位址信號ADD指定的位址中儲存的資料，並將被讀取的讀取資料DQ輸出到資料端子23。藉由存取控制電路12來控制對記憶體單元的存取，且藉由輸入/輸出電路13來控制讀取資料DQ的輸出。另一方面，當寫入信號在內部產生時，將輸入到資料端子23的寫入資料DQ提取到輸入/輸出電路13，並藉由在存取控制電路12的控制下，提取的資料被寫入到由位址信號ADD指定的位址。

如圖1所示，半導體裝置10更包括反熔絲電路31及位址比較電路32。在反熔絲電路31中，儲存缺陷正常單元11a的位址(缺陷位址RADD)，並且如後所述，複數個反熔絲組包括在其中。

位址比較電路32將儲存在反熔絲電路31中的缺陷位址RADD與經由位址端子22提供的位址信號ADD相比較。比較的結果被提供到存取控制電路12。當位址比較電路32偵測不到匹配時，存取控制電路12會存取正常單元11a，而當偵測到匹配時，會存取冗餘單元11b。藉此修復了缺陷位址。

以下將詳細描述反熔絲電路31的組態。

圖2表示反熔絲電路31的電路組態的方塊圖。

如圖2所示，反熔絲電路31包括；複數個熔絲組100，儲存缺陷位址；控制電路110，控制熔絲組100的操作；以及模式決定電路120，決定將要進入的操作模式。

熔絲組100是均能夠以非揮發方式來儲存一個位址的電路。據此，反熔絲電路31能夠儲存缺陷位址，缺陷位址的數目與熔絲組100的數目相同。熔絲組100的特定數目根據產品而不同。在許多情況下，配置了如約1000組的熔絲組。於後將描述各個熔絲組100的特定電路組態。

模式決定電路120基於提供到外部端子VPPS及VBBS的電壓來決定將要進入的操作模式。在本實施例中，操作模式至少提供「設定模式」、「寫入模式」及「感測模式」。

「設定模式」是用於暫時將缺陷位址閂鎖到熔絲組100的模式。在該模式中，反熔絲元件並無破壞。「寫入模式」是用於實際破壞反熔絲元件的模式，該模式並在設定模式下閂鎖缺陷位址之後進入。「感測模式」是用於讀取寫入到熔絲組100中的缺陷位址的模式，在實際的使用狀態下，始終進入該模式。

雖未特定限制，但在本實施例中，當3V及0V分別施加到外部端子VPPS及VBBS時，可進入「設定模式」；當4V及-2V分別施加到相同的端子時，可進入「寫入模式」。當外部端子VPPS及VBBS兩者都處於斷開狀態時，可進入「感測模式」。外部端子VPPS及VBBS兩者不用於實際使用的狀態，只在晶圓狀態下執行操作測試時使用。因此，在實際使用狀態下，外部端子VPPS及VBBS都一直處於斷開狀態。

當進入設定模式時，模式決定電路120將模式信號M1及M2兩者都設定為高位準，且回應於此，控制電路110在設定模式時執行操作。再者，模式決定電路120分別將操作電壓VPPSV及VBBSV的位準設定為對外部端子VPPS及VBBS所提供的電壓，即分別為3V及0V，並將電壓提供到各熔絲組100。

當進入寫入操作時，模式決定電路120將模式信號M1設定為高位準，且將模式信號M2設定為低位準，並回應於此，控制電路110執行寫入模式時的操作。再者，模式決定電路120分別將操作電壓VPPSV及VBBSV的位準設定為對外部端子VPPS及VBBS所提供的電壓，即分別為4V及-2V，並將電壓提供到各熔絲組100。

當進入感測模式時，模式決定電路120將模式信號M1設定為低位準，且將模式信號M2設定為高位準，並回應於此，控制電路110執行讀取模式時的操作。再者，模式決定電路120將操作電壓VPPSV及VBBSV兩者的位準都設定為VSS位準。

圖3表示熔絲組100的電路組態的方塊圖。

如圖3所示，一個熔絲組100包括m個位元儲存電路210、啟動電路220及非啟動電路230。各位元儲存電路210對應於欲儲存缺陷位址的一位元。據此，包括在一個熔絲組100中的位元儲存電路210的數量(=m)等於(或大於)欲儲存的位址的位元數量。

當使熔絲組100有效時，啟動啟動電路220，而當使熔絲組100無效時，啟動非啟動電路230。非啟動電路230比啟動電路220具有更高的優先權，因此，當啟動電路220及非啟動電路230都被啟動時，熔絲組100被無效。而且當啟動電路220及非啟動電路230都非啟動時，熔絲組100被無效。

位元儲存電路210及啟動電路220具有彼此相同的電路組態。非啟動電路230具有與位元儲存電路210及啟動電路220基本上相同的電路組態。具體而言，如圖3所示，該各電路由下列構成；選擇電路310、閂鎖電路320、反熔絲元件330及感測電路340。當選擇熔絲組100時，選擇電路310被啟動，並被分別輸入對應的位元信號DATA1至DATAm、啟動信號E及非啟動信號D。閂鎖電路320暫時保持欲寫入到反熔絲元件330中的資料。

作為感測電路340所輸出的位元信號B1至Bm指示一個缺陷位址。當啟動信號Ea啟動時，缺陷位址是有效的。非啟動信號Da被提供到位元儲存電路210及啟動電路220所包括的感測電路340。當非啟動信號Da啟動時，位元儲存電路210及啟動電路220所包括的感測電路340進入非啟動狀態，藉此缺陷位址為無效。來自一熔絲組100的輸出100a由位元信號B1至Bm及啟動信號Ea來設成。如圖2所示，一組輸出100a為缺陷位址RADD。

圖4是位元儲存電路210的特定電路圖。

如圖4所示，包括在位元儲存電路210中的選擇電路310具有n溝道MOS電晶體311及p溝道MOS電晶體312為並聯連接的轉移閘組態。電晶體311及312的閘極提供有對應的選擇信號SEL及選擇信號SEL的反相信號。選擇信號SEL是用以選擇期望熔絲組100的信號，而據此，指派根據各熔絲組10而不同的選擇信號SEL。採用這樣的組態，當選擇信號SEL被啟動為高位準時，對應的位元資料DATAi(i=1至m)被提供到閂鎖電路320。

閂鎖電路320具有所謂的正反器組態，其中，兩個反相器321及322環形連接。據此，當啟動選擇信號SEL時，位元信號DATAi被暫時儲存在閂鎖電路320中。自不待言，對閂鎖電路320的寫入可在極高速下執行，此與對反熔絲元件的寫入不同。如圖4所示，閂鎖電路320提供有藉由模式決定電路120產生的操作電壓VPPSV。

閂鎖電路320的輸出經由一寫入電晶體301提供到反熔絲元件330。反熔絲元件330具有MOS電晶體的源極及汲極為短路的組態。反熔絲元件330的閘極331提供有閂鎖電路320的輸出，源極/汲極332提供有由模式決定電路120產生的操作電壓VBBSV。

在處於初始狀態的反熔絲元件330中，閘極331及源極/汲極332經由閘極絕緣膜來絕緣，因此在其間沒有電流通過。然而，當在閘極331及源極/汲極332之間提供有高電壓時，在閘極絕緣膜中發生介電質崩潰，藉此在其間形成電流通路。在閘極絕緣膜介電質崩潰之後，崩潰不能回復到初始狀態，因此不可逆的非揮發性寫入便有可能。反熔絲元件330的閘極331經由讀取電晶體302連接到感測電路340。

與其他電晶體相比，圖4所示之所有設定選擇電路310及閂鎖電路320的電晶體以及電晶體301及302都具有耐受結構，該耐受結構具有較厚的閘極絕緣膜。另一方面，設定反熔絲元件330的電晶體是設定感測電路340及其他內部電路的正常電晶體，並被設定為使閘極絕緣膜的厚度較薄。這樣的原因在於防止選擇電路310及閂鎖電路320在反熔絲元件330的介電質崩潰時發生介電質崩潰。當閘極絕緣膜加厚時，作為電晶體的性能下降。然而，即使當選擇電路310、閂鎖電路320等的操作速度略微下降時，實際上幾乎不出現問題。

類似於閂鎖電路320，感測電路340具有所謂的正反器組態，其中，由電晶體341及342形成的反相器及由電晶體343及344形成的反相器環形連接。電晶體342及344的源極提供有感測信號CSN。感測信號CSN在反熔絲元件330的狀態為被讀取的期間被設定為VDD位準，而在執行感測操作時被設定為VSS位準。連接到電晶體341及342的閘極的節點「a」經由讀取電晶體302連接到反熔絲元件330的閘極331，並作為位元儲存電路210的輸出端。連接到電晶體343及344的閘極的節點「b」可以替代節點「a」而作為輸出端。

分別經由電晶體345及346向節點「a」及「b」提供電源電壓VDD及基準電壓Vref。當預先充電信號PRE被啟動為低位準時，電晶體345及346導通，並將節點「a」及「b」分別預先充電到電源電壓VDD及基準電壓Vref。電源電壓VDD及基準電壓Vref之間的關係是VDD>Vref。據此，緊接在預先充電之後的狀態下的位元輸出Bi(i=1至m)是高位準(1)。

當完成預先充電之後讀取電晶體302導通時，節點「a」連接到反熔絲元件330。此時，感測信號CSN處於VDD位準。當節點「a」連接到反熔絲元件330時，節點「a」的位準會根據反熔絲元件330的狀態來改變。亦即當反熔絲元件330中已經產生介電質崩潰時，電流從節點「a」流向反熔絲元件330。因此，節點「a」的電位降低。當感測信號CSN變為VSS位準時，位元輸出Bi被反相轉為低位準(0)。另一方面，當反熔絲元件330中沒有產生介電質崩潰時，節點「a」的電位保持在VDD。因此，即使當感測信號CSN變為VSS位準時，位元輸出Bi保持高位準(1)。以此方式，感測電路340能夠讀取在反熔絲元件330中寫入的資訊。

感測電路340更包括在電源電壓VDD及節點「a」之間連接的非啟動電晶體347。非啟動電晶體在非啟動信號Da被啟動時導通。當非啟動電晶體347導通時，不管反熔絲元件330如何，節點「a」被固定到VDD位準。

啟動電路220除了輸出啟動信號Ea之外，該啟動電路220具有與圖4所示位元儲存電路210電路組態相同的電路組態，所述啟動電路220亦提供有啟動信號E而非位元信號DATAi。非啟動電路230的感測電路340除了不具有非啟動電晶體347並輸出非啟動信號Da之外，該非啟動電路230具有與圖4所示位元儲存電路210電路組態相同的電路組態，該非啟動電路230亦提供有非啟動信號D而非位元信號DATAi。

因此，描述了半導體裝置的組態。於下將聚焦於反熔絲電路31上來描述半導體裝置的操作。

反熔絲電路31的操作主要分為；設定操作，用以暫時閂鎖缺陷位址；寫入操作，用以將閂鎖的缺陷位址寫入反熔絲元件；以及感測操作，用以讀取在反熔絲元件中寫入的缺陷位址。該等操作均藉由進入「設定模式」、「寫入模式」及「感測模式」來執行。

設定模式及寫入模式被包括在晶圓狀態下執行的一系列測試步驟中。

圖5表示測試步驟之概略流程的流程圖。

藉由利用測試器(未示出)來執行測試步驟，且如圖5所示，首先實際上執行資料的寫入及讀取，以偵測位址；亦即，執行操作測試(步驟S11)。藉此偵測到的缺陷位址暫時地儲存在測試器內。

接著，測試器將儲存的缺陷位址傳輸到半導體裝置10中，並導致熔絲組100內的閂鎖電路320閂鎖缺陷位址(步驟S12)。此時，反熔絲電路31進入「設定模式」來執行設定操作。此後，測試器致使反熔絲元件330實際寫入閂鎖到閂鎖電路320中的缺陷位址(步驟S13)。此時，反熔絲電路31進入「寫入模式」來執行寫入操作。藉此，以非揮發的方式將複數個缺陷位址分別儲存在熔絲組100中。最後，對反熔絲電路31執行點名測試(步驟S14)。隨後將描述每個步驟S12至S14的操作細節。

在晶圓狀態下製造時執行該般測試步驟。亦即，該等測試步驟對複數個半導體裝置(晶片)平行地執行。具體而言，如圖6所示，在半導體晶圓400包括的半導體裝置中，對j×k個半導體裝置平行地執行操作測試。平行測試的j×k個半導體裝置是所謂的DUT(受測裝置)。DUT的數目取決於配置在測試器中的探針卡401的組態。例如，平行地測試約200個半導體裝置。

探針卡401具有大量的探針以接觸配置在受測半導體裝置的各端子。如圖6所示，提供時脈信號CK的探針401a、提供指令信號CMD的探針401b及提供位址信號ADD的探針401c均共同地連接在晶片之間。此原因在於，在用於偵測缺陷位址的操作測試中，不需要各別提供用於每個晶片的時脈信號CK、位址信號ADD及指令信號CMD，只需共同地向所有的晶片提供該等信號。

相反而言，每個晶片需要個別提供輸入/輸出資料DQ，因此，交換資料DQ的探針401d沒有共同地連接，而單獨地連接到每個晶片。

圖7是說明設定操作(步驟S12)的流程圖。圖8是與設定操作相關的電路圖。

設定操作是偵測到的缺陷位址從測試器傳輸到半導體裝置10的操作，使熔絲組100內的閂鎖電路320閂鎖缺陷位址。如上所述，對複數個晶片平行地執行測試步驟，且位址信號ADD被共同地提供到該等晶片。亦即，不能提供個別的位址信號ADD到每個晶片。與之相反的情況下，自不待言，缺陷位址根據每個晶片而有不同。

為了解決該問題，在本實施例中，經由位址端子22來對位址信號ADD進行增量(或減量)，同時，資料端子23被用於向每個晶片通知缺陷的存在。此點於下做特別描述。

首先，3V及0V被分別施加到外部端子VPPS及VBBS，藉此，屬於相同DUT之所有晶片的反熔絲電路31進入到「設定模式」(步驟S21)。當進入設定模式時，模式決定電路120將模式信號M1及M2兩者設定為高位準，回應於此，控制電路110在設定模式時執行操作。

在控制電路110進入設定模式之後，在測試器側，位址信號ADD被設定為最小值(=0)(步驟S22)，且「修復設定位址」被提供到位址為缺陷位址的晶片(步驟S23及S24)。修復設定位址意味著缺陷位址將被儲存在其中的熔絲組100的位址。修復設定位址對於每個晶片需要是單獨的，因此提供這些信號，使用通過資料端子23的資料DQ。

位址信號ADD提供到控制電路110所包括的位址緩衝器及閂鎖電路113。電路113中閂鎖的位址信號ADD共同地提供到複數個熔絲組100，作為位元DATA1至DATAm。

接收修復設定位址的控制電路110啟動對應的選擇信號SEL，藉此選擇預定的熔絲組100(步驟25)。這使所選擇的熔絲組100內的選擇電路310成為導電狀態。具體而言，資料信號DQ0被提供到控制電路110所包括的DQ0緩衝器114中，該控制電路110向閂鎖及解碼器電路115提供啟動信號。資料信號DQ1至DQ3被提供到解碼器電路115。閂鎖及解碼器電路115將資料信號DQ1至DQ3解碼，以產生選擇信號SEL。各選擇信號SEL被提供到熔絲組100中之相關者。藉此，根據資料信號DQ1至DQ3來選擇熔絲組100中之一者。

在該狀態下，缺陷位址的位元DATA1至DATAm中之各者及啟動信號E被提供到熔絲組100(步驟S26)。此時，寫入電晶體301保持在關斷狀態。結果，在所選擇的熔絲組100內的閂鎖電路320中，缺陷位址的位元DATA1至DATAm中之各者及啟動信號E受到閂鎖。

藉由增量該位址信號ADD來對所有的位址執行該般操作(步驟S28)。隨後，當位址信號ADD達到最大值(ADD=Max)時，完成對所有位址的增量(步驟S27：是)。因此，完成一系列的設定操作之後，所有的缺陷位址被閂鎖到熔絲組100。對於閂鎖缺陷地址的熔絲組100的啟動電路220，啟動信號E被閂鎖。

在設定操作中的1-定址過程(1-address process)所需的時間，即從圖7所示步驟S23至步驟S28之操作所需的時間，係為奈秒(nanosecond)的程度。在一示例中，假設1-定址過程所需的時間是14納秒且位址的總數量是34000，則完成設定操作所需的時間是大約0.48秒。亦即，對於屬於相同的DUT的所有晶片，可以在0.48秒內完成設定操作。

圖9表示設定操作時每個信號改變之示例的時序圖。

在圖9所示的示例中，以2-時脈週期來增量位址。更具體而言，回應於時脈信號CK的第一上升緣，輸入位址信號ADD的第一半(ADDa)，且回應於第二上升緣，輸入位址信號ADD的第二半(ADDb)。

另一方面，在修復設定位址中，使用複數個資料端子23中的四個端子，從中使用位元DQ0作為啟動信號。參見圖9。位元DQ0是高啟動的，且當在作為目標週期的2-時脈週期的整個週期內保持高位準時，晶片的選擇變得有效，且反熔絲電路31產生啟動信號E。另一方面，在時脈信號的兩個緣處總共四次地提取剩餘的3-位元DQ1至DQ3。作為4次提取(AF1至AF4)的結果，指定修復設定位址。如上所述，藉由位元DQ1至DQ3指定的修復設定位址用於選擇熔絲組100。

圖10是設定操作時各信號變化之示例的表格。

在圖10所示的示例中，位址信號ADD的第一半ADDa及位址信號ADD的第二半ADDb兩者皆為10位元。列位址(或行位址)由第一次輸入的第一半ADDa的10位元(A0至A9)及第二次輸入的第二半ADDb的三位元(A0至A2)形成的13位元指定，儲存體位址(bank address)由第二半ADDb的A4位及A5位元形成的二位元指定。第二半ADDb的A3位元是啟動位元，且在設定操作時一直設定為高位準(1)。剩餘的位元A6至A9未被使用。該等位址信號ADD被共同地施加到屬於同一DUT的所有晶片。

如上所述，與每個位址對應的修復設定位址根據每個晶片而不同，且當用於啟動的DQ0位處於高位準(1)時，其他的位元DQ1至DQ3是有效的。在圖10所示的示例中，晶片#0在位址#2及#5處啟動，晶片#1在位址#4處啟動。

根據設定操作，可以對單獨的晶片平行地設定任意的缺陷位址。

圖11是用於說明寫入操作的流程圖(步驟S13)。在寫入操作中，暫時閂鎖到閂鎖電路320的缺陷位址被寫入到反熔絲元件330。

首先，4V及-2V被分別施加到外部端子VPPS及VBBS，藉此，屬於同一DUT之所有晶片的反熔絲電路31進入到「寫入模式」(步驟S31)。當進入寫模式時，模式決定電路120將模式信號M1設定為高位準，且將模式信號M2設定為低位準，且回應於此，控制電路110在寫入模式時執行操作。

如圖12所示，在將控制電路110進入到寫入模式之後，測試器週期性地改變時脈信號CK。當進入寫模式時，控制電路110與時脈信號CK同步而增加內部計數器111。內部計數器111的計數值C分別表示對應的熔絲組100，據此，每當計數值C改變時，便選擇不同的熔絲組100。計數值C被設定為0，作為初始值(步驟S32)。

在時脈信號CK處於高位準的期間，控制電路110向藉由計數值C選擇的熔絲組100提供寫入信號SELBRK(步驟S33)。藉此，在時脈信號CK處於高位準的期間，將寫入電晶體301導通。此時，讀取電晶體302保持在關斷狀態。

在寫入操作時，反熔絲元件330的源極/汲極332提供有電壓VBBSV(-2V)。結果，當寫入電晶體301導通時，從包括在熔絲組100的反熔絲元件330中，在以高位準(1)閂鎖到對應的閂鎖電路320的反熔絲元件330中，6V(=4V+2V)的電壓施加到閘極絕緣膜。藉此，在反熔絲元件330中產生介電質崩潰。結果，其狀態不可逆地從非導電狀態轉變為導電狀態。另一方面，從包括在熔絲組100的反熔絲元件330中，在以低位準(0)閂鎖到對應的閂鎖電路320的反熔絲元件330中，只有2V(=0V+2V)的電壓施加到閘極絕緣膜，因此閘極絕緣膜沒有崩潰。即，反熔絲元件330保持在非導電狀態。

藉此，藉由使用閂鎖電路320暫時保持的缺陷位址以非揮發性的方式被記錄在反熔絲元件330中。與對閂鎖電路320的寫入相比，對反熔絲元件330的寫入需要更長的時間(例如，5ms)。

藉由與時脈信號CK同步而增加內部計數器111，該操作係對所有的熔絲組100執行(步驟S35)。隨後，當內部計數器111的計數值C達到最大值時，完成對所有熔絲組100的寫入過程(步驟S34：是)。因此，完成了一系列的寫入操作。因此，當反熔絲電路31中包括的熔絲組100的數量是例如1000時，對屬於同一DUT的所有晶片的寫入操作在大約5秒(=5ms×1000)內完成。

在該情況下，對每個熔絲組100執行寫入操作的原因係為考量測試器所提供電流量的限制。據此，當測試器可以提供的電流量大到一定程度時，可以同時對包括在一個晶片中的複數個熔絲組100執行寫入操作。根據該組態，可以用更高的速度完成一系列的寫入操作。

圖13是說明點名測試(步驟S14)的流程圖。在點名測試中，對缺陷位址是否被正確地寫入到每個熔絲組100予以確定。

首先，使外部端子VPPS及VBBS成為斷開狀態，藉此，屬於同一DUT的所有晶片的反熔絲電路31進入「感測模式」(步驟S41)。當進入感測模式時，模式決定電路120將模式信號M1設定為低位準，並將模式信號M2設定為高位準。回應於此，控制電路110在感測模式時執行操作。

在將控制電路110進入感測模式之後，如圖14所示，測試器向每個晶片提供重設信號RESET(步驟S42)。重設信號RESET是指令信號CMD的預定組合，因此被提供到指令端子21。

當在進入讀取模式時而提供重設信號RESET時，控制電路110與時脈信號CK同步而增加內部計數器112。內部計數器12的計數值C1被設定為0作為初始值(步驟S43)。

內部計數器112的計數值C1分別表示複數個熔絲組 100，據此，每當計數值C1改變時，選擇不同的熔絲組100。藉由一個計數值C1選擇的熔絲組100的數量沒有被特別限定。例如，可以選擇大約32個熔絲組100。當計數值C1所選擇的熔絲組100的數目被設定為2的冪次時，不需要另外地配置內部計數器112，在這種情況下，只需使用內部計數器111的高階位元。

控制電路110接著將預先充電信號PRE設定為持續預定週期的低位準，並將感測電路340預先充電(步驟S44)。如上所述，電源電壓VDD及基準電壓Vref之間的關係是VDD>Vref。據此，緊接著預先充電之後的狀態下的位元輸出Bi(i=1至m)及啟動信號Ea處於高位準(1)。

在完成了預先充電之後，控制電路110向計數值C1所選擇的熔絲組100提供感測信號SELBSA(步驟S45)。藉此，所選擇熔絲組100內的讀取電晶體302導通，且感測電路340的節點「a」連接到反熔絲元件330。此時，寫入電晶體301保持在關斷狀態。

結果，在反熔絲元件330介電質崩潰的情況下，電流從節點「a」通向反熔絲元件330，因而節點「a」的電位降低，位元輸出Bi及啟動信號Ea被反轉為低位準(0)。相反而言，在未發生反熔絲元件330介電質崩潰的情況下，節電「a」的電位保持在VDD，因此位元輸出Bi及啟動信號Ea保持高位準(1)。

如上所述，讀取選擇熔絲組100中寫入的缺陷位址及啟動信號Ea。藉由與時脈信號CK同步地增加內部計數器112，對所有的熔絲組100執行此般操作(步驟S47)。隨後，當內部計數器112的計數值C1達到最大值時，完成對所有熔絲組100的感測操作(步驟S46：是)。因此完成一系列的感測操作。

因此讀取的缺陷地址被提供到測試器(未示出)，並與操作測試(步驟S11)中偵測到的缺陷位址進行比較。當比較的結果為兩個位址完全匹配時(步驟S48：是)，點名測試結束。相反之下，當地址中的至少一部分沒有匹配時(步驟S48：否)時，反熔絲元件330的破壞不充分。因此，對同一熔絲組100執行重新寫入(步驟S49)。

此後，再次執行點名，且將缺陷位址與測試器內儲存的缺陷位址進行比較。當比較的結果為由成功的重新寫入導致兩個位址完全匹配時(步驟S50：是)，點名測試結束。相反之下，當即使保留一個未匹配的位址時(步驟S50：否)，中止對熔絲組100的寫入，且執行對在非啟動電路230中包括的反熔絲元件330的寫入(步驟S51)。藉此，非啟動信號Da被啟動，俾使位元儲存電路210及啟動電路220中包括的感測電路340無效，因而使熔絲組100無效。

要被寫入到無效熔絲組100的缺陷位址接著被寫入到處於未使用狀態的另一熔絲組100(步驟S52)。此後，再次進行點名，缺陷位址與測試器內儲存的缺陷位址進行比較。結果，當由於成功的替代寫入導致兩個位址完全匹配時(步驟S53：是)，點名測試結束。相反之下，當即使保留一個未匹配的位址時(步驟S53：否)，晶片被當作是缺陷產品(步驟S54)。

如上所述，在本實施例中，除了使熔絲組100有效的啟動電路220之外，還提供了使熔絲組100無效的非啟動電路230。因此，即使當重新寫入不成功時，不是立即放棄晶片，而是對處於未使用狀態下的另一熔絲組100的替代寫入變為可能。此使產品良率提高。

在一系列的測試步驟下執行的操作如上所述。

根據本實施例，所有的缺陷位址在設定操作中被閂鎖(步驟S12)，且此後，實際地執行對反熔絲元件330的寫入操作(步驟S13)。結果，可以對複數個晶片平行地進行耗時的寫入操作。藉此，可以大幅縮短對反熔絲元件330的寫入時間。

除此之外，在設定操作(步驟S12)中，藉由使用資料DQ來提供修復設定位址同時增量該位址信號ADD，由此可以對每個晶片設定不同的缺陷位址。結果，變得可以使用正常的探針卡401，提供位址信號ADD的探針401c共同地連接到探針卡401。

藉由啟動非啟動電路230，可以最終使在點名測試(步驟S14)中發現寫入缺陷的熔絲組100無效。藉此，可以替代地對未使用的熔絲組100寫入，因而使提高產品良率變為可能。

如上所述，在實際使用的狀態下，外部端子VPPS及VBBS處於斷開狀態，因此，一直設定感測模式。據此，當重設信號RESET在輸入電源時或重設時發出時，執行圖13所示的步驟S43至步驟S47的過程，並讀取在每個熔絲組100中寫入的缺陷位址RADD。此後，讀取的缺陷地址RADD被提供到圖1所示的位址比較電路32，藉由位址比較電路32及存取控制電路12的控制，具有缺陷的正常單元11a被冗餘單元11b取代，藉此修復缺陷地址。

本發明處於不限於上述實施例的方式，而是各種更改在專利申請範圍中陳述的本發明的範圍內是可能的，自然地，在本發明的範圍內包括這些更改。

例如，在本實施例中，在設定操作中閂鎖所有的缺陷位址(步驟S12)，此後，實際地執行對反熔絲元件330的寫入操作(步驟S13)。但本發明不受限於此。因此，可以省略閂鎖電路320，而在此狀態下，在設定操作時可以實際地執行對反熔絲元件330的寫入。

再者，在本實施例中，在增量該位址信號ADD的同時藉由使用資料DQ來提供修復設定位址。但本發明不受限於此。因此，可以藉由另一方法來執行提供缺陷位址及修復設定位址。

此外，在本實施例中，當非啟動電路230配置在每個熔絲組100中時，啟動的熔絲組100可以被無效。然而，在本發明中，此般非啟動電路230的配置並非為必要。

另外，在本實施例中，對於反熔絲元件330，使用具有組態與MOS電晶體的組態相同的閘極破壞反熔絲元件。然而，在本發明中，反熔絲元件的特定組態不受特別限定。故舉例而言，可以使用具有組態與DRAM單元電容器的組態相同的電容破壞反熔絲元件。

10‧‧‧半導體裝置

11‧‧‧記憶體單元陣列

11a‧‧‧正常單元

11b‧‧‧冗餘單元

12‧‧‧存取控制電路

13‧‧‧輸入/輸出電路

14‧‧‧指令解碼器

21‧‧‧指令端子

22‧‧‧位址端子

23‧‧‧資料端子

24‧‧‧時脈端子

31‧‧‧反熔絲電路

32‧‧‧位址比較電路

100‧‧‧熔絲組

100a‧‧‧輸出

110‧‧‧控制電路

111‧‧‧內部計數器

112‧‧‧內部計數器

113‧‧‧閂鎖電路

114‧‧‧緩衝器

115‧‧‧閂鎖及解碼器電路

120‧‧‧模式決定電路

210‧‧‧位元儲存電路

220‧‧‧啟動電路

230‧‧‧非啟動電路

301‧‧‧寫入電晶體

302‧‧‧讀取電晶體

310‧‧‧選擇電路

311‧‧‧電晶體

312‧‧‧電晶體

320‧‧‧閂鎖電路

321‧‧‧反相器

322‧‧‧反相器

330‧‧‧反熔絲元件

331‧‧‧閘極

332‧‧‧源極/汲極

340‧‧‧感測電路

341‧‧‧電晶體

342‧‧‧電晶體

343‧‧‧電晶體

344‧‧‧電晶體

345‧‧‧電晶體

346‧‧‧電晶體

347‧‧‧非啟動電晶體

400‧‧‧半導體晶圓

401‧‧‧探針卡

401a‧‧‧探針

401b‧‧‧探針

401c‧‧‧探針

S11、S12、S13、S14‧‧‧步驟

S21、S22、S23、S24、S25、S26、S27、S28、S31、S32、S33、S34、S35、S41、S43、S44、S45、S46、S47、S48、S49、S50、S51、S52、S53、S54‧‧‧步驟

結合附圖，根據上述對特性優選實施例的描述，使本發明的以上特徵和優點變得更清楚，在附圖中：圖1係根據本發明較佳實施例的半導體裝置組態的方塊圖；圖2係圖1所示反熔絲電路之電路組態的方塊圖；圖3係圖2所示熔絲組之電路組態的方塊圖；圖4係圖3所示位元儲存電路之特定電路圖；圖5係測試步驟之概略流程的流程圖；圖6係半導體晶圓和探針板的示意圖；圖7係用於說明設定操作的流程圖；圖8係與設定操作有關的電路圖；圖9係設定操作時各信號改變之示例的時序圖；圖10係設定操作時各信號改變之示例的表格；圖11係用於說明寫入操作的流程圖；圖12係用於表示計數值轉變的時序圖；圖13係用於說明點名測試的流程圖；圖14係用於表示計數值轉變的時序圖。

100．．．熔絲組

100a．．．輸出

210．．．位元儲存電路

220．．．啟動電路

230．．．非啟動電路

310．．．選擇電路

320．．．閂鎖電路

330．．．反熔絲元件

340．．．感測電路

Claims

一種具有反熔絲電路的半導體裝置，該反熔絲電路包含：一反熔絲元件，包含一電晶體及永久地儲存資料；一閂鎖電路，暫時地儲存欲寫入至該反熔絲元件中的資料；及一寫入電晶體，連接在該閂鎖電路及該反熔絲元件之間，該閂鎖電路的輸出經由該寫入電晶體被提供到該反熔絲元件的該電晶體的一閘極。
如申請專利範圍第1項之具有反熔絲電路的半導體裝置，該反熔絲電路更包含：一控制電路，控制至少該寫入電晶體，其中，在該閂鎖電路暫時地儲存資料期間，該控制電路使該寫入電晶體成為關斷狀態，而在將該閂鎖電路中儲存的資料寫入至該反熔絲元件中時，該控制電路使該寫入電晶體成為導通狀態。
如申請專利範圍第2項之具有反熔絲電路的半導體裝置，該反熔絲電路更包含：一感測電路，讀取在該反熔絲元件中儲存的資料；及一讀取電晶體，連接在該反熔絲元件及該感測電路之間，其中，在讀取該反熔絲元件中儲存的資料時，該控制電路使該讀取電晶體成為導通狀態。
如申請專利範圍第3項之具有反熔絲電路的半導體裝置，其中，該寫入電晶體及該讀取電晶體具有比該反熔絲元件的閘極絕緣膜更厚的閘極絕緣膜。
如申請專利範圍第2至4項中任一項之具有反熔絲電路的半導體裝置，該半導體裝置具有複數個熔絲組，該等熔絲組之各者包括複數個位元儲存電路，該等位元儲存電路之各者具有該閂鎖電路及該反熔絲元件，其中，該控制電路使藉由一外部提供之修復設定位址所指定的該等熔絲組中之一者將一外部提供的缺陷位址閂鎖。
如申請專利範圍第5項之具有反熔絲電路的半導體裝置，其中該等熔絲組中之各者包括：一啟動電路，使在屬於同一熔絲組中之該等位元儲存電路中儲存的一缺陷位址有效；及一非啟動電路，使在屬於同一熔絲組中之該等位元儲存電路中儲存的該缺陷位址無效。
如申請專利範圍第6項之具有反熔絲電路的半導體裝置，其中，該啟動電路具有與每個位元儲存電路的電路組態實質上相同的電路組態。
如申請專利範圍第5項之具有反熔絲電路的半導體裝置，更包含：數個位址端子，該缺陷位址從外部提供到該等位址端子；及數個資料端子，該修復設定位址從外部提供到該等資料端子。
一種具有反熔絲電路、位址端子及資料端子的半導體裝置，該反熔絲電路包含：複數個熔絲組，包括用於永久地儲存資料的一反熔絲元件；及一控制電路，將一經由該等位址端子提供的缺陷位址寫入至藉由一經由該等資料端子提供的修復設定位址所指定的該等熔絲組中之一者。
如申請專利範圍第9項之具有反熔絲電路、位址端子及資料端子的半導體裝置，其中，該修復設定位址由在彼此不同時間下提供的複數個資料來指定。
如申請專利範圍第9項之具有反熔絲電路、位址端子及資料端子的半導體裝置，其中，該缺陷地址由在彼此不同時間下提供的複數個位址信號來指定。
如申請專利範圍第9至11項中任一項之具有反熔絲電路、位址端子及資料端子的半導體裝置，其中，各熔絲組包括：複數個位元儲存電路，儲存該缺陷位址；一啟動電路，使儲存在該等位元儲存電路中的該缺陷位址有效；及一非啟動電路，使儲存在該等位元儲存電路中的該缺陷位址無效。
如申請專利範圍第12項之具有反熔絲電路、位址端子及資料端子的半導體裝置，其中，該啟動電路具有與該位元儲存電路的電路組態實質上相同的電路組態。
如申請專利範圍第9項之具有反熔絲電路、位址端子及資料端子的半導體裝置，更包含：一記憶體單元陣列，包括複數個單元以儲存資料、及複數個冗餘單元，該等單元的一缺陷單元被該複數個冗餘單元中之一者替代，其中，該等位址端子包含複數個端子，指向該等單元中之一者的位址由該半導體裝置的外部被提供至該等位址端子的該複數個端子，及其中，該等資料端子包含複數個端子，被寫入該等單元中之該被指向者的資料由該半導體裝置的外部被提供至該等資料端子的該複數個端子。
如申請專利範圍第14項之具有反熔絲電路、位址端子及資料端子的半導體裝置，其中，該缺陷位址包含一指向該等單元的該缺陷單元的位址，該缺陷位址係由該半導體裝置的外部經由該等位址端子加以提供，其中，該修復設定位址包含一指向該等熔絲組中之一者的位址，該修復設定位址係由該半導體裝置的外部經由該等資料端子加以提供，被提供該修復設定位址的該等資料端子係不同於被提供該缺陷位址的該等位址端子，其中，該控制電路回應於接收經由該等資料端子所提供的該修復設定位址以選擇該等熔絲組中之一者、及將經由該等位址端子所提供的該缺陷位址寫入該等熔絲組中之該被選擇者。
一種具有反熔絲電路的半導體裝置，該反熔絲電路包含：複數個熔絲組，該等熔絲組中之各者包括一永久地儲存資料的反熔絲元件，其中，該等熔絲組中之各者包括：複數個位元儲存電路，儲存一缺陷位址；及一非啟動電路，使該等位元儲存電路中儲存的該缺陷位址無效。
如申請專利範圍第16項之具有反熔絲電路的半導體裝置，其中，該等熔絲組之各者更包括一啟動電路，該啟動電路使在該等位元儲存電路中儲存的該缺陷位址有效。
如申請專利範圍第17項之具有反熔絲電路的半導體裝置，其中，該啟動電路具有與該位元儲存電路的電路組態實質上相同的電路組態。
如申請專利範圍第18項之具有反熔絲電路的半導體裝置，其中，該反熔絲電路更包含一控制電路，該控制電路啟動在欲寫入該缺陷位址的該等熔絲組中之一者中所包括的啟動電路，以及啟動在該缺陷位址的寫入為不成功的該等熔絲組中之一者中所包括的非啟動電路。
如申請專利範圍第16至19項中任一項之具有反熔絲電路的半導體裝置，更具有：數個位址端子，該缺陷位址從外部提供到該等位址端子；數個資料端子，用於選擇該等熔絲組的修復設定位址從外部提供到該等資料端子。
一種將缺陷位址寫入至反熔絲電路的方法，該方法包括：提供一反熔絲電路，該反熔絲電路具有一反熔絲元件、一閂鎖電路、及一寫入電晶體，該反熔絲元件包含一電晶體及永久地儲存資料，該閂鎖電路暫時地儲存欲寫入至該反熔絲元件的資料，該寫入電晶體連接在該閂鎖電路及該反熔絲元件之間；藉由一操作測試來偵測該缺陷位址；將所偵測的缺陷地址閂鎖到該閂鎖電路；及將閂鎖到該閂鎖電路的該缺陷位址寫入至該反熔絲元件，該閂鎖電路的輸出經由該寫入電晶體被提供到該反熔絲元件的該電晶體的一閘極。
一種將缺陷位址寫入至反熔絲電路的方法，該反熔絲電路具有複數個熔絲組及一控制電路，該等熔絲組包括一永久地儲存資料的反熔絲元件，該控制電路將經由數個位址端子提供的該缺陷位址寫入至藉由一經由數個資料端子提供的修復設定位址所指定的該等熔絲組中之一者，該方法包含：將提供到該位址端子的一位址增量或減量；及當該位址是該缺陷位址時，向該資料端子提供該修復設定位址。
如申請專利範圍第22項之將缺陷位址寫入至反熔絲電路的方法，更包含：將該缺陷位址經由該等位址端子提供至一半導體裝置，其中，該缺陷位址包含一指向該半導體裝置的複數個單元的一缺陷單元的位址，其中，將指向該等單元中之一者的位址由該半導體裝置的外部提供至該等位址端子，將一修復設定位址經由該等資料端子提供至該半導體裝置，其中，該修復設定位址包含一指向該等熔絲組中之一者的位址、及由該半導體裝置的外部經由該等資料端子加以提供，其中，該等資料端子包含複數個端子，被寫入該等單元的該被指向者的資料由該半導體裝置的外部被提供至該等資料端子的該複數個端子，其中，被提供該修復設定位址的該等資料端子係不同於被提供該缺陷位址的該等位址端子。
一種在反熔絲電路中寫入缺陷位址的方法，該方法包括：提供一反熔絲電路，該反熔絲電路具有複數個熔絲組，該等熔絲組中之各者包括：複數個位元儲存電路，儲存該缺陷位址，該複數個位元儲存電路包括一永久地儲存資料的反熔絲元件；一啟動電路，使該等位元儲存電路中儲存的該缺陷位址有效；及一非啟動禁止電路，使該等位元儲存電路中儲存的該缺陷位址無效；啟動在欲寫入該缺陷位址的該等熔絲組中之一者中所包括的該啟動電路；及當該缺陷位址的寫入不成功時，啟動在該等熔絲組中之一者所包括的該非啟動電路。
如申請專利範圍第24項之在反熔絲電路中寫入缺陷位址的方法，該方法更包含：把欲寫入至啟動該非啟動電路之熔絲組中的該缺陷位址寫入至另一熔絲組中。
如申請專利範圍第24或25項之在反熔絲電路中寫入缺陷位址的方法，更包含：寫入該缺陷位址；及當該缺陷位址的寫入不成功時，重新寫入該缺陷位址。