KR102408843B1 - 반도체 장치 - Google Patents

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Abstract

본 발명의 실시예는 클럭 신호에 기초하여 퓨즈셋 어드레스 신호를 생성하기 위한 퓨즈 선택 회로; 복수의 퓨즈셋(fuse set)을 포함하고, 상기 퓨즈셋 어드레스 신호에 기초하여 상기 복수의 퓨즈셋으로부터 퓨즈셋 데이터를 순차적으로 출력하기 위한 퓨즈 어레이; 상기 클럭 신호와 상기 퓨즈셋 데이터에 기초하여 리드셋(read set) 데이터를 순차적으로 생성하기 위한 리드 회로; 및 상기 클럭 신호와 퓨즈 정보 신호 - 상기 리드셋 데이터에 포함된 복수의 퓨즈 리드 신호 중 적어도 하나의 퓨즈 리드 신호를 포함함 - 에 기초하여, 상기 복수의 퓨즈셋 중 사용한 퓨즈셋의 개수 또는 미사용한 퓨즈셋의 개수를 산출하기 위한 산출 회로를 포함하는 반도체 장치를 제공한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 반도체 장치에 관한 것이다.
통상적으로, 반도체 장치에는 다양한 테스트 모드가 지원되며, 상기 반도체 장치의 전기적 특성 및 동작이 테스트된다. 메모리 장치를 예로 들어 살펴보면, 상기 메모리 장치는 제1 테스트 모드를 통해 내부에 포함된 복수의 메모리 셀을 대상으로 결함 여부를 검출한다. 아울러, 결함 메모리 셀이 검출되면, 상기 메모리 장치는 제2 테스트 모드를 통해 상기 결함 메모리 셀을 스페어 메모리 셀로 대체한다. 즉, 상기 결함 메모리 셀이 여분으로 구비된 상기 스페어 메모리 셀로 대체됨으로써 결함 구제가 가능한 것이다. 이때, 상기 메모리 장치는 상기 결함 구제를 위해 퓨즈 등을 이용한다.
본 발명의 실시예는 퓨즈 어레이에 포함된 복수의 퓨즈 셋(fuse set) 중 사용한 퓨즈 셋의 개수 또는 미사용한 퓨즈 셋의 개수를 검출할 수 있는 반도체 장치를 제공한다.
본 발명의 일 측면에 따르면, 반도체 장치는 클럭 신호에 기초하여 퓨즈셋 어드레스 신호를 생성하기 위한 퓨즈 선택 회로; 복수의 퓨즈셋(fuse set)을 포함하고, 상기 퓨즈셋 어드레스 신호에 기초하여 상기 복수의 퓨즈셋으로부터 퓨즈셋 데이터를 순차적으로 출력하기 위한 퓨즈 어레이; 상기 클럭 신호와 상기 퓨즈셋 데이터에 기초하여 리드셋(read set) 데이터를 순차적으로 생성하기 위한 리드 회로; 및 상기 클럭 신호와 퓨즈 정보 신호 - 상기 리드셋 데이터에 포함된 복수의 퓨즈 리드 신호 중 적어도 하나의 퓨즈 리드 신호를 포함함 - 에 기초하여, 상기 복수의 퓨즈셋 중 사용한 퓨즈셋의 개수 또는 미사용한 퓨즈셋의 개수를 산출하기 위한 산출 회로를 포함할 수 있다.
상기 산출 회로는, 상기 클럭 신호를 예정된 지연시간만큼 지연하여 지연 클럭 신호를 생성하기 위한 지연부; 상기 지연 클럭 신호와 상기 퓨즈 정보 신호에 기초하여 상기 클럭 신호의 토글링 구간을 선택적으로 마스킹(masking)하기 위한 마스킹부; 및 상기 마스킹부로부터 출력되는 마스크 클럭 신호를 카운팅하여 상기 사용한 퓨즈셋의 개수 또는 상기 미사용한 퓨즈셋의 개수에 대응하는 카운트신호를 생성하기 위한 카운팅부를 포함할 수 있다.
상기 적어도 하나의 퓨즈 리드 신호는 상기 복수의 퓨즈셋 중 선택된 퓨즈셋의 사용 여부를 나타내는 제1 퓨즈 리드 신호를 포함할 수 있고, 상기 제1 퓨즈 리드 신호는 상기 복수의 퓨즈 리드 신호 중 최하위 비트의 퓨즈 리드 신호를 포함할 수 있다.
상기 산출 회로는, 상기 클럭 신호를 예정된 지연시간만큼 지연하여 지연 클럭 신호를 생성하기 위한 지연부; 상기 퓨즈 정보 신호 신호에 기초하여 마스크 정보 신호를 생성하기 위한 마스크 제어부; 상기 지연 클럭 신호와 상기 마스크 정보 신호에 기초하여 상기 클럭 신호의 토글링 구간을 선택적으로 마스킹(masking)하기 위한 마스킹부; 및 상기 마스킹부로부터 출력되는 마스크 클럭 신호를 카운팅하여 상기 사용한 퓨즈셋의 개수 또는 상기 미사용한 퓨즈셋의 개수에 대응하는 카운트신호를 생성하기 위한 카운팅부를 포함할 수 있다.
상기 적어도 하나의 퓨즈 리드 신호는 상기 복수의 퓨즈셋 중 선택된 퓨즈셋의 사용 여부를 나타내는 제1 퓨즈 리드 신호와, 상기 선택된 퓨즈셋의 불량 여부를 나타내는 적어도 하나의 제2 퓨즈 리드 신호를 포함할 수 있고, 상기 제1 퓨즈 리드 신호는 상기 복수의 퓨즈 리드 신호 중 최하위 비트의 퓨즈 리드 신호를 포함할 수 있고, 상기 제2 퓨즈 리드 신호는 상기 복수의 퓨즈 리드 신호 중 상기 최하위 비트의 퓨즈 리드 신호를 제외한 나머지 퓨즈 리드 신호 중 적어도 하나의 퓨즈 리드 신호를 포함할 수 있다.
본 발명의 다른 측면에 따르면, 반도체 장치는 클럭 신호에 기초하여 퓨즈셋 어드레스 신호를 생성하기 위한 퓨즈 선택 회로; 복수의 퓨즈 영역 - 각각 복수의 퓨즈셋(fuse set)을 포함함 - 을 포함하고, 상기 퓨즈셋 어드레스 신호에 기초하여 복수의 리드 구간 동안 상기 복수의 퓨즈 영역 중 하나의 퓨즈 영역을 순차적으로 선택하고, 각각의 리드 구간마다 상기 복수의 퓨즈셋으로부터 퓨즈셋 데이터를 순차적으로 출력하기 위한 퓨즈 어레이; 상기 클럭 신호와 상기 퓨즈셋 데이터에 기초하여 리드셋(read set) 데이터를 순차적으로 생성하기 위한 리드 회로; 복수의 퓨즈 영역 선택 신호와 리드 구간 구분 신호에 기초하여 예정된 산출 구간 - 상기 복수의 리드 구간 중 적어도 하나의 리드 구간을 포함함 - 동안 활성화되는 산출 제어 신호를 생성하기 위한 제어 회로; 및 상기 산출 제어 신호와 상기 클럭 신호와 상기 퓨즈 정보 신호 - 상기 리드셋 데이터에 포함된 복수의 퓨즈 리드 신호 중 적어도 하나의 퓨즈 리드 신호를 포함함 - 에 기초하여, 상기 산출 구간 동안 상기 복수의 퓨즈 영역 중 적어도 하나의 퓨즈 영역에 포함된 퓨즈셋들을 대상으로 사용한 퓨즈셋의 개수 또는 미사용한 퓨즈셋의 개수를 산출하기 위한 산출 회로를 포함할 수 있다.
상기 산출 회로는, 상기 클럭 신호를 예정된 지연시간만큼 지연하여 지연 클럭 신호를 생성하기 위한 지연부; 상기 지연 클럭 신호와 상기 퓨즈 정보 신호에 기초하여 상기 클럭 신호의 토글링 구간을 선택적으로 마스킹(masking)하기 위한 마스킹부; 및 상기 산출 제어 신호에 기초하여, 상기 마스킹부로부터 출력되는 마스크 클럭 신호를 상기 산출 구간 동안 카운팅함으로써 상기 사용한 퓨즈셋의 개수 또는 상기 미사용한 퓨즈셋의 개수에 대응하는 카운트신호를 생성하기 위한 카운팅부를 포함할 수 있다.
상기 적어도 하나의 퓨즈 리드 신호는 상기 복수의 퓨즈셋 중 선택된 퓨즈셋의 사용 여부를 나타내는 제1 퓨즈 리드 신호를 포함할 수 있고, 상기 제1 퓨즈 리드 신호는 상기 복수의 퓨즈 리드 신호 중 최하위 비트의 퓨즈 리드 신호를 포함할 수 있다.
상기 산출 회로는, 상기 클럭 신호를 예정된 지연시간만큼 지연하여 지연 클럭 신호를 생성하기 위한 지연부; 상기 퓨즈 정보 신호에 기초하여 마스크 정보 신호를 생성하기 위한 마스크 제어부; 상기 지연 클럭 신호와 상기 마스크 정보 신호에 기초하여 상기 클럭 신호의 토글링 구간을 선택적으로 마스킹(masking)하기 위한 마스킹부; 및 상기 산출 제어 신호에 기초하여, 상기 마스킹부로부터 출력되는 마스크 클럭 신호를 상기 산출 구간 동안 카운팅함으로써 상기 사용한 퓨즈셋의 개수 또는 상기 미사용한 퓨즈셋의 개수에 대응하는 카운트신호를 생성하기 위한 카운팅부를 포함할 수 있다.
상기 적어도 하나의 퓨즈 리드 신호는 상기 복수의 퓨즈셋 중 선택된 퓨즈셋의 사용 여부를 나타내는 제1 퓨즈 리드 신호와, 상기 선택된 퓨즈셋의 불량 여부를 나타내는 적어도 하나의 제2 퓨즈 리드 신호를 포함할 수 있고, 상기 제1 퓨즈 리드 신호는 상기 복수의 퓨즈 리드 신호 중 최하위 비트의 퓨즈 리드 신호를 포함할 수 있고, 상기 제2 퓨즈 리드 신호는 상기 복수의 퓨즈 리드 신호 중 상기 최상위 비트의 퓨즈 리드 신호와 상기 최하위 비트의 퓨즈 리드 신호를 제외한 나머지 퓨즈 리드 신호 중 적어도 하나의 퓨즈 리드 신호를 포함할 수 있다.
상기 복수의 퓨즈 영역 선택 신호는 각각 테스트 모드 신호 또는 MRS(mode register set) 신호를 포함할 수 있다.
상기 퓨즈 선택 회로는, 상기 클럭 신호에 기초하여 예정된 분주비로 분주된 복수의 분주 클럭 신호를 생성하기 위한 어드레스 카운팅부; 상기 복수의 분주 클럭 신호에 기초하여 각각의 퓨즈셋을 순차적으로 선택하기 위한 로우 어드레스 신호를 생성하기 위한 로우 어드레스 디코딩부; 및 상기 복수의 분주 클럭 신호에 기초하여 상기 각각의 퓨즈셋을 순차적으로 선택하기 위한 컬럼 어드레스 신호를 생성하기 위한 컬럼 어드레스 디코딩부를 포함할 수 있다.
상기 리드 구간 구분 신호는 상기 복수의 분주 클럭 신호 중 어느 하나의 분주 클럭 신호를 포함할 수 있다.
본 발명의 또 다른 측면에 따르면, 반도체 장치의 동작 방법은 부트업(boot up) 모드에 진입하는 단계; 클럭 신호가 토글링할 때마다, 퓨즈 어레이에 포함된 복수의 퓨즈셋(fuse set)으로부터 퓨즈셋 데이터를 순차적으로 리드하고 상기 퓨즈셋 데이터에 대응하는 리드셋(read set) 데이터를 순차적으로 생성하는 단계; 및 상기 클럭 신호와 퓨즈 정보 신호 - 상기 리드셋 데이터에 포함된 복수의 퓨즈 리드 신호 중 적어도 하나의 퓨즈 리드 신호를 포함함 - 에 기초하여, 상기 복수의 퓨즈셋 중 사용한 퓨즈셋의 개수 또는 미사용한 퓨즈셋의 개수를 산출하는 단계를 포함할 수 있다.
상기 사용한 퓨즈셋의 개수 또는 상기 미사용한 퓨즈셋의 개수를 산출하는 단계는, 상기 클럭 신호를 지연하여 지연 클럭 신호를 생성하는 단계; 상기 퓨즈 정보 신호에 기초하여 상기 지연 클럭 신호의 토글링 구간을 선택적으로 마스킹(masking)하는 단계; 및 상기 마스킹 단계에서 생성된 마스크 클럭 신호를 카운팅하여 상기 사용한 퓨즈셋의 개수 또는 상기 미사용한 퓨즈셋의 개수에 대응하는 카운팅신호를 생성하는 단계를 포함할 수 있다.
상기 지연시간은 상기 클럭 신호의 한 주기보다 짧을 수 있다.
본 발명의 또 다른 측면에 따르면, 반도체 장치의 동작 방법은 부트업(boot up) 모드에 진입하는 단계; 클럭 신호에 기초하여 복수의 리드 구간 동안 퓨즈 어레이에 포함된 복수의 퓨즈 영역을 순차적으로 선택하고, 상기 클럭 신호가 토글링할 때마다 상기 복수의 퓨즈 영역에 각각 포함된 복수의 퓨즈셋(fuse set)으로부터 퓨즈셋 데이터를 순차적으로 리드하고, 상기 퓨즈셋 데이터에 대응하는 리드셋(read set) 데이터를 순차적으로 생성하는 단계; 및 상기 클럭 신호와 리드 구간 구분 신호와 퓨즈 정보 신호 - 상기 리드셋 데이터에 포함된 복수의 퓨즈 리드 신호 중 적어도 하나의 퓨즈 리드 신호를 포함함 - 에 기초하여, 예정된 산출 구간 - 상기 복수의 리드 구간 중 적어도 하나의 리드 구간을 포함함 - 동안 상기 복수의 퓨즈 영역 중 적어도 하나의 퓨즈 영역에 포함된 퓨즈셋들 중 사용한 퓨즈셋의 개수 또는 미사용한 퓨즈셋의 개수를 산출하는 단계를 포함할 수 있다.
상기 사용한 퓨즈셋의 개수 또는 상기 미사용한 퓨즈셋의 개수를 산출하는 단계는, 상기 리드 구간 구분 신호와 복수의 퓨즈 영역 선택 신호에 기초하여 상기 산출 구간 동안 활성화되는 산출 제어 신호를 생성하는 단계; 및 상기 산출 제어 신호와 상기 클럭 신호와 상기 퓨즈 정보 신호에 기초하여, 상기 산출 구간 동안 상기 사용한 퓨즈셋의 개수 또는 상기 미사용한 퓨즈셋의 개수를 산출하는 단계를 포함할 수 있다.
상기 산출 제어 신호를 생성하는 단계는, 상기 리드 구간 구분 신호의 엣지(edge)를 검출하고 그 검출결과에 대응하는 복수의 엣지 검출 신호를 생성하는 단계; 상기 복수의 엣지 검출 신호에 기초하여 상기 복수의 리드 구간에 대응하는 복수의 리드 구간 안내 신호(FA0_EN, FA1_EN, FA2_EN, FA3_EN)를 생성하는 단계; 및 상기 복수의 리드 구간 안내 신호와 상기 복수의 퓨즈 영역 선택 신호에 기초하여 상기 산출 구간 동안 활성화되는 상기 산출 제어 신호를 생성하는 단계를 포함할 수 있다.
상기 복수의 퓨즈 영역 선택 신호는 각각 테스트 모드 신호 또는 MRS(mode register set) 신호를 포함할 수 있다.
상기 사용한 퓨즈셋의 개수 또는 상기 미사용한 퓨즈셋의 개수를 산출하는 단계는, 상기 클럭 신호를 지연하여 지연 클럭 신호를 생성하는 단계; 상기 퓨즈 정보 신호에 기초하여 상기 지연 클럭 신호의 토글링 구간을 선택적으로 마스킹(masking)하는 단계; 및 상기 산출 제어 신호에 기초하여, 상기 마스킹 단계에서 생성된 마스크 클럭 신호를 상기 산출 구간 동안 카운팅하여 상기 사용한 퓨즈셋의 개수 또는 상기 미사용한 퓨즈셋의 개수에 대응하는 카운팅신호를 생성하는 단계를 포함할 수 있다.
상기 지연시간은 상기 클럭 신호의 한 주기보다 짧을 수 있다.
본 발명의 실시예는 사용한 퓨즈 셋(fuse set)의 개수 또는 미사용한 퓨즈 셋의 개수를 용이하게 검출할 수 있는 효과가 있다.
또한, 본 발명의 실시예는 부트업(boot up) 모드시 상기 사용한 퓨즈 셋(fuse set)의 개수 또는 상기 미사용한 퓨즈 셋의 개수를 용이하게 검출할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 블록 구성도이다.
도 2는 도 1에 도시된 리드셋 데이터 및 퓨즈 정보 신호의 일예를 설명하기 위한 도면이다.
도 3은 도 1에 도시된 리드셋 데이터와 퓨즈 정보 신호의 다른 예를 설명하기 위한 도면이다.
도 4는 도 1에 도시된 산출 회로의 일예를 보인 블록 구성도이다.
도 5는 도 1에 도시된 산출 회로의 다른 예를 보인 블록 구성도이다.
도 6은 도 5에 도시된 마스크 제어부의 일예를 보인 회로도이다.
도 7은 도 1에 도시된 반도체 장치의 동작을 설명하기 위한 타이밍도이다.
도 8은 본 발명의 다른 실시예에 따른 반도체 장치의 블록 구성도이다.
도 9는 도 8에 도시된 리드셋 데이터 및 퓨즈 정보 신호의 일예를 설명하기 위한 도면이다.
도 10은 도 8에 도시된 리드셋 데이터와 퓨즈 정보 신호의 다른 예를 설명하기 위한 도면이다.
도 11은 도 8에 도시된 퓨즈 선택 회로의 일예를 보인 블록 구성도이다.
도 12는 도 8에 도시된 산출 회로의 일예를 보인 블록 구성도이다.
도 13은 도 8에 도시된 산출 회로의 다른 예를 보인 블록 구성도이다.
도 14는 도 13에 도시된 마스크 제어부의 일예를 보인 회로도이다.
도 15는 도 8에 도시된 제어 회로의 일예를 보인 블록 구성도이다.
도 16은 도 15에 도시된 리드 구간 안내부의 일예를 보인 블록 구성도이다.
도 17은 도 15에 도시된 산출 구간 선택부의 일예를 보인 회로도이다.
도 18은 도 8에 도시된 반도체 장치의 동작을 설명하기 위한 타이밍도이다.
도 19는 도 18에 도시된 산출 제어 신호의 생성 과정을 설명하기 위한 타이밍도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1에는 본 발명의 일 실시예에 따른 반도체 장치가 블록 구성도로 도시되어 있다.
도 1을 참조하면, 반도체 장치(100)는 클럭 신호 생성 회로(110), 퓨즈 선택 회로(120), 퓨즈 어레이(130), 리드 회로(140), 및 산출 회로(150)를 포함할 수 있다.
클럭 신호 생성 회로(110)는 예정된 주기를 가지는 클럭 신호(RD_CLK)를 생성할 수 있다. 예컨대, 클럭 신호 생성 회로(110)는 오실레이터(oscillator)를 포함할 수 있다.
퓨즈 선택 회로(120)는 클럭 신호(RD_CLK)에 기초하여 퓨즈셋 어드레스 신호(X_ADD, Y_ADD)를 생성할 수 있다. 예컨대, 퓨즈 선택 회로(120)는 클럭 신호(RD_CLK)가 토글링할 때마다 카운트업되는 퓨즈셋 어드레스 신호(X_ADD, Y_ADD)를 생성할 수 있다. 퓨즈셋 어드레스 신호(X_ADD, Y_ADD)는 로우 어드레스 신호(X_ADD)와 컬럼 어드레스 신호(Y_ADD)를 포함할 수 있다.
퓨즈 어레이(130)는 복수의 퓨즈셋(fuse set)을 포함할 수 있다. 퓨즈 어레이(130)는 퓨즈셋 어드레스 신호(X_ADD, Y_ADD)에 기초하여 상기 복수의 퓨즈셋으로부터 퓨즈셋 데이터(FS_DATA)를 순차적으로 출력할 수 있다. 예컨대, 복수의 퓨즈셋은 각각 제1 내지 제16 퓨즈를 포함할 수 있고, 각각의 퓨즈셋 데이터(FS_DATA)는 상기 제1 내지 제16 퓨즈로부터 출력되는 제1 내지 제16 퓨즈 신호를 포함할 수 있다. 본 발명의 실시예에서는 각각의 퓨즈셋이 제1 내지 제16 퓨즈를 포함하고 각각의 퓨즈셋 데이터가 제1 내지 제16 퓨즈 신호를 포함하는 것을 예로 들어 설명하지만, 반드시 이에 한정되는 것은 아니다.
리드 회로(140)는 클럭 신호(RD_CLK)에 기초하여 퓨즈셋 데이터(FS_DATA)에 대응하는 리드셋 데이터(RD_DATA)를 순차적으로 생성할 수 있다. 각각의 리드셋 데이터(RD_DATA)는 상기 제1 내지 제16 퓨즈 신호에 대응하는 제1 내지 제16 퓨즈 리드 신호(A<15:0>)를 포함할 수 있다(도 2 및 도 3 참조).
산출 회로(150)는 클럭 신호(RD_CLK)와 퓨즈 정보 신호(FS_INF)에 기초하여 상기 복수의 퓨즈셋 중 사용한 퓨즈셋의 개수 또는 미사용한 퓨즈셋의 개수를 산출할 수 있고, 그 산출 결과에 대응하는 카운트신호(CNT<m:0>)를 적어도 하나의 패드(DQ0 ~ DQm)로 출력할 수 있다. 여기서, 퓨즈 정보 신호(FS_INF)는 리드셋 데이터(RD_DATA)에 포함된 제1 내지 제16 퓨즈 리드 신호(A<15:0>) 중 적어도 하나의 퓨즈 리드 신호를 포함할 수 있다(도 2 및 도 3 참조).
도 2에는 리드셋 데이터(RD_DATA)와 퓨즈 정보 신호(FS_INF)의 일예를 설명하기 위한 도면이 도시되어 있다.
도 2를 참조하면, 리드셋 데이터(RD_DATA)는 제1 내지 제16 퓨즈 리드 신호(A<15:0>)를 포함할 수 있다.
퓨즈 정보 신호(FS_INF)는 상기 복수의 퓨즈셋의 사용 여부를 나타낼 수 있다. 예컨대, 퓨즈 정보 신호(FS_INF)는 순차적으로 생성되는 제1 내지 제16 퓨즈 리드 신호(A<15:0>) 중 순차적으로 생성되는 제1 퓨즈 리드 신호(A<0>)를 포함할 수 있다. 이러한 경우 제1 퓨즈 리드 신호(A<0>)가 논리 하이 레벨, 즉 "1"이면 대응하는 퓨즈셋은 사용된 상태임을 나타낼 수 있고, 반면 제1 퓨즈 리드 신호(A<0>)가 논리 로우 레벨, 즉 "0"이면 대응하는 퓨즈셋은 사용되지 않은 상태임을 나타낼 수 있다. 다시 말해, 퓨즈 정보 신호(FS_INF)는 각각의 제1 퓨즈 리드 신호(A<0>)의 논리 레벨에 따라 각각의 퓨즈셋의 사용 여부를 나타낼 수 있다. 본 발명의 실시예에서는 제1 내지 제16 퓨즈 리드 신호(A<15:0>) 중 제1 퓨즈 리드 신호(A<0>)가 대응하는 퓨즈셋의 사용 여부를 나타내는 것을 예로 들어 설명하고 있지만, 반드시 이에 한정되는 것은 아니다.
도 3에는 리드셋 데이터(RD_DATA)와 퓨즈 정보 신호(FS_INF)의 다른 예를 설명하기 위한 도면이 도시되어 있다. 도 3의 퓨즈 정보 신호(FS_INF)에는 도 1의 퓨즈 정보 신호(FS_INF)에 비하여 각각의 퓨즈셋의 불량 여부를 나타내는 정보를 더 포함할 수 있다.
도 3을 참조하면, 리드셋 데이터(RD_DATA)는 제1 내지 제16 퓨즈 리드 신호(A<15:0>)를 포함할 수 있다.
퓨즈 정보 신호(FS_INF)는 상기 복수의 퓨즈셋의 사용 여부와 상기 복수의 퓨즈셋의 불량 여부를 나타낼 수 있다. 예컨대, 퓨즈 정보 신호(FS_INF)는 순차적으로 생성되는 제1 내지 제16 퓨즈 리드 신호(A<15:0>) 중 순차적으로 생성되는 제1 퓨즈 리드 신호(A<0>)와 제3 퓨즈 리드 신호(A<2>)와 제4 퓨즈 리드 신호(A<3>)를 포함할 수 있다. 제1 퓨즈 리드 신호(A<0>)는 대응하는 퓨즈셋의 사용 여부를 나타낼 수 있고, 제3 및 제4 퓨즈 리드 신호(A<3:2>)는 대응하는 퓨즈셋의 불량 여부를 나타낼 수 있다. 이러한 경우 제1 퓨즈 리드 신호(A<0>)가 논리 하이 레벨, 즉 "1"이면 대응하는 퓨즈셋은 사용된 상태임을 나타낼 수 있고, 반면 제1 퓨즈 리드 신호(A<0>)가 논리 로우 레벨, 즉 "0"이면 대응하는 퓨즈셋은 사용되지 않은 상태임을 나타낼 수 있다. 다시 말해, 퓨즈 정보 신호(FS_INF)는 각각의 제1 퓨즈 리드 신호(A<0>)의 논리 레벨에 따라 각각의 퓨즈셋의 사용 여부를 나타낼 수 있다. 그리고, 제3 및 제4 퓨즈 리드 신호(A<3:2>)가 모두 논리 하이 레벨, 즉 "11"이면 대응하는 퓨즈셋은 불량임을 나타낼 수 있고, 그 이외의 논리 레벨, 즉 "00", "01", "10"이면 대응하는 퓨즈셋은 우량임을 나타낼 수 있다. 다시 말해, 퓨즈 정보 신호(FS_INF)는 각각의 제3 및 제4 퓨즈 리드 신호(A<3:2>)의 논리 레벨에 따라 각각의 퓨즈셋의 불량 여부를 나타낼 수 있다. 이때, 상기 대응하는 퓨즈셋이 불량인 경우 상기 대응하는 퓨즈셋은 사용된 상태로 간주될 수 있다. 따라서, 제1 퓨즈 리드 신호(A<0>)가 "1"이면, 상기 선택된 퓨즈셋은 제3 및 제4 퓨즈 리드 신호(A<3:2>)의 논리 레벨에 상관없이(don't care) 사용된 상태로 분류될 수 있고, 또는 제3 및 제4 퓨즈 리드 신호(A<3:2>)가 "11"이면, 상기 선택된 퓨즈셋은 제1 퓨즈 리드 신호(A<0>)에 상관없이(don't care) 사용된 상태로 분류될 수 있다. 본 발명의 실시예에서는 제1 내지 제16 퓨즈 리드 신호(A<15:0>) 중 제1 퓨즈 리드 신호(A<0>)가 대응하는 퓨즈셋의 사용 여부를 나타내고 제3 및 제4 퓨즈 리드 신호(A<3:2>)가 대응하는 퓨즈셋의 불량 여부를 나타내는 것을 예로 들어 설명하고 있지만, 반드시 이에 한정되는 것은 아니다.
도 4에는 도 1에 도시된 산출 회로(150)의 일예를 보인 블록 구성도가 도시되어 있다. 도 2에서 설명한 바와 같이 퓨즈 정보 신호(FS_INF)가 제1 퓨즈 리드 신호(A<0>)를 포함하는 경우, 산출 회로(150)는 도 4와 같이 설계될 수 있다.
도 4를 참조하면, 산출 회로(150)는 지연부(151), 마스킹부(153), 및 카운팅부(155)를 포함할 수 있다.
지연부(151)는 클럭 신호(RD_CLK)를 예정된 지연시간만큼 지연하여 지연 클럭 신호(FZXCLK)를 생성할 수 있다. 상기 지연시간은 클럭 신호(RD_CLK)의 한 주기보다 짧을 수 있다.
마스킹부(153)는 지연 클럭 신호(FZXCLK)와 퓨즈 정보 신호(FS_INF)에 기초하여 클럭 신호(RD_CLK)의 토글링 구간을 선택적으로 마스킹(masking)할 수 있다.
카운팅부(155)는 마스킹부(153)로부터 출력되는 마스크 클럭 신호(MSKCLK)를 카운팅하여 상기 사용한 퓨즈셋의 개수 또는 상기 미사용한 퓨즈셋의 개수에 대응하는 카운트신호(CNT<m:0>)를 생성할 수 있다.
도 5에는 도 1에 도시된 산출 회로(150)의 다른 예를 보인 블록 구성도가 도시되어 있다. 도 3에서 설명한 바와 같이 퓨즈 정보 신호(FS_INF)가 제1 퓨즈 리드 신호(A<0>)와 제3 및 제4 퓨즈 리드 신호(A<3:2>)를 포함하는 경우, 산출 회로(150)는 도 5와 같이 설계될 수 있다.
도 5를 참조하면, 산출 회로(150)는 지연부(151'), 마스크 제어부(153'), 마스킹부(155'), 및 카운팅부(157')를 포함할 수 있다.
지연부(151')는 클럭 신호(RD_CLK)를 예정된 지연시간만큼 지연하여 지연 클럭 신호(FZXCLK)를 생성할 수 있다. 상기 지연시간은 클럭 신호(RD_CLK)의 한 주기보다 짧을 수 있다.
마스크 제어부(153')는 퓨즈 정보 신호(FS_INF)에 기초하여 상기 복수의 퓨즈셋의 사용 여부 또는 불량 여부에 대응하는 마스크 정보 신호(MSK)를 생성할 수 있다.
마스킹부(155')는 지연 클럭 신호(FZXCLK)와 마스크 정보 신호(MSK)에 기초하여 클럭 신호(RD_CLK)의 토글링 구간을 선택적으로 마스킹(masking)할 수 있다.
카운팅부(157')는 마스킹부(155')로부터 출력되는 마스크 클럭 신호(MSKCLK)를 카운팅하여 상기 사용한 퓨즈셋의 개수 또는 상기 미사용한 퓨즈셋의 개수에 대응하는 카운트신호(CNT<m:0>)를 생성할 수 있다.
도 6에는 도 5에 도시된 마스크 제어부(153')의 일예를 보인 회로도가 도시되어 있다.
도 6을 참조하면, 마스크 제어부(153')는 제3 및 제4 퓨즈 리드 신호(A<3:2>)를 부정 논리합 연산하기 위한 제1 부정 논리합 게이트(NOR1)와, 제1 부정 논리합 게이트(NOR1)의 출력신호를 반전하기 위한 제1 인버터(INV1)와, 제1 퓨즈 리드 신호(A<0>)와 제1 인버터(INV1)의 출력신호를 부정 논리합 연산하기 위한 제2 부정 논리합 게이트(NOR2)와, 제2 부정 논리합 게이트(NOR2)의 출력신호를 반전하여 마스크 정보 신호(MSK)를 출력하기 위한 제2 인버터(INV2)를 포함할 수 있다.
도 7에는 도 1에 도시된 반도체 장치(100)의 동작을 설명하기 위한 타이밍도가 도시되어 있다.
도 7을 참조하면, 반도체 장치(100)는 부트업(boot up) 모드시 퓨즈 어레이(130)에 포함된 복수의 퓨즈셋으로부터 리드셋 데이터(RD_DATA)를 순차적으로 리드(read)할 수 있고, 동시에 상기 복수의 퓨즈셋 중 사용한 퓨즈셋의 개수 또는 미사용한 퓨즈셋의 개수를 산출할 수 있다. 이를 더욱 자세하게 설명하면 다음과 같다.
상기 부트업 모드에 진입하면, 클럭 신호 생성 회로(110)는 클럭 신호(RD_CLK)를 생성할 수 있다. 퓨즈 선택 회로(120)는 클럭 신호(RD_CLK)가 토글링할 때마다 퓨즈셋 어드레스 신호(X_ADD, Y_ADD)를 순차적으로 생성할 수 있다. 퓨즈 어레이(130)는 퓨즈셋 어드레스 신호(X_ADD, Y_ADD)에 기초하여 상기 복수의 퓨즈셋으로부터 퓨즈셋 데이터(FS_DATA)를 순차적으로 생성할 수 있다. 리드 회로(140)는 클럭 신호(RD_CLK)와 퓨즈셋 데이터(FS_DATA)에 기초하여 리드셋 데이터(RD_DATA)를 순차적으로 생성할 수 있다. 리드셋 데이터(RD_DATA)는 상기 복수의 퓨즈셋의 사용 여부를 나타내는 퓨즈 정보 신호(FS_INF)를 포함할 수 있다. 예컨대, 퓨즈 정보 신호(FS_INF)는 리드셋 데이터(RD_DATA)에 포함된 제1 내지 제16 퓨즈 리드 신호 중 최하위 비트에 대응하는 제1 퓨즈 리드 신호(A<0>)를 포함할 수 있다. 대응하는 퓨즈셋이 사용된 경우, 제1 퓨즈 리드 신호(A<0>)는 논리 하이 레벨(즉, "1")을 가질 수 있고, 이에 따라 퓨즈 정보 신호(FS_INF) 또한 논리 하이 레벨(즉, "1")을 가질 수 있다. 반면, 대응하는 퓨즈셋이 사용되지 않은 경우, 제1 퓨즈 리드 신호(A<0>)는 논리 로우 레벨(즉, "0")을 가질 수 있고, 이에 따라 퓨즈 정보 신호(FS_INF) 또한 논리 로우 레벨(즉, "0")을 가질 수 있다.
이때, 산출 회로(150)는 클럭 신호(RD_CLK)와 퓨즈 정보 신호(FS_INF)에 기초하여 상기 사용한 퓨즈셋의 개수 또는 상기 미사용한 퓨즈셋의 개수에 대응하는 카운트신호(CNT<m:0>)를 적어도 하나의 패드(DQ0 ~ DQm)로 출력할 수 있다.
예컨대, 지연부(151)는 클럭 신호(RD_CLK)를 상기 지연시간만큼 지연하여 지연 클럭 신호(FZXCLK)를 생성할 수 있다. 상기 지연시간은 클럭 신호(RD_CLK)의 한 주기보다 짧을 수 있다. 마스킹부(153)는 지연 클럭 신호(FZXCLK)와 퓨즈 정보 신호(FS_INF)에 기초하여 마스크 클럭 신호(MSKCLK)를 생성할 수 있다. 예컨대, 마스킹부(153)는 퓨즈 정보 신호(FS_INF)가 논리 로우 레벨(즉, "0")인 구간 동안 지연 클럭 신호(FZXCLK)를 마스킹함으로써 생성된 제1 마스크 클럭 신호(MSKCLK1)를 마스크 클럭 신호(MSKCLK)로써 출력할 수 있다. 이때, 제1 마스크 클럭 신호(MSKCLK1)는 상기 복수의 퓨즈셋 중 상기 사용한 퓨즈셋의 개수에 대응할 수 있다. 반면, 마스킹부(153)는 퓨즈 정보 신호(FS_INF)가 논리 하이 레벨(즉, "1")인 구간 동안 지연 클럭 신호(FZXCLK)를 마스킹함으로써 생성된 제2 마스크 클럭 신호(MSKCLK2)를 마스크 클럭 신호(MSKCLK)로써 출력할 수 있다. 이때, 제2 마스크 클럭 신호(MSKCLK2)는 상기 복수의 퓨즈셋 중 상기 미사용한 퓨즈셋의 개수에 대응할 수 있다. 카운팅부(155)는 마스크 클럭 신호(MSKCLK)를 카운팅함으로써 상기 사용한 퓨즈셋의 개수 또는 상기 미사용한 퓨즈셋의 개수에 대응하는 카운트신호(CNT<m:0>)를 생성할 수 있다.
또는, 지연부(151')는 클럭 신호(RD_CLK)를 상기 지연시간만큼 지연하여 지연 클럭 신호(FZXCLK)를 생성할 수 있다. 상기 지연시간은 클럭 신호(RD_CLK)의 한 주기보다 짧을 수 있다. 마스크 제어부(153')는 퓨즈 정보 신호(FS_INF)에 기초하여 상기 복수의 퓨즈셋의 사용 여부 및 상기 복수의 퓨즈셋의 불량 여부에 대응하는 마스크 정보 신호(MSK)를 생성할 수 있다. 마스킹부(155')는 지연 클럭 신호(FZXCLK)와 마스크 정보 신호(MSK)에 기초하여 마스크 클럭 신호(MSKCLK)를 생성할 수 있다. 예컨대, 마스킹부(153)는 마스크 정보 신호(MSK)가 논리 로우 레벨(즉, "0")인 구간 동안 지연 클럭 신호(FZXCLK)를 마스킹함으로써 생성된 제1 마스크 클럭 신호(MSKCLK1)를 마스크 클럭 신호(MSKCLK)로써 출력할 수 있다. 이때, 제1 마스크 클럭 신호(MSKCLK1)는 상기 복수의 퓨즈셋 중 상기 사용한 퓨즈셋의 개수에 대응할 수 있다. 반면, 마스킹부(155')는 마스크 정보 신호(MSK)가 논리 하이 레벨(즉, "1")인 구간 동안 지연 클럭 신호(FZXCLK)를 마스킹함으로써 생성된 제2 마스크 클럭 신호(MSKCLK2)를 마스크 클럭 신호(MSKCLK)로써 출력할 수 있다. 이때, 제2 마스크 클럭 신호(MSKCLK2)는 상기 복수의 퓨즈셋 중 미사용한 퓨즈셋의 개수에 대응할 수 있다. 카운팅부(157')는 마스크 클럭 신호(MSKCLK)를 카운팅함으로써 상기 사용한 퓨즈셋의 개수 또는 상기 미사용한 퓨즈셋의 개수에 대응하는 카운트신호(CNT<m:0>)를 생성할 수 있다.
이와 같은 본 발명의 제1 실시예에 따르면, 복수의 퓨즈셋 중 사용한 퓨즈셋 또는 미사용한 퓨즈셋의 개수를 용이하게 산출할 수 있는 이점이 있다.
도 8에는 본 발명의 다른 실시예에 따른 반도체 장치가 블록 구성도로 도시되어 있다.
도 8을 참조하면, 반도체 장치(200)는 클럭 신호 생성 회로(210), 퓨즈 선택 회로(220), 퓨즈 어레이(230), 리드 회로(240), 제어 회로(250), 및 산출 회로(260)를 포함할 수 있다.
클럭 신호 생성 회로(210)는 예정된 주기를 가지는 클럭 신호(RD_CLK)를 생성할 수 있다. 예컨대, 클럭 신호 생성 회로(210)는 오실레이터(oscillator)를 포함할 수 있다.
퓨즈 선택 회로(220)는 클럭 신호(RD_CLK)에 기초하여 퓨즈셋 어드레스 신호(X_ADD, Y_ADD)를 생성할 수 있다. 예컨대, 퓨즈 선택 회로(220)는 클럭 신호(RD_CLK)가 토글링할 때마다 카운트업되는 퓨즈셋 어드레스 신호(X_ADD, Y_ADD)를 생성할 수 있다. 퓨즈셋 어드레스 신호(X_ADD, Y_ADD)는 로우 어드레스 신호(X_ADD)와 컬럼 어드레스 신호(Y_ADD)를 포함할 수 있다.
퓨즈 어레이(230)는 제1 내지 제4 퓨즈 영역(FA0, FA1, FA2, FA3)을 포함할 수 있다. 제1 내지 제4 퓨즈 영역(FA0, FA1, FA2, FA3)은 각각 복수의 퓨즈셋(fuse set)을 포함할 수 있다. 퓨즈 어레이(230)는 퓨즈셋 어드레스 신호(X_ADD, Y_ADD)에 기초하여, 제1 내지 제4 리드 구간 동안 제1 내지 제4 퓨즈 영역(FA0, FA1, FA2, FA3) 중 하나의 퓨즈 영역을 순차적으로 선택하고 각각의 리드 구간마다 상기 복수의 퓨즈셋으로부터 퓨즈셋 데이터(FS_DATA)를 순차적으로 출력할 수 있다. 예컨대, 상기 복수의 퓨즈셋은 각각 제1 내지 제16 퓨즈를 포함할 수 있고, 각각의 퓨즈셋 데이터(FS_DATA)는 상기 제1 내지 제16 퓨즈로부터 출력되는 제1 내지 제16 퓨즈 신호를 포함할 수 있다. 본 발명의 실시예에서는 퓨즈 어레이(230)가 제1 내지 제4 퓨즈 영역(FA0, FA1, FA2, FA3)을 포함하고 각각의 퓨즈셋이 제1 내지 제16 퓨즈를 포함하며 각각의 퓨즈셋 데이터가 제1 내지 제16 퓨즈 신호를 포함하는 것을 예로 들어 설명하고 있지만, 반드시 이에 한정되는 것은 아니다.
리드 회로(240)는 클럭 신호(RD_CLK)에 기초하여 퓨즈셋 데이터(FS_DATA)에 대응하는 리드셋 데이터(RD_DATA)를 순차적으로 생성할 수 있다. 각각의 리드셋 데이터(RD_DATA)는 상기 제1 내지 제16 퓨즈 신호에 대응하는 제1 내지 제16 퓨즈 리드 신호(A<15:0>)를 포함할 수 있다(도 9 및 도 10 참조).
제어 회로(250)는 제1 내지 제4 퓨즈 영역 선택 신호(SEL<3:0>)와 리드 구간 구분 신호(CLKCNT<k-1>)에 기초하여 예정된 산출 구간 동안 활성화되는 산출 제어 신호(EN)를 생성할 수 있다. 제1 내지 제4 퓨즈 영역 선택 신호(SEL<3:0>)는 각각 테스트 모드 신호 또는 MRS(mode register set) 신호를 포함할 수 있다. 리드 구간 구분 신호(CLKCNT<k-1>)는 후술하는 제1 내지 제k 분주 클럭 신호(CLKCNT<k-1:0>) 중 제k 분주 클럭 신호(CLKCNT<k-1>)를 포함할 수 있다. 상기 산출 구간은 상기 제1 내지 제4 리드 구간 중 적어도 하나의 리드 구간을 포함할 수 있다.
산출 회로(260)는 산출 제어 신호(EN)와 클럭 신호(RD_CLK)와 퓨즈 정보 신호(FS_INF)에 기초하여, 상기 산출 구간 동안 상기 복수의 퓨즈셋 중 적어도 하나의 퓨즈 영역에 포함된 퓨즈셋들을 대상으로 사용한 퓨즈셋의 개수 또는 미사용한 퓨즈셋의 개수를 산출할 수 있고, 그 산출 결과에 대응하는 카운트신호(CNT<m:0>)를 적어도 하나의 패드(DQ0 ~ DQm)로 출력할 수 있다. 여기서, 퓨즈 정보 신호(FS_INF)는 리드셋 데이터(RD_DATA)에 포함된 제1 내지 제16 퓨즈 리드 신호(A<15:0>) 중 적어도 하나의 퓨즈 리드 신호를 포함할 수 있다(도 9 및 도 10 참조).
도 9에는 리드셋 데이터(RD_DATA)와 퓨즈 정보 신호(FS_INF)의 일예를 설명하기 위한 도면이 도시되어 있다.
도 9를 참조하면, 리드셋 데이터(RD_DATA)는 제1 내지 제16 퓨즈 리드 신호(A<15:0>)를 포함할 수 있다.
퓨즈 정보 신호(FS_INF)는 상기 복수의 퓨즈셋의 사용 여부를 나타낼 수 있다. 예컨대, 퓨즈 정보 신호(FS_INF)는 순차적으로 생성되는 제1 내지 제16 퓨즈 리드 신호(A<15:0>) 중 순차적으로 생성되는 제1 퓨즈 리드 신호(A<0>)를 포함할 수 있다. 이러한 경우 제1 퓨즈 리드 신호(A<0>)가 논리 하이 레벨, 즉 "1"이면 대응하는 퓨즈셋은 사용된 상태임을 나타낼 수 있고, 반면 제1 퓨즈 리드 신호(A<0>)가 논리 로우 레벨, 즉 "0"이면 대응하는 퓨즈셋은 사용되지 않은 상태임을 나타낼 수 있다. 본 발명의 실시예에서는 제1 내지 제16 퓨즈 리드 신호(A<15:0>) 중 제1 퓨즈 리드 신호(A<0>)가 대응하는 퓨즈셋의 사용 여부를 나타내는 것을 예로 들어 설명하고 있지만, 반드시 이에 한정되는 것은 아니다.
도 10에는 리드셋 데이터(RD_DATA)와 퓨즈 정보 신호(FS_INF)의 다른 예를 설명하기 위한 도면이 도시되어 있다.
도 10을 참조하면, 리드셋 데이터(RD_DATA)는 제1 내지 제16 퓨즈 리드 신호(A<15:0>)를 포함할 수 있다.
퓨즈 정보 신호(FS_INF)는 상기 복수의 퓨즈셋의 사용 여부와 상기 복수의 퓨즈셋의 불량 여부를 나타낼 수 있다. 예컨대, 퓨즈 정보 신호(FS_INF)는 순차적으로 생성되는 제1 내지 제16 퓨즈 리드 신호(A<15:0>) 중 순차적으로 생성되는 제1 퓨즈 리드 신호(A<0>)와 제3 퓨즈 리드 신호(A<2>)와 제4 퓨즈 리드 신호(A<3>)를 포함할 수 있다. 제1 퓨즈 리드 신호(A<0>)는 대응하는 퓨즈셋의 사용 여부를 나타낼 수 있고, 제3 및 제4 퓨즈 리드 신호(A<3:2>)는 대응하는 퓨즈셋의 불량 여부를 나타낼 수 있다. 이러한 경우 제1 퓨즈 리드 신호(A<0>)가 논리 하이 레벨, 즉 "1"이면 대응하는 퓨즈셋은 사용된 상태임을 나타낼 수 있고, 반면 제1 퓨즈 리드 신호(A<0>)가 논리 로우 레벨, 즉 "0"이면 대응하는 퓨즈셋은 사용되지 않은 상태임을 나타낼 수 있다. 그리고, 제3 및 제4 퓨즈 리드 신호(A<3:2>)가 모두 논리 하이 레벨, 즉 "11"이면 대응하는 퓨즈셋은 불량임을 나타낼 수 있고, 그 이외의 논리 레벨, 즉 "00", "01", "10"이면 대응하는 퓨즈셋은 우량임을 나타낼 수 있다. 상기 대응하는 퓨즈셋이 불량인 경우 상기 대응하는 퓨즈셋은 사용된 상태로 간주될 수 있다. 따라서, 제1 퓨즈 리드 신호(A<0>)가 "1"이거나 또는 제3 및 제4 퓨즈 리드 신호(A<3:2>)가 "11"이면, 상기 선택된 퓨즈셋은 사용된 상태로 분류될 수 있다. 본 발명의 실시예에서는 제1 내지 제16 퓨즈 리드 신호(A<15:0>) 중 제1 퓨즈 리드 신호(A<0>)가 대응하는 퓨즈셋의 사용 여부를 나타내고 제3 및 제4 퓨즈 리드 신호(A<3:2>)가 대응하는 퓨즈셋의 불량 여부를 나타내는 것을 예로 들어 설명하고 있지만, 반드시 이에 한정되는 것은 아니다.
도 11에는 도 8에 도시된 퓨즈 선택 회로가 블록 구성도로 도시되어 있다.
도 11을 참조하면, 퓨즈 선택 회로(220)는 어드레스 카운팅부(221), 로우 어드레스 디코딩부(223), 및 컬럼 어드레스 디코딩부(225)를 포함할 수 있다.
어드레스 카운팅부(221)는 클럭 신호(RD_CLK)에 기초하여 예정된 분주비로 분주된 제1 내지 제k 분주 클럭 신호(CLKCNT<k-1:0>)를 생성할 수 있다.
로우 어드레스 디코딩부(223)는 제1 내지 제k 분주 클럭 신호(CLKCNT<k-1:0>)에 기초하여 상기 복수의 퓨즈셋을 순차적으로 선택하기 위한 로우 어드레스 신호(X_ADD)를 생성할 수 있다.
컬럼 어드레스 디코딩부(225)는 제1 내지 제k 분주 클럭 신호(CLKCNT<k-1:0>)에 기초하여 상기 복수의 퓨즈셋을 순차적으로 선택하기 위한 컬럼 어드레스 신호(Y_ADD)를 생성할 수 있다.
도 12에는 도 8에 도시된 제어 회로(250)가 블록 구성도로 도시되어 있다.
도 12를 참조하면, 제어 회로(250)는 리드 구간 안내부(251), 및 산출 구간 선택부(253)를 포함할 수 있다.
리드 구간 안내부(251)는 리드 구간 구분 신호(CLKCNT<k-1>)에 기초하여 상기 제1 내지 제4 리드 구간에 대응하는 제1 내지 제4 리드 구간 안내 신호(FA0_EN, FA1_EN, FA2_EN, FA3_EN)를 생성할 수 있다.
산출 구간 선택부(253)는 제1 내지 제4 리드 구간 안내 신호(FA0_EN, FA1_EN, FA2_EN, FA3_EN)와 제1 내지 제4 퓨즈 영역 선택 신호(SEL<3:0>)에 기초하여 산출 제어 신호(EN)를 생성할 수 있다.
도 13에는 도 12에 도시된 리드 구간 안내부(251)가 블록 구성도로 도시되어 있다.
도 13을 참조하면, 리드 구간 안내부(251)는 트리거(251A), 및 디텍터(251B)를 포함할 수 있다.
트리거(251A)는 리드 구간 구분 신호(CLKCNT<k-1>)의 엣지(edge)를 검출하고 그 검출결과에 대응하는 제1 내지 제4 엣지 검출 신호(TRGG0 ~ TRGG3)를 생성할 수 있다.
디텍터(251B)는 제1 내지 제4 엣지 검출 신호(TRGG0 ~ TRGG3)에 기초하여 제1 내지 제4 리드 구간 안내 신호(FA0_EN, FA1_EN, FA2_EN, FA3_EN)를 생성할 수 있다.
도 14에는 도 12에 도시된 산출 구간 선택부(253)가 회로도로 도시되어 있다.
도 14를 참조하면, 산출 구간 선택부(253)는 제1 리드 구간 안내 신호(FA0_EN)와 제1 퓨즈 영역 선택 신호(SEL<0>)를 부정 논리합 연산하기 위한 제1 부정 논리합 게이트(NAND11)와, 제2 리드 구간 안내 신호(FA1_EN)와 제2 퓨즈 영역 선택 신호(SEL<1>)를 부정 논리합 연산하기 위한 제2 부정 논리합 게이트(NAND22)와, 제1 부정 논리합 게이트(NAND11)의 출력 신호와 제2 부정 논리합 게이트(NAND22)의 출력 신호를 부정 논리합 연산하기 위한 제3 부정 논리합 게이트(NAND33)와, 제3 리드 구간 안내 신호(FA2_EN)와 제3 퓨즈 영역 선택 신호(SEL<2>)를 부정 논리합 연산하기 위한 제4 부정 논리합 게이트(NAND44)와, 제4 리드 구간 안내 신호(FA3_EN)와 제4 퓨즈 영역 선택 신호(SEL<3>)를 부정 논리합 연산하기 위한 제5 부정 논리합 게이트(NAND55)와, 제4 부정 논리합 게이트(NAND44)의 출력 신호와 제5 부정 논리합 게이트(NAND55)의 출력 신호를 부정 논리합 연산하기 위한 제6 부정 논리합 게이트(NAND66)와, 제3 부정 논리합 게이트(NAND33)의 출력 신호와 제6 부정 논리합 게이트(NAND66)의 출력 신호를 부정 논리합 연산하기 위한 제1 부정 논리합 게이트(NOR11)와, 제1 부정 논리합 게이트(NOR11)의 출력 신호를 반전하여 산출 구간 제어 신호(EN)를 생성하기 위한 제1 인버터(INV11)를 포함할 수 있다.
도 15에는 도 8에 도시된 산출 회로(260)의 일예를 보인 블록 구성도가 도시되어 있다. 도 9에서 설명한 바와 같이 퓨즈 정보 신호(FS_INF)가 제1 퓨즈 리드 신호(A<0>)를 포함하는 경우, 산출 회로(260)는 도 15와 같이 설계될 수 있다.
도 15를 참조하면, 산출 회로(250)는 지연부(261), 마스킹부(263), 및 카운팅부(265)를 포함할 수 있다.
지연부(261)는 클럭 신호(RD_CLK)를 예정된 지연시간만큼 지연하여 지연 클럭 신호(FZXCLK)를 생성할 수 있다. 상기 지연시간은 클럭 신호(RD_CLK)의 한 주기보다 짧을 수 있다.
마스킹부(263)는 지연 클럭 신호(FZXCLK)와 퓨즈 정보 신호(FS_INF)에 기초하여 클럭 신호(RD_CLK)의 토글링 구간을 선택적으로 마스킹(masking)할 수 있다.
카운팅부(265)는 산출 제어 신호(EN)에 기초하여, 마스킹부(263)로부터 출력되는 마스크 클럭 신호(MSKCLK)를 상기 산출 구간 동안 카운팅하여 상기 사용한 퓨즈셋의 개수 또는 상기 미사용한 퓨즈셋의 개수에 대응하는 카운트신호(CNT<m:0>)를 생성할 수 있다.
도 16에는 도 8에 도시된 산출 회로(260)의 다른 예를 보인 블록 구성도가 도시되어 있다. 도 10에서 설명한 바와 같이 퓨즈 정보 신호(FS_INF)가 제1 퓨즈 리드 신호(A<0>)와 제3 및 제4 퓨즈 리드 신호(A<3:2>)를 포함하는 경우, 산출 회로(260)는 도 16와 같이 설계될 수 있다.
도 16을 참조하면, 산출 회로(260)는 지연부(261'), 마스크 제어부(263'), 마스킹부(265'), 및 카운팅부(267')를 포함할 수 있다.
지연부(261')는 클럭 신호(RD_CLK)를 예정된 지연시간만큼 지연하여 지연 클럭 신호(FZXCLK)를 생성할 수 있다. 상기 지연시간은 클럭 신호(RD_CLK)의 한 주기보다 짧을 수 있다.
마스크 제어부(263')는 퓨즈 정보 신호(FS_INF)에 기초하여 상기 복수의 퓨즈셋의 사용 여부 또는 불량 여부에 대응하는 마스크 정보 신호(MSK)를 생성할 수 있다.
마스킹부(265')는 지연 클럭 신호(FZXCLK)와 마스크 정보 신호(MSK)에 기초하여 클럭 신호(RD_CLK)의 토글링 구간을 선택적으로 마스킹(masking)할 수 있다.
카운팅부(267')는 산출 제어 신호(EN)에 기초하여, 마스킹부(265')로부터 출력되는 마스크 클럭 신호(MSKCLK)를 상기 산출 구간 동안 카운팅하여 상기 사용한 퓨즈셋의 개수 또는 상기 미사용한 퓨즈셋의 개수에 대응하는 카운트신호(CNT<m:0>)를 생성할 수 있다.
도 17에는 도 16에 도시된 마스크 제어부(263')의 일예를 보인 회로도가 도시되어 있다.
도 17을 참조하면, 마스크 제어부(263')는 제3 및 제4 퓨즈 리드 신호(A<3:2>)를 부정 논리합 연산하기 위한 제2 부정 논리합 게이트(NOR22)와, 제2 부정 논리합 게이트(NOR22)의 출력신호를 반전하기 위한 제2 인버터(INV22)와, 제1 퓨즈 리드 신호(A<0>)와 제2 인버터(INV22)의 출력신호를 부정 논리합 연산하기 위한 제3 부정 논리합 게이트(NOR33)와, 제3 부정 논리합 게이트(NOR33)의 출력신호를 반전하여 마스크 정보 신호(MSK)를 출력하기 위한 제3 인버터(INV33)를 포함할 수 있다.
도 18에는 도 8에 도시된 반도체 장치(200)의 동작을 설명하기 위한 타이밍도가 도시되어 있다.
도 18을 참조하면, 반도체 장치(200)는 부트업(boot up) 모드시 퓨즈 어레이(230)에 포함된 제1 내지 제4 퓨즈 영역(FA0, FA1, FA2, FA3) 중 어느 하나를 순차적으로 선택할 수 있고 제1 내지 제4 퓨즈 영역(FA0, FA1, FA2, FA3)에 각각 포함된 복수의 퓨즈셋으로부터 리드셋 데이터(RD_DATA)를 순차적으로 리드(read)할 수 있다. 동시에, 반도체 장치(200)는 상기 산출 구간 동안 제1 내지 제4 퓨즈 영역(FA0, FA1, FA2, FA3) 중 적어도 하나의 퓨즈 영역에 포함된 퓨즈셋들을 대상으로 상기 사용한 퓨즈셋의 개수 또는 상기 미사용한 퓨즈셋의 개수를 산출할 수 있다. 이를 더욱 자세하게 설명하면 다음과 같다.
상기 부트업 모드에 진입하면, 클럭 신호 생성 회로(210)는 클럭 신호(RD_CLK)를 생성할 수 있다. 퓨즈 선택 회로(220)는 클럭 신호(RD_CLK)가 토글링할 때마다 퓨즈셋 어드레스 신호(X_ADD, Y_ADD)를 순차적으로 생성할 수 있다. 퓨즈 어레이(230)는 퓨즈셋 어드레스 신호(X_ADD, Y_ADD)에 기초하여 상기 제1 내지 제4 리드 구간 동안 제1 내지 제4 퓨즈 영역(FA0, FA1, FA2, FA3)을 순차적으로 선택할 수 있고, 각각의 리드 구간 동안 각각의 퓨즈 영역에 포함된 상기 복수의 퓨즈셋으로부터 퓨즈셋 데이터(FS_DATA)를 순차적으로 생성할 수 있다. 리드 회로(240)는 클럭 신호(RD_CLK)와 퓨즈셋 데이터(FS_DATA)에 기초하여 리드셋 데이터(RD_DATA)를 순차적으로 생성할 수 있다.
여기서, 리드셋 데이터(RD_DATA)는 상기 복수의 퓨즈셋의 사용 여부 및 상기 복수의 퓨즈셋의 불량 여부 중 적어도 하나를 나타내는 퓨즈 정보 신호(FS_INF)를 포함할 수 있다. 예컨대, 퓨즈 정보 신호(FS_INF)는 리드셋 데이터(RD_DATA)에 포함된 제1 내지 제16 퓨즈 리드 신호 중 상기 복수의 퓨즈셋의 사용 여부를 나타내는 제1 퓨즈 리드 신호(A<0>)와 상기 복수의 퓨즈셋의 불량 여부를 나타내는 제3 및 제4 퓨즈 리드 신호(A<3:2>)를 포함할 수 있다. 대응하는 퓨즈셋이 사용된 경우, 제1 퓨즈 리드 신호(A<0>)가 논리 하이 레벨(즉, "1")을 가지거나 또는 제3 및 제4 퓨즈 리드 신호(A<3:2>)가 논리 하이 레벨(즉, "11")을 가질 수 있고, 이에 따라 퓨즈 정보 신호(FS_INF)는 논리 하이 레벨(즉, "1")을 가질 수 있다. 반면, 대응하는 퓨즈셋이 사용되지 않은 경우, 제1 퓨즈 리드 신호(A<0>)는 논리 로우 레벨(즉, "0")을 가지거나 또는 제3 및 제4 퓨즈 리드 신호(A<3:2>)가 논리 하이 레벨(즉, "11") 이외의 논리 레벨(즉, "00" 또는 "01" 또는 "10")을 가질 수 있고, 이에 따라 퓨즈 정보 신호(FS_INF)는 논리 로우 레벨(즉, "0")을 가질 수 있다.
동시에, 제어 회로(250)는 제1 내지 제4 퓨즈 영역 선택 신호(SEL<3:0>)와 리드 구간 구분 신호(CLKCNT<k-1>)에 기초하여 상기 산출 구간 동안 활성화되는 산출 제어 신호(EN)를 생성할 수 있다. 제1 내지 제4 퓨즈 영역 선택 신호(SEL<3:0>)는 각각 테스트 모드 신호 또는 MRS(mode register set) 신호를 포함할 수 있다. 리드 구간 구분 신호(CLKCNT<k-1>)는 퓨즈 선택 회로(220)로부터 생성되는 제1 내지 제k 분주 클럭 신호(CLKCNT<k-1:0>) 중 제k 분주 클럭 신호(CLKCNT<k-1>)를 포함할 수 있다(도 19 참조). 상기 산출 구간은 상기 제1 내지 제4 리드 구간 중 적어도 하나의 리드 구간을 포함할 수 있고, 제1 내지 제4 퓨즈 영역 선택 신호(SEL<3:0>)에 따라 정의될 수 있다. 산출 회로(260)는 클럭 신호(RD_CLK)와 퓨즈 정보 신호(FS_INF)와 산출 제어 신호(EN)에 기초하여, 상기 산출 구간 동안 제1 내지 제4 퓨즈 영역(FA0, FA1, FA2, FA3) 중 적어도 하나의 퓨즈 영역에 포함된 퓨즈셋들을 대상으로 상기 사용한 퓨즈셋의 개수 또는 상기 미사용한 퓨즈셋의 개수를 산출할 수 있고, 그 산출결과에 대응하는 카운트신호(CNT<m:0>)를 적어도 하나의 패드(DQ0 ~ DQm)로 출력할 수 있다. 예컨대, 만약 상기 산출 구간이 제1 및 제2 퓨즈 영역(FA0, FA1)에 대응하는 제1 및 제2 리드 구간을 포함한다면, 산출 회로(260)는 제1 및 제2 퓨즈 영역(FA0, FA1)에 포함된 퓨즈셋들 중 사용한 퓨즈셋의 개수 또는 미사용한 퓨즈셋의 개수를 산출할 수 있다. 산출 회로(260)의 동작을 더욱 자세하게 설명하면 다음과 같다.
예컨대, 지연부(151)는 클럭 신호(RD_CLK)를 상기 지연시간만큼 지연하여 지연 클럭 신호(FZXCLK)를 생성할 수 있다. 상기 지연시간은 클럭 신호(RD_CLK)의 한 주기보다 짧을 수 있다. 마스킹부(153)는 지연 클럭 신호(FZXCLK)와 퓨즈 정보 신호(FS_INF)에 기초하여 마스크 클럭 신호(MSKCLK)를 생성할 수 있다. 예컨대, 마스킹부(153)는 퓨즈 정보 신호(FS_INF)가 논리 로우 레벨(즉, "0")인 구간 동안 지연 클럭 신호(FZXCLK)를 마스킹함으로써 생성된 제1 마스크 클럭 신호(MSKCLK1)를 마스크 클럭 신호(MSKCLK)로써 출력할 수 있다. 이때, 제1 마스크 클럭 신호(MSKCLK1)는 상기 복수의 퓨즈셋 중 상기 사용한 퓨즈셋의 개수에 대응할 수 있다. 반면, 마스킹부(153)는 퓨즈 정보 신호(FS_INF)가 논리 하이 레벨(즉, "1")인 구간 동안 지연 클럭 신호(FZXCLK)를 마스킹함으로써 생성된 제2 마스크 클럭 신호(MSKCLK2)를 마스크 클럭 신호(MSKCLK)로써 출력할 수 있다. 이때, 제2 마스크 클럭 신호(MSKCLK2)는 상기 복수의 퓨즈셋 중 상기 미사용한 퓨즈셋의 개수에 대응할 수 있다. 카운팅부(155)는 산출 제어 신호(EN)에 기초하여, 상기 산출 구간 동안 마스크 클럭 신호(MSKCLK)를 카운팅함으로써 상기 사용한 퓨즈셋의 개수 또는 상기 미사용한 퓨즈셋의 개수에 대응하는 카운트신호(CNT<m:0>)를 생성할 수 있다.
또는, 지연부(151')는 클럭 신호(RD_CLK)를 상기 지연시간만큼 지연하여 지연 클럭 신호(FZXCLK)를 생성할 수 있다. 상기 지연시간은 클럭 신호(RD_CLK)의 한 주기보다 짧을 수 있다. 마스크 제어부(153')는 퓨즈 정보 신호(FS_INF)에 기초하여 상기 복수의 퓨즈셋의 사용 여부 및 상기 복수의 퓨즈셋의 불량 여부에 대응하는 마스크 정보 신호(MSK)를 생성할 수 있다. 마스킹부(155')는 지연 클럭 신호(FZXCLK)와 마스크 정보 신호(MSK)에 기초하여 마스크 클럭 신호(MSKCLK)를 생성할 수 있다. 예컨대, 마스킹부(153)는 마스크 정보 신호(MSK)가 논리 로우 레벨(즉, "0")인 구간 동안 지연 클럭 신호(FZXCLK)를 마스킹함으로써 생성된 제1 마스크 클럭 신호(MSKCLK1)를 마스크 클럭 신호(MSKCLK)로써 출력할 수 있다. 이때, 제1 마스크 클럭 신호(MSKCLK1)는 상기 복수의 퓨즈셋 중 상기 사용한 퓨즈셋의 개수에 대응할 수 있다. 반면, 마스킹부(155')는 마스크 정보 신호(MSK)가 논리 하이 레벨(즉, "1")인 구간 동안 지연 클럭 신호(FZXCLK)를 마스킹함으로써 생성된 제2 마스크 클럭 신호(MSKCLK2)를 마스크 클럭 신호(MSKCLK)로써 출력할 수 있다. 이때, 제2 마스크 클럭 신호(MSKCLK2)는 상기 복수의 퓨즈셋 중 미사용한 퓨즈셋의 개수에 대응할 수 있다. 카운팅부(157')는 산출 제어 신호(EN)에 기초하여, 상기 산출 구간 동안 마스크 클럭 신호(MSKCLK)를 카운팅함으로써 상기 사용한 퓨즈셋의 개수 또는 상기 미사용한 퓨즈셋의 개수에 대응하는 카운트신호(CNT<m:0>)를 생성할 수 있다.
한편, 도 19에는 도 18에 도시된 산출 제어 신호(EN)의 생성 과정을 설명하기 위한 타이밍도이다.
도 19를 참조하면, 퓨즈 선택 회로(220)는 클럭 신호(RD_CLK)를 예정된 분주비로 분주하여 제1 내지 제k 분주 클럭 신호(CLKCNT<k-1:0>)를 생성할 수 있고, 제1 내지 제k 분주 클럭 신호(CLKCNT<k-1:0>)에 기초하여 로우 어드레스 신호(X_ADD)와 컬럼 어드레스 신호(Y_ADD)를 생성할 수 있다. 이때, 제k 분주 클럭 신호(CLKCNT<k-1>)는 리드 구간 구분 신호(CLKCNT<k-1>)로써 이용될 수 있다.
리드 구간 안내부(251)는 리드 구간 구분 신호(CLKCNT<k-1>)에 기초하여 상기 제1 내지 제4 리드 구간에 대응하는 제1 내지 제4 리드 구간 안내 신호(FA0_EN, FA1_EN, FA2_EN, FA3_EN)를 생성할 수 있다. 예컨대, 트리거(251A)는 리드 구간 구분 신호(CLKCNT<k-1>)의 엣지(edge)를 검출하고 그 검출결과에 대응하는 제1 내지 제4 엣지 검출 신호(TRGG0 ~ TRGG3)를 생성할 수 있다. 그리고, 디텍터(251B)는 제1 내지 제4 엣지 검출 신호(TRGG0 ~ TRGG3)에 기초하여 제1 내지 제4 리드 구간 안내 신호(FA0_EN, FA1_EN, FA2_EN, FA3_EN)를 생성할 수 있다. 이때, 상기 제1 내지 제4 리드 구간은 각각 제1 내지 제4 리드 구간 안내 신호(FA0_EN, FA1_EN, FA2_EN, FA3_EN)가 각각 활성화된 구간(즉, 논리 하이 레벨의 구간)에 대응할 수 있다.
산출 구간 선택부(253)는 제1 내지 제4 리드 구간 안내 신호(FA0_EN, FA1_EN, FA2_EN, FA3_EN)와 제1 내지 제4 퓨즈 영역 선택 신호(SEL<3:0>)에 기초하여 산출 제어 신호(EN)를 생성할 수 있다. 예컨대, 만약 제1 및 제2 퓨즈 영역 선택 신호(SEL<1:0>)가 논리 하이 레벨로 활성화되었다면, 산출 구간 선택부(253)는 제1 및 제2 리드 구간 동안만 산출 제어 신호(EN)를 논리 하이 레벨로 활성화할 수 있다. 이때, 상기 산출 구간은 상기 제1 및 제2 리드 구간을 포함할 수 있다.
이와 같은 본 발명의 제2 실시예에 따르면, 복후의 퓨즈 영역 중 적어도 하나의 퓨즈 영역에 포함된 퓨즈셋들을 대상으로 사용한 퓨즈셋 또는 미사용한 퓨즈셋의 개수를 용이하게 산출할 수 있는 이점이 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100 : 반도체 장치 110 : 클럭 신호 생성 회로
120 : 퓨즈 선택 회로 130 : 퓨즈 어레이
140 : 리드 회로 150 : 산출 회로

Claims (22)

  1. 클럭 신호에 기초하여 퓨즈셋 어드레스 신호를 생성하기 위한 퓨즈 선택 회로;
    복수의 퓨즈셋(fuse set)을 포함하고, 상기 퓨즈셋 어드레스 신호에 기초하여 상기 복수의 퓨즈셋으로부터 퓨즈셋 데이터를 순차적으로 출력하기 위한 퓨즈 어레이;
    상기 클럭 신호와 상기 퓨즈셋 데이터에 기초하여 리드셋(read set) 데이터를 순차적으로 생성하기 위한 리드 회로; 및
    상기 클럭 신호와 퓨즈 정보 신호 - 상기 리드셋 데이터에 포함된 복수의 퓨즈 리드 신호 중 선택된 퓨즈셋의 사용 여부를 나타내는 적어도 하나의 퓨즈 리드 신호를 포함함 - 에 기초하여, 상기 복수의 퓨즈셋 중 사용한 퓨즈셋의 개수 또는 미사용한 퓨즈셋의 개수를 산출하기 위한 산출 회로
    를 포함하는 반도체 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 산출 회로는,
    상기 클럭 신호를 예정된 지연시간만큼 지연하여 지연 클럭 신호를 생성하기 위한 지연부;
    상기 지연 클럭 신호와 상기 퓨즈 정보 신호에 기초하여 상기 클럭 신호의 토글링 구간을 선택적으로 마스킹(masking)하기 위한 마스킹부; 및
    상기 마스킹부로부터 출력되는 마스크 클럭 신호를 카운팅하여 상기 사용한 퓨즈셋의 개수 또는 상기 미사용한 퓨즈셋의 개수에 대응하는 카운트신호를 생성하기 위한 카운팅부를 포함하는 반도체 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 적어도 하나의 퓨즈 리드 신호는 상기 복수의 퓨즈 리드 신호 중 최하위 비트의 퓨즈 리드 신호를 포함하는 반도체 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 산출 회로는,
    상기 클럭 신호를 예정된 지연시간만큼 지연하여 지연 클럭 신호를 생성하기 위한 지연부;
    상기 퓨즈 정보 신호에 기초하여 마스크 정보 신호를 생성하기 위한 마스크 제어부;
    상기 지연 클럭 신호와 상기 마스크 정보 신호에 기초하여 상기 클럭 신호의 토글링 구간을 선택적으로 마스킹(masking)하기 위한 마스킹부; 및
    상기 마스킹부로부터 출력되는 마스크 클럭 신호를 카운팅하여 상기 사용한 퓨즈셋의 개수 또는 상기 미사용한 퓨즈셋의 개수에 대응하는 카운트신호를 생성하기 위한 카운팅부를 포함하는 반도체 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 적어도 하나의 퓨즈 리드 신호는 상기 복수의 퓨즈셋 중 선택된 퓨즈셋의 사용 여부를 나타내는 제1 퓨즈 리드 신호와, 상기 선택된 퓨즈셋의 불량 여부를 나타내는 적어도 하나의 제2 퓨즈 리드 신호를 포함하고,
    상기 제1 퓨즈 리드 신호는 상기 복수의 퓨즈 리드 신호 중 최하위 비트의 퓨즈 리드 신호를 포함하고,
    상기 제2 퓨즈 리드 신호는 상기 복수의 퓨즈 리드 신호 중 상기 최하위 비트의 퓨즈 리드 신호를 제외한 나머지 퓨즈 리드 신호 중 적어도 하나의 퓨즈 리드 신호를 포함하는 반도체 장치.
  6. 클럭 신호에 기초하여 퓨즈셋 어드레스 신호를 생성하기 위한 퓨즈 선택 회로;
    복수의 퓨즈 영역 - 각각 복수의 퓨즈셋(fuse set)을 포함함 - 을 포함하고, 상기 퓨즈셋 어드레스 신호에 기초하여 복수의 리드 구간 동안 상기 복수의 퓨즈 영역 중 하나의 퓨즈 영역을 순차적으로 선택하고, 각각의 리드 구간마다 상기 복수의 퓨즈셋으로부터 퓨즈셋 데이터를 순차적으로 출력하기 위한 퓨즈 어레이;
    상기 클럭 신호와 상기 퓨즈셋 데이터에 기초하여 리드셋(read set) 데이터를 순차적으로 생성하기 위한 리드 회로;
    복수의 퓨즈 영역 선택 신호와 리드 구간 구분 신호에 기초하여 예정된 산출 구간 - 상기 복수의 리드 구간 중 적어도 하나의 리드 구간을 포함함 - 동안 활성화되는 산출 제어 신호를 생성하기 위한 제어 회로; 및
    상기 산출 제어 신호와 상기 클럭 신호와 퓨즈 정보 신호 - 상기 리드셋 데이터에 포함된 복수의 퓨즈 리드 신호 중 적어도 하나의 퓨즈 리드 신호를 포함함 - 에 기초하여, 상기 산출 구간 동안 상기 복수의 퓨즈 영역 중 적어도 하나의 퓨즈 영역에 포함된 퓨즈셋들을 대상으로 사용한 퓨즈셋의 개수 또는 미사용한 퓨즈셋의 개수를 산출하기 위한 산출 회로
    를 포함하는 반도체 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제6항에 있어서,
    상기 산출 회로는,
    상기 클럭 신호를 예정된 지연시간만큼 지연하여 지연 클럭 신호를 생성하기 위한 지연부;
    상기 지연 클럭 신호와 상기 퓨즈 정보 신호에 기초하여 상기 클럭 신호의 토글링 구간을 선택적으로 마스킹(masking)하기 위한 마스킹부; 및
    상기 산출 제어 신호에 기초하여, 상기 마스킹부로부터 출력되는 마스크 클럭 신호를 상기 산출 구간 동안 카운팅함으로써 상기 사용한 퓨즈셋의 개수 또는 상기 미사용한 퓨즈셋의 개수에 대응하는 카운트신호를 생성하기 위한 카운팅부를 포함하는 반도체 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제6항에 있어서,
    상기 적어도 하나의 퓨즈 리드 신호는 상기 복수의 퓨즈셋 중 선택된 퓨즈셋의 사용 여부를 나타내는 제1 퓨즈 리드 신호를 포함하고,
    상기 제1 퓨즈 리드 신호는 상기 복수의 퓨즈 리드 신호 중 최하위 비트의 퓨즈 리드 신호를 포함하는 반도체 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제6항에 있어서,
    상기 산출 회로는,
    상기 클럭 신호를 예정된 지연시간만큼 지연하여 지연 클럭 신호를 생성하기 위한 지연부;
    상기 퓨즈 정보 신호에 기초하여 마스크 정보 신호를 생성하기 위한 마스크 제어부;
    상기 지연 클럭 신호와 상기 마스크 정보 신호에 기초하여 상기 클럭 신호의 토글링 구간을 선택적으로 마스킹(masking)하기 위한 마스킹부; 및
    상기 산출 제어 신호에 기초하여, 상기 마스킹부로부터 출력되는 마스크 클럭 신호를 상기 산출 구간 동안 카운팅함으로써 상기 사용한 퓨즈셋의 개수 또는 상기 미사용한 퓨즈셋의 개수에 대응하는 카운트신호를 생성하기 위한 카운팅부를 포함하는 반도체 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제6항에 있어서,
    상기 적어도 하나의 퓨즈 리드 신호는 상기 복수의 퓨즈셋 중 선택된 퓨즈셋의 사용 여부를 나타내는 제1 퓨즈 리드 신호와, 상기 선택된 퓨즈셋의 불량 여부를 나타내는 적어도 하나의 제2 퓨즈 리드 신호를 포함하고,
    상기 제1 퓨즈 리드 신호는 상기 복수의 퓨즈 리드 신호 중 최하위 비트의 퓨즈 리드 신호를 포함하고,
    상기 제2 퓨즈 리드 신호는 상기 복수의 퓨즈 리드 신호 중 최상위 비트의 퓨즈 리드 신호와 상기 최하위 비트의 퓨즈 리드 신호를 제외한 나머지 퓨즈 리드 신호 중 적어도 하나의 퓨즈 리드 신호를 포함하는 반도체 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제6항에 있어서,
    상기 복수의 퓨즈 영역 선택 신호는 각각 테스트 모드 신호 또는 MRS(mode register set) 신호를 포함하는 반도체 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제6항에 있어서,
    상기 퓨즈 선택 회로는,
    상기 클럭 신호에 기초하여 예정된 분주비로 분주된 복수의 분주 클럭 신호를 생성하기 위한 어드레스 카운팅부;
    상기 복수의 분주 클럭 신호에 기초하여 각각의 퓨즈셋을 순차적으로 선택하기 위한 로우 어드레스 신호를 생성하기 위한 로우 어드레스 디코딩부; 및
    상기 복수의 분주 클럭 신호에 기초하여 상기 각각의 퓨즈셋을 순차적으로 선택하기 위한 컬럼 어드레스 신호를 생성하기 위한 컬럼 어드레스 디코딩부를 포함하는 반도체 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 리드 구간 구분 신호는 상기 복수의 분주 클럭 신호 중 어느 하나의 분주 클럭 신호를 포함하는 반도체 장치.
  14. 부트업(boot up) 모드에 진입하는 단계;
    클럭 신호가 토글링할 때마다, 퓨즈 어레이에 포함된 복수의 퓨즈셋(fuse set)으로부터 퓨즈셋 데이터를 순차적으로 리드하고 상기 퓨즈셋 데이터에 대응하는 리드셋(read set) 데이터를 순차적으로 생성하는 단계; 및
    상기 클럭 신호와 퓨즈 정보 신호 - 상기 리드셋 데이터에 포함된 복수의 퓨즈 리드 신호 중 선택된 퓨즈셋의 사용 여부를 나타내는 적어도 하나의 퓨즈 리드 신호를 포함함 - 에 기초하여, 상기 복수의 퓨즈셋 중 사용한 퓨즈셋의 개수 또는 미사용한 퓨즈셋의 개수를 산출하는 단계
    를 포함하는 반도체 장치의 동작 방법.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 사용한 퓨즈셋의 개수 또는 상기 미사용한 퓨즈셋의 개수를 산출하는 단계는,
    상기 클럭 신호를 지연시간만큼 지연하여 지연 클럭 신호를 생성하는 단계;
    상기 퓨즈 정보 신호에 기초하여 상기 지연 클럭 신호의 토글링 구간을 선택적으로 마스킹(masking)하는 단계; 및
    상기 마스킹 단계에서 생성된 마스크 클럭 신호를 카운팅하여 상기 사용한 퓨즈셋의 개수 또는 상기 미사용한 퓨즈셋의 개수에 대응하는 카운팅신호를 생성하는 단계
    를 포함하는 반도체 장치의 동작 방법.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    상기 지연시간은 상기 클럭 신호의 한 주기보다 짧은 반도체 장치의 동작 방법.
  17. 부트업(boot up) 모드에 진입하는 단계;
    클럭 신호에 기초하여 복수의 리드 구간 동안 퓨즈 어레이에 포함된 복수의 퓨즈 영역을 순차적으로 선택하고, 상기 클럭 신호가 토글링할 때마다 상기 복수의 퓨즈 영역에 각각 포함된 복수의 퓨즈셋(fuse set)으로부터 퓨즈셋 데이터를 순차적으로 리드하고, 상기 퓨즈셋 데이터에 대응하는 리드셋(read set) 데이터를 순차적으로 생성하는 단계; 및
    상기 클럭 신호와 리드 구간 구분 신호와 퓨즈 정보 신호 - 상기 리드셋 데이터에 포함된 복수의 퓨즈 리드 신호 중 적어도 하나의 퓨즈 리드 신호를 포함함 - 에 기초하여, 예정된 산출 구간 - 상기 복수의 리드 구간 중 적어도 하나의 리드 구간을 포함함 - 동안 상기 복수의 퓨즈 영역 중 적어도 하나의 퓨즈 영역에 포함된 퓨즈셋들 중 사용한 퓨즈셋의 개수 또는 미사용한 퓨즈셋의 개수를 산출하는 단계
    를 포함하는 반도체 장치의 동작 방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 사용한 퓨즈셋의 개수 또는 상기 미사용한 퓨즈셋의 개수를 산출하는 단계는,
    상기 리드 구간 구분 신호와 복수의 퓨즈 영역 선택 신호에 기초하여 상기 산출 구간 동안 활성화되는 산출 제어 신호를 생성하는 단계; 및
    상기 산출 제어 신호와 상기 클럭 신호와 상기 퓨즈 정보 신호에 기초하여, 상기 산출 구간 동안 상기 사용한 퓨즈셋의 개수 또는 상기 미사용한 퓨즈셋의 개수를 산출하는 단계를 포함하는 반도체 장치의 동작 방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제18항에 있어서,
    상기 산출 제어 신호를 생성하는 단계는,
    상기 리드 구간 구분 신호의 엣지(edge)를 검출하고 그 검출결과에 대응하는 복수의 엣지 검출 신호를 생성하는 단계;
    상기 복수의 엣지 검출 신호에 기초하여 상기 복수의 리드 구간에 대응하는 복수의 리드 구간 안내 신호(FA0_EN, FA1_EN, FA2_EN, FA3_EN)를 생성하는 단계; 및
    상기 복수의 리드 구간 안내 신호와 상기 복수의 퓨즈 영역 선택 신호에 기초하여 상기 산출 구간 동안 활성화되는 상기 산출 제어 신호를 생성하는 단계를 포함하는 반도체 장치의 동작 방법.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제18항에 있어서,
    상기 복수의 퓨즈 영역 선택 신호는 각각 테스트 모드 신호 또는 MRS(mode register set) 신호를 포함하는 반도체 장치의 동작 방법.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제18항에 있어서,
    상기 사용한 퓨즈셋의 개수 또는 상기 미사용한 퓨즈셋의 개수를 산출하는 단계는,
    상기 클럭 신호를 지연시간만큼 지연하여 지연 클럭 신호를 생성하는 단계;
    상기 퓨즈 정보 신호에 기초하여 상기 지연 클럭 신호의 토글링 구간을 선택적으로 마스킹(masking)하는 단계; 및
    상기 산출 제어 신호에 기초하여, 상기 마스킹 단계에서 생성된 마스크 클럭 신호를 상기 산출 구간 동안 카운팅하여 상기 사용한 퓨즈셋의 개수 또는 상기 미사용한 퓨즈셋의 개수에 대응하는 카운팅신호를 생성하는 단계
    를 포함하는 반도체 장치의 동작 방법.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제21항에 있어서,
    상기 지연시간은 상기 클럭 신호의 한 주기보다 짧은 반도체 장치의 동작 방법.



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