KR100888337B1 - 칩 리셋회로 - Google Patents
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Abstract
본 발명은 칩 리셋회로에 관한 것으로서, 클럭신호를 수신하여 카운팅하는 카운터와, 카운팅 결과 오버플로우 여부를 감지하는 오버플로우 디텍터와, 오버플로우 디텍터의 감지결과 오버플로우이면 N 비트의 시스템 제어 레지스터의 리셋 인에이블 비트를 셋팅하여 제 1 리셋 인에이블 신호를 출력하는 제 1 리셋 인에이블신호 출력부와, N 비트의 리셋 인에이블용 레지스터의 리셋 인에이블 정보를 이용하여 제 2 리셋 인에이블신호를 출력하는 제 2 리셋 인에이블신호 출력부와, 메모리에 저장된 리셋 인에이블정보를 이용하여 제 3 리셋 인에이블신호를 출력하는 제 3 리셋 인에이블신호 출력부와, 제 1 내지 제 3 리셋 인에이블신호를 이용하여 논리연산을 수행하는 논리연산부를 구비하여, 원치 않는 칩 리셋 발생율을 현저히 감소시켜 칩의 안정성을 향상시키는 것을 특징으로 한다.
Description
도 1은 종래의 칩 리셋회로도.
도 2는 본 발명의 실시예에 따른 칩 리셋회로도.
본 발명은 칩 리셋회로에 관한 것으로서, 서지(surge) 또는 노이즈(noise)에 의해 원치 않은 칩 리셋발생을 억제하는 칩 리셋회로에 관한 것이다.
도 1은 종래의 칩 리셋회로도이다.
종래의 칩 리셋회로는 카운터(1), 오버플로우 디텍터(2), 시스템 제어 레지스터(3), 및 앤드게이트(AND1)로 구성된다.
카운터(1)는 클럭신호(CLK)를 수신하고, 일정시간 카운팅한다.
오버플로우 디텍터(2)는 카운터(1)에서 카운팅한 클럭신호(CLK) 수가 일정 수 이상 되어 오버플로우(overflow)가 발생하는 지 여부를 감지한다.
시스템 제어 레지스터(3)는 최대 N 비트로 구성될 수 있고, 오버플로우 시에 특정 리셋 인에이블 비트가 선택적으로 셋팅(setting)되어, 리셋 인에이블신호(REN1)를 출력한다. 여기서, 시스템 제어 레지스터(3)의 N 비트 중 리 셋 인에이블 비트는 사용자가 임의로 프로그래밍을 통해 설정된다.
앤드게이트(AND1)는 오버플로우 디텍터(2)의 출력과 시스템 제어 레지스터(3)로부터 출력된 리셋 인에이블신호(REN1)를 수신하여 논리연산을 수행하고, 그 결과인 칩 리셋신호(CRE)를 출력한다.
이러한 종래의 칩 리셋회로는 N 비트로 구성된 시스템 제어 레지스터(3)의 특정 비트인 리셋 인에이블 비트를 셋팅 하지 않은 경우에도 칩이 외부 서지(serge)나 노이즈(noise)에 의해 원치 않는 칩 리셋 신호가 출력되어 칩 리셋 오동작이 발생한다.
특히, N 비트의 시스템 제어 레지스터로 인해, 칩 리셋 오동작이 발생할 확률이 1/N 이 된다. 예를 들면, 8 비트의 시스템 제어 레지스터를 가진 칩 리셋회로라면 칩 리셋 오동작이 발생할 확률은 1/8로써, 그 오동작 발생확률이 매우 높다.
이처럼 종래의 칩 리셋회로는 서지(serge)나 노이즈(noise)에 의해 원치 않는 칩 리셋이 발생하는 확률이 높아 그에 따른 칩의 안정성에도 심각한 영향을 미친다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, 리셋 인에이블 전용 레지스터와 사용자 프로그램과 동등한 성격의 전용 컨피규레이션 메모리를 구비하여 칩 리셋 오동작을 방지하는 데 있다.
상기 과제를 달성하기 위한 본 발명은 클럭신호를 수신하여 카운팅하는 카운 터와, 카운팅 결과 오버플로우 여부를 감지하는 오버플로우 디텍터와, 오버플로우 디텍터의 감지결과 오버플로우이면 N 비트의 시스템 제어 레지스터의 리셋 인에이블 비트를 셋팅하여 제 1 리셋 인에이블 신호를 출력하는 제 1 리셋 인에이블신호 출력부와, N 비트의 리셋 인에이블용 레지스터의 리셋 인에이블 정보를 이용하여 제 2 리셋 인에이블신호를 출력하는 제 2 리셋 인에이블신호 출력부와, 메모리에 저장된 리셋 인에이블정보를 이용하여 제 3 리셋 인에이블신호를 출력하는 제 3 리셋 인에이블신호 출력부와, 제 1 내지 제 3 리셋 인에이블신호를 이용하여 논리연산을 수행하는 논리연산부를 구비하는 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 2는 본 발명의 실시예에 따른 칩 리셋회로도이다.
칩 리셋회로는 카운터(10), 오버플로우 디텍터(11), 시스템 제어 레지스터(12), 리셋 인에이블 레지스터(13), 디코더(14), 컨피규레이션 메모리(15), 리드 디코더(16), 및 앤드게이트(AND2 내지 AND4)로 구성된다.
카운터(10)는 클럭신호(CLK)를 수신하여 일정시간 카운팅한다. 만약 카운팅 결과 일정 수 이상 되어 오버플로우가 발생되면 오버플로우 신호를 오버플로우 디텍터(11)로 전송한다.
오버플로우 디텍터(11)는 카운터(10)로부터 오버플로우 신호를 수신하여 오 버플로우를 감지하고, 그 출력을 앤드게이트(AND4)로 출력한다.
시스템 제어 레지스터(12)는 최대 N 비트로 구성될 수 있고, 오버플로우 시에 리셋 인에이블 비트를 셋팅시켜 리셋 인에이블신호(REN2)를 출력한다.
리셋 인에이블 레지스터(13)는 N 비트로 구성되며, 리셋 인에이블 전용 레지스터이다.
디코더(14)는 리셋 인에이블 레지스터(13)의 N 비트값에 의해 리셋 인에이블 여부를 판단하고, 리셋 인에이블신호(REN3)를 출력한다.
컨피규레이션 메모리(15)는 사용자 프로그램외에 리셋 인에이블 여부의 정보를 저장하고 있는 M-K 어드레스의 N비트 데이터 폭을 갖는다.
리드 디코더(16)는 컨피규레이션 메모리(15)에 저장된 데이터를 읽고 리셋 인에이블 여부를 판독하여, 리셋 인에이블신호(REN4)를 출력한다.
앤드게이트(AND2)는 리셋 인에이블신호(REN3)와 리셋 인에이블신호(REN4)를 수신하여 논리연산을 수행한다.
앤드게이트(AND3)는 앤드게이트(AND2)의 출력과 시스템 제어 레지스터(12)의 출력값인 리셋 인에이블신호(REN2)를 수신하여 논리연산을 수행한다.
앤드게이트(AND4)는 앤드게이트(AND3)의 출력과 오버플로우 디텍터(11)의 출력을 수신하여 논리연산을 수행하고, 그 최종결과가 칩 리셋신호(CRE)로써 출력된다.
이와같이 리셋 인에이블용 레지스터와 컨피규레이션 메모리를 구비하여, 칩 리셋 오동작이 발생할 확률이 기존의 1/N에서 1/N*1/2srq{N+(M-K)*N}로 줄어들게 된다. 따라서, 칩의 안정적인 동작을 보장받을 수 있다.
이상에서 살펴본 바와 같이, 본 발명에 따른 칩 리셋회로는, 원치 않는 칩 리셋 발생율을 현저히 감소시켜 칩의 안정성을 향상시키는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (4)
- 클럭신호를 수신하여 카운팅하는 카운터;상기 카운팅 결과 오버플로우 여부를 감지하는 오버플로우 디텍터;상기 오버플로우 디텍터의 감지결과 오버플로우이면 N 비트의 시스템 제어 레지스터의 리셋 인에이블 비트를 셋팅하여 제 1 리셋 인에이블 신호를 출력하는 제 1 리셋 인에이블신호 출력부;N 비트의 리셋 인에이블용 레지스터의 리셋 인에이블 정보를 이용하여 제 2 리셋 인에이블신호를 출력하는 제 2 리셋 인에이블신호 출력부;메모리에 저장된 리셋 인에이블정보를 이용하여 제 3 리셋 인에이블신호를 출력하는 제 3 리셋 인에이블신호 출력부; 및상기 제 1 내지 제 3 리셋 인에이블신호를 이용하여 논리연산을 수행하는 논리연산부를 포함하는 칩 리셋회로.
- 제 1항에 있어서, 상기 제 2 리셋 인에이블신호 출력부는N 비트의 리셋 인에이블 정보를 저장하는 리셋 인에이블용 레지스터; 및상기 리셋 인에이블용 레지스터의 N 비트값에 의한 리셋 인에이블 여부를 판단하여 제 2 리셋 인에이블신호를 출력하는 제 1 디코더를 구비하는 것을 특징으로 하는 칩 리셋 회로.
- 제 1항에 있어서, 상기 제 3 리셋 인에이블신호 출력부는상기 리셋 인에이블정보를 저장하고 있는 컨피규레이션 메모리; 및상기 컨피규레이션 메모리에 저장되어 있는 정보를 읽고, 리셋 인에이블 여부를 판독하여 제 3 리셋 인에이블신호를 출력하는 제 2 디코더를 구비하는 것을 특징으로 하는 칩 리셋 회로.
- 제 1항에 있어서, 상기 논리연산부는상기 2 리셋 인에이블신호와 제 3 리셋 인에이블신호를 수신하여 논리연산하는 제 1 논리연산수단;상기 제 1 논리연산수단의 출력과 상기 제 1 리셋 인에이블신호를 수신하여 논리연산하는 제 2 논리연산수단; 및상기 제 2 논리연산수단의 출력과 상기 오버플로우 디텍터의 출력을 논리연산하는 제 3 논리연산수단을 구비하는 것을 특징으로 하는 칩 리셋 회로.
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| KR20010009389A (ko) * | 1999-07-09 | 2001-02-05 | 김영환 | 오동작 방지 회로 |
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2002
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| KR20010045774A (ko) * | 1999-11-08 | 2001-06-05 | 윤종용 | 에러에 의한 영향을 최소화하는 카운터 |
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