KR20010009389A

KR20010009389A - 오동작 방지 회로

Info

Publication number: KR20010009389A
Application number: KR1019990027740A
Authority: KR
Inventors: 서준호
Original assignee: 김영환; 현대반도체 주식회사
Priority date: 1999-07-09
Filing date: 1999-07-09
Publication date: 2001-02-05
Also published as: KR100328825B1

Abstract

본 발명은 오동작 방지 회로에 관한 것으로, 종래 사용자 프로그램의 수행시간이 왓치독 타이머의 오버플로우 시간보다 긴 경우 복수의 왓치독 클리어 신호를 통해 상기 왓치독 타이머를 초기화시켜 상기 사용자 프로그램을 정상적으로 수행하게 되나, 파워 노이즈 등으로 인해 시스템이 오동작을 하여 오버플로우 시간 내에 계속해서 왓치독 클리어 신호를 상기 왓치독 타이머로 인가하는 경우 상기 시스템의 오동작이 계속되는 문제점이 있었다. 따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 안출된 것으로, 왓치독 클리어 신호의 수를 계수하여 소정횟수이상이면 오버플로우 명령을 출력함으로써, 상기 마이크로 컴퓨터를 리셋시켜 상기 왓치독 클리어 신호에 의해 왓치독 타이머의 무한 루프 수행을 방지하여 상기 마이크로 컴퓨터의 오동작을 방지하는 효과가 있다.

Description

오동작 방지 회로{ERROR PREVENTION CIRCUIT}

본 발명은 오동작 방지 회로에 관한 것으로, 특히 시스템의 오동작을 방지하기 위하여 사용하는 오동작 방지 회로에 있어서 왓치독 클리어 신호를 계수함에 따라 클리어 명령을 포함하는 사용자 프로그램에 의한 특정 루틴의 무한 반복을 감지하여 시스템을 리셋시키도록 한 오동작 방지 회로에 관한 것이다.

도 1은 종래 오동작 방지 회로의 구성을 보인 회로도로서, 이에 도시된 바와 같이 시스템 리셋 신호(SR), 정지 신호(STOP) 및 왓치독 클리어 신호(WDTR)를 입력받아 이를 논리합 연산하여 출력하는 제1 논리합 게이트(OR1)와; 클럭단(CK)으로 인가되는 클럭(CLK)을 계수하여 소정횟수이상이면 오버플로우 신호(OF)를 출력하며, 클리어단(CLR)으로 인가되는 상기 제1 논리합 게이트(OR1)의 출력신호에 의해 클리어되는 왓치독 타이머(10)와; 상기 왓치독 타이머(10)의 오버플로우 신호(OF)와 다른 시스템 리셋 신호(Other System Reset Signal)를 입력받아 논리합 연산하는 제2 논리합 게이트(OR2)로 구성되며, 이와 같이 구성된 종래 기술에 따른 동작과정을 상세히 설명한다.

최초 파워 온 신호(Power_On), 리셋 신호(Reset) 등의 다른 시스템 리셋 신호(Other System Reset Signal)를 입력받은 제2 논리합 게이트(OR2)는 이를 논리합 연산하여 시스템 리셋 신호(SR)로 마이크로 컴퓨터(미도시)로 출력하여 이를 초기화시킴과 동시에 제1 논리합 게이트(OR1)로 출력하게 되고, 이에 따라 상기 제1 논리합 게이트(OR1)는 이를 왓치독 타이머(10)의 클리어단(CLR)으로 인가하여 상기 왓치독 타이머(10)를 초기화시키게 된다.

그 후, 상기 왓치독 타이머(10)는 클럭단(CK)으로 인가되는 시스템 클럭(CLK)이 계수하게 되며, 소정횟수 이상 클럭이 인가되면 오버플로우 신호(OF)를 상기 제2 논리합 게이트(OR)로 출력하여 상기 마이크로 컴퓨터를 초기화시키게 되며, 이때, 상기 왓치독 타이머(10)가 N비트 카운터일 경우, 상기 소정 횟수는 2^N-1이 된다.

따라서, 상기 왓치독 타이머(10)의 오버플로우 시간보다 오랫동안 사용자 프로그램을 수행하기 위해서 오버플로우되기 이전에 왓치독 클리어 신호(WDTR)를 상기 제1 논리합 게이트(OR1)로 출력하여 상기 왓치독 타이머(10)를 초기화시키게 된다.

그리고, 상기 마이크로 컴퓨터에서 사용자 프로그램의 수행시간이 길어지면, 왓치독 클리어 신호(WDTR)를 여러번 출력하여 상기 왓치독 타이머(10)를 오버플로우되기 이전에 초기화시켜 상기 사용자 프로그램을 수행하게 된다.

그리고, 정상적인 루프를 따라 사용자 프로그램을 수행하는 중, 파워노이즈에 의해 상기 마이크로 컴퓨터가 오동작하여 상기 왓치독 타이머(10)의 오버플로우 시간이내에 왓치독 클리어 신호(WDTR)를 인가되지 않을 경우, 상기 왓치독 타이머(10)에서 오버플로우 신호(OF)를 제2 논리합 게이트(OR2)를 통해 상기 마이크로 컴퓨터로 인가하여 상기 마이크로 컴퓨터를 초기화시켜 정상동작으로 복귀시킨다.

상기와 같이 종래 사용자 프로그램의 수행시간이 왓치독 타이머의 오버플로우 시간보다 긴 경우 복수의 왓치독 클리어 신호를 통해 상기 왓치독 타이머를 초기화시켜 상기 사용자 프로그램을 정상적으로 수행하게 되나, 파워 노이즈 등으로 인해 시스템이 오동작을 하여 오버플로우 시간 내에 계속해서 왓치독 클리어 신호를 상기 왓치독 타이머로 인가하는 경우 상기 시스템의 오동작이 계속되는 문제점이 있었다.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 안출된 것으로, 왓치독 클리어 신호를 계수함에 따라 사용자 프로그램에 의한 특정 루틴의 무한 반복을 감지하여 시스템을 리셋시키도록 한 오동작 방지 회로를 제공함에 그 목적이 있다.

도 1은 종래 오동작 방지 회로의 구성을 보인 회로도.

도 2는 본 발명 오동작 방지 회로의 구성을 보인 회로도.

***도면의 주요 부분에 대한 부호의 설명***

100,110 : 왓치독 타이머 OR1 ∼ OR3 : 논리합 게이트

상기와 같은 목적을 달성하기 위한 본 발명의 구성은 시스템 리셋 신호, 정지 신호 및 왓치독 클리어 신호를 입력받아 논리합 연산하여 출력하는 제1 논리합 게이트와; 클럭단으로 인가되는 클럭을 계수하여 소정횟수이상이면 오버플로우 신호를 출력하며, 클리어단으로 인가되는 상기 제1 논리합 게이트의 출력신호에 의해 초기화되는 왓치독 타이머와; 상기 시스템 리셋 신호 또는 정지 신호에 의해 초기화되고, 상기 왓치독 클리어 신호를 계수하여 소정횟수이상이면 오버플로우 신호를 출력하는 왓치독 클리어부와; 상기 왓치독 타이머 및 왓치독 클리어부의 오버플로우 신호와 다른 시스템 리셋 신호를 입력받아 논리합 연산하여 출력하는 제2 논리합 게이트로 구성하여 된 것을 특징으로 한다.

그리고, 상기 왓치독 클리어부는 시스템 리셋 신호와 정지 신호를 입력받아 논리합 연산하여 출력하는 논리합 게이트와; 클리어단으로 인가되는 상기 논리합 게이트의 출력신호에 의해 초기화되며, 클럭단의 왓치독 클리어 신호를 계수하여 소정횟수이상이면 오버플로우 신호를 출력하는 왓치독 타이머로 구성하여 된 것을 특징으로 한다.

이하, 본 발명에 따른 일실시예에 대한 동작과 작용효과를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도 2는 본 발명 오동작 방지 회로의 구성을 보인 회로도로서, 이에 도시한 바와 같이 시스템 리셋 신호(SR), 정지 신호(STOP) 및 왓치독 클리어 신호(WDTR)를 입력받아 논리합 연산하여 출력하는 제1 논리합 게이트(OR1)와; 클럭단(CK)으로 인가되는 클럭(CLK)을 계수하여 소정횟수이상이면 오버플로우 신호(OF1)를 출력하며, 클리어단(CLR)으로 인가되는 상기 제1 논리합 게이트(OR1)의 출력신호에 의해 초기화되는 제1 왓치독 타이머(100)와; 상기 시스템 리셋 신호(SR)와 정지 신호(STOP)를 입력받아 논리합 연산하여 출력하는 제2 논리합 게이트(OR2)와; 클리어단(CLR)으로 인가되는 상기 제2 논리합 게이트(OR2)의 출력신호에 의해 초기화되며, 클럭단(CK)의 상기 왓치독 클리어 신호(WDTR)를 계수하여 소정횟수이상이면 오버플로우 신호(OF2)를 출력하는 제2 왓치독 타이머(110)와; 상기 오버플로우 신호(OF1)(OF2)와 다른 시스템 리셋 신호(Other System Reset Signal)를 입력받아 논리합 연산하여 출력하는 제3 논리합 게이트(OR3)로 구성하며, 이와 같이 구성한 본 발명에 따른 동작과정을 상세히 설명한다.

최초 파워 온 신호, 리셋 신호 등의 다른 시스템 리셋 신호(Other System Reset Signal)를 입력받은 제3 논리합 게이트(OR3)를 통해 마이크로 컴퓨터(미도시)가 초기화시킴과 동시에 상기 시스템 리셋 신호(SR)를 제1,제2 논리합 게이트(OR1)(OR2)로 인가하여 제1,제2 왓치독 타이머(100)(110)를 초기화시키며, 이에 상기 제1 왓치독 타이머(100)는 클럭단(CK)으로 인가되는 시스템 클럭(CLK)을 계수한다.

그리고, 상기 제1 왓치독 타이머(100)가 N비트 카운터일 경우, 2^N-1개이상의 클럭이 인가되면, 상기 제1 왓치독 타이머(100)는 오버플로우 신호(OF1)를 상기 제3 논리합 게이트(OR3)로 출력하여 상기 마이크로 컴퓨터를 초기화시킨다.

이때, 상기 오버플로우 시간보다 오랫동안 사용자 프로그램을 수행하기 위해서 상기 마이크로 컴퓨터는 오버플로우되기 이전에 왓치독 클리어 신호(WDTR)를 상기 제1 논리합 게이트(OR1)로 출력하여 상기 제1 왓치독 타이머(100)를 초기화시킨다.

이때, 상기 제2 왓치독 타이머(110)는 상기 마이크로 컴퓨터에서 출력되는 왓치독 클리어 신호(WDTR)를 계수한다.

그리고, 상기 마이크로 컴퓨터에서 사용자 프로그램의 수행시간이 길어져 왓치독 클리어 신호(WDTR)가 여러번 출력되는 경우, 상기 제1 왓치독 타이머(100)가 상기 왓치독 클리어 신호(WDTR)에 의해 초기화됨에 따라 상기 마이크로 컴퓨터는 사용자 프로그램을 수행할수 있으며, 이때, 상기 제2 왓치독 타이머(110)는 상기 왓치독 클리어 신호(WDTR)의 인가횟수를 계수한다.

그리고, 정상적인 루프를 따라 사용자 프로그램을 수행하는 중, 파워노이즈에 의해 상기 마이크로 컴퓨터가 오동작하여 오버플로우 시간이내에 상기 제1 왓치독 타이머(100)로 왓치독 클리어 신호(WDTR)가 계속 인가되어 상기 마이크로 컴퓨터에서 오동작된 사용자 프로그램을 계속수행하는 경우, 상기 제2 왓치독 타이머(110)는 상기 왓치독 클리어 신호(WDTR)를 계수하여 소정횟수이상 인가되면, 제3 논리합 게이트(OR3)로 오버플로우 신호(OF2)를 출력하여 상기 마이크로 컴퓨터를 초기화시키며, 이때, 상기 제2 왓치독 타이머(110)가 M비트 카운터일 경우 상기 소정횟수는 2^M-1이다.

그리고, 상기 제2 왓치독 타이머(110)에서 상기 오버플로우 신호(OF2)를 출력되면 상기 마이크로 컴퓨터는 초기화되며, 이에 따라 시스템 리셋 신호(SR) 또는 정지 신호(STOP)를 상기 제1,제2 논리합 게이트(OR1)(OR2)로 출력하여 상기 제1,제2 왓치독 타이머(100)(110)를 초기화시킨다.

상기에서 상세히 설명한 바와 같이, 본 발명은 왓치독 클리어 신호의 수를 계수하여 소정횟수이상이면 오버플로우 명령을 출력함으로써, 상기 마이크로 컴퓨터를 리셋시켜 상기 왓치독 클리어 신호에 의해 왓치독 타이머의 무한 루프 수행을 방지하여 상기 마이크로 컴퓨터의 오동작을 방지하는 효과가 있다.

Claims

시스템 리셋 신호, 정지 신호 및 왓치독 클리어 신호를 입력받아 논리합 연산하여 출력하는 제1 논리합 게이트와; 클럭단으로 인가되는 클럭을 계수하여 소정횟수이상이면 오버플로우 신호를 출력하며, 클리어단으로 인가되는 상기 제1 논리합 게이트의 출력신호에 의해 초기화되는 왓치독 타이머와; 상기 시스템 리셋 신호 또는 정지 신호에 의해 초기화되고, 상기 왓치독 클리어 신호를 계수하여 소정횟수이상이면 오버플로우 신호를 출력하는 왓치독 클리어부와; 상기 왓치독 타이머 및 왓치독 클리어부의 오버플로우 신호와 다른 시스템 리셋 신호를 입력받아 논리합 연산하여 출력하는 제2 논리합 게이트로 구성하여 된 것을 특징으로 하는 오동작 방지 회로.
제1항에 있어서, 상기 왓치독 클리어부는 시스템 리셋 신호와 정지 신호를 입력받아 논리합 연산하여 출력하는 논리합 게이트와; 클리어단으로 인가되는 상기 논리합 게이트의 출력신호에 의해 초기화되며, 클럭단의 왓치독 클리어 신호를 계수하여 소정횟수이상이면 오버플로우 신호를 출력하는 왓치독 타이머로 구성하여 된 것을 특징으로 하는 오동작 방지 회로.