SU1531086A1

SU1531086A1 - Арифметико-логическое устройство

Info

Publication number: SU1531086A1
Application number: SU874301898A
Authority: SU
Inventors: Геннадий Александрович Викторов; Леонид Павлович Коршунов; Иван Александрович Лобанов; Михаил Алексеевич Чеперин; Лариса Григорьевна Коршунова
Original assignee: Войсковая Часть 32103
Priority date: 1987-09-08
Filing date: 1987-09-08
Publication date: 1989-12-23

Abstract

Изобретение относитс к автоматике и вычислительной технике и предназначено дл выполнени арифметических и логических операций. Цель изобретени - повышение быстродействи устройства. Последнее содержит три группы регистров 1-3, арифметико-логический блок 4, коммутатор 5, группу элементов ИЛИ 6, распределитель тактовых сигналов 7, триггер 8. Операнды через группу информационных входов записываютс в первую и вторую группы регистров. Одновременно значени операндов поступают на группу элементов ИЛИ дл вы влени количества значащих цифр. Количество значащих цифр операндов определ ет реальное врем выполнени арифметических операций в устройстве. Логические операции выполн ютс за один такт работы устройства. 3 ил.

Description

ел

00

00 Од

Изобретение относитс к автоматике и вычислительной технике и предназначено дл выполнени арифметических и логических операций в процессорах ЭВМ и устройствах автоматики.

Целью изобретени вл етс повышение быстродействи устройства.

На фиг. 1 представлена структурна схема арифметико-логического уст- ройства; на фиг. 2 - функциональна схема генератора тактовых импульсов; на фиг. 3 - функциональна схема коммутатора .

Арифметико-логическое устройство (фиг. 1) содержит три группы регистров Т-З, арифметико-логический блок 4, коммутатор 5, группу элементов ИЛИ 6, распределитель 7 тактовых сигналов , триггер 8, группу информацион- ных входов 9, группу настроечных входов 10, настроечный вход 11, два управл ющих входа 12 и 13, вход 14 запуска , выход 15 признака готовности результата.

Распределитель 7 тактовых сигналов (фиг. 2) содержит группу элементов И Ib.1-I6.k и группу элементов задержки 17.1-17.k (где k - число од новременно анализируемых групп one- ранда).

Коммутатор 5 (фиг. 3) содержит группу элементов И 18.1-18.k+1 и элемент ШШ 19.

Устройство работает следующим об- разом.

Под управлением сигнала с первого 12 и второго 13 управл ющих входов в первую и вторую группу регистров 2 и 1 соответственно записывают- с значени операндов с группы информационных входов 9, после чего под управлением сигнала с входа 14 запуска на пр мом выходе триггера 8 формируетс сигнал единичного уров- н , разрешающий запуск распределител 7 тактовых сигналов, одновременно с этим на инверсном выходе триггера 8 формируетс сигнал низкого уровн (признак зан тости устройства).

Оба операнда с выходов первой 2 и второй 1 группы регистров поступаю соответственно на входы первого и второго операндов арифметико-логического блока 4, на группу настроечных входов 10 которого подаетс код настройки , определ ющий тип выполн ем ой операции, а на настроечный вход 11 поступает сигнал, определ ющий арифметическа или логическа операци выполн етс устройством. Одновременно с этим на первые и вторые входы группы элементов ИЛИ 6 с выходов первой 2 и второй 1 группы регистров поступают значени операндов дл определени старшей значащей цифры. Количество значащих цифр операндов определ ет врем выполнени арифмети. ческих операций в устройстве посредством формировани сигнала единичного уровн на выходе коммутатора 5. Единичный сигнал на выходе коммутатора 3 разрешает запись результата вычислени с выхода арифметико-логического блока 4 на третью группу регистров 3 и блокирует формирование тактовых сигналов с выхода распределител , одновременно с этим на инверсном выходе триггера 8 формируетс сигнал признака готовности результата. Блокировка тактовых сигналов осуществл етс посредством подачи сигнала единичного уровн с выхода коммутатора 5 на вход сброса триггера 8. Величина квантовани выходных сигналов распределител 7 тактовых сигналов выбираетс в зависимости от выбора конкретного арифметико-логического блока 4 и числа одновременно анализируемых групп входной информации на группе элементов ИЛИ 6.

При выполнении логических onepaujdi единичный сигнал на выходе коммутатора 5 формируетс под управлением первого сигнала с выхода распределител 7 тактовых сигналов.

Таким образом, формирование результата на выходе устройства осуществл етс за реальное врем вьтолнени .операции в арифметико-логическом блоке 4

Claims

Формула изобре тени

Арифметико-логическое устройство, содержащее арифметико-логический блок отличающеес тем, что, с целью повышени быстродействи , оно содержит группу элементов ИЛИ, коммутатор , распределитель таХтовых сигналов к, триггер, причем вход запуска устройства соединен с тактовым входом триггера, пр мой выход которогс соединен с входом распределител тактовых сигналов, выходы которого соединены с соответствующими управл юп1И- ми входами коммутатора, выход которю- го соединен с входом сброса триггера, инверсный выход которого вл етс

выходом признака готовности результата устройства, разр ды, кроме младшего , группы информационных входов коммутатора соединены с соответствующими выходами группы элементов ИЛИ, первые и вторые входы которой соединены соответственно с входами первого и второго операндов группы инфор-- мационных входов устройства и входами первого и второго операндов ариф-

метико-логического блока, настроечный вход устройства соединен с входом признака функций арифметико-логического блока и младшим разр дом группы информационных входов коммутатора, группа настроечных входов устройства соединена с настроечными входами арифметико-логического блока, выход которого соединен с группой информационных выходов устройства.

п

На, 5

Фиг.2.

А