JPH0668280A - リセット回路 - Google Patents
リセット回路Info
- Publication number
- JPH0668280A JPH0668280A JP4061609A JP6160992A JPH0668280A JP H0668280 A JPH0668280 A JP H0668280A JP 4061609 A JP4061609 A JP 4061609A JP 6160992 A JP6160992 A JP 6160992A JP H0668280 A JPH0668280 A JP H0668280A
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- JP
- Japan
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- circuit
- input
- reset
- point
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Abstract
(57)【要約】
【目的】マイクロコンピュータにおいて、リセット端子
を設けずに、リセットをかける回路を提供し、誤動作を
防止すること。 【構成】入力回路３に外部から入力があった場合に、入
力検出回路５によって入力があった事を検出し、プログ
ラムカウンタ２とＣＰＵ４とを初期化して、ＲＯＭ１に
格納されている動作プログラムを必ず先頭番地から実行
させる事により、誤動作を防止する。
を設けずに、リセットをかける回路を提供し、誤動作を
防止すること。 【構成】入力回路３に外部から入力があった場合に、入
力検出回路５によって入力があった事を検出し、プログ
ラムカウンタ２とＣＰＵ４とを初期化して、ＲＯＭ１に
格納されている動作プログラムを必ず先頭番地から実行
させる事により、誤動作を防止する。
Description
【０００１】
【産業上の利用分野】本発明はリセット回路に関し、特
にマイクロコンピュータにおける誤動作を防止するリセ
ット回路に関する。
にマイクロコンピュータにおける誤動作を防止するリセ
ット回路に関する。
【０００２】
【従来の技術】マイクロコンピュータの誤動作を防止す
るためのリセット回路として、従来使われている方法の
うち最も容易に構成でき、強力な誤動作防止機構を持っ
ているのは、リセット端子をもうける方法である。
るためのリセット回路として、従来使われている方法の
うち最も容易に構成でき、強力な誤動作防止機構を持っ
ているのは、リセット端子をもうける方法である。
【０００３】この方法では、マイクロコンピュータを使
用する際、セット上にリセットスイッチを設け、電源を
投入した時やもしマイクロコンピュータが誤動作を起こ
し、正常な動作を行なわなくなった場合にリセットスイ
ッチを押す事により、マイクロコンピュータ全体を初期
化するので必ず正常な状態に復帰する事ができる。
用する際、セット上にリセットスイッチを設け、電源を
投入した時やもしマイクロコンピュータが誤動作を起こ
し、正常な動作を行なわなくなった場合にリセットスイ
ッチを押す事により、マイクロコンピュータ全体を初期
化するので必ず正常な状態に復帰する事ができる。
【０００４】他の方法として、リセット端子は存在する
が、セット上にはリセットスイッチを設けず、外付回路
やリセット回路内部に工夫をして、電源投入時や電源電
圧変動時（この時、誤動作しやすい）にマイクロコンピ
ュータ自ら初期化を行なうものがある。最も簡単な回路
構成で良く使用されている回路を図５に、この回路のタ
イミング図を図６に示す。図５，図６においてロウアク
ティブのリセット端子５０にプルアップ抵抗Ｒとコンデ
ンサＣとを取り付ける。この回路に時間ｔ０で電源投入
すると、電源電圧ＶＤＤはすぐに上昇するが、Ａ点の電
位はコンデンサＣが充電されるまで立上りが遅れ、その
電圧が次段のインバータ５１のスレッショルド電圧に達
するまでの時間ｔ１だけハイレベル入力した事になり、
リセットがかかる。Ｂ点の電位が時間ｔ１だけ、ハイレ
ベルとなる。
が、セット上にはリセットスイッチを設けず、外付回路
やリセット回路内部に工夫をして、電源投入時や電源電
圧変動時（この時、誤動作しやすい）にマイクロコンピ
ュータ自ら初期化を行なうものがある。最も簡単な回路
構成で良く使用されている回路を図５に、この回路のタ
イミング図を図６に示す。図５，図６においてロウアク
ティブのリセット端子５０にプルアップ抵抗Ｒとコンデ
ンサＣとを取り付ける。この回路に時間ｔ０で電源投入
すると、電源電圧ＶＤＤはすぐに上昇するが、Ａ点の電
位はコンデンサＣが充電されるまで立上りが遅れ、その
電圧が次段のインバータ５１のスレッショルド電圧に達
するまでの時間ｔ１だけハイレベル入力した事になり、
リセットがかかる。Ｂ点の電位が時間ｔ１だけ、ハイレ
ベルとなる。
【０００５】また、別の方法として、誤動作を検出する
回路（例えばウォッチドッグタイマ）を内蔵し、誤動作
を検出すると回路内部でリセットをかけてしまう方法
や、誤動作をしやすい状態になった時（例えば電圧検出
回路を内蔵し、電源電圧が動作保障電圧以下と検出した
時）リセットをかけてしまう方法などがある。一般的に
はマイクロコンピュータの規模や面積に応じて、これら
の方法のいくつかを併用している。
回路（例えばウォッチドッグタイマ）を内蔵し、誤動作
を検出すると回路内部でリセットをかけてしまう方法
や、誤動作をしやすい状態になった時（例えば電圧検出
回路を内蔵し、電源電圧が動作保障電圧以下と検出した
時）リセットをかけてしまう方法などがある。一般的に
はマイクロコンピュータの規模や面積に応じて、これら
の方法のいくつかを併用している。
【０００６】
【発明が解決しようとする課題】この従来のリセット回
路では、まずリセットスイッチを設ける場合セットの小
型化の妨げになる事や、セット価格の上昇などが問題点
としてあげられる。
路では、まずリセットスイッチを設ける場合セットの小
型化の妨げになる事や、セット価格の上昇などが問題点
としてあげられる。
【０００７】また、リセットスイッチを設けるという事
は、ユーザに対してこのセットは誤動作するのではとい
う不安感をあたえるため、望ましい事ではない。
は、ユーザに対してこのセットは誤動作するのではとい
う不安感をあたえるため、望ましい事ではない。
【０００８】次に、外付部品や内蔵回路で自らリセット
をかける方法では、小型化、コスト面では問題点を解決
しているが、もし誤動作をしてしまった場合、復活する
事は出来ない。
をかける方法では、小型化、コスト面では問題点を解決
しているが、もし誤動作をしてしまった場合、復活する
事は出来ない。
【０００９】最後に実際に誤動作した事を検出する方法
や、誤動作しそうな状況を検出する方法は回路規模が大
きい事や、ウォッチドッグタイマでは動作プログラムの
作成が難しい事や、検出回路そのものの特性バラツキを
押さえ込むのが難しいという問題点がある。
や、誤動作しそうな状況を検出する方法は回路規模が大
きい事や、ウォッチドッグタイマでは動作プログラムの
作成が難しい事や、検出回路そのものの特性バラツキを
押さえ込むのが難しいという問題点がある。
【００１０】本発明の目的は、前記問題点を解決し、小
型化でき、セット価格の上昇があまりなく、リセット端
子がなくて済み、誤動作からの復活が容易であるリセッ
ト回路を提供することにある。
型化でき、セット価格の上昇があまりなく、リセット端
子がなくて済み、誤動作からの復活が容易であるリセッ
ト回路を提供することにある。
【００１１】
【課題を解決するための手段】本発明のリセット回路の
構成は、動作プログラムが格納されているリード・オン
リ・メモリと、前記リード・オンリ・メモリのアドレス
を指定するプログラムカウンタと、外部からの入力信号
を取り入れる入力回路と、前記入力回路からの入力信号
により前記プログラムカウンタをカウントさせ前記リー
ド・オンリ・メモリから出力される動作プログラムに応
じて各構成要素を制御する中央処理回路と、前記入力回
路に入力があった事を検出してリセット信号を発生して
前記プログラムカウンタおよび前記中央処理回路を初期
化する入力検出回路とを備えた事を特徴とする。
構成は、動作プログラムが格納されているリード・オン
リ・メモリと、前記リード・オンリ・メモリのアドレス
を指定するプログラムカウンタと、外部からの入力信号
を取り入れる入力回路と、前記入力回路からの入力信号
により前記プログラムカウンタをカウントさせ前記リー
ド・オンリ・メモリから出力される動作プログラムに応
じて各構成要素を制御する中央処理回路と、前記入力回
路に入力があった事を検出してリセット信号を発生して
前記プログラムカウンタおよび前記中央処理回路を初期
化する入力検出回路とを備えた事を特徴とする。
【００１２】
【実施例】図１は本発明の一実施例のリセット回路を示
すブロック図である。
すブロック図である。
【００１３】図１において、本実施例は、ＲＯＭ（リー
ド・オンリ・メモリ）１と、プログラムカウンタ２と、
入力回路３と、中央処理回路４と、入力検出回路５とを
備えている。
ド・オンリ・メモリ）１と、プログラムカウンタ２と、
入力回路３と、中央処理回路４と、入力検出回路５とを
備えている。
【００１４】ここで、入力回路３は、プルダウン抵抗１
２，１３と入力端子１０，１１とを有する。また、入力
検出回路５は、遅延（ＤＥＬＡＹ）回路１４，１５と、
排他的論理和ゲート１６，１７と、論理和ゲート１８と
を有する。
２，１３と入力端子１０，１１とを有する。また、入力
検出回路５は、遅延（ＤＥＬＡＹ）回路１４，１５と、
排他的論理和ゲート１６，１７と、論理和ゲート１８と
を有する。
【００１５】ＲＯＭ１は、リード・オンリ・メモリで動
作プログラムが格納されている。プログラムカウンタ２
は、リセット機能付のカウンタで、ＲＯＭ１のアドレス
を指定する。入力回路３は、プルダウン抵抗１２，１３
付の入力端子１０，１１である。ＣＰＵ４は、中央処理
回路で入力回路３からの入力信号ＫＩを識別し、プログ
ラムカウンタ２を動作させ、プログラムカウンタ２が示
すアドレスに対応するＲＯＭ１の動作プログラムを読み
出し、各構成要素を制御する。入力検出回路５は、入力
回路３に外部から入力があった事を検出し、リセット信
号を発生してプログラムカウンタ２，ＣＰＵ４を初期化
する。
作プログラムが格納されている。プログラムカウンタ２
は、リセット機能付のカウンタで、ＲＯＭ１のアドレス
を指定する。入力回路３は、プルダウン抵抗１２，１３
付の入力端子１０，１１である。ＣＰＵ４は、中央処理
回路で入力回路３からの入力信号ＫＩを識別し、プログ
ラムカウンタ２を動作させ、プログラムカウンタ２が示
すアドレスに対応するＲＯＭ１の動作プログラムを読み
出し、各構成要素を制御する。入力検出回路５は、入力
回路３に外部から入力があった事を検出し、リセット信
号を発生してプログラムカウンタ２，ＣＰＵ４を初期化
する。
【００１６】本ブロック構成のうち、ＲＯＭ１，プログ
ラムカウンタ２，入力回路３，ＣＰＵ４は、マイクロコ
ンピュータを構成するために不可欠なものなので、本実
施例のリセット回路を実現するために、新たに追加しな
ければならないブロックではない。また、入力回路３
は、入出力兼用ポートとして用意されている事が多い
が、本実施例において出力ポートの機能は必要としない
ため、簡略化のための入力端子とする。さらに、この他
にもタイマ等付加機能がなければ、マイクロコンピュー
タとして十分でない事はいうまでもない。
ラムカウンタ２，入力回路３，ＣＰＵ４は、マイクロコ
ンピュータを構成するために不可欠なものなので、本実
施例のリセット回路を実現するために、新たに追加しな
ければならないブロックではない。また、入力回路３
は、入出力兼用ポートとして用意されている事が多い
が、本実施例において出力ポートの機能は必要としない
ため、簡略化のための入力端子とする。さらに、この他
にもタイマ等付加機能がなければ、マイクロコンピュー
タとして十分でない事はいうまでもない。
【００１７】次に動作について説明する。まず最初に本
実施例において全ての信号はハイアクティブであるとす
る。入力回路３は、プルダウン抵抗１２，１３付入力端
子１０，１１なので外部から入力がない時は入力信号Ｋ
Ｉは全てロウレベルとなり、入力検出回路５の出力もロ
ウレベルとなる。次に、入力回路３に外部からハイレベ
ル入力があった場合について、図２のタイミング図を参
照して説明する。
実施例において全ての信号はハイアクティブであるとす
る。入力回路３は、プルダウン抵抗１２，１３付入力端
子１０，１１なので外部から入力がない時は入力信号Ｋ
Ｉは全てロウレベルとなり、入力検出回路５の出力もロ
ウレベルとなる。次に、入力回路３に外部からハイレベ
ル入力があった場合について、図２のタイミング図を参
照して説明する。
【００１８】図２中のＡ点，Ｂ点，Ｃ点の電位は、それ
ぞれ図１中のＡ点，Ｂ点，Ｃ点の電位に対応する。Ａ点
がハイレベルになると、Ｂ点はディレイ回路１４，１５
のディレイ分だけ遅れて立ち上り、Ａ点とＢ点の信号の
排他的論理和を取る事により、ＫＩ信号の立上りおよび
立ち下りを検出する。このＣ点の検出信号により、プロ
グラムカウンタ２とＣＰＵ４を初期化すれば、ＣＰＵ４
が処理を行う前後にリセットを行なったのと同じ効果
を、リセット端子を設ける事なく実現できる。
ぞれ図１中のＡ点，Ｂ点，Ｃ点の電位に対応する。Ａ点
がハイレベルになると、Ｂ点はディレイ回路１４，１５
のディレイ分だけ遅れて立ち上り、Ａ点とＢ点の信号の
排他的論理和を取る事により、ＫＩ信号の立上りおよび
立ち下りを検出する。このＣ点の検出信号により、プロ
グラムカウンタ２とＣＰＵ４を初期化すれば、ＣＰＵ４
が処理を行う前後にリセットを行なったのと同じ効果
を、リセット端子を設ける事なく実現できる。
【００１９】すなわち本実施例の回路では、キー入力を
するたびにプログラムカウンタ２およびＣＰＵ４を初期
化し、ＲＯＭ１に格納されている動作プログラムを先頭
番地から実行するので、誤動作しない上に、もし仮に誤
動作してしまっても、キーを押す事によりリセットがか
かるため必ず復帰する事ができる。また、キーをはなし
た時にも再度リセットを行なっているのでさらに誤動作
しずらい。
するたびにプログラムカウンタ２およびＣＰＵ４を初期
化し、ＲＯＭ１に格納されている動作プログラムを先頭
番地から実行するので、誤動作しない上に、もし仮に誤
動作してしまっても、キーを押す事によりリセットがか
かるため必ず復帰する事ができる。また、キーをはなし
た時にも再度リセットを行なっているのでさらに誤動作
しずらい。
【００２０】次に本発明の他の実施例について、図３を
参照して説明する。
参照して説明する。
【００２１】図３において、本実施例の入力検出回路
は、Ｄ型フリップフロップ３０，３１，３２，３３と、
インバータ３４，３５と、ＡＮＤゲート３６，３７と、
ＯＲゲート３８とを有する。Ｃ点電位はＡＮＤゲート３
６の出力とする。
は、Ｄ型フリップフロップ３０，３１，３２，３３と、
インバータ３４，３５と、ＡＮＤゲート３６，３７と、
ＯＲゲート３８とを有する。Ｃ点電位はＡＮＤゲート３
６の出力とする。
【００２２】本実施例の構成のうち、ＲＯＭ１，プログ
ラムカウンタ２，入力回路３，ＣＰＵ４は前記一実施例
と同じものである。入力検出回路５１は、入力信号ＫＩ
の立ち上りのみを検出する回路で、この回路に使用する
クロック信号ＣＫは他のブロック（ＣＰＵ４等）で使用
しているものを流用できる。図４に本実施例のタイミン
グ図を示す。
ラムカウンタ２，入力回路３，ＣＰＵ４は前記一実施例
と同じものである。入力検出回路５１は、入力信号ＫＩ
の立ち上りのみを検出する回路で、この回路に使用する
クロック信号ＣＫは他のブロック（ＣＰＵ４等）で使用
しているものを流用できる。図４に本実施例のタイミン
グ図を示す。
【００２３】図４において、図３のＡ，Ｂ，Ｃ各点の電
位が示されている。
位が示されている。
【００２４】本実施例では、キーを押した時のみリセッ
トをかけるので、（第１の実施例ではキーをはなすと処
理の途中でもリセットがかかってしまうのに対し、）キ
ーをはなしても処理を実行し続ける事ができるため、汎
用性が広い。
トをかけるので、（第１の実施例ではキーをはなすと処
理の途中でもリセットがかかってしまうのに対し、）キ
ーをはなしても処理を実行し続ける事ができるため、汎
用性が広い。
【００２５】
【発明の効果】以上説明したように、本発明は、入力キ
ーを押すと自動的にリセット信号が発生する様にしたの
で、リセット端子を設ける事なく、マイクロコンピュー
タの初期化を行う事ができ、誤動作しずらいマイクロコ
ンピュータを比較的容易な回路構成で実現できるという
効果を有する。
ーを押すと自動的にリセット信号が発生する様にしたの
で、リセット端子を設ける事なく、マイクロコンピュー
タの初期化を行う事ができ、誤動作しずらいマイクロコ
ンピュータを比較的容易な回路構成で実現できるという
効果を有する。
【図１】本発明の一実施例のリセット回路を示すブロッ
ク図である。
ク図である。
【図２】図１の各部の電位波形を示すタイミング図であ
る。
る。
【図３】本発明の他の実施例のリセット回路を示すブロ
ック図である。
ック図である。
【図４】図３の各部の電位波形を示すタイミング図であ
る。
る。
【図５】従来のリセット回路を示す回路図である。
【図６】図５の各部の電位波形を示すタイミング図であ
る。
る。
１ リード・オンリ・メモリ（ＲＯＭ） ２ プログラムカウンタ ３ 入力回路 ４ 中央処理回路（ＣＰＵ） ５，５１ 入力検出回路 １０，１１ 入力端子 １２，１３ プルダウン抵抗 １４，１５ 遅延回路 １６，１７ 排他的論理和ゲート １８ 論理和ゲート
Claims (1)
- 【請求項１】 動作プログラムが格納されているリード
・オンリ・メモリと、前記リード・オンリ・メモリのア
ドレスを指定するプログラムカウンタと、外部からの入
力信号を取り入れる入力回路と、前記入力回路からの入
力信号により前記プログラムカウンタをカウントさせ前
記リード・オンリ・メモリから出力される動作プログラ
ムに応じて各構成要素を制御する中央処理回路と、前記
入力回路に入力があった事を検出してリセット信号を発
生して前記プログラムカウンタおよび前記中央処理回路
を初期化する入力検出回路とを備えた事を特徴とするリ
セット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4061609A JPH0668280A (ja) | 1992-03-18 | 1992-03-18 | リセット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4061609A JPH0668280A (ja) | 1992-03-18 | 1992-03-18 | リセット回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0668280A true JPH0668280A (ja) | 1994-03-11 |
Family
ID=13176081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4061609A Withdrawn JPH0668280A (ja) | 1992-03-18 | 1992-03-18 | リセット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0668280A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002300013A (ja) * | 2001-03-30 | 2002-10-11 | Seiko Instruments Inc | 遅延回路 |
| CN103117088A (zh) * | 2011-10-27 | 2013-05-22 | 爱思开海力士有限公司 | 半导体器件及其操作方法 |
-
1992
- 1992-03-18 JP JP4061609A patent/JPH0668280A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002300013A (ja) * | 2001-03-30 | 2002-10-11 | Seiko Instruments Inc | 遅延回路 |
| JP4641643B2 (ja) * | 2001-03-30 | 2011-03-02 | セイコーインスツル株式会社 | 遅延回路 |
| CN103117088A (zh) * | 2011-10-27 | 2013-05-22 | 爱思开海力士有限公司 | 半导体器件及其操作方法 |
| US8953397B2 (en) | 2011-10-27 | 2015-02-10 | SK Hynix Inc. | Semiconductor device and method of operating the same |
| CN103117088B (zh) * | 2011-10-27 | 2017-07-28 | 爱思开海力士有限公司 | 半导体器件及其操作方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |