JP2850272B2 - スイッチ入力検出回路 - Google Patents
スイッチ入力検出回路Info
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- JP2850272B2 JP2850272B2 JP3035916A JP3591691A JP2850272B2 JP 2850272 B2 JP2850272 B2 JP 2850272B2 JP 3035916 A JP3035916 A JP 3035916A JP 3591691 A JP3591691 A JP 3591691A JP 2850272 B2 JP2850272 B2 JP 2850272B2
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Description
【０００１】
【産業上の利用分野】本発明は、スイッチのＯＮ／ＯＦ
Ｆ状態を検出するスイッチ入力検出回路に関する。
Ｆ状態を検出するスイッチ入力検出回路に関する。
【０００２】
【従来の技術】図３は従来のスイッチ入力検出回路を示
す回路図である。図に於いて、１０は一端が接地される
と共に、他端が信号線１１に接続され、ＯＮ／ＯＦＦ動
作により信号を接続及び切断するスイッチである。１２
はスイッチ１０を介して信号線１１と接続する入力端子
である。１３はＶＣＣ電源、１４は一端がＶＣＣ電源１
３に接続されると共に、他端が入力端子１２に接続さ
れ、ＶＣＣ電源１３から電源の供給を受けるプルアップ
抵抗である。１５は一端が入力端子１２に接続されると
共に、他端が入力ポート（後述説明）に接続される積分
抵抗、１６は積分抵抗１５の他端と接地間に接続された
積分コンデンサで、積分抵抗１５及び積分コンデンサ１
６とによりスイッチ１０のＯＮ／ＯＦＦの変化時に発生
するチャタリングを吸収する。１７Ａはスイッチ１０、
信号線１１、入力端子１２、プルアップ抵抗１４、積分
抵抗１５及び積分コンデンサ１６からなるスイッチ検出
回路である。１８はＣＰＵ及びメモリ等からなるコンピ
ュータで、コンピュータ１８内の入力ポート１８ｃによ
りスイッチ検出回路で検出されたＯＮ／ＯＦＦ動作によ
る信号を入力してコンピュータ１８がその信号を処理す
る。
す回路図である。図に於いて、１０は一端が接地される
と共に、他端が信号線１１に接続され、ＯＮ／ＯＦＦ動
作により信号を接続及び切断するスイッチである。１２
はスイッチ１０を介して信号線１１と接続する入力端子
である。１３はＶＣＣ電源、１４は一端がＶＣＣ電源１
３に接続されると共に、他端が入力端子１２に接続さ
れ、ＶＣＣ電源１３から電源の供給を受けるプルアップ
抵抗である。１５は一端が入力端子１２に接続されると
共に、他端が入力ポート（後述説明）に接続される積分
抵抗、１６は積分抵抗１５の他端と接地間に接続された
積分コンデンサで、積分抵抗１５及び積分コンデンサ１
６とによりスイッチ１０のＯＮ／ＯＦＦの変化時に発生
するチャタリングを吸収する。１７Ａはスイッチ１０、
信号線１１、入力端子１２、プルアップ抵抗１４、積分
抵抗１５及び積分コンデンサ１６からなるスイッチ検出
回路である。１８はＣＰＵ及びメモリ等からなるコンピ
ュータで、コンピュータ１８内の入力ポート１８ｃによ
りスイッチ検出回路で検出されたＯＮ／ＯＦＦ動作によ
る信号を入力してコンピュータ１８がその信号を処理す
る。
【０００３】従来のスイッチ入力検出回路は上記のよう
に構成されており、図４は図３の動作を示すタイミング
チャートであり、その動作を説明する。先ず、初期状態
に於いては、スイッチ入力検出回路１７Ａのスイッチ１
０がＯＦＦされており、ＶＣＣ電源１３がプルアップ抵
抗１４、積分抵抗１５及び積分コンデンサ１６を介して
図４（ａ）に示すように入力ポート１８ｃにＨレベル信
号が出力されている。コンピュータ１８はメモリに格納
されたプログラムに基づいて入力ポート１８ｃのＨレベ
ルの信号を読み取り、スイッチ検出回路１７ＡがＯＦＦ
状態であることを判断する。一方、スイッチ検出回路１
７Ａのスイッチ１０がＯＮされると、ＶＣＣ電源１３が
プルアップ抵抗１４、入力端子１２、信号線１１及びス
イッチ１０を介して接地される共に、積分コンデンサ１
６内の充電電圧が積分抵抗１５からスイッチ１０側に放
電され、図４（ｂ）に示すように入力ポート１８ｃには
Ｌレベルの電圧が出力される。コンピュータ１８は上記
プログラムに基づいて入力ポート１８ｃのＬレベルの信
号を読み取り、スイッチ検出回路１７ＡがＯＮ状態であ
ることを判断する。
に構成されており、図４は図３の動作を示すタイミング
チャートであり、その動作を説明する。先ず、初期状態
に於いては、スイッチ入力検出回路１７Ａのスイッチ１
０がＯＦＦされており、ＶＣＣ電源１３がプルアップ抵
抗１４、積分抵抗１５及び積分コンデンサ１６を介して
図４（ａ）に示すように入力ポート１８ｃにＨレベル信
号が出力されている。コンピュータ１８はメモリに格納
されたプログラムに基づいて入力ポート１８ｃのＨレベ
ルの信号を読み取り、スイッチ検出回路１７ＡがＯＦＦ
状態であることを判断する。一方、スイッチ検出回路１
７Ａのスイッチ１０がＯＮされると、ＶＣＣ電源１３が
プルアップ抵抗１４、入力端子１２、信号線１１及びス
イッチ１０を介して接地される共に、積分コンデンサ１
６内の充電電圧が積分抵抗１５からスイッチ１０側に放
電され、図４（ｂ）に示すように入力ポート１８ｃには
Ｌレベルの電圧が出力される。コンピュータ１８は上記
プログラムに基づいて入力ポート１８ｃのＬレベルの信
号を読み取り、スイッチ検出回路１７ＡがＯＮ状態であ
ることを判断する。
【０００４】
【発明が解決しようとする課題】上記のような従来のス
イッチ入力検出回路では、スイッチ１０がＯＦＦ状態で
ある時でも信号線１１と接地間が短絡するとスイッチ１
０のＯＮ状態と同様になり、コンピュータ１８内の入力
ポート１８ｃにＬレベルが出力されて誤検出されるとい
う問題があった。
イッチ入力検出回路では、スイッチ１０がＯＦＦ状態で
ある時でも信号線１１と接地間が短絡するとスイッチ１
０のＯＮ状態と同様になり、コンピュータ１８内の入力
ポート１８ｃにＬレベルが出力されて誤検出されるとい
う問題があった。
【０００５】本発明は、かかる課題を解決するためにな
されたもので、信号線１１と接地間が短絡しても誤検出
されないスイッチ入力検出回路を得ることを目的とす
る。
されたもので、信号線１１と接地間が短絡しても誤検出
されないスイッチ入力検出回路を得ることを目的とす
る。
【０００６】
【課題を解決するための手段】本発明に係るスイッチ入
力検出回路は、一端が電源の一方の端子に接続されたス
イッチと、そのスイッチの他端と接続され、そのスイッ
チを介して割り込み信号を出力する割り込み発生回路
と、その割り込み発生回路からの割り込み信号を検出す
る割り込み検出手段と、その割り込み検出手段の検出出
力に基づいて上記スイッチの他端の電位を上記電源の他
方の端子側の電位にする電圧制御手段と、その電圧制御
手段の制御により得られた上記スイッチの他端の電位と
上記割り込み検出手段の検出出力とを読み取って上記ス
イッチが閉じていることを判断するスイッチ判定手段と
を備えたものである。
力検出回路は、一端が電源の一方の端子に接続されたス
イッチと、そのスイッチの他端と接続され、そのスイッ
チを介して割り込み信号を出力する割り込み発生回路
と、その割り込み発生回路からの割り込み信号を検出す
る割り込み検出手段と、その割り込み検出手段の検出出
力に基づいて上記スイッチの他端の電位を上記電源の他
方の端子側の電位にする電圧制御手段と、その電圧制御
手段の制御により得られた上記スイッチの他端の電位と
上記割り込み検出手段の検出出力とを読み取って上記ス
イッチが閉じていることを判断するスイッチ判定手段と
を備えたものである。
【０００７】
【作用】本発明に於いては、スイッチを閉じると、その
スイッチの他端を介して供給される電源の電圧を割り込
み発生回路が割り込み信号として割り込み検出手段に出
力し、その割り込み検出手段が上記割り込み信号を検出
する。電圧制御手段は上記割り込み検出手段の検出出力
に基づいて上記スイッチの他端の電位を上記電源の他方
の端子側の電位にする。その電圧制御手段により得られ
た上記スイッチの他端の電位と上記割り込み検出手段の
検出出力をスイッチ判定手段で読み取って上記スイッチ
が閉じたことを判断する。
スイッチの他端を介して供給される電源の電圧を割り込
み発生回路が割り込み信号として割り込み検出手段に出
力し、その割り込み検出手段が上記割り込み信号を検出
する。電圧制御手段は上記割り込み検出手段の検出出力
に基づいて上記スイッチの他端の電位を上記電源の他方
の端子側の電位にする。その電圧制御手段により得られ
た上記スイッチの他端の電位と上記割り込み検出手段の
検出出力をスイッチ判定手段で読み取って上記スイッチ
が閉じたことを判断する。
【０００８】
【実施例】図１は本発明の一実施例を示す回路図であ
り、１０〜１６，１８，１８ｃは従来と同じものであ
る。図に於いて、１はスイッチ１０の一端と接続される
信号線、２は信号線１と接続される割込入力端子であ
る、３は割込入力端子２と接地間に接続されたプルダウ
ン抵抗である。尚、プルダウン抵抗３の抵抗値はプルア
ップ抵抗１４の抵抗値よりも十分に大きな値に設定され
ている（プルダウン抵抗値＞＞プルアップ抵抗値）。４
は割込入力端子２と直列に一端が接続された入力保護抵
抗、５は入力保護抵抗４の他端と直列に接続されたイン
バータバッファである。６は割込入力端子２と接地間に
エミッタ接地されて接続されたＮＰＮ型トランジスタ、
７はＮＰＮ型トランジスタのベースに一端が接続され、
そのベースにバイアスをかけるベース抵抗である。１８
ａはインバータバッファ５の出力側に接続されたコンピ
ュータ１８内の割込入力ポートである。１８ｂはベース
抵抗７の他端と接続されたコンピュータ１８内の出力ポ
ートである。１７は信号線１、割込入力端子２、プルダ
ウン抵抗３、入力保護抵抗４、インバータバッファ５、
ＮＰＮ型トランジスタ６、ベース抵抗７、スイッチ１
０、信号線１１、入力端子１２、プルアップ抵抗１４、
積分抵抗１５及び積分コンデンサ１６からなるスイッチ
入力検出回路である。
り、１０〜１６，１８，１８ｃは従来と同じものであ
る。図に於いて、１はスイッチ１０の一端と接続される
信号線、２は信号線１と接続される割込入力端子であ
る、３は割込入力端子２と接地間に接続されたプルダウ
ン抵抗である。尚、プルダウン抵抗３の抵抗値はプルア
ップ抵抗１４の抵抗値よりも十分に大きな値に設定され
ている（プルダウン抵抗値＞＞プルアップ抵抗値）。４
は割込入力端子２と直列に一端が接続された入力保護抵
抗、５は入力保護抵抗４の他端と直列に接続されたイン
バータバッファである。６は割込入力端子２と接地間に
エミッタ接地されて接続されたＮＰＮ型トランジスタ、
７はＮＰＮ型トランジスタのベースに一端が接続され、
そのベースにバイアスをかけるベース抵抗である。１８
ａはインバータバッファ５の出力側に接続されたコンピ
ュータ１８内の割込入力ポートである。１８ｂはベース
抵抗７の他端と接続されたコンピュータ１８内の出力ポ
ートである。１７は信号線１、割込入力端子２、プルダ
ウン抵抗３、入力保護抵抗４、インバータバッファ５、
ＮＰＮ型トランジスタ６、ベース抵抗７、スイッチ１
０、信号線１１、入力端子１２、プルアップ抵抗１４、
積分抵抗１５及び積分コンデンサ１６からなるスイッチ
入力検出回路である。
【０００９】本発明のスイッチ入力検出回路は上記のよ
うに構成されており、図２は図１の動作を示すタイミン
グチャートであり、その動作を説明する。先ず、初期状
態に於いては、図１及び図２（ａ）からスイッチ入力検
出回路１７のスイッチ１０はＯＦＦされており、割込入
力端子２に電源が供給されず、割込入力端子２の電圧レ
ベルはＬレベルとなりプルダウン抵抗３、入力保護抵抗
４及びインバータバッファ５を介して割込入力ポート１
８ａにはＨレベルの信号が印加され、割込待ちの状態と
なっていて割り込みがあった時にソフト的にセットする
フラッグもリセットされている。又、この時、コンピュ
ータ１８は出力ポート１８ｂにトランジスタ６をＯＦＦ
するＬレベルの信号を出力している。一方、入力ポート
１８ｃにはＶＣＣ電源から供給される電圧がプルアップ
抵抗１４、積分抵抗１５及び積分コンデンサ１６を介し
てＨレベルの信号が印加され、コンピュータ１８は上記
ソフトフラッグの状態と入力ポートの状態（Ｈレベル）
を読み取り、スイッチ検出回路１７がＯＦＦ状態である
ことを判断する。
うに構成されており、図２は図１の動作を示すタイミン
グチャートであり、その動作を説明する。先ず、初期状
態に於いては、図１及び図２（ａ）からスイッチ入力検
出回路１７のスイッチ１０はＯＦＦされており、割込入
力端子２に電源が供給されず、割込入力端子２の電圧レ
ベルはＬレベルとなりプルダウン抵抗３、入力保護抵抗
４及びインバータバッファ５を介して割込入力ポート１
８ａにはＨレベルの信号が印加され、割込待ちの状態と
なっていて割り込みがあった時にソフト的にセットする
フラッグもリセットされている。又、この時、コンピュ
ータ１８は出力ポート１８ｂにトランジスタ６をＯＦＦ
するＬレベルの信号を出力している。一方、入力ポート
１８ｃにはＶＣＣ電源から供給される電圧がプルアップ
抵抗１４、積分抵抗１５及び積分コンデンサ１６を介し
てＨレベルの信号が印加され、コンピュータ１８は上記
ソフトフラッグの状態と入力ポートの状態（Ｈレベル）
を読み取り、スイッチ検出回路１７がＯＦＦ状態である
ことを判断する。
【００１０】次に、スイッチ１０をＯＮすると、図１及
び図２（ｂ）から、ＶＣＣ電源１３から供給される電圧
がプルアップ抵抗１４、入力端子１２、信号線１１、ス
イッチ１０、信号線１、割込入力端子２及びプルダウン
抵抗３を介して接地側にループされ、インバータバッフ
ァ５の入力側には入力保護抵抗４を介してＨレベルの信
号が入力され（プルダウン抵抗値＞＞プルアップ抵抗値
により）、その信号がインバータバッファ５により反転
され、Ｌレベルの信号が割込リクエスト信号として割込
入力ポート１８ａに印加される。コンピュータ１８は割
り込み入力ポート１８ａに割り込みリクエスト信号を受
けると割り込みプログラムを一回動作させ、その中で上
記ソフトフラッグをセットすると共に直ぐに出力ポート
１８ｂからＨレベルの信号をベース抵抗７を介してトラ
ンジスタ６のベースに出力し、トランジスタをＯＮさせ
る。すると、ＶＣＣ電源１３から供給される電圧がプル
アップ抵抗１４、入力端子１２、信号線１１、スイッチ
１０、信号線１、割込入力端子２及びトランジスタ６を
介して接地側にループされると共に、積分コンデンサ１
６に充電された電圧分も積分抵抗１５を介して放電さ
れ、入力ポート側に入力される電圧が低電圧になる。そ
して、コンピュータ１８は割り込みプログラムでセット
された上記ソフトフラッグと入力ポート１８ｃに入力さ
れた状態（Ｌレベル）の両方を読み取り、スイッチ入力
検出回路１７がＯＮ状態であることを判断する。
び図２（ｂ）から、ＶＣＣ電源１３から供給される電圧
がプルアップ抵抗１４、入力端子１２、信号線１１、ス
イッチ１０、信号線１、割込入力端子２及びプルダウン
抵抗３を介して接地側にループされ、インバータバッフ
ァ５の入力側には入力保護抵抗４を介してＨレベルの信
号が入力され（プルダウン抵抗値＞＞プルアップ抵抗値
により）、その信号がインバータバッファ５により反転
され、Ｌレベルの信号が割込リクエスト信号として割込
入力ポート１８ａに印加される。コンピュータ１８は割
り込み入力ポート１８ａに割り込みリクエスト信号を受
けると割り込みプログラムを一回動作させ、その中で上
記ソフトフラッグをセットすると共に直ぐに出力ポート
１８ｂからＨレベルの信号をベース抵抗７を介してトラ
ンジスタ６のベースに出力し、トランジスタをＯＮさせ
る。すると、ＶＣＣ電源１３から供給される電圧がプル
アップ抵抗１４、入力端子１２、信号線１１、スイッチ
１０、信号線１、割込入力端子２及びトランジスタ６を
介して接地側にループされると共に、積分コンデンサ１
６に充電された電圧分も積分抵抗１５を介して放電さ
れ、入力ポート側に入力される電圧が低電圧になる。そ
して、コンピュータ１８は割り込みプログラムでセット
された上記ソフトフラッグと入力ポート１８ｃに入力さ
れた状態（Ｌレベル）の両方を読み取り、スイッチ入力
検出回路１７がＯＮ状態であることを判断する。
【００１１】即ち、スイッチ入力検出回路１７のスイッ
チ１０がＯＦＦ状態である時に、信号線１，１１が接地
間で短絡された場合は、入力ポート１８ｃがＬレベルの
状態になるもののインバータバッファ５の出力がＨレベ
ルのままで割り込みプログラムが動作しないためソフト
フラッグがセットされない。又、信号線１が接地間で短
絡された場合は、入力ポート１８ｃがＨレベルのままで
あり、且つ、インバータバッファ５の出力もＨレベルの
ままであるので、割り込みプログラムが動作されず、そ
のため、上記ソフトフラッグがセットされない。
チ１０がＯＦＦ状態である時に、信号線１，１１が接地
間で短絡された場合は、入力ポート１８ｃがＬレベルの
状態になるもののインバータバッファ５の出力がＨレベ
ルのままで割り込みプログラムが動作しないためソフト
フラッグがセットされない。又、信号線１が接地間で短
絡された場合は、入力ポート１８ｃがＨレベルのままで
あり、且つ、インバータバッファ５の出力もＨレベルの
ままであるので、割り込みプログラムが動作されず、そ
のため、上記ソフトフラッグがセットされない。
【００１２】尚、上記実施例ではＶＣＣ電源１３を正の
電源として説明したが、ＶＣＣ電源１３を負の電源にし
てもよく、この場合、インバータバッファ５の代わりに
レベル変換するアンプを、ＮＰＮ型トランジスタ６の代
わりにＰＮＰ型トランジスタを、更に、積分コンデンサ
１６の極性を変えればよい。
電源として説明したが、ＶＣＣ電源１３を負の電源にし
てもよく、この場合、インバータバッファ５の代わりに
レベル変換するアンプを、ＮＰＮ型トランジスタ６の代
わりにＰＮＰ型トランジスタを、更に、積分コンデンサ
１６の極性を変えればよい。
【００１３】この様にして、いずれの場合も信号線１，
１１が正しく結線されていてスイッチ１０がＯＮ状態で
ない時は、ソフトフラッグのセットと入力ポート１８ｃ
のＬレベルとを同時に検出することができず、このた
め、ソフトフラグと入力ポート１８ｃの状態を組み合わ
せてチェックすることでスイッチ１０の誤検出を防止す
ることができる。
１１が正しく結線されていてスイッチ１０がＯＮ状態で
ない時は、ソフトフラッグのセットと入力ポート１８ｃ
のＬレベルとを同時に検出することができず、このた
め、ソフトフラグと入力ポート１８ｃの状態を組み合わ
せてチェックすることでスイッチ１０の誤検出を防止す
ることができる。
【００１４】
【発明の効果】以上のように本発明によれば、スイッチ
のＯＦＦからＯＮによる割り込み入力とその割り込み入
力に基づいた低電位の電圧との両方を読み取ってそのス
イッチがＯＮされたことを判定させるようにしたので、
スイッチがＯＦＦ状態に於いてそのスイッチの両端の信
号線と接地間が短絡しても割り込み入力と低電位の電圧
とを同時に検出することがないためにスイッチが閉じら
れていないことが判断され、スイッチの誤判定を防止す
ることができる。
のＯＦＦからＯＮによる割り込み入力とその割り込み入
力に基づいた低電位の電圧との両方を読み取ってそのス
イッチがＯＮされたことを判定させるようにしたので、
スイッチがＯＦＦ状態に於いてそのスイッチの両端の信
号線と接地間が短絡しても割り込み入力と低電位の電圧
とを同時に検出することがないためにスイッチが閉じら
れていないことが判断され、スイッチの誤判定を防止す
ることができる。
【図１】本発明の一実施例を示す回路図である。
【図２】図１の動作を示すタイミングチャートである。
【図３】従来のスイッチ入力検出回路を示す回路図であ
る。
る。
【図４】図３の動作を示すタイミングチャートである。
１ 信号線 ２ 割り込み入力端子 ３ プルダウン抵抗 ４ 入力保護抵抗 ５ インバータバッファ ６ ＮＰＮ型トランジスタ ７ ベース抵抗 １０ スイッチ １１ 信号線 １２ 入力端子 １３ ＶＣＣ電源 １４ プルアップ抵抗 １５ 積分抵抗 １６ 積分コンデンサ １８ コンピュータ １８ａ 割り込み入力ポート １８ｂ 出力ポート １８ｃ 入力ポート
Claims (1)
- 【請求項１】 一端が電源の一方の端子に接続されたス
イッチと、該スイッチの他端と接続され、該スイッチを
介して割り込み信号を出力する割り込み発生回路と、前
記割り込み発生回路からの割り込み信号を検出する割り
込み検出手段と、該割り込み検出手段の検出出力に基づ
いて前記スイッチの他端の電位を前記電源の他方の端子
側の電位にする電圧制御手段と、該電圧制御手段により
得られた前記スイッチの他端の電位と前記割り込み検出
手段の検出出力とを読み取って前記スイッチが閉じてい
ることを判断するスイッチ判定手段とを備えたことを特
徴とするスイッチ入力検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3035916A JP2850272B2 (ja) | 1991-03-01 | 1991-03-01 | スイッチ入力検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3035916A JP2850272B2 (ja) | 1991-03-01 | 1991-03-01 | スイッチ入力検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04275616A JPH04275616A (ja) | 1992-10-01 |
| JP2850272B2 true JP2850272B2 (ja) | 1999-01-27 |
Family
ID=12455358
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3035916A Expired - Fee Related JP2850272B2 (ja) | 1991-03-01 | 1991-03-01 | スイッチ入力検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2850272B2 (ja) |
-
1991
- 1991-03-01 JP JP3035916A patent/JP2850272B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04275616A (ja) | 1992-10-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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