JPH04233645A - メモリバックアップ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はシステム電源オフの時に
メモリの内容を保護するために用いるメモリバックアッ
プ回路の改善に関する。

【０００２】

【従来の技術】コンピュータシステムにおいて、システ
ム電源をオフにしてもメモリの内容が保存されるように
バックアップ電源によりメモリにだけ電流を供給するメ
モリバックアップ回路がある。従来、メモリバックアッ
プ回路として図３のような構成の回路が用いられていた
。図において、Ｄ１　はバッテリ１からメモリに電流を
供給するためのダイオード、Ｄ２　はシステム電源から
メモリに電流を供給するためのダイオードで、いずれも
逆流防止用として動作する。１はメモリバックアップ用
のバッテリで、システム電源がオフの時にメモリの内容
を保護するために電流を供給する。２はバッテリ１が“
＋”端子に、比較電圧用バッテリ３が“−”端子に入力
されているコンパレータである。

【０００３】

【発明が解決しようとする課題】この回路において、シ
ステム電源がオンの間にバッテリ１の電圧が低下した場
合、コンパレータ２は比較電圧用バッテリ３と比較して
電圧低下検出信号を出力するため、バッテリ１の電圧が
低下したことを認識でき、又、メモリにはシステム電源
が電流を供給しているためメモリの内容は保存されるの
で問題はない。

【０００４】ところが、システム電源がオフの状態では
、バッテリ１の電圧が低下した場合、メモリに記憶され
ているデータは消滅する。その後、バッテリ１の電圧が
復帰した後にシステム電源をオンにした時、コンパレー
タ２の“＋”端子に正常な電圧が印加されているので、
コンパレータ２から電圧低下検出信号を出力されない。 従って、システム電源がオフの間にメモリの内容が破壊
されていることが認識されず、誤ったデータを正常とみ
なして誤動作することになる。

【０００５】本発明は上記の点に鑑みてなされたもので
、その目的は、システム電源がオフ時に発生したバック
アップ用のバッテリの電圧低下を検出して保持し、シス
テム電源オン時に確実にその情報をシステムに伝えるこ
とのできるメモリバックアップ回路を実現することにあ
る。

【０００６】

【課題を解決するための手段】前記の課題を解決する本
発明は、システム電源オフ時にメモリにバックアップ電
圧を印加するためのバッテリを有するメモリバックアッ
プ回路において、システム電源をオンにした後一定時間
経過した時に出力を出すシステム側制御部と、バックア
ップ電源として用いられるバッテリを接続するバッテリ
端子と、システム電源オフ時にメモリバックアップ電圧
を出力する出力端子と、前記システム側制御部を接続す
る制御端子とを備え、システム電源オフ中におけるバッ
テリの状態を保持して出力するバックアップ電源制御部
とを具備し、前記バッテリの電圧低下によりバックアッ
プ電圧出力を零とし、バッテリの電圧回復後システム電
源がオンになってもバックアップ電圧を直ちには復帰さ
せないことを特徴とするものである。

【０００７】

【作用】システム電源がオンの間メモリにはシステム電
源が電流を供給する。システム電源がオフになるとバッ
クアップ用のバッテリが電流を供給するが、バッテリの
電圧が低下すると、バックアップ電源制御部の出力端子
からの出力は零になり、システム電源がオンになった時
も、バックアップ電源制御部の出力端子からの出力は立
ち上がらないためシステム電源がオンの間に発生したバ
ッテリ電圧低下の情報は伝えられる。

【０００８】バックアップ電源制御部は一定時間後入力
されるシステム側制御部からの電圧によりバッテリ電圧
を出力する。

【０００９】

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。

【００１０】図１は本発明の一実施例のブロック図であ
る。図において、図３と同等の部分には同一の符号を付
してある。図中、１１はバッテリ１を接続するバッテリ
端子１１ａと、バックアップ電圧を出力する出力端子１
１ｂと、制御電圧が入力される制御端子１１ｃとを有す
るバックアップ電源制御部である。１２はバックアップ
電源制御部１１を構成しており、リセット端子Ｒがバッ
テリ端子１１ａに接続され、セット端子Ｓが制御端子１
１ｃに接続されていて、正出力端子Ｑの出力によりスイ
ッチ１３のオンオフ制御を行うフリップフロップである
。

【００１１】１４はバックアップ電源制御部１１の制御
端子１１ｃを経てフリップフロップ１２のセット端子Ｓ
に入力され、システム電源オン後一定時間の遅延の後、
出力をフリップフロップ１２に供給するシステム側制御
部で、入力されるシステム電源からの電圧を分圧する抵
抗Ｒ１　，抵抗Ｒ２　と、分圧された電圧を充電するコ
ンデンサＣ１　とからなる遅延回路で構成されている。 抵抗Ｒ２　は又、コンデンサＣ１　の放電回路を形成す
る。

【００１２】次に上記のように構成された実施例の動作
を説明する。図１に示すシステムにおいて、初めてバッ
テリ１を接続し、システム電源をオンにした場合を考え
る。フリップフロップ１２のリセット端子Ｒに入力され
る電圧が低い場合にフリップフロップ１２はリセットさ
れてスイッチ１３はオフになるので、バッテリ１が接続
されていない間はスイッチ１３はオフとなっている。バ
ッテリ１が接続されシステム電源がオンになった時、シ
ステム側制御部１４において、コンデンサＣ１　が抵抗
Ｒ１　を経て充電されその両端電圧が上昇する。このコ
ンデンサＣ１　の電圧はバックアップ電源制御部１１の
制御端子１１ｃを経てフリップフロップ１２のセット端
子Ｓに入力されているので、コンデンサＣ１　の電圧が
一定の値になるまではフリップフロップ１２の正出力端
子Ｑから出力されずスイッチ１３はオフとなっており、
検出された電圧は零なので、システムはバックアップメ
モリのデータは不良であると判断する。コンデンサＣ１
　は充電されてその両端電圧が上昇し、一定時間経過後
フリップフロップ１２のセット端子Ｓの電圧が動作電圧
に達してスイッチ１３をオンにし、検出電圧はバッテリ
１の電圧を示すことになり、正常動作となる。

【００１３】次に、システム電源をオフにすると、バッ
クアップメモリにはダイオードＤ１　を通してバッテリ
１の電圧が印加されるので、メモリのデータは保持され
る。フリップフロップ１２の状態は変らずスイッチ１３
はオンのままである。

【００１４】この状態で、バッテリ１の電圧が低下する
と、フリップフロップ１２のリセット端子Ｒの入力電圧
が低下して、フリップフロップ１２はリセットされ、正
出力端子Ｑからの出力はなくなってスイッチ１３がオフ
になり、バックアップメモリへの電流の供給がなくなり
メモリのデータは破壊する。ここで、バッテリ１の電圧
が正常値に戻った時にもフリップフロップ１２のセット
端子Ｓへの入力電圧はオフ状態なので、スイッチ１３は
オフのままで、メモリには電源の供給はない。

【００１５】システム電源をオンにすると、始めに説明
したバッテリ１を接続し、システム電源をオンにした状
態と同様に、一定時間が経過しない間は検出される電圧
は低レベルなので、システムはメモリの内容が破壊され
ていることを知ることができる。一定時間が経過すると
、セット端子Ｓに加えられる電圧が動作電圧に達して、
フリップフロップ１２が動作し、スイッチ１３がオンと
なってバッテリ１の電圧がバックアップメモリに加えら
れる。

【００１６】以上説明したように本実施例によれば、シ
ステム電源をオンにした時に、検出電圧を参照すること
により、正しいメモリの状態即ち、システム電源オフの
間にメモリの内容が破壊されたかどうかを知ることがで
きるので、誤動作を生じない。

【００１７】尚、本発明は上記実施例に限定されるもの
ではない。図２は他の実施例のブロック図である。図に
おいて、図１と同等の部分には同一の符号を付してある
。この実施例ではバックアップ電源制御部１１を次のよ
うな回路により実現している。

【００１８】即ち、ＰＮＰトランジスタＴｒ１　をバッ
テリ端子１１ａと出力端子１１ｂとの間に挿入し、その
ベースエミッタ間に抵抗Ｒ３　を接続する。エミッタ接
地のＮＰＮトランジスタＴｒ２　のコレクタを抵抗Ｒ４
　を通してＰＮＰトランジスタＴｒ１　のベースに接続
し、トランジスタＴｒ２　のベースを制御端子１１ｃに
接続した回路である。

【００１９】次に、上記の実施例の動作を説明する。こ
の動作はバックアップ電源制御部１１を除いては図１の
実施例と全く同じなので、主としてバックアップ電源制
御部１１に関連する動作を説明する。

【００２０】バッテリ１が正常な電圧を出力し、システ
ム電源がオンになっている正常状態ではトランジスタＴ
ｒ１　とトランジスタＴｒ２　はオンとなって、バック
アップメモリにダイオードＤ１　を通してバッテリ１か
ら電流が供給される。システム電源がオフになった時、
バックアップメモリにはダイオードＤ１　を通して電圧
が印加されるので、メモリデータは保持される。トラン
ジスタＴｒ２　はオンを維持し、トランジスタＴｒ１　
もオンを保つ。

【００２１】システム電源がオフの状態でバッテリ１の
電圧が規定値より低くなると、まずトランジスタＴｒ１
　のエミッタコレクタ間電圧が零になってオフになり、
トランジスタＴｒ２　のコレクタエミッタ間電圧も零に
なってオフとなる。従って、メモリをバックアップする
ことができなくなり、メモリのデータは壊れる。ここで
、再びバッテリ１の電圧が正常に戻った場合、トランジ
スタＴｒ２　はベース電位が零電位なのでオフのままで
あり、従ってトランジスタＴｒ１　もオフのままとなり
、メモリへは電源の供給はない。

【００２２】システム電源をオンにすると、システム制
御部１４は徐々にコンデンサＣ１　を充電して電圧が上
昇し、一定の電圧に達するとトランジスタＴｒ２　がオ
ンとなり、ついでトランジスタＴｒ１　もオンとなって
、バッテリ１はバックアップメモリに電流を供給するが
、システム電源をオンにしてから検出電圧が正常値を示
すまでの間、検出電圧が０Ｖもしくは低い電圧を示すこ
とにより、メモリ内容が正しいかどうかを知ることがで
きる。

【００２３】更に、本実施例ではシステム側制御部に遅
延回路を用いた例を示したが、電圧検出値を確認した後
、トランジスタＴｒ２　をオンにするようなシーケンス
による制御でもよい。このようにすると、システム側で
ＣＰＵ等によって自由なタイミングで電圧検出処理を行
うことができるようになる。

【００２４】以上説明したように本実施例によれば、シ
ステム電源がオフの時のバッテリの電圧低下によるメモ
リ内容の破壊があったことを記憶するように構成されて
いるため、システム電源オン時にバックアップ電源制御
部の出力電圧を検出することによりメモリ内容の不良状
態を知らないままシステムを動かすことを防止すること
ができる。

【００２５】

【発明の効果】以上詳細に説明したように本発明によれ
ば、システム電源がオフ時に発生したバックアップ用の
バッテリの電圧降下を検出して保持し、システム電源オ
ン時に確実にその情報をシステムに伝えることができる
ようになり、バックアップメモリの状態が分かるように
なって実用上の効果は大きい。

【図面の簡単な説明】

【図１】本発明の一実施例のブロック図である。

【図２】本発明の他の実施例のブロック図である。

【図３】従来のメモリバックアップ回路のブロック図で
ある。

【符号の説明】

１　　　　バッテリ １１　　バックアップ電源制御部 １４　　システム側制御部

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　システム電源オフ時にメモリにバック
   アップ電圧を印加するためのバッテリを有するメモリバ
   ックアップ回路において、システム電源をオンにした後
   一定時間経過した時に出力を出すシステム側制御部（１
   ４）と、バックアップ電源として用いられるバッテリ（
   １）を接続するバッテリ端子（１１ａ）と、システム電
   源オフ時にメモリバックアップ電圧を出力する出力端子
   （１１ｂ）と、前記システム側制御部（１４）を接続す
   る制御端子（１１ｃ）とを備え、システム電源オフ中に
   おけるバッテリの状態を保持して出力するバックアップ
   電源制御部（１１）とを具備し、前記バッテリ（１）の
   電圧低下によりバックアップ電圧出力を零とし、バッテ
   リ（１）の電圧回復後システム電源がオンになってもバ
   ックアップ電圧を直ちには復帰させないことを特徴とす
   るメモリバックアップ回路。