JP3535520B2 - リセット回路 - Google Patents
リセット回路Info
- Publication number
- JP3535520B2 JP3535520B2 JP52368797A JP52368797A JP3535520B2 JP 3535520 B2 JP3535520 B2 JP 3535520B2 JP 52368797 A JP52368797 A JP 52368797A JP 52368797 A JP52368797 A JP 52368797A JP 3535520 B2 JP3535520 B2 JP 3535520B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- power supply
- circuit
- reset
- resistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
- G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
- G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
- G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
- G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
- G06K19/0701—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips at least one of the integrated circuit chips comprising an arrangement for power management
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/24—Resetting means
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
- G06K7/00—Methods or arrangements for sensing record carriers, e.g. for reading patterns
- G06K7/0008—General problems related to the reading of electronic memory record carriers, independent of its reading method, e.g. power transfer
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
- G06K7/00—Methods or arrangements for sensing record carriers, e.g. for reading patterns
- G06K7/0013—Methods or arrangements for sensing record carriers, e.g. for reading patterns by galvanic contacts, e.g. card connectors for ISO-7816 compliant smart cards or memory cards, e.g. SD card readers
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
- G06K7/00—Methods or arrangements for sensing record carriers, e.g. for reading patterns
- G06K7/0013—Methods or arrangements for sensing record carriers, e.g. for reading patterns by galvanic contacts, e.g. card connectors for ISO-7816 compliant smart cards or memory cards, e.g. SD card readers
- G06K7/0086—Methods or arrangements for sensing record carriers, e.g. for reading patterns by galvanic contacts, e.g. card connectors for ISO-7816 compliant smart cards or memory cards, e.g. SD card readers the connector comprising a circuit for steering the operations of the card connector
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/78—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used using opto-electronic devices, i.e. light-emitting and photoelectric devices electrically- or optically-coupled
- H03K17/795—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used using opto-electronic devices, i.e. light-emitting and photoelectric devices electrically- or optically-coupled controlling bipolar transistors
- H03K17/7955—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used using opto-electronic devices, i.e. light-emitting and photoelectric devices electrically- or optically-coupled controlling bipolar transistors using phototransistors
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04M—TELEPHONIC COMMUNICATION
- H04M1/00—Substation equipment, e.g. for use by subscribers
- H04M1/738—Interface circuits for coupling substations to external telephone lines
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04M—TELEPHONIC COMMUNICATION
- H04M1/00—Substation equipment, e.g. for use by subscribers
- H04M1/738—Interface circuits for coupling substations to external telephone lines
- H04M1/74—Interface circuits for coupling substations to external telephone lines with means for reducing interference; with means for reducing effects due to line faults
- H04M1/745—Protection devices or circuits for voltages surges on the line
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04M—TELEPHONIC COMMUNICATION
- H04M1/00—Substation equipment, e.g. for use by subscribers
- H04M1/82—Line monitoring circuits for call progress or status discrimination
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Vision & Pattern Recognition (AREA)
- Artificial Intelligence (AREA)
- Signal Processing (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Engineering & Computer Science (AREA)
- Electronic Switches (AREA)
- Power Sources (AREA)
- Direct Current Feeding And Distribution (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は電子装置で使用するためのリセット回路に関
するものであり、特に、電源オフシーケンス期間中にゆ
っくりと減衰する電源が存在するときに適正に動作する
リセット回路に関するものである。 従来技術の説明 マイクロプロセッサのような電子装置は、その動作電
源の電圧が予め定められた最低動作電圧よりも高いとき
のみ適正に動作する。もし電源電圧がこの最低動作電圧
以下に低下することがあれば、装置の動作が明確に特定
されず、不安定になる。例えば、マイクロプロセッサが
このような状態で動作し続けるようにされると、このマ
イクロプロセッサが組込まれた（インストールされた）
システムに損傷を与える動作が行われる可能性がある。 最低動作電圧以下の電源電圧によって生じる不安定な
動作を防止するために、既存のリセット回路は電源電圧
をモニタし、電源電圧が予め定められたトリガ電圧以下
に低下するとリセット信号を発生する。このリセット電
圧は電子装置（すなわち、マイクロプロセッサ）に供給
され、それの動作を停止させ、静止状態に追込むように
する。 一般にリセット信号は、リセット期間中は接地電位に
あり、それ以外の場合は電源電圧にある信号である。従
来技術によるリセット信号発生器は電圧感知回路と、リ
セット信号端子と接地点との間に結合された半導体スイ
ッチとからなる。このスイッチはリセット期間中付勢
（activate）され、それによってリセット信号端子を接
地点に結合する。 電源が遮断すると、電圧感知回路は電源電圧がトリガ
電圧以下に低下したことを感知し、半導体スイッチを閉
状態にし、それによってリセット信号を発生させる。リ
セット信号は、電源電圧がその装置の最低動作電圧に低
下する前に電子装置を静止状態にするようにする。この
リセット信号は理想的には電源電圧が０に到達するまで
維持され、電子装置がさらに動作し続けるのを不能にす
る。 通常は、電源が遮断すると、電源電圧は比較的急速に
低下する。従来のリセット回路はこのような状態では適
正に動作する。しかしながら、電源電圧は、その設計、
濾波キャパシタンス、および／またはその負荷によって
電源の遮断期間中に比較的緩慢に低下することがある。 このような状態では、電圧感知回路および半導体スイ
ッチは上述のように所望の電圧で適正にリセット信号を
発生する。しかしながら、電圧感知回路は、電源電圧が
ゆっくりと低下し続けるときは確実に動作を停止する可
能性がある。例えば、電源電圧がゆっくりと低下すると
きは半導体スイッチの付勢によってリセットキャパシタ
の電圧を回復させることがあり、あるいは減衰電源に対
する放電路が電圧感知回路に対して誤ってリセット信号
を取り除くような状態にする可能性がある。同様に、リ
セット信号が発生されると、電子システムを静止状態に
追込むようにする。このことにより、電源から引出され
る電流を低下させ、それによって電源電圧が僅かに上昇
する。 このようないずれかの状態あるいは両方の状態で、す
べての電子装置の動作が停止したとき、電源電圧が０に
減衰する前にリセット信号を発生する半導体スイッチが
解放（リリース）されることがある。リセット信号はVc
cに向かって上昇しはじめ、電子装置を静止状態のまま
にする。このことにより、次に電子装置を未知の状態に
入り込ませ、次に電力が再供給されたときに上記未知の
状態から適正に起動しない可能性があり、あるいは異常
動作してその電子装置が使用されているシステムに損傷
を与えることになる。 ゆっくりと減衰する電源電圧の存在時にも適正に動作
するリセット信号発生回路が望まれる。 既知のリセット回路の例が、EDN（エレクトリカル
デザイン ニュース:Electrical Design News）、vol.3
8、no.11、1993年５月27日、XP00 0368479、第144頁の
マツナガ（D.Matunaga）氏の論文“ディスチャージャプ
リベンツ MP ラッチアップ（Discharger Prevents MP
Latchup）”に開示されている。このリセット回路は主
電源電圧（12V）と動作電圧（5V）とを供給する電源を
具えている。電圧感知回路は、5Vの電源電圧が印加され
るように結合された非反転入力と、12Vの電源電圧によ
って付勢されるツエナーダイオードによって与えられる
4.3Vの基準電圧が印加されるように結合された反転入力
とを具えた電圧比較器によって構成されている。比較器
の入力段は5Vの電源電圧がツエナー電圧以下に低下する
とその内部で制御信号を発生する。比較器は上記制御信
号に応答してリセット信号を発生する制御回路を形成す
るオープン・コレクタ出力段を含む形式のものである。
具体的に云えば、制御回路は抵抗を介してリセット出力
端子に結合された比較器中のオープン・コレクタ出力ト
ランジスタを含み、上記リセット出力端子は第１のキャ
パシタを経て接地点に結合され且つ抵抗を経て5Vの電源
に結合されている。マツナガ氏の回路はまたツエナーダ
イオードと並列に接続された別のキャパシタを含み、こ
れによって12Vの電源電圧が減衰したときも比較器の入
力におけるツエナー基準電圧が維持される。動作時に5V
の電源電圧が4.3Vのツエナー電圧以下に低下すると、比
較器のオープン・コレクタ出力はリセット端子を接地電
位にクランプする。 マツナガ氏の回路には、比較器のオープン・コレクタ
出力トランジスタがリセット期間全体を通じて導通状態
を維持するのに充分な電力をもつという保証がないとい
う１つの問題があることが判った。この問題は、ツエナ
ーダイオードの両端間に接続された上記別のキャパシタ
は比較器の入力におけるツエナー基準電圧を維持するに
過ぎないのに対し、比較器のオープン・コレクタ出力ト
ランジスタ用の動作電力（すなわちベース電流）は12V
の電源から供給され、しかもこの12Vの電源電圧は5Vの
電源電圧よりもより速く０に減衰する可能性があること
により生ずるものである。もしこのことが起こると、5V
の電源の電圧がまだ放電しつゝある間にリセット信号が
取り除かれること（すなわち出力トランジスタのターン
オフ）により、コンピュータに誤りが生ずる可能性があ
る。また、この回路は、電圧感知機能および出力クラン
プ機能を与えるためのオープン・コレクタ出力（例え
ば、型LM339、あるいはLM393）を有する比較的高価な電
圧比較器を必要とする。 リセット回路の他の例が、1994年５月17日付けで“LO
W VOLTAGE INHIBITING CIRCUIT FOR A MICROCOMPUTER"
という名称でマックス（Macks）氏に付与された米国特
許第5,313,112号明細書中に開示されている。マックス
氏の回路は、高電圧（Ｂ＋）の電源電圧が低下したとき
第１の共通エミッタ段をターンオフするツエナーダイオ
ード電圧感知回路を含んでいる。第１のトランジスタが
ターンオフすると、高電圧電源から供給される電流によ
って第２の共通エミッタ段のターンオンが可能になり、
その結果第２のトランジスタは出力端子を接地電位にク
ランプする。リセット出力端子からツエナーダイオード
に帰還が与えられ、リセット回路のオンとオフのスイッ
チング点間にヒステリシスを与えている。マイクロプロ
セッサの内部クロックが安定する初期時間遅延が存在す
るのを保証するために、リセット回路は第１のトランジ
スタのベース−エミッタ接合と並列に接続されたキャパ
シタを含んでいる。第１のトランジスタはツエナー電源
抵抗と共同して時定数（遅延）回路を構成している。 先の例と同様に、出力トランジスタに対するすべての
動作バイアス（すなわちベース電流）は高電圧電源によ
って与えられるので、安定化された電源電圧（Vcc）が
完全に放電する前に高電圧電源（Ｂ＋）が消滅すると、
出力トランジスタをターンオフするという結果が生じる
ことが認められた。 リセット回路の他の例が、エレクトロニック エンジ
ニアリング（Electronic Engineering）、vol.62、no.7
62、1990年６月１日、XP000128915、第25〜26頁のブラ
ウネ（Browne）氏他の論文“コスト・イフェクティブ
リセット サーキット）に開示されている。この回路は
5Vの調整器用の13Vの電源に接続されたツエナーダイオ
ードを含むトリガ回路を含んでいる。これには5Vの調整
器によって給電され、高電圧（13V）電源がツエナー電
圧以下に低下したときツエナーダイオードによってトリ
ガされるラッチ回路が設けられている。このラッチ回路
は１対のNPNトランジスタからなり、各トランジスタの
コレクタは他のトランジスタのベースに接続されてお
り、一方のトランジスタのエミッタは5Vの電源に接続さ
れており、他方のトランジスタのエミッタは抵抗を介し
て接地点に接続されている。ラッチ回路がツエナーダイ
オードによってオンにトリガされると、該ラッチ回路は
再生状態になり、5Vの電源に“トラッキング”または
“追従する”第１のトランジスタのコレクタにリセット
信号を発生する。 先の各例と同様に、この回路にも電源電圧が消滅した
ときリセット信号を維持する回路に問題があることが判
った。特に、5Vの電源電圧が２個のトランジスタのベー
ス−エミッタ閾値電圧の合計電圧以下に低下すると、ラ
ッチ回路はもはや再生状態でなくなり、5Vの電源電圧が
完全に消滅する前にリセット信号が除去される。 発明の概要 本発明は、１つには上述の従来の回路は、上述の理由
によりリセット信号のターンオフの時点が早期に生じる
ことを認識したことよる。 本発明の目的は、すべての電源が０に減衰することが
できる充分な期間リセット信号を供給することができる
リセット回路を提供することにある。 本発明の原理は、主電源電圧（Vss）および動作電圧
（Vcc）を供給する電源（Vss、Vcc）を含む形式のリセ
ット回路に適用される。電源（Vss、Vcc）に結合された
電圧感知回路（Z1、R5、R6、T2、R2、D1）は、上記電源
によって与えられる電圧の所定の一方が予め設定された
電圧以下に低下すると制御信号を発生する。制御信号に
応答してリセット信号を発生する制御回路（R4、T1、C
1、R1）が設けられており、また上記電源によって供給
される電圧の選択された一方が所定の値以下に低下する
と、電圧感知回路および制御回路の所定の一方に電力を
供給する電力供給回路（D2、C2、R3）が設けられてい
る。 本発明を実施したリセット回路は、主電源電圧（Vs
s）が予め定められた電圧（9.8V）以下に低下すると電
圧感知回路が制御信号を発生し、また動作電圧（Vcc）
が別の予め定められた電圧以下に低下したときリセット
信号を維持するために電力供給回路（D2、C2、R3）が制
御回路に電力を供給することを特徴とする。 図面の簡単な説明 図１は本発明によるリセット信号発生器を示す概略図
である。 発明の詳細な説明 図１において、主電源（図示せず）は主電源電圧Vss
を発生する。図示の実施例では主電源電圧は21.2ボルト
である。この主電源からシステムの電子装置（図示せ
ず）用の動作電圧Vccが引出される。図示の実施例では
動作電圧は５ボルトである。大抵の場合、主電源電圧Vs
sがトリガ電圧以上に維持されている限り（これについ
ては後程さらに詳細に説明する）、電子装置用の動作電
圧Vccは比較的一定に保たれている。 電子装置の動作電圧Vccの電源（図示せず）は第１の
抵抗R1の第１電極と、第１のダイオードD1および第２の
ダイオードD2の各陽極に結合されている。第１の抵抗R1
の第２電極はリセット信号出力端子RESET、第１のNPNト
ランジスタT1のコレクタ電極、および第１のキャパシタ
C1の第１電極に結合されている。リセット信号出力端子
RESETは、例えばマイクロプロセッサを含むことがある
電子装置（図示せず）中の装置の各リセット信号入力端
子に結合されている。キャパシタC1の第２電極は基準電
位（接地電位）にある電源に結合されている。第１のNP
NトランジスタT1のエミッタ電極もまた接地点に結合さ
れている。 第１のダイオードD1の陰極は第２の抵抗R2と第３の抵
抗R3の各第１電極に結合されている。第２の抵抗R2の第
２電極は第４の抵抗R4の第１電極と第２のNPNトランジ
スタT2のコレクタ電極に結合されている。第４の抵抗R4
の第２電極は第１のNPNトランジスタT1のベース電極に
結合されている。第２のNPNトランジスタT2のエミッタ
電極は接地点に結合されている。第２のダイオードD2の
陰極は第３の抵抗R3の第２電極と第２のキャパシタC2の
第１電極に結合されている。第２のキャパシタC2の第２
電極は接地点に結合されている。 電子装置の動作電圧Vccが引出される主電源電圧Vssを
発生する主電源（図示せず）はツエナーダイオードZ1の
陰極に結合されている。ツエナーダイオードZ1の陽極は
第５の抵抗R5と第６の抵抗R6の各第１電極に結合されて
いる。第５の抵抗R5の第２電極は第２のNPNトランジス
タT2のベース電極に結合されている。さらに、第６の抵
抗R6の第２電極は接地点に結合されている。 図１に示した回路に関する以下の説明では、第１およ
び第２のNPNトランジスタT1、T2のそれぞれの接合電圧
は、明確な指示がない限り無視するものとする。これら
のトランジスタは標準のNPNトランジスタで、以下に説
明する各種の動作状態に対する公称接合電圧が如何程で
あるか、このような回路の設計段階でこれらの電圧を補
償できることは当業者には明らかなことである。 動作について説明すると、第１の抵抗R1と第１のキャ
パシタC1は共同して電源のパワーアップ期間中周知の態
様でリセット信号出力端子RESETにリセット信号を発生
する。図１に示す回路の残りの部分は主電源電圧Vssを
モニタし、該主電源電圧Vssが、電子装置の動作電圧Vcc
が低下しはじめる電圧よりも高いトリガ電圧以下に低下
すると、リセット出力端子RESETにリセット信号を発生
する。 最初、主電源電圧（Vss）および電子装置の動作電圧
（Vcc）の両方がそれぞれ全電圧、すなわち21.2ボル
ト、５ボルトにある。この状態では、ツエナーダイオー
ドZ1と第６の抵抗R6との組合わせによって、周知の態様
でツエナーダイオードZ1の両端間に実質的に一定の電圧
を発生する。好ましい実施例では、ツエナーダイオード
Z1は9.1ボルトのツエナーダイオードである、従って、
該ツエナーダイオードZ1の両端間の一定の電圧降下は9.
1ボルトである。このため、第６の抵抗R6の両端間の電
圧は12.1ボルトになる。これによって、第２のNPNトラ
ンジスタT2はオン状態で、第２の抵抗R2と第４の抵抗R4
との接続点の電圧は０になる。これによって第１のNPN
トランジスタT1はオフ状態になる。 キャパシタC1は抵抗R1を通じて充電されて、その両端
間の電圧は＋５ボルトになり、リセット信号出力端子RE
SETにおける信号は、リセット信号が有効でないことを
表す＋５ボルトである。第１のダイオードD1がオンで、
第２の抵抗R2の両端間に５ボルトの電圧降下が生じる。
第２のキャパシタC2は第２のダイオードD2を通じて５ボ
ルトに充電され、該２第のダイオードD2はオフになる。
このため第３の抵抗R3の両方の電極は同じ電圧であるか
ら、該第３の抵抗R3を通して電流は流れない。同様に、
図１の回路の正常動作状態では、第１のNPNトランジス
タT1はオフ、第２のトランジスタT2はオンで、両方のキ
ャパシタC1、C2は共に５ボルトに充電される。 もし電源が遮断すると、主電源電圧Vssは低下しはじ
める。前述のように主電源電圧Vssが既知の最低電圧以
上である限り、電子装置の動作電圧Vccは比較的一定に
維持されている。この例で、電圧が比較的ゆっくりと低
下すると仮定する。Vss電源の電圧が9.8ボルト（ツエナ
ーダイオードZ1の両端間電圧9.1ボルトに第２のNPNトラ
ンジスタT2のベース−エミッタ間電圧0.7ボルトを加え
た電圧）以上に維持されている限り、回路は上述の状態
に維持されている。Vss電源の電圧が21.2ボルトから9.8
ボルトに低下すると、ツエナーダイオードZ1はターンオ
フし、第２のNPNトランジスタT2のベース電極の電圧は
第５の抵抗R5および第６の抵抗R6をそれぞれ経由して０
に引下げられる。これによって第２のNPNトランジスタT
2はターンオフする。次に第１のNPNトランジスタT1のベ
ース電極の電圧は、第２の抵抗R2、第３の抵抗R3および
第４の抵抗R4をそれぞれ介して引上げられる。これによ
ってNPNトランジスタT1はターンオンし、リセット信号
出力端子RESETを接地点に結合してリセット信号を発生
する。 これによって、主電源電圧Vssが、電子装置の電源電
圧Vccが低下しはじめる電圧にまで低下する前にリセッ
ト信号出力端子RESETにリセット信号が発生する。電子
装置の動作電源の電圧Vccが低下しはじめたとき、第２
のキャパシタC2はその電圧を維持しており、第２のダイ
オードD2をターンオフする。第３の抵抗R3は比較的大き
く、第２の抵抗R2および第４の抵抗R4の合計値よりもか
なり大である。従って、第２の抵抗R2と第３の抵抗R3の
接続点に現れる電圧、すなわち第２のキャパシタC2の電
圧に対する分圧作用により上記接続点に発生する電圧は
比較的低くなる。電子装置の動作電源の電圧Vccがこの
電圧以上に維持されている限り、第１のダイオードD1は
オン状態に維持されており、上記接続点の電圧を電子装
置の動作電源電圧Vccに引上げる。この期間中、第１のN
PNトランジスタT1はオン状態に維持されており、第２の
キャパシタC2は第３の抵抗R3を経由して、Vcc電源のそ
のときの電圧から第１のダイオードD1の両端間の降下電
圧である0.7ボルトを差引いた電圧に向かって放電す
る。 電子装置の動作電源電圧Vccが第２の抵抗R2と第３の
抵抗R3の接続点における上述の分圧電圧以下に低下する
と、第１のダイオードD1はターンオフし、リセット回路
を減衰する電子装置の動作電源電圧Vccから切離す。こ
れによって、第１のNPNトランジスタT1のベース電極の
電圧は、第２の抵抗R2、第３の抵抗R3および第４の抵抗
R4を経由して第２のキャパシタC2の電圧に引上げられ
る。この期間中、第２のキャパシタC2は第３の抵抗R3、
第２の抵抗R2、第４の抵抗R4、および第１のNPNトラン
ジスタT1のベース−エミッタ接合を経由して放電する。
その電流は比較的小さく、また第２のキャパシタC2、第
２の抵抗R2、第３の抵抗R3、第４の抵抗R4の値は、それ
ぞれ、すべての電源が０に減衰することができる充分に
長い期間にわたって、第２のキャパシタC2が第１のNPN
トランジスタT1をオン状態に維持するのに充分な充電を
保ち、Vcc電源電圧が如何にゆっくりと減衰しようとも
それには関係なく電子装置がさらに動作することができ
ないように選択される。 図示の実施例では電源は２つの電圧を供給し、一方は
電子装置およびリセット回路に電力を供給し、他方はモ
ニタされる。この発明は、１つの電源電圧のみを含みそ
の電源電圧がモニタされ且つ電子装置およびリセット回
路に電力を供給するために使用されるシステムにおいて
も使用できることは当業者には明らかである。また、図
示の実施例ではトランジスタはバイポーラNPNトランジ
スタとして説明されているが、FETのような他の形式の
トランジスタを使用することができ、図示のNPNトラン
ジスタのベース電極に対応する制御電極、および図示の
NPNトランジスタのコレクタ−エミッタ導通路に対応す
る主導通路を、図１に示された機能と同じ機能を与える
のに適した態様で如何に結合すべきであるかという点に
ついては当業者には明らかである。 図１に示すリセット回路は、電源電圧がどのようにゆ
っくりと減衰しようとも、それには関係なくすべての電
源が０に減衰するのに充分な期間リセット信号出力端子
RESETにおけるリセット信号を確実に維持する。
するものであり、特に、電源オフシーケンス期間中にゆ
っくりと減衰する電源が存在するときに適正に動作する
リセット回路に関するものである。 従来技術の説明 マイクロプロセッサのような電子装置は、その動作電
源の電圧が予め定められた最低動作電圧よりも高いとき
のみ適正に動作する。もし電源電圧がこの最低動作電圧
以下に低下することがあれば、装置の動作が明確に特定
されず、不安定になる。例えば、マイクロプロセッサが
このような状態で動作し続けるようにされると、このマ
イクロプロセッサが組込まれた（インストールされた）
システムに損傷を与える動作が行われる可能性がある。 最低動作電圧以下の電源電圧によって生じる不安定な
動作を防止するために、既存のリセット回路は電源電圧
をモニタし、電源電圧が予め定められたトリガ電圧以下
に低下するとリセット信号を発生する。このリセット電
圧は電子装置（すなわち、マイクロプロセッサ）に供給
され、それの動作を停止させ、静止状態に追込むように
する。 一般にリセット信号は、リセット期間中は接地電位に
あり、それ以外の場合は電源電圧にある信号である。従
来技術によるリセット信号発生器は電圧感知回路と、リ
セット信号端子と接地点との間に結合された半導体スイ
ッチとからなる。このスイッチはリセット期間中付勢
（activate）され、それによってリセット信号端子を接
地点に結合する。 電源が遮断すると、電圧感知回路は電源電圧がトリガ
電圧以下に低下したことを感知し、半導体スイッチを閉
状態にし、それによってリセット信号を発生させる。リ
セット信号は、電源電圧がその装置の最低動作電圧に低
下する前に電子装置を静止状態にするようにする。この
リセット信号は理想的には電源電圧が０に到達するまで
維持され、電子装置がさらに動作し続けるのを不能にす
る。 通常は、電源が遮断すると、電源電圧は比較的急速に
低下する。従来のリセット回路はこのような状態では適
正に動作する。しかしながら、電源電圧は、その設計、
濾波キャパシタンス、および／またはその負荷によって
電源の遮断期間中に比較的緩慢に低下することがある。 このような状態では、電圧感知回路および半導体スイ
ッチは上述のように所望の電圧で適正にリセット信号を
発生する。しかしながら、電圧感知回路は、電源電圧が
ゆっくりと低下し続けるときは確実に動作を停止する可
能性がある。例えば、電源電圧がゆっくりと低下すると
きは半導体スイッチの付勢によってリセットキャパシタ
の電圧を回復させることがあり、あるいは減衰電源に対
する放電路が電圧感知回路に対して誤ってリセット信号
を取り除くような状態にする可能性がある。同様に、リ
セット信号が発生されると、電子システムを静止状態に
追込むようにする。このことにより、電源から引出され
る電流を低下させ、それによって電源電圧が僅かに上昇
する。 このようないずれかの状態あるいは両方の状態で、す
べての電子装置の動作が停止したとき、電源電圧が０に
減衰する前にリセット信号を発生する半導体スイッチが
解放（リリース）されることがある。リセット信号はVc
cに向かって上昇しはじめ、電子装置を静止状態のまま
にする。このことにより、次に電子装置を未知の状態に
入り込ませ、次に電力が再供給されたときに上記未知の
状態から適正に起動しない可能性があり、あるいは異常
動作してその電子装置が使用されているシステムに損傷
を与えることになる。 ゆっくりと減衰する電源電圧の存在時にも適正に動作
するリセット信号発生回路が望まれる。 既知のリセット回路の例が、EDN（エレクトリカル
デザイン ニュース:Electrical Design News）、vol.3
8、no.11、1993年５月27日、XP00 0368479、第144頁の
マツナガ（D.Matunaga）氏の論文“ディスチャージャプ
リベンツ MP ラッチアップ（Discharger Prevents MP
Latchup）”に開示されている。このリセット回路は主
電源電圧（12V）と動作電圧（5V）とを供給する電源を
具えている。電圧感知回路は、5Vの電源電圧が印加され
るように結合された非反転入力と、12Vの電源電圧によ
って付勢されるツエナーダイオードによって与えられる
4.3Vの基準電圧が印加されるように結合された反転入力
とを具えた電圧比較器によって構成されている。比較器
の入力段は5Vの電源電圧がツエナー電圧以下に低下する
とその内部で制御信号を発生する。比較器は上記制御信
号に応答してリセット信号を発生する制御回路を形成す
るオープン・コレクタ出力段を含む形式のものである。
具体的に云えば、制御回路は抵抗を介してリセット出力
端子に結合された比較器中のオープン・コレクタ出力ト
ランジスタを含み、上記リセット出力端子は第１のキャ
パシタを経て接地点に結合され且つ抵抗を経て5Vの電源
に結合されている。マツナガ氏の回路はまたツエナーダ
イオードと並列に接続された別のキャパシタを含み、こ
れによって12Vの電源電圧が減衰したときも比較器の入
力におけるツエナー基準電圧が維持される。動作時に5V
の電源電圧が4.3Vのツエナー電圧以下に低下すると、比
較器のオープン・コレクタ出力はリセット端子を接地電
位にクランプする。 マツナガ氏の回路には、比較器のオープン・コレクタ
出力トランジスタがリセット期間全体を通じて導通状態
を維持するのに充分な電力をもつという保証がないとい
う１つの問題があることが判った。この問題は、ツエナ
ーダイオードの両端間に接続された上記別のキャパシタ
は比較器の入力におけるツエナー基準電圧を維持するに
過ぎないのに対し、比較器のオープン・コレクタ出力ト
ランジスタ用の動作電力（すなわちベース電流）は12V
の電源から供給され、しかもこの12Vの電源電圧は5Vの
電源電圧よりもより速く０に減衰する可能性があること
により生ずるものである。もしこのことが起こると、5V
の電源の電圧がまだ放電しつゝある間にリセット信号が
取り除かれること（すなわち出力トランジスタのターン
オフ）により、コンピュータに誤りが生ずる可能性があ
る。また、この回路は、電圧感知機能および出力クラン
プ機能を与えるためのオープン・コレクタ出力（例え
ば、型LM339、あるいはLM393）を有する比較的高価な電
圧比較器を必要とする。 リセット回路の他の例が、1994年５月17日付けで“LO
W VOLTAGE INHIBITING CIRCUIT FOR A MICROCOMPUTER"
という名称でマックス（Macks）氏に付与された米国特
許第5,313,112号明細書中に開示されている。マックス
氏の回路は、高電圧（Ｂ＋）の電源電圧が低下したとき
第１の共通エミッタ段をターンオフするツエナーダイオ
ード電圧感知回路を含んでいる。第１のトランジスタが
ターンオフすると、高電圧電源から供給される電流によ
って第２の共通エミッタ段のターンオンが可能になり、
その結果第２のトランジスタは出力端子を接地電位にク
ランプする。リセット出力端子からツエナーダイオード
に帰還が与えられ、リセット回路のオンとオフのスイッ
チング点間にヒステリシスを与えている。マイクロプロ
セッサの内部クロックが安定する初期時間遅延が存在す
るのを保証するために、リセット回路は第１のトランジ
スタのベース−エミッタ接合と並列に接続されたキャパ
シタを含んでいる。第１のトランジスタはツエナー電源
抵抗と共同して時定数（遅延）回路を構成している。 先の例と同様に、出力トランジスタに対するすべての
動作バイアス（すなわちベース電流）は高電圧電源によ
って与えられるので、安定化された電源電圧（Vcc）が
完全に放電する前に高電圧電源（Ｂ＋）が消滅すると、
出力トランジスタをターンオフするという結果が生じる
ことが認められた。 リセット回路の他の例が、エレクトロニック エンジ
ニアリング（Electronic Engineering）、vol.62、no.7
62、1990年６月１日、XP000128915、第25〜26頁のブラ
ウネ（Browne）氏他の論文“コスト・イフェクティブ
リセット サーキット）に開示されている。この回路は
5Vの調整器用の13Vの電源に接続されたツエナーダイオ
ードを含むトリガ回路を含んでいる。これには5Vの調整
器によって給電され、高電圧（13V）電源がツエナー電
圧以下に低下したときツエナーダイオードによってトリ
ガされるラッチ回路が設けられている。このラッチ回路
は１対のNPNトランジスタからなり、各トランジスタの
コレクタは他のトランジスタのベースに接続されてお
り、一方のトランジスタのエミッタは5Vの電源に接続さ
れており、他方のトランジスタのエミッタは抵抗を介し
て接地点に接続されている。ラッチ回路がツエナーダイ
オードによってオンにトリガされると、該ラッチ回路は
再生状態になり、5Vの電源に“トラッキング”または
“追従する”第１のトランジスタのコレクタにリセット
信号を発生する。 先の各例と同様に、この回路にも電源電圧が消滅した
ときリセット信号を維持する回路に問題があることが判
った。特に、5Vの電源電圧が２個のトランジスタのベー
ス−エミッタ閾値電圧の合計電圧以下に低下すると、ラ
ッチ回路はもはや再生状態でなくなり、5Vの電源電圧が
完全に消滅する前にリセット信号が除去される。 発明の概要 本発明は、１つには上述の従来の回路は、上述の理由
によりリセット信号のターンオフの時点が早期に生じる
ことを認識したことよる。 本発明の目的は、すべての電源が０に減衰することが
できる充分な期間リセット信号を供給することができる
リセット回路を提供することにある。 本発明の原理は、主電源電圧（Vss）および動作電圧
（Vcc）を供給する電源（Vss、Vcc）を含む形式のリセ
ット回路に適用される。電源（Vss、Vcc）に結合された
電圧感知回路（Z1、R5、R6、T2、R2、D1）は、上記電源
によって与えられる電圧の所定の一方が予め設定された
電圧以下に低下すると制御信号を発生する。制御信号に
応答してリセット信号を発生する制御回路（R4、T1、C
1、R1）が設けられており、また上記電源によって供給
される電圧の選択された一方が所定の値以下に低下する
と、電圧感知回路および制御回路の所定の一方に電力を
供給する電力供給回路（D2、C2、R3）が設けられてい
る。 本発明を実施したリセット回路は、主電源電圧（Vs
s）が予め定められた電圧（9.8V）以下に低下すると電
圧感知回路が制御信号を発生し、また動作電圧（Vcc）
が別の予め定められた電圧以下に低下したときリセット
信号を維持するために電力供給回路（D2、C2、R3）が制
御回路に電力を供給することを特徴とする。 図面の簡単な説明 図１は本発明によるリセット信号発生器を示す概略図
である。 発明の詳細な説明 図１において、主電源（図示せず）は主電源電圧Vss
を発生する。図示の実施例では主電源電圧は21.2ボルト
である。この主電源からシステムの電子装置（図示せ
ず）用の動作電圧Vccが引出される。図示の実施例では
動作電圧は５ボルトである。大抵の場合、主電源電圧Vs
sがトリガ電圧以上に維持されている限り（これについ
ては後程さらに詳細に説明する）、電子装置用の動作電
圧Vccは比較的一定に保たれている。 電子装置の動作電圧Vccの電源（図示せず）は第１の
抵抗R1の第１電極と、第１のダイオードD1および第２の
ダイオードD2の各陽極に結合されている。第１の抵抗R1
の第２電極はリセット信号出力端子RESET、第１のNPNト
ランジスタT1のコレクタ電極、および第１のキャパシタ
C1の第１電極に結合されている。リセット信号出力端子
RESETは、例えばマイクロプロセッサを含むことがある
電子装置（図示せず）中の装置の各リセット信号入力端
子に結合されている。キャパシタC1の第２電極は基準電
位（接地電位）にある電源に結合されている。第１のNP
NトランジスタT1のエミッタ電極もまた接地点に結合さ
れている。 第１のダイオードD1の陰極は第２の抵抗R2と第３の抵
抗R3の各第１電極に結合されている。第２の抵抗R2の第
２電極は第４の抵抗R4の第１電極と第２のNPNトランジ
スタT2のコレクタ電極に結合されている。第４の抵抗R4
の第２電極は第１のNPNトランジスタT1のベース電極に
結合されている。第２のNPNトランジスタT2のエミッタ
電極は接地点に結合されている。第２のダイオードD2の
陰極は第３の抵抗R3の第２電極と第２のキャパシタC2の
第１電極に結合されている。第２のキャパシタC2の第２
電極は接地点に結合されている。 電子装置の動作電圧Vccが引出される主電源電圧Vssを
発生する主電源（図示せず）はツエナーダイオードZ1の
陰極に結合されている。ツエナーダイオードZ1の陽極は
第５の抵抗R5と第６の抵抗R6の各第１電極に結合されて
いる。第５の抵抗R5の第２電極は第２のNPNトランジス
タT2のベース電極に結合されている。さらに、第６の抵
抗R6の第２電極は接地点に結合されている。 図１に示した回路に関する以下の説明では、第１およ
び第２のNPNトランジスタT1、T2のそれぞれの接合電圧
は、明確な指示がない限り無視するものとする。これら
のトランジスタは標準のNPNトランジスタで、以下に説
明する各種の動作状態に対する公称接合電圧が如何程で
あるか、このような回路の設計段階でこれらの電圧を補
償できることは当業者には明らかなことである。 動作について説明すると、第１の抵抗R1と第１のキャ
パシタC1は共同して電源のパワーアップ期間中周知の態
様でリセット信号出力端子RESETにリセット信号を発生
する。図１に示す回路の残りの部分は主電源電圧Vssを
モニタし、該主電源電圧Vssが、電子装置の動作電圧Vcc
が低下しはじめる電圧よりも高いトリガ電圧以下に低下
すると、リセット出力端子RESETにリセット信号を発生
する。 最初、主電源電圧（Vss）および電子装置の動作電圧
（Vcc）の両方がそれぞれ全電圧、すなわち21.2ボル
ト、５ボルトにある。この状態では、ツエナーダイオー
ドZ1と第６の抵抗R6との組合わせによって、周知の態様
でツエナーダイオードZ1の両端間に実質的に一定の電圧
を発生する。好ましい実施例では、ツエナーダイオード
Z1は9.1ボルトのツエナーダイオードである、従って、
該ツエナーダイオードZ1の両端間の一定の電圧降下は9.
1ボルトである。このため、第６の抵抗R6の両端間の電
圧は12.1ボルトになる。これによって、第２のNPNトラ
ンジスタT2はオン状態で、第２の抵抗R2と第４の抵抗R4
との接続点の電圧は０になる。これによって第１のNPN
トランジスタT1はオフ状態になる。 キャパシタC1は抵抗R1を通じて充電されて、その両端
間の電圧は＋５ボルトになり、リセット信号出力端子RE
SETにおける信号は、リセット信号が有効でないことを
表す＋５ボルトである。第１のダイオードD1がオンで、
第２の抵抗R2の両端間に５ボルトの電圧降下が生じる。
第２のキャパシタC2は第２のダイオードD2を通じて５ボ
ルトに充電され、該２第のダイオードD2はオフになる。
このため第３の抵抗R3の両方の電極は同じ電圧であるか
ら、該第３の抵抗R3を通して電流は流れない。同様に、
図１の回路の正常動作状態では、第１のNPNトランジス
タT1はオフ、第２のトランジスタT2はオンで、両方のキ
ャパシタC1、C2は共に５ボルトに充電される。 もし電源が遮断すると、主電源電圧Vssは低下しはじ
める。前述のように主電源電圧Vssが既知の最低電圧以
上である限り、電子装置の動作電圧Vccは比較的一定に
維持されている。この例で、電圧が比較的ゆっくりと低
下すると仮定する。Vss電源の電圧が9.8ボルト（ツエナ
ーダイオードZ1の両端間電圧9.1ボルトに第２のNPNトラ
ンジスタT2のベース−エミッタ間電圧0.7ボルトを加え
た電圧）以上に維持されている限り、回路は上述の状態
に維持されている。Vss電源の電圧が21.2ボルトから9.8
ボルトに低下すると、ツエナーダイオードZ1はターンオ
フし、第２のNPNトランジスタT2のベース電極の電圧は
第５の抵抗R5および第６の抵抗R6をそれぞれ経由して０
に引下げられる。これによって第２のNPNトランジスタT
2はターンオフする。次に第１のNPNトランジスタT1のベ
ース電極の電圧は、第２の抵抗R2、第３の抵抗R3および
第４の抵抗R4をそれぞれ介して引上げられる。これによ
ってNPNトランジスタT1はターンオンし、リセット信号
出力端子RESETを接地点に結合してリセット信号を発生
する。 これによって、主電源電圧Vssが、電子装置の電源電
圧Vccが低下しはじめる電圧にまで低下する前にリセッ
ト信号出力端子RESETにリセット信号が発生する。電子
装置の動作電源の電圧Vccが低下しはじめたとき、第２
のキャパシタC2はその電圧を維持しており、第２のダイ
オードD2をターンオフする。第３の抵抗R3は比較的大き
く、第２の抵抗R2および第４の抵抗R4の合計値よりもか
なり大である。従って、第２の抵抗R2と第３の抵抗R3の
接続点に現れる電圧、すなわち第２のキャパシタC2の電
圧に対する分圧作用により上記接続点に発生する電圧は
比較的低くなる。電子装置の動作電源の電圧Vccがこの
電圧以上に維持されている限り、第１のダイオードD1は
オン状態に維持されており、上記接続点の電圧を電子装
置の動作電源電圧Vccに引上げる。この期間中、第１のN
PNトランジスタT1はオン状態に維持されており、第２の
キャパシタC2は第３の抵抗R3を経由して、Vcc電源のそ
のときの電圧から第１のダイオードD1の両端間の降下電
圧である0.7ボルトを差引いた電圧に向かって放電す
る。 電子装置の動作電源電圧Vccが第２の抵抗R2と第３の
抵抗R3の接続点における上述の分圧電圧以下に低下する
と、第１のダイオードD1はターンオフし、リセット回路
を減衰する電子装置の動作電源電圧Vccから切離す。こ
れによって、第１のNPNトランジスタT1のベース電極の
電圧は、第２の抵抗R2、第３の抵抗R3および第４の抵抗
R4を経由して第２のキャパシタC2の電圧に引上げられ
る。この期間中、第２のキャパシタC2は第３の抵抗R3、
第２の抵抗R2、第４の抵抗R4、および第１のNPNトラン
ジスタT1のベース−エミッタ接合を経由して放電する。
その電流は比較的小さく、また第２のキャパシタC2、第
２の抵抗R2、第３の抵抗R3、第４の抵抗R4の値は、それ
ぞれ、すべての電源が０に減衰することができる充分に
長い期間にわたって、第２のキャパシタC2が第１のNPN
トランジスタT1をオン状態に維持するのに充分な充電を
保ち、Vcc電源電圧が如何にゆっくりと減衰しようとも
それには関係なく電子装置がさらに動作することができ
ないように選択される。 図示の実施例では電源は２つの電圧を供給し、一方は
電子装置およびリセット回路に電力を供給し、他方はモ
ニタされる。この発明は、１つの電源電圧のみを含みそ
の電源電圧がモニタされ且つ電子装置およびリセット回
路に電力を供給するために使用されるシステムにおいて
も使用できることは当業者には明らかである。また、図
示の実施例ではトランジスタはバイポーラNPNトランジ
スタとして説明されているが、FETのような他の形式の
トランジスタを使用することができ、図示のNPNトラン
ジスタのベース電極に対応する制御電極、および図示の
NPNトランジスタのコレクタ−エミッタ導通路に対応す
る主導通路を、図１に示された機能と同じ機能を与える
のに適した態様で如何に結合すべきであるかという点に
ついては当業者には明らかである。 図１に示すリセット回路は、電源電圧がどのようにゆ
っくりと減衰しようとも、それには関係なくすべての電
源が０に減衰するのに充分な期間リセット信号出力端子
RESETにおけるリセット信号を確実に維持する。
─────────────────────────────────────────────────────
フロントページの続き
(31)優先権主張番号 ０８／７４８，８８８
(32)優先日 平成８年11月14日(1996．11．14)
(33)優先権主張国 米国（ＵＳ）
(56)参考文献 特開 平５−233102（ＪＰ，Ａ)
特開 平１−216417（ＪＰ，Ａ)
Ｄ．Ｍａｔｓｕｎａｇａ，Ｄｉｓｃｈ
ａｒｇｅｒ ｐｒｅｖｅｎｔｓ μＰ
ｌａｔｃｈｕｐ，Ｅｌｅｃｔｒｉｃａｌ
Ｄｅｓｉｇｎ Ｎｅｗｓ，米国，1993
年 ５月27日，Ｖｏｌ．38，Ｎｏ．11,
144
Ｂｒｏｗｎｅ Ｊ ｅｔ ａｌ．，Ｃ
ｏｓｔ−ｅｆｆｅｃｔｉｖｅ ｒｅｓｅ
ｔ ｃｉｒｃｕｉｔ，Ｅｌｅｃｔｒｏｎ
ｉｃ Ｅｎｇｉｎｅｅｒｉｎｇ，英国,
1990年 ６月 １日，Ｖｏｌ．62，Ｎ
ｏ．762，25−26
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 1/24
G06F 1/28
Claims (1)
- (57)【特許請求の範囲】 【請求項１】主電源電圧および動作電圧を供給する電源
と、 上記電源に結合されていて、上記電源によって与えられ
る上記電圧の所定の一方が予め設定された電圧以下に低
下すると制御信号を発生する電圧感知回路と、 上記制御信号に応答してリセット信号を発生する制御回
路と、 上記電源によって供給される電圧の選択された一方が所
定の値以下に低下すると、電圧感知回路および制御回路
のうちの所定の一方に電力を供給する電力供給回路と、
からなり、 上記電圧感知回路は、上記主電源電圧が上記予め設定さ
れた電圧以下に低下すると上記制御信号を発生し、 上記電力供給回路は、上記動作電圧が別の予め定められ
た電圧以下に低下したとき上記リセット信号を維持する
ために上記制御回路に電力を供給する、リセット回路。
Applications Claiming Priority (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US917895P | 1995-12-22 | 1995-12-22 | |
| US60/009,178 | 1995-12-22 | ||
| GBGB9600002.1A GB9600002D0 (en) | 1996-01-02 | 1996-01-02 | Receiver for compressed television information |
| US08/748,888 US5852377A (en) | 1996-11-14 | 1996-11-14 | Reset circuit for ensuring proper reset when used with decaying power supplies |
| US08/748,888 | 1996-11-14 | ||
| US9600002.1 | 1996-11-19 | ||
| PCT/US1996/019608 WO1997023820A1 (en) | 1995-12-22 | 1996-12-11 | A reset circuit for ensuring proper reset when used with decaying power supplies |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000502475A JP2000502475A (ja) | 2000-02-29 |
| JP3535520B2 true JP3535520B2 (ja) | 2004-06-07 |
Family
ID=27268060
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52368797A Expired - Fee Related JP3535520B2 (ja) | 1995-12-22 | 1996-12-11 | リセット回路 |
Country Status (9)
| Country | Link |
|---|---|
| EP (1) | EP0868688B1 (ja) |
| JP (1) | JP3535520B2 (ja) |
| KR (1) | KR100473216B1 (ja) |
| CN (1) | CN1098483C (ja) |
| AU (1) | AU1130497A (ja) |
| DE (1) | DE69606783T2 (ja) |
| ES (1) | ES2142630T3 (ja) |
| MX (1) | MX9805006A (ja) |
| WO (1) | WO1997023820A1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AT6963U1 (de) * | 2003-02-21 | 2004-06-25 | Blum Gmbh Julius | Scharnier |
| US6901326B2 (en) * | 2003-05-28 | 2005-05-31 | Siemens Aktiengesellschaft | Circuit layout and procedure to control at least one electrical component of a motor vehicle |
| JP4353081B2 (ja) * | 2004-11-29 | 2009-10-28 | セイコーエプソン株式会社 | 電子機器及びその制御方法 |
| CN102545854A (zh) * | 2010-12-31 | 2012-07-04 | 鸿富锦精密工业（深圳）有限公司 | 复位电路及电子装置 |
| TWI454894B (zh) * | 2011-05-19 | 2014-10-01 | Wistron Corp | 重置控制裝置、重置控制方法及電子裝置 |
| CN111781872A (zh) * | 2020-06-30 | 2020-10-16 | 山东信通电子股份有限公司 | 一种芯片的上电复位电路及方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55116118A (en) * | 1979-03-01 | 1980-09-06 | Nippon Denso Co Ltd | Reset circuit of microcomputer |
| JPH0644210B2 (ja) * | 1988-12-29 | 1994-06-08 | ミツミ電機株式会社 | システムリセット回路 |
| IT1241288B (it) * | 1990-11-20 | 1993-12-29 | Sgs Thomson Microelectronics | Dispositivo di reset per microprocessore, in particolare in applicazioni automobilistiche |
| US5313112A (en) * | 1991-12-23 | 1994-05-17 | Ford Motor Company | Low voltage inhibiting circuit for a microcomputer |
-
1996
- 1996-12-11 ES ES96942160T patent/ES2142630T3/es not_active Expired - Lifetime
- 1996-12-11 EP EP96942160A patent/EP0868688B1/en not_active Expired - Lifetime
- 1996-12-11 JP JP52368797A patent/JP3535520B2/ja not_active Expired - Fee Related
- 1996-12-11 DE DE69606783T patent/DE69606783T2/de not_active Expired - Lifetime
- 1996-12-11 AU AU11304/97A patent/AU1130497A/en not_active Abandoned
- 1996-12-11 KR KR10-1998-0704621A patent/KR100473216B1/ko not_active Expired - Fee Related
- 1996-12-11 CN CN96199241A patent/CN1098483C/zh not_active Expired - Lifetime
- 1996-12-11 WO PCT/US1996/019608 patent/WO1997023820A1/en not_active Ceased
-
1998
- 1998-06-19 MX MX9805006A patent/MX9805006A/es unknown
Non-Patent Citations (2)
| Title |
|---|
| Ｂｒｏｗｎｅ Ｊ ｅｔ ａｌ．，Ｃｏｓｔ−ｅｆｆｅｃｔｉｖｅ ｒｅｓｅｔ ｃｉｒｃｕｉｔ，Ｅｌｅｃｔｒｏｎｉｃ Ｅｎｇｉｎｅｅｒｉｎｇ，英国，１９９０年 ６月 １日，Ｖｏｌ．６２，Ｎｏ．７６２，２５−２６ |
| Ｄ．Ｍａｔｓｕｎａｇａ，Ｄｉｓｃｈａｒｇｅｒ ｐｒｅｖｅｎｔｓ μＰ ｌａｔｃｈｕｐ，Ｅｌｅｃｔｒｉｃａｌ Ｄｅｓｉｇｎ Ｎｅｗｓ，米国，１９９３年 ５月２７日，Ｖｏｌ．３８，Ｎｏ．１１，１４４ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000502475A (ja) | 2000-02-29 |
| MX9805006A (es) | 1998-11-30 |
| CN1205785A (zh) | 1999-01-20 |
| DE69606783T2 (de) | 2000-11-16 |
| EP0868688B1 (en) | 2000-02-23 |
| EP0868688A1 (en) | 1998-10-07 |
| ES2142630T3 (es) | 2000-04-16 |
| WO1997023820A1 (en) | 1997-07-03 |
| DE69606783D1 (de) | 2000-03-30 |
| KR100473216B1 (ko) | 2005-05-20 |
| AU1130497A (en) | 1997-07-17 |
| KR19990072223A (ko) | 1999-09-27 |
| CN1098483C (zh) | 2003-01-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5224010A (en) | Power supply supervisor with independent power-up delays and a system incorporating the same | |
| KR100286509B1 (ko) | 전력트랜지스터용 제어 전극 디스에이블 회로 | |
| US5357395A (en) | Undervoltage protection circuit, system and method of operating same | |
| JP2711224B2 (ja) | 回路カードの接続用電力制御回路 | |
| US5118962A (en) | Power supply backup circuit | |
| JP3535520B2 (ja) | リセット回路 | |
| US5852377A (en) | Reset circuit for ensuring proper reset when used with decaying power supplies | |
| JP2877015B2 (ja) | パワーオン・パワーオフリセット装置 | |
| KR100287613B1 (ko) | 전원제거시필요동작을유지시키는스위칭회로를구비한제어시스템 | |
| JP3266982B2 (ja) | 電源切換え装置 | |
| JP2682699B2 (ja) | 駆動回路 | |
| JP2002165155A (ja) | 電源電圧制御装置 | |
| JP2507594B2 (ja) | スロ―スタ―ト回路 | |
| JP3123161B2 (ja) | 放電保護回路 | |
| JP2710349B2 (ja) | パワーオンリセット回路 | |
| JP2780567B2 (ja) | 集積回路の給電装置 | |
| KR950002023B1 (ko) | 마이크로 프로세서 응용회로에서의 cmos 메모리 백업회로 | |
| JP2601724Y2 (ja) | 起動回路 | |
| JP3540869B2 (ja) | 自己バイアス型電子回路用のスタータ回路装置 | |
| JPH063454Y2 (ja) | メモリ用バックアップ回路 | |
| JPH02201618A (ja) | システムリセット回路 | |
| JPS5952327A (ja) | マイクロコンピユ−タのリセツト回路 | |
| JPH077910B2 (ja) | パワ−オン・リセツト回路 | |
| JP2697965B2 (ja) | 突入電流防止回路を備えた回路ユニット | |
| JPH0751628Y2 (ja) | マイクロコンピユーターのリセット装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040302 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040312 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090319 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100319 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100319 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110319 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120319 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130319 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130319 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140319 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |