KR100473216B1 - 강하하는전원에서적절한리셋을보장하는리셋시스템 - Google Patents

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Abstract

본 발명에 따른 전자 시스템은, 동작 전압을 공급하는 전원과, 리셋 회로를 포함한다. 리셋 회로는, 전원에 결합되어 동작 전압이 미리 결정된 전압 이하로 강하하면 제어 신호를 발생시키는 전압 감지 회로를 포함한다. 제어 회로는 이 제어 신호에 응답하여 리셋 신호를 발생시킨다. 동작 전압이 그 미리 결정된 전압 이하로 강하하면, 전원에 독립적으로 제어 회로에 전력을 공급하는 추가 회로가 제공된다.

Description

강하하는 전원에서 적절한 리셋을 보장하는 리셋 시스템{A RESET SYSTEM FOR ENSURING PROPER RESET WHEN USED WITH DECAYING POWER SUPPLIES}
본 발명은 전자 장치에 사용되는 리셋 회로에 관한 것으로, 특히 전원 차단 시퀀싱 동안 전원이 서서히 감쇠되는 상태에서 적절하게 동작하는 리셋 회로에 관한 것이다.
마이크로프로세서와 같은, 전자 장치는 그 동작 전원의 전압이 소정의 최소 동작 전압보다 큰 경우에만 적절하게 동작한다. 만일 전원 전압이 이 소정의 최소 동작 전압보다 낮게 강하하면, 장치의 동작은 부정확해지고 예측할 수 없게 된다. 예컨대, 마이크로프로세서가 이러한 상태 하에서 계속적으로 동작된다면, 마이크로프로세서가 설치된 시스템은 손상될 수 있다.
이러한 최소 동작 전압 이하의 전원 전압에 의해 야기되는 예측할 수 없는 동작을 방지하기 위해, 종래의 리셋 회로는 전원 전압을 감시하여, 전압 전압이 소정의 트리거 전압 이하로 강하하면 리셋 신호를 발생시킨다. 이 리셋 신호는 전자 장치(즉, 마이크로프로세서)에 공급되며, 전자 장치는 이 리셋 신호에 반응하여 동작을 중지하고 휴지 상태에 들어간다.
일반적으로, 리셋 신호는 리셋 기간 동안 접지 전위를 나타내고, 리셋 기간 이외에는 전원 전압의 전위를 갖는다. 종래의 리셋 신호 발생기는 전압 감지 네트워크 및, 리셋 신호 단자와 접지 사이에 접속된 반도체 스위치를 포함한다. 이 스위치는 리셋 기간 동안 활성화되며, 그에 따라 리셋 신호 단자가 접지에 결합된다.
전력 공급 중단이 발생하면, 전압 감지 네트워크는 전원 전압이 트리거 전압 이하로 강하하는지를 감지하고, 반도체 스위치를 폐쇄시킴으로써 리셋 신호를 발생시킨다. 리셋 신호에 의해 전자 장치는 전원 전압이 장치의 최소 동작 전압 이하로 강하하기 전에 휴지 상태로 될 수 있다. 이 리셋 신호는 이상적으로 전원 전압이 0V가 될 때까지 그리고 전자 장치의 추가 동작이 불가능할 때까지 유지된다.
일반적으로, 전력 차단이 발생하면 전원 전압은 비교적 빠르게 강하한다. 종래의 리셋 회로는 이러한 상태 하에서는 적절하게 동작한다. 그러나, 전원의 전압이 그 설계, 필터 커패시턴스, 및/또는 그 부하(loading)로 인해 전력 공급 중지 동안 비교적 서서히 감쇠될 수 있다.
이러한 상태 하에서, 전압 감지 네트워크 및 반도체 스위치는 상술한 바와 같이, 소정의 전압에서 리셋 신호를 적절하게 발생시킨다. 그러나, 전압 감지 네트워크는 전원 전압이 서서히 감쇠되면 신뢰성 있게 동작하지 않을 수 있다. 예컨대, 전원 전압이 서서히 강하되면, 반도체 스위치의 활성화가 리셋 커패시터 상에 전압이 다시 형성되게 할 수 있으며, 또는 감쇠하는 전원에 대한 충전 경로가 전압 감지 네트워크에서 리셋 신호를 잘못하여 소멸되게 할 수 있다. 유사하게, 리셋 신호가 발생되면, 이것에 의해 전자 시스템을 휴지 상태에 들어가게 한다. 다음, 이것은 전원으로부터 나오는 전류를 감소시키고, 그에 따라 전원 전압이 약간 상승하게 된다.
이러한 상태의 어느 한쪽 또는 양 경우에서, 전자 장치의 모든 동작이 중지하면, 리셋 신호를 발생시키는 반도체 스위치는 전원 전압이 감쇠되어 0이 되기 전에 동작 해제될 수 있다. 이 때, 리셋 신호는 Vcc로 상승하기 시작하고 전자 장치는 휴지 상태를 벗어날 수 있다. 그 이후, 전자 장치는 전력이 차후 재인가될 때 적절하게 동작 개시할 수 없는 또는 예측할 수 없이 동작하여 전자 장치가 이용되는 시스템에 손상을 발생시키는 불명확한 상태로 될 수 있다.
따라서, 서서히 감쇠하는 전원 전압의 상태에서도 적절하게 동작하는 리셋 신호 발생 회로가 바람직하다.
공지된 리셋 회로의 예는 1993년 5월 27일자의 END Electrical Design News지(誌), vol.38, no.11, XP000368479, 제144쪽(저자는 D.Matsunaga이고 명칭은 "Discharger Prevent MP Latchup"임)에 개시되어 있다. 이 리셋 회로는 메인 전원 전압(12V) 및 동작 전원(5V)을 공급하는 전원을 포함한다. 전압 감지 회로는 5V 공급을 수신하기 위해 결합된 비반전 입력 및 12V 공급에 의해 전력 공급된 제너 다이오드에 의해 제공된 4.3V의 기준 전압을 수신하기 위해 결합된 반전 입력을 갖는 전압 비교기에 의해 제공된다. 비교기의 입력단은, 5V 공급이 제너 전압 이하로 강하하면 내부적으로 제어 신호를 발생시킨다. 이 비교기는 제어 신호에 응답하여 리셋 신호를 발생시키는 제어 회로를 형성하는 개방-콜렉터 출력단을 포함하는 형태이다. 특히, 제어 회로는, 제1 커패시터를 통해 접지에 접속되고 저항기를 통해 5V공급에 접속된 리셋 출력 단자에 저항기를 통해 결합된 비교기의 개방-콜렉터 출력 레지스터를 포함한다. 상기 마츠나가(Matsunaga) 회로는 또한, 제너 다이오드와 병렬로 접속된 추가 커패시터를 포함하며, 이것에 의해 12V 공급이 강하할 때 제너 기준 전압 비교기의 입력에서 유지된다. 동작에 있어서, 5V 공급이 4.3V의 제너 전압 이하로 강하하면, 비교기의 개방 콜렉터 출력은 리셋 단자를 접지로 클램핑시킨다.
상기 마츠나가 회로의 문제점은, 비교기의 개방 콜렉터 출력 레지스터가 리셋 간격 동안 전도를 유지하기 위한 충분한 전력을 갖는 것을 보장하기 위한 어떠한 수단도 제공되지 않는다는 점이다. 이 문제점은, 제너 다이오드에 걸친 추가 커패시터만이 비교기의 입력에서 제너 기준 전압을 유지하는 반면, 비교기 개방-콜렉터 출력 트랜지스터에 대한 동작 전력은 12V 전원으로부터 나오고, 12V 공급 전압은 5V 공급 전압보다 더 빠르게 0V로 강하하기 때문에 발생된다. 만일 이러한 문제점이 발생되면, 컴퓨터 에러가 5V 공급 전압이 방전하는 동안 제거될 리셋 신호에 의해 발생될 수 있다. 또한, 회로는 전압 감지 및 출력 클램핑의 기능을 제공하기 위해 개방 콜렉터 출력(예컨대, LM339 또는 LM393 형)을 갖는 비교적 고가의 전압 비교기를 필요로 한다.
리셋 회로의 다른예는 발명자가 Macks이고 발명의 명칭이 "LOW VOLTAGE INHIBITING CIRCUIT FOR A MICROCOMPUTER"이며 1994년 5월 17일자로 허여된 미국 특허 제5,313,112호에 개시되어 있다. 맥스 회로는 고전압(B+) 전원 전압이 강하하면 제1 공통 에미터 스테이지를 오프하는 제너 다이오드 전압 감지 회로를 포함한다. 제1 트랜지스터를 오프함으로써, 고전압 전원으로부터 제공되는 전류에 의해 제2 공통 에미터 스테이지를 온할 수 있으며, 이 때 제2 트랜지스터는 리셋 출력 단자를 접지로 클램핑한다. 리셋 회로의 온 스위칭 지점과 오프 스위칭 지점 사이에 히스테리시스를 달성하기 위해 피드백이 리셋 출력 단자에서 제너 다이오드로 제공된다. 마이크로프로세서 내부 클록을 안정화시키기 위한 초기 시간 지연을 보장하기 위해, 리셋 회로는 제1 트랜지스터의 베이스-에미터 접합부에 병렬로 접속되어, 제너 소스 저항기와 함께 시상수(지연) 회로를 형성하는 커패시터를 포함한다.
여기에서 알 수 있는 바와 같이, 상기 예에서는 조정된 공급 전압(Vcc)이 완전히 방전되기 전에 고전압 전원(B+)이 붕괴되면, 출력 트랜지스터를 위한 모든 동작 바이어스(즉, 베이스 전류)가 고전압 전원에 의해 제공되기 때문에 이 트랜지스터가 오프되게 된다.
리셋 회로에 대한 추가예는 1990년 6월 1일자의 Electronic Engineering지(誌), vol.62, no.762, XP000128915, 제25-26쪽(저자가 Browne 등이고 명칭이 "Cost- effective Reset Circuit"임)에 개시되어 있다. 이 리셋 회로는 5V 조정기의 13V 전원에 접속된 제너 다이오드를 갖는 트리거 회로를 포함한다. 5V 조정기에 의해 전원이 공급되고 고전압(13V) 전원 전압이 제너 전압 이하로 감소되면 제너 다이오드에 의해 트리거되는 래치 회로가 제공된다. 래치 회로는 한 쌍의 NPN 트랜지스터를 포함하는데, 각 트랜지스터의 콜렉터는 서로의 베이스에 접속되고, 2개의 에미터 중 하나는 5V 전원에 접속되고, 다른 에미터는 저항기를 통해 접지에 접속되어 있다. 제너 다이오드에 의해 트리거될 때, 래치는 재생되고 그에 따라 5V 전원을 트래킹하거나 따르는 제1 트랜지스터의 콜렉터에서 리셋 신호를 발생시킨다.
여기에서 알 수 있는 바와 같이, 상기 실시예에서, 전압 전원이 붕괴될 때 리셋 신호를 유지하는 회로에 있어서 문제가 존재한다. 특히, 5V 전원이 2개의 트랜지스터의 베이스-에미터 임계 전압의 합 이하로 강하하면, 래치는 더 이상 재생되지 않고, 5V 전원이 완전히 붕괴되기 전에 리셋 신호를 제거함으로써 오프된다.
도 1은 본 발명에 따른 리셋 신호 발생기를 나타내는 개략도이다.
본 발명은, 종래의 리셋 회로가 상술한 이유로 인해 리셋 신호를 너무 빨리 오프시키는 문제점을 해결한 것이다.
본 발명의 목적은 모든 전원이 0으로 강하하기에 충분한 기간을 갖는 리셋 신호를 제공하는 리셋 회로를 제공하는 것이다.
본 발명의 원리는, 메인 전원 전압(Vss)을 제공하고 동작 전압(Vcc)을 제공하는 전원(Vss, Vcc)을 포함하는 형태의 리셋 회로에 적용한다. 전압 감지 회로 (Z1,R5,R6,T2,R2,D1)는 전원(Vss,Vcc)에 결합되어, 전원에 의해 제공되는 전압 중 주어진 하나의 전압이 미리 결정된 전압 이하로 강하할 때 제어 신호를 발생시킨다. 제어 회로(R4,T1,C1,R1)가 제어 신호에 응답하여 리셋 신호를 발생시키기 위해 제공되며, 전력 공급 회로(D2,C2,R3)는 전원에 의해 제공되는 전압 중 선택된 하나의 전압이 소정값 이하로 강하할 때 전압 감지 회로 및 제어 회로 중 소정 회로에 전력을 공급하기 위해 제공된다.
본 발명을 구현한 리셋 회로는, 전압 감지 회로가 메인 전원 전압(Vss)이 미리 결정된 전압(9.8V) 이하로 강하할 때 제어 신호를 발생시키고, 전력 공급 회로 (D2,C2,R3)가 동작 전압(Vcc)이 미리 결정된 다른 전압 이하로 강하할 때 리셋 신호를 유지하기 위해 제어 회로에 전력을 공급하는데 그 특징이 있다.
도 1에서, 메인 전원(도시되지 않음)은 메인 전원 전압(Vss)을 생성한다. 도시된 실시예에서, 메인 전원 전압은 21.2 V이다. 메인 전원으로부터, 시스템 내의 전자 장치(도시되지 않음)를 위한 동작 전압(Vcc)이 도출된다. 도시된 실시예에서 동작 전압은 5 V이다. 일반적인 경우와 같이, 메인 전원 전압(Vss)이 트리거 전압(차후 상세히 설명) 이상을 유지하는 한, 전자 장치용 동작 전압(Vcc)는 비교적 일정하게 유지된다.
전자 장치 동작 전압(Vcc)의 소스(도시되지 않음)는 제1 저항기(R1)의 제1 전극과, 제1 다이오드(D1) 및 제2 다이오드(D2)의 각 애노드에 결합된다. 제1 저항기(R1)의 제2 전극은 리셋 신호 출력 단자(RESET), 제1 NPN 트랜지스터(T1)의 콜렉터 전극, 및 제1 커패시터(C1)의 제1 전극에 결합된다. 리셋 신호 출력 단자(RESET)는 예컨대 마이크로프로세서를 포함할 수 있는 전자 장치(도시되지 않음) 내의 디바이스의 각 리셋 신호 입력 단자에 결합된다. 커패시터(C1)의 제2 전극은 기준 전위(접지)의 소스에 결합된다. 제1 NPN 트랜지스터(T1)의 에미터 전극은 역시, 접지에 결합된다.
제1 다이오드(D1)의 캐소드는 제2 저항기(R2) 및 제3 저항기(R3)의 각 제1 전극에 결합된다. 제2 저항기(R2)의 제2 전극은 제4 저항기(R4)의 제1 전극 및 제2 NPN 트랜지스터(T2)의 콜렉터 전극에 결합된다. 제4 저항기(R4)의 제2 전극은 제1 NPN 트랜지스터(T1)의 베이스 전극에 결합된다. 제2 NPN 트랜지스터(T2)의 에미터 전극은 접지에 결합된다. 제2 다이오드(D2)의 캐소드는 제3 저항기(R3) 및 제2 커패시터(C2)의 제1 전극에 결합된다. 제2 커패시터(C2)의 제2 전극은 접지에 결합된다.
메인 전원 전압(Vss)[전자 장치 동작 전압(Vcc)이 도출됨]을 생성하는 메인 전원(도시되지 않음)은 제너 다이오드(Z1)의 캐소드에 결합된다. 제너 다이오드(Z1)의 애노드는 제5 저항기(R5) 및 제6 저항기(R6)의 각 제1 전극에 결합된다. 제5 저항기(R5)의 제2 전극은 제2 NPN 트랜지스터(T2)의 베이스 전극에 결합된다. 제6 저항기(R6)의 제2 전극은 접지에 결합된다.
도 1에 도시된 회로의 동작에 대한 차후 설명에서, 제1 및 제2 NPN 트랜지스터(T1, T2)의 다양한 접합 전압은 명백하게 언급하지 않는 한 무시된다. 이들 트랜지스터는 표준 NPN 트랜지스터이며, 당업자자면 매우 적은 접합 전압이 차후 설명되는 다양한 동작 상태에 대해 어떤 작용을 하는지를 이해하며, 이러한 회로의 설계에서 이들 전압은 적절히 보상될 수 있다.
동작에서, 제1 저항기(R1) 및 제1 커패시터(C1)는 전력-상승(power-up)시, 공지된 방식으로 리셋 신호 출력 단자(RESET)에서 리셋 신호를 발생시키기 위해 상호 작용한다. 도 1에 도시된 회로의 나머지 부분은, 메인 전원(Vss)을 감시하여, 메인 전원의 전압(Vss)의 전압이 전자 장치 동작 전압(Vcc)이 강하하기 시작하는 전압보다 높은 트리거 전압 이하로 떨어지면 리셋 신호 출력 단자(RESET)에서 리셋 신호를 발생시킨다.
초기에는 메인 전원(Vss) 및 전자 장치 동작 전원(Vcc) 모두는 그 최대 전압, 예컨대 21.2V 및 5V를 각각 가진다. 이런 상태에서, 제너 다이오드(Z1) 및 제6 저항기(R6)의 결합은 공지된 방식으로 제너 다이오드(Z1)에 걸쳐 연속적으로 일정한 전압 강하를 생성한다. 바람직한 실시예에서, 제너 다이오드(Z1)는 9.1V 제너 다이오드이고, 따라서 제너 다이오드(Z1)에 걸리는 일정 전압 강하는 9.1V이다. 따라서, 제2 트랜지스터(T2)는 온이 되고, 제2 저항기(R2) 및 제4 저항기(R4)에서의 전압은 0이 된다. 그러므로 제1 NPN 트랜지스터(T1)는 오프된다.
커패시터(C1)에 걸리는 전압은 저항기(R1)를 통해 +5V 충전되며, 리셋 신호 출력 단자에서의 신호는 +5V이며, 리셋 신호가 발생되지 않음을 나타낸다. 제1 다이오드(D1)는 온이 되고, 5V는 제2 저항기(R2)에 걸쳐 강하된다. 제2 커패시터(C2)는 오프 상태의 제2 다이오드(D2)를 통해 5V로 충전된다. 제3 저항기(R3)의 양전극에서의 전압은 동일하기 때문에 이 저항기(R3)를 통해 흐르는 전류는 없다. 요약하면, 도 1에 도시된 회로의 정상 동작 조건에 있어서, 제1 NPN 트랜지스터(T1)은 오프이고, 제2 NPN 트랜지스터(T2)은 온이고, 양쪽의 커패시터(C1 및 C2)는 5V로 충전된다.
전력 차단이 발생하면, 메인 전원 전압(Vss)은 강하하기 시작한다. 상술된 바와 같이, 메인 전원 전압(Vss)이 공지된 최소 전압 이상이면, 전자 장치의 동작 전압(Vcc)은 비교적 일정값을 유지한다. 이 실시예에서, 전압들이 비교적 서서히 강하한다고 가정한다. Vss 전원의 전압이 9.8V[제너 다이오드(Z1)에 걸친 9.1V + 제2 NPN 트랜지스터(T2) 상의 0.7V의 베이스-에미터 접합 전압] 이상을 유지하기만 하면, 회로는 상술된 상태로 유지된다. Vss 전원의 전압이 21.2V에서 9.8V로 강하하면, 제너 다이오드(Z1)는 오프되고, 제2 NPN 트랜지스터(T2)의 베이스 전극에서의 전압은 각각 제5 및 제6 저항기(R5, R6)를 통해 0V로 강하된다. 그에 따라, 제2 NPN 트랜지스터(T2)가 오프된다. 다음으로 이것에 의해, 제1 NPN 트랜지스터(T1)의 베이스 전극에서의 전압은 각각 제2, 제3 및 제4 저항기(R2, R3, R4)를 통해 상승된다. 따라서 NPN 트랜지스터(T1)는 온이 된다. 이로써, 리셋 신호 출력 단자(RESET)가 접지로 접속되어 리셋 신호를 발생시킨다.
그에 따라, 리셋 신호는, 전자 장치 전원(Vcc)이 하강하기 시작하는 전압으로 메인 전원 전압(Vss)이 강하하기 전에, 리셋 신호 출력 단자(RESET)에서 발생된다. 전자 장치 사용의 전원 전압(Vcc)이 강하하기 시작하면, 제2 커패시터(C2)는 그 전압을 유지하며, 제2 다이오드(D2)는 오프된다. 제3 저항기(R3)는 제2 및 제4 저항기의 합보다 상대적으로 훨씬 더 크다. 따라서, 각 제2 저항기와 제3 저항기(R2,R3)의 접합부에서, 제2 커패시터(C2) 상의 전압에 대한 전압 분배기(devider)의 작용으로 인해 이 접합부에 나타나는 전압은 상대적으로 낮다. 전자 장치 사용의 전원에서의 전압(Vcc)이 이 전압 이상을 유지하는 한, 제1 다이오드(D1)는 온의 상태를 유지하여 접합부에서의 전압은 전자 장치 사용의 전원 전압(Vcc)으로 상승한다. 이 시간 동안, 제1 NPN 트랜지스터(T1)는 온 상태를 유지하고, 제2 커패시터(C2)는 제3 저항기(R3)를 통해, Vcc 전원에서의 현재 전압－제1 다이오드 D1에 걸린 0.7V의 다이오드 전압 강하의 전압이 될 때까지 서서히 방전된다.
전자 장치 사용의 전원에서의 전압(Vcc)이 각 제2 저항기와 제3 저항기(R2, R3)의 접합부에서의 전압 분배 전압(상술됨) 이하로 강하하면, 제1 다이오드(D1)는 오프되어 전자 장치 사용의 강하하는 전원(Vcc)으로부터 리셋 회로가 분리된다. 제1 NPN 트랜지스터(T1)의 베이스 전극에서의 전압은 각 제2, 제3 및 제4 저항기(R2, R3, R4)를 통해 제2 커패시터(C2) 상의 전압으로 상승된다. 이 시간 동안, 제2 커패시터(C2)는 각 제3, 제2 및 제4 저항기(R3, R2, R4)와, 제1 NPN 트랜지스터(T1)의 베이스-에미터 접합부를 통해 방전된다. 전류는 비교적 낮고, 제2 커패시터(C2) 및 각 제2, 제3, 및 제4 저항기(R2, R3, R4)의 값들이 선택될 수 있어서, 제2 커패시터(C2)는, Vcc 전원에서의 전압이 얼마나 서서히 강하하는지에 상관없이 모든 전원이 0으로 강하되어 전자 장치의 어떠한 추가적인 동작이 가능하지 않는 충분히 긴 주기 동안 제1 NPN 트랜지스터(T1)를 온으로 유지하기에 충분하게 충전 상태로 유지된다.
도시된 실시예에서의 전원은 2개의 전압을 제공하는데, 그중 하나는 전자 장치 및 리셋 회로에 전력을 제공하고, 다른 하나의 전압은 감시된다. 당업자는 본 발명이, 감시될 뿐 아니라 전자 장치 및 리셋 회로에 전력을 공급하는 오직 하나의 전원 전압을 포함하는 시스템에 사용될 수 있음을 이해한다. 또한, 도시된 실시예에서의 트랜지스터는 바이폴라 트랜지스터이다. 당업자는 FET와 같은 트랜지스터의 다른 타입이 또한 사용될 수 있고, 도시된 NPN 트랜지스터의 게이트 전극에 해당하는 제어 전극과, 도시된 NPN 트랜지스터의 콜렉터-에미터 경로에 해당하는 메인 전도 경로를 도 1에 도시된 것과 동일한 기능을 제공하기 위해 어떻게 적절히 결합하는지를 이해한다.
도 1에 도시된 리셋 회로는 전원 전압이 얼마나 서서히 강하하는지에 관계없이, 모든 전원이 0으로 강하하기에 충분한 시간 동안 확실하게 리셋 신호 출력 단자(RESET)에서의 리셋 신호를 유지한다.

Claims (17)

  1. 메인 전원 전압(Vss) 및 동작 전압(Vcc)을 공급하는 전원과,
    상기 전원에 결합되어, 상기 전원에 의해 공급된 전압들 중 지정된 전압이 미리 결정된 전압 아래로 강하할 때 제어 신호를 발생시키는 전압 감지 회로와,
    상기 제어 신호에 응답하여 리셋 신호를 발생시키는 제어 회로와,
    상기 전원에 의해 공급된 전압들 중 선택된 전압이 지정된 값 아래로 강하할 때 상기 전압 감지 회로와 상기 제어 회로 중 지정된 회로에 전력을 공급하는 전력 공급 회로를 포함하고,
    상기 전압 감지 회로는 상기 메인 전원 전압이 상기 미리 결정된 전압 아래로 강하할 때 상기 제어 신호를 발생시키고,
    상기 전력 공급 회로는 상기 동작 전압이 또다른 미리 결정된 전압 아래로 강하할 때 상기 리셋 신호를 유지시키기 위하여 상기 제어 회로에 전력을 공급하는 것인 시스템.
  2. 제1항에 있어서, 상기 전력 공급 회로는, 전력 차단 중에 상기 동작 전압이 0 볼트에 도달하는 기간 동안, 상기 제어 회로에 전력을 공급하는 회로를 포함하는 것인 시스템.
  3. 제1항에 있어서, 상기 제어 회로는, 상기 제어 신호에 응답하는 제어 전극, 기준 전위의 소스에 결합된 메인 전도 경로의 일단부, 및 상기 리셋 신호를 발생시키는 상기 메인 전도 경로의 타단부를 가진 제1 트랜지스터를 포함하는 것인 시스템.
  4. 제3항에 있어서, 상기 트랜지스터의 제어 전극은 상기 전력 공급 회로에 또한 결합되는 것인 시스템.
  5. 제3항에 있어서, 상기 전압 감지 회로는,
    상기 제1 트랜지스터의 제어 전극과 상기 기준 전위의 소스 사이에 결합된 메인 전도 경로를 갖는 제2 트랜지스터와,
    상기 동작 전압이 상기 미리 결정된 전압 아래로 강하할 때 상기 제2 트랜지스터를 오프(OFF)로 조정하고, 그렇지 않은 경우 온(ON)으로 조정하는 회로를 포함하는 것인 시스템.
  6. 제5항에 있어서, 상기 제2 트랜지스터 조정 회로는, 상기 전원과 상기 기준 전위의 소스 사이에 결합된 저항기와 제너 다이오드의 직렬 접속을 포함하는 것인 시스템.
  7. 제5항에 있어서, 상기 제2 트랜지스터는 상기 제2 트랜지스터 조정 회로에 결합된 제어 전극을 포함하는 것인 시스템.
  8. 제5항에 있어서, 상기 전력 공급 회로는,
    상기 제1 트랜지스터의 제어 전극에 결합된 전압 저장 디바이스와,
    상기 전원과 상기 전압 저장 디바이스 사이에 결합되어, 상기 동작 전압이 상기 미리 결정된 전압보다 높은 동안 상기 전압 저장 디바이스에 동작 전압을 공급하는 회로를 포함하는 것인 시스템.
  9. 제8항에 있어서, 상기 전압 저장 디바이스는 커패시터를 포함하는 것인 시스템.
  10. 제8항에 있어서, 상기 동작 전압 공급 회로는 상기 전원과 상기 전압 저장 디바이스 사이에 결합된 다이오드를 포함하는 것인 시스템.
  11. 제8항에 있어서, 상기 전력 공급 회로는, 상기 전압 저장 디바이스와 상기 제1 트랜지스터의 제어 전극 사이에 결합된 저항기를 더 포함하는 것인 시스템.
  12. 제1항에 있어서, 상기 전압 감지 회로는,
    트랜지스터와,
    상기 동작 전압이 상기 미리 결정된 전압 아래로 강하할 때 상기 동작 전압에 응답하여 상기 트랜지스터를 오프(OFF)로 조정하고, 그렇지 않은 경우 온(ON)으로 조정하는 회로를 포함하는 것인 시스템.
  13. 제12항에 있어서, 상기 회로는 상기 동작 전압과 기준 전위의 소스 사이에 결합된 저항기와 제너 다이오드의 직렬 접속을 포함하는 것인 시스템.
  14. 제12항에 있어서, 상기 트랜지스터는 상기 회로에 결합된 제어 전극, 기준 전위의 소스에 결합된 메인 전도 경로의 일단부, 및 제어 신호를 발생시키는 메인 전도 경로의 타단부를 포함하는 것인 시스템.
  15. 제1항에 있어서, 상기 전력 공급 회로는,
    상기 제어 회로에 결합된 전압 저장 디바이스와,
    상기 전원과 상기 전압 저장 디바이스 사이에 결합되어, 상기 동작 전압이 상기 미리 결정된 전압보다 높은 동안 상기 전압 저장 디바이스에 동작 전압을 공급하는 회로를 포함하는 것인 시스템.
  16. 제15항에 있어서, 상기 전압 저장 디바이스는 커패시터를 포함하는 것인 시스템.
  17. 제15항에 있어서, 상기 전압 저장 디바이스에 동작 전압을 제공하는 상기 회로는 상기 전원과 상기 전압 저장 디바이스 사이에 결합된 다이오드를 포함하는 것인 시스템.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AT6963U1 (de) * 2003-02-21 2004-06-25 Blum Gmbh Julius Scharnier
US6901326B2 (en) * 2003-05-28 2005-05-31 Siemens Aktiengesellschaft Circuit layout and procedure to control at least one electrical component of a motor vehicle
JP4353081B2 (ja) * 2004-11-29 2009-10-28 セイコーエプソン株式会社 電子機器及びその制御方法
CN102545854A (zh) * 2010-12-31 2012-07-04 鸿富锦精密工业（深圳）有限公司 复位电路及电子装置
TWI454894B (zh) * 2011-05-19 2014-10-01 Wistron Corp 重置控制裝置、重置控制方法及電子裝置
CN111781872A (zh) * 2020-06-30 2020-10-16 山东信通电子股份有限公司 一种芯片的上电复位电路及方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55116118A (en) * 1979-03-01 1980-09-06 Nippon Denso Co Ltd Reset circuit of microcomputer
JPH02178816A (ja) * 1988-12-29 1990-07-11 Mitsumi Electric Co Ltd システムリセット回路
JPH05233102A (ja) * 1991-12-23 1993-09-10 Ford Motor Co マイクロコンピュータ用低電圧禁止回路

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1241288B (it) * 1990-11-20 1993-12-29 Sgs Thomson Microelectronics Dispositivo di reset per microprocessore, in particolare in applicazioni automobilistiche

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55116118A (en) * 1979-03-01 1980-09-06 Nippon Denso Co Ltd Reset circuit of microcomputer
JPH02178816A (ja) * 1988-12-29 1990-07-11 Mitsumi Electric Co Ltd システムリセット回路
JPH05233102A (ja) * 1991-12-23 1993-09-10 Ford Motor Co マイクロコンピュータ用低電圧禁止回路
US5313112A (en) * 1991-12-23 1994-05-17 Ford Motor Company Low voltage inhibiting circuit for a microcomputer

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