JP2711224B2 - 回路カードの接続用電力制御回路 - Google Patents

回路カードの接続用電力制御回路

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JP2711224B2 JP6229167A JP22916794A JP2711224B2 JP 2711224 B2 JP2711224 B2 JP 2711224B2 JP 6229167 A JP6229167 A JP 6229167A JP 22916794 A JP22916794 A JP 22916794A JP 2711224 B2 JP2711224 B2 JP 2711224B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、電子カードと電子シス
テム・ボードとの相互接続に関し、より具体的には、シ
ステム・ボードの電源に対する妨害を低減するためにア
ダプタ・カード上の負荷への電力投入を制御する回路に
関する。
【０００２】
【従来の技術】給電中のシステム・ボードに電子カード
を突然接続すると、カード上の未充電負荷キャパシタン
スが要求するサージ電流によって、問題が発生する場合
がある。システム・ボードの電源が突然の負荷の変化を
補正しようとする際に電力の過渡現象が発生するので、
このサージ電流は、回路カードの構成部品に損傷を加え
たり、システム・ボードまたはそれに接続されているそ
の他のカードの動作を妨害する恐れがある。
【０００３】サージ電流を制限できるだけの抵抗を有す
るものを最初に接続して、カードを給電中のシステムに
挿入した場合に、長さが異なる複数の接点を備えたコネ
クタを使用して電圧を逐次印加する方法が知られてい
る。この方法は、１９８１年１月１３日に発行され、ロ
ックウェル・インタナショナル・コーポレーション（Ro
ckwell International Corporation）に譲渡された米国
特許第４２４５２７０号に記載されている。このような
配置に発生する問題の１つは、急速挿入などの状況で
は、制限抵抗器によってカードが完全に充電される前
に、短い方の低抵抗接続部が通電してしまい、保護が無
効になる可能性がある点である。このため、無制限のサ
ージ電流が流れる恐れがある。また、制限抵抗器の保護
を受けずに短い方の低抵抗接続部が電源と完全に接触し
ているので、カードを取り付けた状態で電力をオフにし
てからもう一度オンにした場合も、無制御状態になる。
【０００４】別の方法は、ＩＢＭテクニカル・ディスク
ロージャ・ブルテンVol. 34, No. 4A, September 1991,
pp. 9,10に記載されているように、電流の変化速度を
制御した線形電圧調整方式を使用する方法である。しか
し、この方法では、使用したモードにおいて電力損失が
発生するとともに、負荷電流の変化により、固有のシス
テム応答時間のために電圧妨害も発生する。
【０００５】１９９１年４月２３日に発行され、レイネ
ット・コーポレーション（Raynet Corporation）に譲渡
された米国特許第５０１０２９３号に記載されているよ
うな回路によって、最大レベルの電流を制限することが
できる。しかし、これは、突発電流をプリセット限界ま
で制御するわけではない。このような突然の電流変化の
場合も、やはり、システム電源は障害を感知し、リセッ
ト・パルスをシステムに出力して、システムの通常使用
を中断させる恐れがある。
【０００６】別の方法は、電子遅延を使用して、サージ
電流によって発生した妨害が過ぎ去るまでアダプタ・カ
ードの論理回路をディスエーブル状態に保つ方法であ
る。これは、ＪＰ０３−２７８２１４および３９３５−
５２７に記載されている。カードの論理回路をディスエ
ーブル状態に保持すると、その論理回路が疑似信号を生
成するのを防止するが、依然として存在するサージ電流
の影響によってシステム・ボードの電源またはその他の
カードへの妨害が発生するのを防止するわけではない。
【０００７】正の温度係数（ＰＴＣ）の抵抗器を使用し
て流入電流を制限すると、初期サージ電流が制限され、
ＰＴＣが加熱するにつれて、電圧降下がもっと小さくな
るように抵抗は低い値に低下する。これについては、１
９７６年１月２７日に発行され、テキサス・インスツル
メンツ・インコーポレイテッド（Texas InstrumentsInc
orporated）に譲渡された米国特許第３９３５５１１号
に記載されている。短時間の間、電力を除去し、ＰＴＣ
が十分冷えないうちに再投入すると、ＰＴＣの熱時間定
数によって、ＰＴＣはサージ電流に対する保護機能を果
たせなくなる。また、デバイスに残っている抵抗は通常
動作時は寄生負荷になり、特に電力の節約が重要で、熱
発生を制御しなければならない場合には、この寄生負荷
が望ましくないものになる恐れがある。
【０００８】
【発明が解決しようとする課題】本発明は、回路カード
の新たな接続先になるシステムに電力供給している間
に、そのシステムへの電力供給の中断を防止するよう
に、低インピーダンスまたは容量性負荷に電力投入可能
なアクセサリ回路カードなどにおいて効果的に使用でき
る回路を提供することにより、先行技術の制約を解消し
ようとするものである。
【０００９】
【課題を解決するための手段】本発明の他の態様は、電
源をオフにし、後でオンにするような一時的な電力遮断
の場合か、回路カードを取り外してシステム・ボードに
再接続する場合のいずれかに発生しそうな、電力除去お
よび再投入の後で適切な回路動作を回復するための手段
を提供することである。
【００１０】本発明の他の態様は、上記の機能を持ち、
ＰＣＭＣＩＡアクセサリ・カード・サイズの範囲内で、
しかも前記カードおよび前記カードに接続され、前記Ｐ
ＣＭＣＩＡカードの接続先になるシステムの電源から電
源供給を受ける可能性のあるアクセサリの回路構成を保
護するための電力制約条件の範囲内で使用できるよう
に、十分小型かつ電力節約型の電源スイッチを提供する
ことである。
【００１１】本発明の回路は、低インピーダンス接続部
を介して大きい低インピーダンスまたは容量性負荷を急
に電源に接続したときに流れる突発サージ電流を防止す
るために使用する。不注意で電力を除去した場合は、す
ばやく電力を再投入すると、この回路は、保護機能を果
たすように電源スイッチをリセットしてしまう。
【００１２】本発明のある態様によれば、電源に負荷を
結合するための電力制御回路が設けられている。この回
路は、トランジスタの制御端子に印加された制御電圧に
応じて、そのトランジスタを介して電源に前記負荷を結
合するためのトランジスタを含む。チャージ・ポンプ回
路の出力側は、チャージ・ポンプを起動したときにトラ
ンジスタに被制御ターン・オン信号を印加するようにト
ランジスタの制御端子に接続されており、この被制御信
号は、トランジスタにバイアスをかけてそれを完全オン
状態にするまで徐々に高くなる。
【００１３】本発明の他の態様によれば、トランジスタ
の制御端子に印加された制御電圧に応じて、そのトラン
ジスタを介して電源に負荷を結合するためのトランジス
タと、チャージ・ポンプを起動したときにトランジスタ
に被制御ターン・オン信号を印加するように前記トラン
ジスタの制御端子に出力側が接続され、前記トランジス
タにバイアスをかけてそれを完全オン状態にするまで被
制御信号が徐々に高くなるようなチャージ・ポンプ回路
とを含む、電源に負荷を結合するための電力制御回路が
設けられている。前記トランジスタの前記制御端子に結
合された放電回路は、前記電源からの電力が遮断された
場合に前記制御端子側の制御電圧をすばやく低下させて
前記トランジスタをオフにする。
【００１４】本発明の他の態様によれば、電源に負荷を
結合するための電力制御回路が設けられているが、この
回路は、電源に負荷を結合するためのトランジスタ、好
ましくは、Ｎ型エンハンスメント・モードＰＯＷＥＲ
ＭＯＳＦＥＴを含む。このトランジスタは、トランジス
タの制御端子、ＭＯＳＦＥＴの場合はゲートに印加され
る制御電圧によって制御される。ＭＯＳＦＥＴを制御す
るために接続されているチャージ・ポンプ回路は、ＭＯ
ＳＦＥＴを徐々にオンにするために制御電圧を徐々に高
めてＭＯＳＦＥＴに印加できるようになっている。その
結果、ＭＯＳＦＥＴを通じて負荷に流れる電流も徐々に
高くなる。ＭＯＳＦＥＴにバイアスをかけて完全にオン
にするのに十分な電圧になるまで、チャージ・ポンプは
電圧を上げながらＭＯＳＦＥＴのゲートに供給し続け
る。
【００１５】ある実施例では、ＭＯＳＦＥＴのドレーン
は、システムが使用する電源の正側から直接電力供給を
受け、ＭＯＳＦＥＴのソースは負荷に接続され、そのも
う一方のノードはシステム電源にアースされ、電力除去
の場合に迅速にＭＯＳＦＥＴをオフにするためにＭＯＳ
ＦＥＴのゲートとそのドレーン端子に結合された放電回
路が設けられている。このため、電力がもう一度回復さ
れた場合に、電力制御回路を迅速にその初期状態に戻
し、負荷への電力投入をもう一度制御できるようにする
のに役立ち、破壊的になる可能性のある電力過渡現象か
ら負荷と電源を保護する。
【００１６】本発明は、本明細書の説明および添付図面
によりさらに理解されるだろう。
【００１７】
【実施例】図１を参照すると、同図には、本発明の実施
例が示されている。この実施例の電源結合トランジスタ
Ｑ１は、ＳＩＬＩＣＯＮＩＸ ＳＩ９４１０ＤＹなどの
Ｎ型エンハンスメント・モード電源ＭＯＳＦＥＴからな
り、その仕様は容易に入手できる。Ｑ１のゲートは、マ
イクレル・セミコンダクタ（MICREL SEMICONDUCTOR）社
製ＭＩＣ５０１４またはＭＩＣ５０１５チャージ・ポン
プなどのチャージ・ポンプＵ１によって駆動され、シス
テム制御下にある制御論理回路Ｌ１によってチャージ・
ポンプＵ１が起動されると、ゲート電圧Ｖｇを徐々に上
げてＱ１を徐々にオンにするために、チャージ・ポンプ
がゲート・キャパシタＣ１を充電する。
【００１８】効率のよいＮ型ＭＯＳＦＥＴ電源スイッチ
・デバイスＱ１を使用すると、通常動作時の電力損失は
最小になる。このスイッチＱ１を負荷と電源の間に挿入
すると、動作時以外は負荷を地電位に保つことができる
が、ＭＯＳＦＥＴ電源スイッチＱ１のゲートに電源電圧
より１０〜１５ボルト高いレベルの電圧を供給するため
に何らかの方法を講じ、電圧または負荷条件が変化する
場合も正しい動作が確保できるようにしなければならな
い。チャージ・ポンプ回路Ｕ１は、このレベルの電圧を
供給するのに使用する。ＭＯＳＦＥＴ回路構成の特性に
より、スイッチを「オン」状態にしたまま電源電圧を除
去した場合、ＭＯＳＦＥＴ電源スイッチＱ１は、相当な
期間、導電状態のままになり、負荷や電源に前述の問題
が発生しやすくなる。このような事態を防止するため、
２Ｎ２２２２などの小型のＮＰＮバイポーラ・トランジ
スタＱ２、０．１ｕＦ程度の小型の蓄電キャパシタＣ
２、２つのブロッキング・ダイオードＣＲ１およびＣＲ
２が組み込まれている。トランジスタＱ２は、電源電圧
Ｖ１が低下した場合にＭＯＳＦＥＴ Ｑ１のゲートから
迅速に電荷を排出するのに使用する。
【００１９】この実施例では、電源スイッチＱ１は負荷
の正側にあり、起動されていないときには負荷を地電位
に保つことができる。本明細書ではこの実施例には望ま
しくないものとして記載されているが、Ｎ型ＭＯＳＦＥ
Ｔの通常の使用目的は、ＭＯＳＦＥＴで消費する電力を
削減するためにできるだけ迅速に電源ＭＯＳＦＥＴのオ
ン／オフを切り替えることであろう。これを行うには、
何らかの電子回路がチャージ・ポンプを使用して、蓄電
キャパシタに電圧を蓄積して維持し、次に、そのキャパ
シタを高速トランジスタによって電源ＭＯＳＦＥＴのゲ
ートに接続する。負荷が未充電の容量分を相当含む場合
にＭＯＳＦＥＴでその負荷に電力を供給すると、電源Ｍ
ＯＳＦＥＴをこのように高速でターン・オンした結果、
電源から負荷に大量のサージ電流が流れることになる。
容量の小さいチャージ・ポンプＵ１を使用し、ＭＯＳＦ
ＥＴのゲートに直接作用し、ＭＯＳＦＥＴのゲートＧと
ソースＳの間に（外部の）キャパシタンスＣ１を追加す
ることで、ＭＯＳＦＥＴを制御しながら徐々にオンにす
ることができる。このターン・オン時には、負荷電圧Ｖ
Ｌが電源電圧Ｖ１と等しくなるまで、ＭＯＳＦＥＴスイ
ッチは負荷への増大する電流源として機能する。成分値
を慎重に選択すると、信頼性の高いターン・オンが徐々
に行われる。ターン・オン時間を２００〜３００ミリ秒
にすると、これまで検討してきたシステム・ボードやＰ
ＣＭＣＩＡアクセサリにとって十分漸進的になることが
分かった。チャージ・ポンプがゲート電圧Ｖ２を必要な
値、約１０〜１５ボルトまで上げると、チャージ・ポン
プは自動的に待機モードに入り、ゲートＧの電荷を維持
する。プログラム制御などにより制御論理回路が、ＭＯ
ＳＦＥＴをオフに切り替えるようチャージ・ポンプに指
示すると、チャージ・ポンプは停止し、チャージ・ポン
プ内の内部ドレーン・トランジスタが励起され、ＭＯＳ
ＦＥＴのゲートにある電荷を除去する。ＭＯＳＦＥＴが
オン状態の時に電源Ｖ１が遮断された場合は、チャージ
・ポンプ回路の内部ドレーン時間ではＭＯＳＦＥＴのゲ
ートにある電荷を除去できなくなり、構成要素からの電
流流出の速度が非常に遅くなるため、ＭＯＳＦＥＴは数
分間、オン状態を維持することができる。この時間内に
電源を再投入すれば、大量のサージ電流が流れるはずで
ある。このような事態を防止するため、図示の本発明の
実施例では、エミッタがＱ１のドレーンＤに結合され、
コレクタがダイオードＣＲ２を介してＱ１のゲートＧに
結合されているＮＰＮトランジスタＱ２からなるドレー
ン回路を使用している。Ｑ２のベースは、ダイオードＣ
Ｒ１を介して負荷の正側に結合されている。キャパシタ
Ｃ２は、Ｑ２用のエネルギーを貯蔵し、電力遮断が発生
した場合にはゲートＧを放電する。
【００２０】ＭＯＳＦＥＴ Ｑ１をオンに切り替えて、
電流が負荷に流れ込むようにすると、少量の電流がブロ
ッキング・ダイオードＣＲ１を通って流れ、キャパシタ
Ｃ２を充電する。このキャパシタは、電源電圧Ｖ１より
１ダイオード分降下した電圧まで充電する。トランジス
タＱ２のエミッタを電源に接続すると、ベース・エミッ
タ接合に逆バイアスがかかり、そのため、トランジスタ
Ｑ２はオフになったままになる。第二のブロッキング・
ダイオードＣＲ２は、キャパシタＣ２または負荷キャパ
シタンスＣＬからの電流が通常のターン・オフ時にチャ
ージ・ポンプ回路に流れ込まないようにする。
【００２１】システム電源を除去すると、制御論理回路
は、減結合キャパシタＣ４から迅速に電荷を排出し、負
荷ＲＬは、負荷キャパシタンスＣＬから迅速に電荷を排
出する。ブロッキング・ダイオードＣＲ１は、キャパシ
タＣ２が負荷Ｒ１に放電しないようにする。すると、ト
ランジスタＱ２のエミッタ側の電源電圧は、キャパシタ
Ｃ２の電圧より低くなり、トランジスタＱ２のベース・
エミッタ接合に順バイアスがかかり、トランジスタＱ２
がオンになる。トランジスタＱ２は、ブロッキング・ダ
イオードＣＲ２を介してキャパシタＣ１と同時にＭＯＳ
ＦＥＴ Ｑ１のゲートＧも放電し、ＭＯＳＦＥＴはすば
やくオフになる。キャパシタＣ２が放電されると、トラ
ンジスタＱ２がオフになり、回路はいつでも通常動作に
戻れる状態になる。
【００２２】本発明の特定の実施例について詳しく説明
してきたが、請求の範囲に定義した本発明の範囲を逸脱
せずに、各種の変更態様および適応態様が可能であるこ
とに留意されたい。たとえば、図１の実施例には、特定
の放電回路構成とＮ型ＭＯＳＦＥＴが示されているが、
その他のタイプの放電回路構成または電力制御トランジ
スタで代用してもよい。
【００２３】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００２４】（１）トランジスタの制御端子に印加され
た制御電圧に応じて、前記トランジスタを介して電源に
負荷を結合するためのトランジスタと、出力が前記トラ
ンジスタの制御端子に接続され、起動されたときに前記
トランジスタに被制御ターン・オン信号を印加するチャ
ージ・ポンプ回路とを含み、前記トランジスタにバイア
スをかけてそれを完全オン状態にするまで、前記被制御
信号が徐々に高くなることを特徴とする、電源に負荷を
結合するための電力制御回路。 （２）トランジスタの制御端子に印加された制御電圧に
応じて、前記トランジスタを介して電源に負荷を結合す
るためのトランジスタと、出力が前記トランジスタの制
御端子に接続され、起動されたときに前記トランジスタ
に被制御ターン・オン信号を印加するチャージ・ポンプ
回路とを含み、前記トランジスタにバイアスをかけてそ
れを完全オン状態にするまで、前記被制御信号が徐々に
高くなり、前記トランジスタの前記制御端子に結合さ
れ、前記電源からの電力が遮断された場合に前記制御端
子側の制御電圧をすばやく低下させて前記トランジスタ
をオフにするための放電回路をさらに含むことを特徴と
する、電源に負荷を結合するための電力制御回路。 （３）前記チャージ・ポンプが、前記トランジスタと協
調して前記トランジスタの制御端子にランプ電圧を印加
し、前記電源から前記負荷に印加する電流を徐々に開始
して上げていくように接続され、前記ランプ電圧の立上
り時間が、前記負荷への電流流入を制御して、前記負荷
の損傷または前記電源の動作の混乱を回避するように選
択されることを特徴とする、上記（１）に記載の電力制
御回路。 （４）前記電源からの電力損失が発生した場合に、前記
放電回路が前記トランジスタをすばやくオフに切り替え
られるようになっていることを特徴とする、上記（２）
に記載の電力制御回路。 （５）前記チャージ・ポンプにより充電されるように前
記チャージ・ポンプの出力にキャパシタが接続され、前
記キャパシタのキャパシタンスが、前記トランジスタの
入力端子に与えられる前記制御信号の電圧上昇速度を、
前記負荷への流入電流の上昇速度を制御するのに適した
速度に制御するように選択されることを特徴とする、上
記（１）に記載の電力制御回路。 （６）前記チャージ・ポンプにより充電されるように前
記チャージ・ポンプの出力にキャパシタが接続され、チ
ャージ・ポンプの出力と前記キャパシタのキャパシタン
スが、前記トランジスタの入力端子に与えられる前記制
御信号の電圧上昇速度を、前記負荷への流入電流の上昇
を適切な速度に制御するのに適した速度に制限するよう
に選択されることを特徴とする、上記（１）に記載の電
力制御回路。 （７）ＭＯＳＦＥＴトランジスタのゲートに印加された
制御電圧に応じて、その電源端子を介して前記トランジ
スタにより電源に負荷を結合するためのＭＯＳＦＥＴト
ランジスタと、出力が前記ゲートに接続され、起動され
たときに前記トランジスタに被制御ターン・オン信号を
印加するチャージ・ポンプ回路とを含み、前記トランジ
スタにバイアスをかけてそれを完全オン状態にするま
で、前記被制御信号が徐々に高くなり、前記トランジス
タの前記ゲートに結合され、前記電源からの電力が遮断
された場合に前記ゲート側の制御電圧をすばやく低下さ
せて前記トランジスタをオフにするための放電回路をさ
らに含むことを特徴とする、電源に負荷を結合するため
の電力制御回路。 （８）前記チャージ・ポンプにより充電されるように前
記チャージ・ポンプの出力にキャパシタが接続され、前
記キャパシタのキャパシタンスが、前記トランジスタの
ゲート側の前記制御信号電圧の電圧上昇速度を、前記ト
ランジスタのターン・オン速度を制御して前記負荷への
流入電流の上昇を制御するのに適した速度に制御するよ
うに選択されることを特徴とする、上記（７）に記載の
電力制御回路。 （９）前記チャージ・ポンプにより充電されるように前
記チャージ・ポンプの出力にキャパシタが接続され、チ
ャージ・ポンプの出力と前記キャパシタのキャパシタン
スが、前記トランジスタのゲート側の前記制御信号電圧
の電圧上昇速度を、前記負荷への流入電流の上昇を適切
な速度に制御するのに適した速度に制限するように選択
されることを特徴とする、上記（７）に記載の電力制御
回路。 （１０）前記電源結合ＭＯＳＦＥＴトランジスタが、前
記電源と前記負荷との間に接続可能なＮ型ＭＯＳＦＥＴ
であり、前記トランジスタのドレーンが前記電源に接続
可能で、前記トランジスタのソースが前記負荷の一方の
ノードに接続可能であり、前記電力制御回路に接続され
たときに前記負荷のもう一方のノードが前記電源を基準
にしてアースされ、前記放電回路が、エミッタが前記電
源結合トランジスタの前記ドレーンに結合され、コレク
タが前記電力制御トランジスタの前記ゲートに結合され
たＮＰＮ放電トランジスタを含み、前記ＮＰＮトランジ
スタのベースが、前記負荷のアースされていない方のノ
ードに結合され、前記ＮＰＮトランジスタの前記ベース
とアースとの間に接続され、電力障害が発生した場合に
前記ＮＰＮトランジスタに起動エネルギーを提供して前
記トランジスタをオンにし、前記電源結合トランジスタ
の前記ゲート端子とドレーン端子との間に存在する電圧
を放電してそれをオフにするためのベース・キャパシタ
と、前記ベース・キャパシタのベース接続端子と前記負
荷との間、および前記電力制御トランジスタの前記ゲー
トと前記ＮＰＮトランジスタの前記コレクタとの間に設
けられ、前記ＮＰＮトランジスタ内の不要な電流を防止
するためのブロッキング・ダイオードとをさらに含むこ
とを特徴とする、上記（８）に記載の電力制御回路。 （１１）低インピーダンスまたは容量回路構成と、上記
（１）、（２）、または（１０）のいずれかに記載の電
力制御回路とを含む回路カード。 （１２）上記（１）、（２）、または（１０）のいずれ
かに記載の電力制御回路を含む回路カードであって、前
記カードに結合される可能性のある負荷に前記電力制御
回路によって制御した電力を供給できるようになってお
り、前記回路カードの接続先になる可能性のあるシステ
ムの電源によって前記電力を供給可能であることを特徴
とする回路カード。
【図面の簡単な説明】
【図１】抵抗特性（ＲＬ）および容量特性（ＣＬ）を有
する一般的な負荷に応用した場合の本発明の実施例によ
る電流制御電源スイッチを示す回路図である。
【符号の説明】
Ｃ１ ゲート・キャパシタ Ｃ２ 蓄電キャパシタ Ｃ４ 減結合キャパシタ ＣＲ１ ブロッキング・ダイオード ＣＲ２ ブロッキング・ダイオード Ｄ ドレーン Ｇ ゲート Ｌ１ 制御論理回路 Ｑ１ 電源結合トランジスタ Ｑ２ ＮＰＮバイポーラ・トランジスタ Ｓ ソース Ｕ１ チャージ・ポンプ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−142468（ＪＰ，Ａ) 実開 平５−78188（ＪＰ，Ｕ) 実開 平２−99413（ＪＰ，Ｕ)

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】ドレーンが電源に接続され、ソースが負荷
    の第１のノードに接続されたＦＥＴと、 出力が前記ＦＥＴのゲートに接続されたチャージ・ポン
    プ回路と前記チャージ・ポンプ回路の出力と前記ＦＥＴ
    のソースとの間に接続された第１キャパシタと、 エミッタが前記ＦＥＴのドレーンに接続され、コレクタ
    が前記ＦＥＴのゲートに接続されたバイポーラ・トラン
    ジスタと、 前記バイポーラ・トランジスタのベースと前記負荷の第
    ２のノードとの間に接続された第２キャパシタと、 前記バイポーラ・トランジスタのベースと前記負荷の第
    １のノードとの間、および前記ＦＥＴのゲートと前記バ
    イポーラ・トランジスタのコレクタとの間に各々設けら
    れたブロッキング・ダイオードと、 を含む電力制御回路。
  2. 【請求項２】前記第１キャパシタの容量が、前記ＦＥＴ
    のゲートの制御信号電圧の電圧上昇速度を、前記ＦＥＴ
    のターン・オン速度を制御して前記負荷への流入電流の
    上昇速度を制御するのに適した速度に制御するように、
    選択されることを特徴とする請求項１記載の電力制御回
    路。
  3. 【請求項３】前記ＦＥＴがＮ型ＭＯＳＦＥＴからなり、
    前記バイポーラ・トランジスタがＮＰＮ型バイポーラ・
    トランジスタからなることを特徴とする請求項１記載の
    電力制御回路。
  4. 【請求項４】前記負荷の第２のノードが接地されている
    ことを特徴とする請求項１記載の電力制御回路。
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