KR101259209B1 - 소프트 스타트 회로가 있는 유입 전류 제어 시스템 및 방법 - Google Patents

소프트 스타트 회로가 있는 유입 전류 제어 시스템 및 방법 Download PDF

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Abstract

유입 전류 제어 시스템의 금속 산화막 반도체 전계 효과 트랜지스터(MOSFET) 내에서 생성된 유입 전류를 제어하는 방법 및 시스템에 있어서, 상기 트랜지스터는 소스, 게이트 및 드레인을 포함한다. 상기 트랜지스터의 드레인의 전압의 시간 변화율(dV/dt)은 상기 트랜지스터가 좀더 빠르게 켜고 끌 수 있도록 상기 트랜지스터의 게이트 및 드레인 사이에 연결된 별도의 캐퍼시터가 필요 없이 전류 한도와 독립적으로 유입 전류 레벨을 전압의 시간 변화율의 함수로서 설정하도록 제어된다.
Figure R1020077030206
금속 산화막 반도체 전계 효과 트랜지스터(MOSFET), 전압의 시간 변화율(dV/dt), 전류의 시간 변화율(dI/dt)

Description

소프트 스타트 회로가 있는 유입 전류 제어 시스템 및 방법{INRUSH CURRENT CONTROL SYSTEM WITH SOFT START CIRCUIT AND METHOD}
본 발명은 일반적으로 유입(inrush) 전류를 제한하는 회로들, 보다 자세하게는 소프트 스타트 회로가 있는 유입 전류 제어 시스템 및 소프트 스타트 전압의 램프(ramp)율의 함수로서 제어 시스템의 상기 유입 전류를 제어하는 방법들에 관한 것이다.
회로 보드들이 라이브 백플래인들(전형적으로 -48V에서) 안에 삽입되면, 보드의 전력 모듈 또는 스위칭 전력 공급(또는 제공된다면 우회 캐퍼시터들)의 입력은 충전함에 따라 다량의 과도 전류(transient current)를 끌어올 수 있다. 상기 과도 전류는 상기 보드의 컴포넌트들 및 상기 시스템 전력 공급상의 글리치(glitch)들에 영구적 손상을 유발할 수 있다. 과도 효과에 의해 야기된 유입 전류를 제한함으로써 과도한 전류 스파이크로부터 상기 보드를 보호한다. 유입 전류를 제한하는 세 개의 상업화 가능한 회로들은 도 1-3에 보여진다.
도 1에 보여진 상기 회로는 현 양수인의 상표인 핫 스왑(Hot Swap) 제어기(Controller) LT4250으로서 현 양수인으로부터 상업화가 가능하다. 상기 제어기는 외부 회로소자에 연결되어 외부 N-채널 통과 전계 효과 트랜지스터(FET)의 상기 게이트 전압을 제어함으로써 상기 유입 전류를 조절 가능한 값으로 제한하는 활성 전류 제한 인버팅(inverting) 증폭기 ACL을 포함한다. 상기 N-채널 통과 전계 효과 트랜지스터는 상기 유입 전압이 프로그램 가능한 저전압 임계치보다 낮거나 고전압 임계치보다 높으면 꺼진다. 조절 가능한 전류 한도는 단락들로부터 상기 시스템을 보호한다. 500 마이크로초 시간종료 후에 상기 전류 제한 회로는 전자 회로 차단기를 활성화시킨다. 외부 캐퍼시터 CR을 상기 드레인 및 상기 전계 효과 트랜지스터의 상기 게이트 사이에 위치시키고 ACL 증폭기(IGATE 전류 소스에 의해 대표됨) 내의 전류 제한 풀업(current limited pull up)을 사용함으로써, 상기 유입 전류는 상기 회로 차단기 임계치와 독립적으로 상기 부하 용량 CL 및 CR 사이의 상기 비율에 의해 설정될 수 있다. 상기 유입 전류를 상기 회로 차단기 임계치의 상기 전류 제한보다 충분히 낮게 설정함으로써 상기 회로 차단기는 상기 전계 효과 트랜지스터를 보호하도록 최대한 활용될 수 있다. 소회로 차단기 시간 tCB는 상기 전계 효과 트랜지스터에 의해 소비되는 전력을 안전한 동작 영역 내로 유지하는 단락-회로 이벤트에 따라 감소시킨다. 그러나 이 기술은 상기 제어기를 갖춘 보드를 라이브 백플래인 안에 삽입시 상기 전계 효과 트랜지스터를 켜는 것을 막기 위한 CR보다 훨씬 큰 상기 전계 효과 트랜지스터의 상기 게이트 및 소스 사이의 캐퍼시터 CG를 전형적으로 필요로 한다. 구체적으로, 상기 캐퍼시터 CG는 상기 전력 핀들이 상기 라이브 백플래인과 최초로 접촉하면 상기 전계 효과 트랜지스터가 순간적으로 켜지 는 것을 방지한다. 캐퍼시터 CG 없이, 캐퍼시터 CR은 상기 회로가 구동되고(power up) 전계 효과 트랜지스터의 게이트를 능동적으로 끌어내릴 수 있기 전에, 전계 효과 트랜지스터의 게이트를 대략 VEE 곱하기 CR/CGS(전계 효과 트랜지스터의 게이트-소스 용량)와 같은 전압까지 전계 효과 트랜지스터의 게이트를 끌어올릴 것이다. 캐퍼시터 CG를 전계 효과 트랜지스터의 게이트 용량과 병렬로 놓음으로써 상기 문제는 해결된다. 이 큰 CG는 하드 단락 이벤트시 전계 효과 트랜지스터의 턴-오프를 어렵게 만들고, SOA 요구를 증가시킨다. 상기 접근법은 활성 전류 제한을 고정시키는 데 사용되는 보상 네트워크의 선택 또한 복잡하게 만든다.
현 양수인으로부터 상업화 가능한 상기 LTC4252로서 도 2에 보여진 제2제어기 내에서 출력 전류는 세 단계, 즉, 시한 회로 차단기, 활성 전류 제한 및 최고 전류를 최악의 경우 파국적인 장애 조건들 이하로 제한하는 고속 피드 포워드 경로의 전류 제한에 의해 제어된다. 활성 전류 제한은 CR을 제거하고 CG(도 1 제어기 내에서 사용되는 컴포넌트들)의 상기 값을 감소시키기 위해 유입 전류의 생성 동안 사용된다. 이 접근법의 한 가지 약점은 시동 및 입력 단계 동안 시간종료를 막기 위한 전류 제한 서보(servo) 시간을 조절하는 데 필요한 긴 회로-차단기 시간 tCB이다. 단락이 일어나면, 전계 효과 트랜지스터는 긴 회로-차단기 시간 내내 최고의 전류 제한을 겪게 되고, 이는 큰 SOA 요구로 귀결되고, 고전력 어플리케이션에서 전계 효과 트랜지스터의 선택을 어렵게 만든다. 전류 제한을 VOUT(전류 제한 폴드 백)의 함수로서 감소시키는 것은 SOA 요구를 감소시킨다. 이 같은 과정은 하드 단락 동안에도 충분히 목적을 달성할 수 있다. 그러나 소프트 단락 이벤트에서 전계 효과 트랜지스터는 회로-차단기 시간 동안 여전히 최대 규모의 전류 제한을 겪을 수 있고, 이는 전계 효과 트랜지스터상에 큰 압력으로 귀결될 수 있다.
HV301/311로서 써니베일 캘리포니아의 수퍼텍스(Supertex of Sunnyvale California)로부터 상업화 가능한 도 3에 보여진 제3회로 역시 활성 전류 제한 회로로 출력 전류를 제어한다. 최초 전력 인가 동안 외부 통과 장치(NMOSFET)의 게이트는 접촉 바운스(contact bounce)를 억제하도록 낮게 클램프된다. 그 후, 저전압/고전압(UV/OV) 수퍼바이저들 및 전력-온-재설정은 외부 통과 장치의 게이트 턴-온을 억제하도록 함께 작용한다. 그러면 활성 전류 제한 제어 회로는 유입 전류를 제한하도록 전력-상승 동안 활성화된다. 램프(RAMP) 핀 및 외부 통과 장치의 드레인 사이에 연결된 캐퍼시터 C2는 유입 전류가 전류 제한보다 낮은 것을 허용한다. 그러나 전류 제한 회로는 여전히 활성 상태이고 보통의 유입 전류와 전류 과부하를 구별할 방법이 없다. LTC4252와 유사하게 긴 회로-차단기 시간 tCB(전형적으로 100ms)는 시동 동안 회로-차단기 시간종료를 막는 데 필요하다. 따라서 출력 단락이 일어나면, 외부 통과 장치는 외부 통과 장치에 심하게 스트레스를 가하면서 전체 회로-차단기 시간 동안 전류 제한 레벨에서 작동할 것이다.
도 4는 현 양수인에게 양도된 회로를 도시하는데, 이는 미국 특허 5,952,817에 매우 상세하게 기재되어 있다. 이 회로는 전압 및 전류 슬루(slew)율 모두를 줄이는 스위칭 레귤레이터이다. 전압 및 전류 슬루율 모두를 줄이는 목적은 전력 공급 및 그라운드에 소개된 고주파수 소음을 줄이는 것이다. 밀러 캐퍼시터 CV, 20 및 조절 가능한 전류 IVSLEW는 노드 22에서의 전압 슬루율 dV/dt를 설정한다. 증폭기(24, 26 및 28)는 트랜지스터 Q1 전류의 슬루율을 제어하도록 작동한다.
본 발명의 일측에 따르면, 시스템의 방법 및 유입 전류 제어의 금속 산화막 반도체 전계 효과 트랜지스터(MOSFET, 이하 트랜지스터) 내에서 생성된 유입 전류 제어 방법이 기재되어 있다. 상기 방법 및 시스템은 상기 트랜지스터의 게이트 및 드레인 사이에 연결된 별도의 캐퍼시터가 필요 없이 전류 한도와 독립적으로 유입 전류 레벨을 전압의 시간 변화율(dV/dt)의 함수로서 설정하도록 상기 트랜지스터의 드레인의 전압의 시간 변화율을 제어한다.
본 발명의 또 다른 측면에 따르면, 유입 전류 제어 시스템의 턴 온 출력 전류 제어 시스템 및 방법이 기재되어 있다. 상기 시스템 및 방법은 전계 효과 트랜지스터(FET, 이하 트랜지스터)의 유입 전류를 전압의 시간 변화율의 함수로서 설정하도록 상기 트랜지스터의 드레인의 전압의 시간 변화율을 제어하고, 제어 시스템이 켜지면 제어 시스템의 입력에서 생성된 소프트 스타트 전압의 램프율의 함수로서 턴 온 출력 전류의 시간 변화율을 제어하도록 고안된다.
본 발명의 일실시예에 따르면, 램프 전압은 상기 트랜지스터의 게이트상의 전압이 상기 트랜지스터를 켜기에 충분하면 상기 트랜지스터의 드레인에서 생성된다.
본 발명의 일실시예에 따르면, 유입 전류 제어 시스템은 상기 트랜지스터의 드레인에 결합된 컴포넌트를 포함하고 램프 전압은 상기 트랜지스터의 드레인에서 생성되며 유입 전류는 제한된다. 상기 컴포넌트는 상기 트랜지스터의 드레인에 결합된 용량 또는/및 저항성 소자를 포함할 수 있다.
본 발명의 일실시예에 따르면, 초과 전류 조건 및/또는 출력 단락 이벤트 동안 상기 트랜지스터를 통해 상기 전류는 제한된다.
본 발명의 일실시예에 따르면, 유입 전류의 상승률 dI/dt도 제어된다.
본 발명의 일실시예에 따르면, 유입 전류에 영향을 미치지 않고 초과 전류 보호가 제공된다.
본 발명의 일실시예에 따르면, 유입 전류 제어 시스템은 전류 입력 및 상기 트랜지스터의 드레인에 결합된 램프 핀 출력을 포함하고, 상기 램프 핀 출력에서의 전압은 전력 상승 또는 전력 계단 조건 동안 유지된다.
본 발명의 또 다른 측면에 따르면, 유입 전류 제어 시스템의 턴 온 출력 전류 제어 시스템 및 방법이 기재되어 있다. 상기 시스템 및 방법은 전계 효과 트랜지스터를 통한 유입 전류 레벨을 전압의 시간 변화율의 함수로서 설정하도록 상기 트랜지스터의 드레인의 전압의 시간 변화율을 제어하고, 제어 시스템이 켜지면 제어 시스템의 입력에서 생성된 소프트 스타트 전압의 램프율의 함수로서 유입 전류의 시간 변화율을 제어하도록 고안된다.
본 발명의 일실시예에 따르면, 소프트 스타트 전압은 소정의 값으로 클램프된다.
본 발명의 일실시예에 따르면, 소프트 스타트 전압의 한도는 클램핑 회로에 의해 설정된다.
본 발명의 일실시예에 따르면, 유입 전류 제어 시스템은 드레인에 결합된 캐퍼시터를 포함하고, 램프 전류는 소프트 스타트 전압의 함수로서 상기 트랜지스터의 드레인의 상기 캐퍼시터를 통해 생성된다. 본 발명의 일실시예에 따르면, 상기 캐퍼시터는 상기 트랜지스터가 상기 캐퍼시터의 상기 값과 독립적으로 턴 오프할 수 있도록 구성된다.
첨부 도면들에 대한 아래 언급에서 동일한 참조 문자가 부여된 요소들은 처음부터 끝까지 같은 요소들을 나타낸다.
도 1은 종래의 제1 유입 전류 제어 시스템의 부분적 개략도(schematic diagram) 및 부분적 블록도이다.
도 2는 종래의 제2 유입 전류 제어 시스템의 부분적 개략도 및 부분적 블록도이다.
도 3은 종래의 제3 유입 전류 제어 시스템의 부분적 개략도 및 부분적 블록도이다.
도 4는 과도한 전류 과부하를 막도록 전압 및 전류 슬루율 모두를 줄이는 스위칭 레귤레이터의 부분적 개략도 및 부분적 블록도이다.
도 5는 본 발명의 적어도 한 측면에 따라 고안된 유입 전류 제어 시스템의 일실시예의 부분적 개략도 및 부분적 블록도이다.
도 6은 도 5에 보여진 제어 시스템의 유입 제어 작용을 도시하는 계시도(timing diagram)이다.
유입 전류 제어 시스템의 바람직한 실시예가 도 5에 보여진다. 상기 시스템은 가급적 소프트 스타트 단자 핀(SS, 52), 출력 단자 핀(GATE, 54), 출력 단자 핀(RAMP, 56) 및 시스템 그라운드 단자(VEE, 58)를 구비한 통합된 회로(50)의 형태로 존재한다. 상기 시스템은 상기 장치가 전력 공급(미도시)에 연결되면 닫는 스위치(60)를 포함한다. 상기 스위치의 한 번의 접촉은 전류 소스 ISS(62)에 연결되어 양전압 레일(64)에 연결된다. 스위치(60)의 다른 접촉은 증폭기(66)의 비인버팅 입력에 연결된다. 증폭기(66)의 비인버팅 입력은 또한 제너(Zener) 다이오드로서 도시된 클램핑 회로(68)의 음극 및 소프트 스타트 접합(SS, 52)에 연결된다. 다이오드(68)의 양극은 시스템 그라운드(VEE, 58)에 연결된다. 접합(SS, 52)은 또한 외부 소프트 스타트 캐퍼시터(CSS, 70)의 한 플레이트에 연결된다. 상기 캐퍼시터(CSS, 70)의 다른 플레이트도 시스템 그라운드(VEE, 58)에 연결된다.
증폭기(66)의 출력은 바이폴라 트랜지스터(Q5, 72)의 베이스에 연결된다. 트랜지스터(Q5, 72)의 이미터(emitter)는 증폭기(66)의 인버팅 입력 및 저항(R5, 74)에 연결된다. 저항(R5, 74)은 시스템 그라운드(VEE, 58)에 연결된다. 트랜지스 터(Q5, 72)의 콜렉터(collector)는 상기 금속 산화막 반도체 전계 효과 트랜지스터(MP1, 76)의 드레인에 연결되고, 상기 콜렉터는 전류 거울(current mirror)의 일부분을 형성하는데, 상기 전류 거울은 바람직하게는 트랜지스터들(MP1 76, MP2 78 및 MP3 80)을 포함한다. 각각의 트랜지스터들(MP1 76, MP2 78 및 MP3 80)은 전압 레일(64)에 연결된 소스 및 함께 연결된 게이트들을 구비한다. 트랜지스터(MP1, 76)의 게이트는 그 드레인 및 트랜지스터(Q5, 72)의 콜렉터에 연결된다. 트랜지스터(MP2, 78)의 드레인은 바이폴라 트랜지스터(Q3, 82)의 콜렉터 및 베이스에 연결되고, 트랜지스터(Q3, 82)의 이미터는 저항(R3, 84)을 통해 바이폴라 트랜지스터(Q1, 86)의 콜렉터 및 베이스에 연결된다. 트랜지스터(Q1, 86)의 이미터는 저항(R1, 88)을 통해 시스템 그라운드(VEE, 58)에 연결된다.
트랜지스터(MP3, 80)의 드레인은 (GATE) 단자(54) 및 바이폴라 트랜지스터(Q4, 90)의 콜렉터에 연결된다. 바이폴라 트랜지스터(Q4, 90)의 베이스는 트랜지스터(Q3, 82)의 베이스 및 콜렉터에 연결된다. 트랜지스터(Q4, 90)의 이미터는 저항(R4, 92)을 통해 (RAMP) 단자(56), 바이폴라 트랜지스터(Q2, 94)의 콜렉터 및 베이스에 연결된다. 트랜지스터(Q2)의 이미터는 저항(R2, 96)을 통해 시스템 그라운 드(VEE, 58)에 연결된다. 램프 단자(56)는 클램핑 회로(98)의 음극에 연결되고, 클램핑 회로(98)는 시스템 그라운드(VEE, 58)에 연결된 양극을 구비하는 제너 다이오드로서 도시된다. 클램핑 회로(98)는 (RAMP) 단자를 입력 전압 단계 동안 조정된(regulated) 1V 레벨에 가깝게 유지한다.
(GATE) 단자(54)는 외부 회로(통합된 회로의 외부)의 트랜지스터(100)의 게이트에 연결되고 캐퍼시터(CG, 102)를 통해 시스템 그라운드(VEE, 58)에 연결된다. 트랜지스터(100)의 소스는 저항(RS, 104)을 통해 시스템 그라운드(VEE, 58)에 연결된다. 트랜지스터(100)의 드레인은 캐퍼시터(CL, 106)를 통해 전압 소스(RTN, 108) 및 캐퍼시터(CR, 110)의 한 플레이트에 연결된다. 캐퍼시터(CR, 110)의 다른 플레이트는 저항(RR, 112)을 통해 (RAMP) 단자(56)에 연결된다. (RAMP) 단자(56)도 저항(CR2, 114)을 통해 시스템 그라운드(VEE, 58)에 연결된다.
상술한 바에 덧붙여, 바람직한 유입 전류 제어 시스템은 유입 제어 회로들 외에 두 개의 초과-전류 보호 컴포넌트들을 포함하는데, 두 개의 컴포넌트들 모두 바람직하게는 통합된 회로(50)의 일부분으로서 제공된다. 두 개의 초과-전류 보호 컴포넌트들은 바람직하게는 활성 전류 제한(ACL) 증폭기(116)를 포함하고, 증폭기(116)의 반전 입력은 MOSFET(100)의 소스로부터의 감지 전압에 연결되고, 증폭기(116)의 출력은 다이오드(120)의 음극에 연결되고, 다이오드(120)의 양극은 게이트 단자(54)에 연결되고, 증폭기(116)의 비반전 입력은 50mV 전원에 연결되어 증폭 기(116)가 50mV의 입력 임계치를 가지는 회로 차단기 비교기로서 동작하도록 한다. 다른 초과-전류 보호 컴포넌트는 바람직하게는 고속 풀 다운(FSTPULDN) 비교기(118)를 포함하는데, 비교기(118)의 반전 입력은 MOSFET(100)의 소스로부터 감지 전압을 수신하도록 연결되고, 비교기(118)의 비반전 입력은 다이오드(122)의 음극에 연결되고, 다이오드(122)의 양극은 게이트 단자(54)에 연결되고, 비교기(118)의 비반전 입력은 150mV의 입력 임계치에 연결된다.
작동시, 전계 효과 트랜지스터(100) 턴-온은 시스템이 전력 공급원에 연결되고 스위치(S, 62)가 닫히면(도 6에 보여진 시간 t0에서) 시작된다. ISS 전류가 스위치(62)를 통해 흐름에 따라, 트랜지스터(100) 턴-온은 외부 소프트-스타트 캐퍼시터(CSS)를 ISS 소스로부터 풀-업 전류로 충전하기 시작한다. 캐퍼시터 CSS로의 전류 흐름은 CSS에 걸친 전압 강하를 일으킨다. 이는 또한 트랜지스터(Q5, 72)의 이미터에서 증폭기(66)의 출력 신호를 생성한다. 이는 트랜지스터(Q5, 72) 및 저항(R5, 74)을 통해 흐르는 풀-업 전류로 귀결된다. 그로 인해 저항(R5, 74)에 걸쳐 생성된 전압은 캐퍼시터(CSS, 70)에 걸쳐 나타나는 전압과 동일하다. 트랜지스터(MP1, 76)로부터 흐르는 전류는 전류 미러에 의해(mirrored) 트랜지스터들(MP2, 78 및 MP3, 80)로부터 흐른다. 저항들(R1-R4, 82, 86, 90 및 96)에 흐르는 전류는 트랜지스터들(Q1-Q4, 82, 86, 90 및 94)을 통한 300mV의 이미터 디제너레이 션(degeneration)을 생성하여 회로가 (RAMP) 단자(54)의 잔류 소음(residual noise)을 견디도록 돕는다.
캐퍼시터(CSS, 70)에 걸쳐 인가된 전압은 따라서 GATE 풀-업용 단자(54)의 GATE 전류(IGATE)를 생성한다. GATE 단자(54)의 GATE 전압이 트랜지스터(100)(도 6의 t1에서)의 임계치 전압에 도달하면, IINRUSH 전류는 트랜지스터(100)를 통해 흐르기 시작하고 이는 CR을 통해 흐르기 시작하는 RAMP 전류(IRAMP)에 의해 설정된다. RAMP 전류는 캐퍼시터(CSS, 70)에 걸친 전압이 그 클램프된 값(도 6의 t2에서)에 도달하면 일정한 값에 도달할 때까지 증가된다. 일례로, 컴포넌트 값들은 캐퍼시터(CSS)에 걸친 VSS가, 도 6에 도시된 것처럼 11μA의 일정한 IGATE 및 20μA의 일정한 IRAMP에 상응하는 2.56V(클램핑 회로의 바이어스 전압)로 클램프되도록 설정된다. RAMP 단자(56)의 RAMP 핀 전압은 1V로 조정되고 DRAIN 단자(54)의 램프율은 저항(104)을 통해 하기와 같이 트랜지스터(100)의 전류 IINRUSH를 설정한다.
(1) IINRUSH = IRAMP ·CL/CR
캐퍼시터 CR2 및 저항 RR은 RAMP 단자(56)에서 소음을 필터링하는 데 이용되고, 각각은 선택적이다.
DRAIN이 VEE로 끌어 내려지면, IRAMP는 0으로 떨어지고 GATE를 램프 제어 회로(도 6의 t4에서)의 공급까지 끌어올린다.
도 6은 시스템의 작용을 도시하고 캐퍼시터(CSS, 70)에 걸친 전압의 램프율이 IINRUSH의 전류의 시간 변화율을 결정한다는 것을 보여준다. 구체적 사항은 하기와 같다.
(2) dVSS/dt = ISS/CSS
(3) dVSS/dt·1/R5 = dIRAMP/dt = ISS/(CSS·R5)
(4) dIINRUSH/dt = (dIRAMP/dt)·(CL/CR) = (ISS·CL)/(CSS·R5·CR)
따라서, 상기 실시예는 DRAIN 및 트랜지스터(100)의 GATE와 별도로 조정되는 전용 RAMP 단자 사이의 캐퍼시터 CR에 의해 IINRUSH 전류를 설정한다. 이 접근법의 장점들은 (1) CR과 관련된 큰 CG를 필요로 하지 않으므로 트랜지스터(100)의 턴-오프가 큰 부하 인가에 대해서도 빠를 수 있다는 점, (2) IINRUSH 전류의 시간 변화율을 제어하는 소프트 스타트 기술을 결합한다는 점이다. 다른 장점들은 당업자에게 명백할 것이다.
도 5에 보여진 것처럼 초과-전류 보호 컴포넌트들(ACL 증폭기 116 및 고속 풀 다운 비교기 118)과 함께 사용된, 본 발명에 제시된 유입 전류 제어 기술은 트랜지스터의 SOA 요구를 줄이는 일반적인 방법을 제공한다. 초과-전류 조건에서 RS(104)에 걸친 전압 강하가 50mV를 초과하면, ACL 증폭기(116)는 활성화되고 단락 회로 차단기 타이머(전형적으로 520㎲)가 시작된다. ACL 증폭기(116)는 50mV/RS의 일정한 출력 전류를 유지하도록 트랜지스터(100)의 GATE를 서보한다(servo). 회로 차단기 타이머가 종료되면 트랜지스터(100)는 꺼진다. 저-임피던스 출력 단락 이벤트시 RS에 걸친 전압 강하가 150mV를 초과하면, 고속 풀 다운 비교기(118)는 즉시 트랜지스터(100)의 게이트를 끌어내린다. 일단 RS(104)에 걸친 전압 강하가 아직 50mV 이상이기는 하지만 150mV 이하로 떨어지면, ACL 증폭기(116)는 회로 차단기 타이머가 종료될 때까지 트랜지스터(100)의 GATE를 서보한다. 유입 전류 제어는 전류 제한 또는 회로 차단기 기능들과 독립적이기 때문에 회로 차단기 타이머는 출력 단락 같은 초과-전류 조건에서 트랜지스터(100)상의 압력을 실질적으로 줄이도록 매우 짧을 수 있다.
선행 기술의 실시예 도 1의 캐퍼시터(CR)가 트랜지스터(캐퍼시터 110, CR)의 드레인 및 (RAMP) 단자(56) 사이에 연결되도록 도 5에 보여진 실시예로 이동된 점에 주목해야 한다. 이는 트랜지스터(100)의 게이트 및 VEE 사이의 캐퍼시터 형태의 개별 컴포넌트에 대한 필요를 줄이고 제거할 수 있다(게이트에 일부 기생 용량이 여전히 나타날 것이라는 점에 주목해야 하지만, 개별 컴포넌트의 제거는 회로의 수 행을 현저히 개선한다). 예를 들어, 도 1 제어기의 캐퍼시터 CG의 전형적인 용량 값은 470 나노파라드(nanofarad)이다. 도 5 실시예에 사용된 캐퍼시터 CG는 50 나노파라드의 전형적인 값을 가질 수 있으므로 거의 10 대 1의 상당한 용량 값 감소를 허용한다. 용량(102, CG)은 모든 트랜지스터들의 라이브 삽입 동안 도 1 제어기에 필수적이다. 그러나 캐퍼시터 CG를 이동함으로써 용량(102, CG)의 값은 현저히 줄어들 수 있고, 사용된 트랜지스터의 임계치 레벨에 따라 어떤 경우에는 심지어 제거될 수도 있다. 저항(112)은 시스템 요구에 따라 선택적이다. 결과는 트랜지스터(100)가 훨씬 더 빨리 켜고 끌 수 있다는 점이다. 덧붙여, 도 1 제어기의 큰 CG 값은 루프(loop) 보상을 복잡하게 만든다. 그러나 도 5와 관련하여 기재된 배열로써, 캐퍼시터(110, CR)는 저항성 소자에 의해 대체될 수 있다. 따라서 도 5 실시예의 장점들은 (a) 캐퍼시터 CR을 재루팅(rerouting)함으로써 캐퍼시터 CG의 값을 현저하게 줄이거나 캐퍼시터 CG의 필요를 제거하여 트랜지스터(100)의 RAMP 단자 및 드레인 사이에 연결되도록 하는 것, (b) 트랜지스터(100)가 훨씬 더 빨리 응답하도록 허용하는 것 및 (c) 회로의 보상 루프를 단순화하고 더 안정화하는 것을 포함한다.
게다가 RAMP 단자(56) 및 트랜지스터(100)(어떤 경우에는 단 한 개의 컴포넌트만 필요하기는 하지만 캐퍼시터 CR 110 및 저항 112처럼 보여짐)의 DRAIN 사이에 연결된 컴포넌트는 트랜지스터(100)를 통해 흐르는 유입 전류를 제한하도록 트랜지스터(100)의 DRAIN(또는 출력 전압)으로부터 램프 신호(전류)를 생성하는 데 사용된다.
따라서 본 발명에 따라 제공된 유입 전류 제어 시스템의 유입 출력 전류의 시간 변화율을 제어하는 방법 및 시스템이 기재되어 있다. 본 명세서에 기재된 바람직한 실시예는 한정이라기보다는 예시의 방식으로 제시되었으며, 본 발명의 사상 또는 범위에서 벗어나지 않고 당업자에 의해 더 넓은 측면들에서, 후술되는 청구항들에서처럼 다양한 변형, 조합 및 대체가 실행될 수 있다.
여기 기재된 본 발명의 시스템 및 방법, 모든 요소들은 후술되는 청구항들 중 적어도 하나의 범위 안에 포함된다. 현재 기재된 시스템 및 방법의 요소들은 청구권을 포기하거나 청구항들의 해석을 꼭 제한하려는 의도가 전혀 없다.

Claims (28)

  1. 소스, 게이트 및 드레인을 포함하는, 유입(inrush) 전류 제어 시스템의 금속 산화막 반도체 전계 효과 트랜지스터 내에서 생성된 유입 전류를 제어하는 방법에 있어서,
    상기 트랜지스터의 상기 게이트 및 드레인 사이에 연결된 별도의 캐퍼시터가 필요 없이 전류 한도와 독립적으로 유입 전류 레벨을 전압의 시간 변화율의 함수로서 설정하도록 상기 트랜지스터의 상기 드레인의 전압의 시간 변화율을 제어하는 단계
    를 포함하는 것을 특징으로 하는 유입 전류를 제어하는 방법.
  2. 제1항에 있어서,
    상기 트랜지스터가 켜지면 램프 핀으로부터 전류를 구동하는 단계
    를 더 포함하고,
    상기 유입 전류 제어 시스템은 전류 입력, 게이트 핀 출력 및 상기 트랜지스터의 상기 드레인에 결합된 램프 핀 출력을 포함하며, 상기 게이트 핀 출력은 상기 트랜지스터의 상기 게이트에 결합되는 것을 특징으로 하는 유입 전류를 제어하는 방법.
  3. 제1항에 있어서,
    상기 유입 전류 제어 시스템은 상기 트랜지스터의 상기 드레인에 결합된 컴포넌트를 포함하고,
    상기 트랜지스터의 상기 드레인의 상기 전압의 시간 변화율을 제어하는 상기 단계는
    상기 트랜지스터의 상기 드레인에서 램프 전압을 생성하고 상기 유입 전류를 제한하도록 상기 컴포넌트를 통해 램프 전류를 생성하는 단계
    를 포함하는 것을 특징으로 하는 유입 전류를 제어하는 방법.
  4. 제3항에 있어서,
    램프 전류를 생성하는 상기 단계는
    상기 트랜지스터의 상기 드레인에 결합된 용량 소자를 통해 램프 전류를 생성하는 단계
    를 포함하는 것을 특징으로 하는 유입 전류를 제어하는 방법.
  5. 제3항에 있어서,
    램프 전류를 생성하는 상기 단계는
    상기 트랜지스터의 상기 드레인에 결합된 저항성 소자를 통해 램프 전류를 생성하는 단계
    를 포함하는 것을 특징으로 하는 유입 전류를 제어하는 방법.
  6. 제1항에 있어서,
    초과 전류 조건 동안 상기 트랜지스터를 통한 상기 유입 전류를 제한하는 단계
    를 더 포함하는 것을 특징으로 하는 유입 전류를 제어하는 방법.
  7. 제1항에 있어서,
    출력 단락 이벤트 동안 상기 트랜지스터를 통한 상기 유입 전류를 제한하는 단계
    를 더 포함하는 것을 특징으로 하는 유입 전류를 제어하는 방법.
  8. 제1항에 있어서,
    상기 드레인의 상기 전압의 시간 변화율을 제어하는 상기 단계는
    상기 유입 전류의 상승률 dI/dt를 제어하는 단계도 포함하는 것을 특징으로 하는 유입 전류를 제어하는 방법.
  9. 제1항에 있어서,
    전력 상승 또는 전력 계단 조건 동안 램프 핀에서 상기 전압을 유지하는 단계
    를 더 포함하고,
    상기 유입 전류 제어 시스템은 전류 입력 및 상기 트랜지스터의 상기 드레인에 결합된 램프 핀 출력을 포함하는 것을 특징으로 하는 유입 전류를 제어하는 방법.
  10. 전계 효과 트랜지스터의 유입 전류 레벨을 전압의 시간 변화율의 함수로서 설정하도록 상기 트랜지스터의 드레인의 전압의 시간 변화율을 제어하는 단계; 및
    유입 전류 제어 시스템이 켜지면 상기 유입 전류 제어 시스템의 입력에서 생성된 소프트 스타트 전압의 램프율의 함수로서 턴 온 출력 전류의 시간 변화율을 제어하는 단계
    를 포함하는 것을 특징으로 하는 유입 전류 제어 시스템의 턴 온 출력 전류를 제어하는 방법.
  11. 제10항에 있어서,
    상기 소프트 스타트 전압을 소정의 값으로 클램프하는 단계
    를 더 포함하는 것을 특징으로 하는 유입 전류 제어 시스템의 턴 온 출력 전류를 제어하는 방법.
  12. 제11항에 있어서,
    상기 소프트 스타트 전압을 한도로 클램프하는 단계는
    클램핑 회로에 의해 상기 한도를 설정하는 단계를 포함하는 것을 특징으로 하는 유입 전류 제어 시스템의 턴 온 출력 전류를 제어하는 방법.
  13. 제10항에 있어서,
    소프트 단락 입력 핀에서 상기 전압의 함수로서 상기 트랜지스터를 켜는 램핑 전류를 생성하는 단계
    를 더 포함하고,
    상기 유입 전류 제어 시스템은 상기 소프트 단락 입력 핀 및 전압 레벨 소스 VEE 사이에 연결된 캐퍼시터를 포함하는 것을 특징으로 하는 유입 전류 제어 시스템의 턴 온 출력 전류를 제어하는 방법.
  14. 제10항에 있어서,
    상기 트랜지스터를 통해 유입 출력 전류를 생성하는 단계
    를 더 포함하고,
    상기 유입 전류 제어 시스템은 상기 드레인에 결합된 캐퍼시터를 포함하며, 상기 캐퍼시터는 상기 트랜지스터가 상기 캐퍼시터의 값과 독립적으로 턴 오프될 수 있도록 구성되는 것을 특징으로 하는 유입 전류 제어 시스템의 턴 온 출력 전류를 제어하는 방법.
  15. 소스, 게이트 및 드레인을 포함하는, 유입 전류 제어 시스템의 금속 산화막 반도체 전계 효과 트랜지스터 내에서 생성된 유입 전류를 제어하는 회로에 있어서,
    상기 트랜지스터의 상기 드레인에서의 전압의 시간 변화율이, 상기 트랜지스터의 상기 게이트 및 드레인 사이에 연결된 별도의 캐퍼시터가 필요 없이 전류 한도와 독립적인 전압의 시간 변화율의 함수로서, 유입 전류 레벨을 설정하도록 구성되고 배열된 제어 회로
    를 포함하는 것을 특징으로 하는 유입 전류를 제어하는 회로.
  16. 제15항에 있어서,
    상기 제어 회로는 전류 입력, 게이트 핀 및 램프 핀 출력을 포함하고, 램프 핀은 상기 트랜지스터의 상기 드레인에 결합되고, 램프 전압은 상기 트랜지스터의 상기 게이트상의 상기 전압이 상기 트랜지스터를 켜기에 충분하면 상기 트랜지스터의 상기 드레인에서 생성되는 것을 특징으로 하는 유입 전류를 제어하는 회로.
  17. 제15항에 있어서,
    상기 유입 전류 제어 시스템은 램프 핀 및 상기 트랜지스터의 상기 드레인 사이에 결합된 컴포넌트를 포함하고,
    상기 제어 회로는 상기 트랜지스터의 상기 드레인에서 램프 전압을 생성하고 상기 유입 전류를 제한하도록 상기 컴포넌트를 통한 램프 전류를 생성하는 것을 특징으로 하는 유입 전류를 제어하는 회로.
  18. 제17항에 있어서,
    상기 컴포넌트는 상기 트랜지스터의 상기 드레인에 결합된 용량 소자인 것을 특징으로 하는 유입 전류를 제어하는 회로.
  19. 제17항에 있어서,
    상기 컴포넌트는 상기 트랜지스터의 상기 드레인에 결합된 저항성 소자인 것을 특징으로 하는 유입 전류를 제어하는 회로.
  20. 제15항에 있어서,
    상기 트랜지스터에 결합되고, 초과 전류 조건 동안 상기 트랜지스터를 통해 상기 유입 전류를 제한하도록 구성된 전류 제한기
    를 더 포함하는 것을 특징으로 하는 유입 전류를 제어하는 회로.
  21. 제 15항에 있어서,
    상기 트랜지스터에 결합되고, 출력 단락 이벤트 동안 상기 트랜지스터를 통해 상기 유입 전류를 제한하도록 구성된 전류 제한기
    를 더 포함하는 것을 특징으로 하는 유입 전류를 제어하는 회로.
  22. 제15항에 있어서,
    상기 제어 회로는
    상기 유입 전류의 상승률 dI/dt를 제어하도록 더 구성되고 배열되는 것을 특징으로 하는 유입 전류를 제어하는 회로.
  23. 제22항에 있어서,
    상기 유입 전류에 대하여 초과 전류 보호를 제공하도록 구성되고 배열된 초과 전류 보호 서브 컴포넌트를 더 포함하는 것을 특징으로 하는 유입 전류를 제어하는 회로.
  24. 제15항에 있어서,
    전류 입력; 및
    상기 트랜지스터의 상기 드레인에 결합된 램프 핀 출력을 더 포함하고,
    상기 램프 핀 출력에서의 전압은 전력 상승 또는 전력 계단 조건 동안 일정한 값에서 유지되는 것을 특징으로 하는 유입 전류를 제어하는 회로.
  25. 전계 효과 트랜지스터를 통한 유입 전류 레벨을 전압의 시간 변화율의 함수로서 설정하도록 상기 트랜지스터의 드레인의 전압의 시간 변화율을 제어하도록 구성되고 배열된 제어 회로를 포함하고,
    상기 제어 회로는 유입 전류 제어 시스템이 켜지면 상기 제어 회로의 입력에서 생성된 소프트 스타트 전압의 램프율의 함수로서 턴 온 출력 전류의 시간 변화율을 제어하는 것을 특징으로 하는 유입 전류 제어 시스템의 턴 온 출력 전류를 제어하는 회로.
  26. 제25항에 있어서,
    상기 소프트 스타트 전압을 소정의 값으로 클램프하도록 구성되고 배열된 전압 클램프
    를 더 포함하는 것을 특징으로 하는 유입 전류 제어 시스템의 턴 온 출력 전류를 제어하는 회로.
  27. 제25항에 있어서,
    소프트 스타트 핀; 및
    상기 소프트 스타트 핀 및 전압 소스 VEE 사이에 결합된 캐퍼시터를 더 포함하고,
    상기 회로는 램프 전류가 상기 소프트 스타트 핀에서의 상기 전압의 함수로서 상기 캐퍼시터를 통해 생성되도록 구성되고 배열되는 것을 특징으로 하는 유입 전류 제어 시스템의 턴 온 출력 전류를 제어하는 회로.
  28. 제25항에 있어서,
    상기 유입 전류 제어 시스템은 상기 드레인에 결합된 캐퍼시터를 포함하고, 상기 유입 전류 제어 시스템은 상기 트랜지스터가 상기 캐퍼시터의 값과 독립적으로 턴 오프할 수 있도록 구성되고 배열되는 것을 특징으로 하는 유입 전류 제어 시스템의 턴 온 출력 전류를 제어하는 회로.
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