JP5135214B2 - ソフトスタート回路を備えた突入電流制御システムおよび方法 - Google Patents

Description

開示の分野
この開示は、概して、突入電流を制限するための回路に関し、より特定的には、ソフトスタート回路を備えた突入電流制御システムと、ソフトスタート電圧のランプ速度の関数としての制御システムの突入電流を制御する方法とに関する。

開示の背景
回路基板が（典型的には−４８Ｖで）通電中のバックプレーンに挿入された場合、当該基板のパワーモジュールまたはスイッチング電源（または、設けられているのであれば、バイパスキャパシタ）の入力が、その充電時に非常に大きな過渡電流をもたらす可能性がある。この過渡電流は、基板の構成要素に永久的な損傷を与え、システム電源にグリッチを起こす可能性がある。過渡的な影響によってもたらされる突入電流を制限することにより、過度の電流スパイクから基板が保護される。突入電流を制限するための市販の３つの回路が図１〜図３に示されている。

図１において図示される回路は、ホットスワップ・コントローラ（Hot Swap Controller）ＬＴ４２５０として現在の譲受人から市販されている。ホットスワップは本願の譲受人の登録商標である。当該コントローラは、外部ＮチャネルパストランジスタＦＥＴのゲート電圧を制御することにより突入電流を調整可能な値に制限するように外部回路に接続されたアクティブ電流制限反転増幅器ＡＣＬを含む。パストランジスタＦＥＴは、入力電圧がプログラム可能な不足電圧しきい値よりも小さいかまたは過電圧しきい値よりも大きい場合、オフにされる。調整可能な電流制限によってもシステムが短絡から保護される。５００マイクロ秒のタイムアウトの後、電流制限回路は電子サーキットブレーカを作動させる。外部キャパシタＣ_RをＦＥＴのドレインとゲートとの間に配置し、電流が制限されたプルアップを（Ｉ_GATE電流源で表される）ＡＣＬ増幅器において用いることにより、突入電流は、サーキットブレーカしきい値とは関係なく、負荷キャパシタンスＣ_LとＣ_Rとの間の比率によって設定され得る。突入電流をサーキットブレーカしきい値の電流制限よりもはるかに低く設定することにより、ＦＥＴを保護するようサーキットブレーカを最適化することができる。サーキットブレーカ時間ｔ_CBが短いことにより、短絡イベント時にＦＥＴが消費する電力が低減され、その安全な動作区域内に維持される。しかしながら、この技術では、典型的には、コントローラを備えた基板を通電中のバックプレーンに挿入する際にＦＥＴをオンにすることを避けるために、ＦＥＴのゲートとソースとの間にＣ_Rよりもはるかに大きなキャパシタＣ_Gが必要となる。具体的には、キャパシタＣ_Gは、パワーピンが通電中のバックプレーンに最初に接触した際にＦＥＴが瞬間的にオンになるのを防ぐ。キャパシタＣ_Gがなければ、キャパシタＣ_Rは、回路が始動しＦＥＴのゲートをアクティブにローに引下げ得る前に、ＦＥＴのゲートをＶ_EE×Ｃ_R／Ｃ_GSにほぼ等しい電圧（ＦＥＴのゲート−ソースのキャパシタンス）にまでプルアップすることとなる。キャパシタＣ_GをＦＥＴのゲートキャパシタンスと並列に配置することにより、問題が解決される。このようにＣ_Gが大きいために、ハード短絡イベントの際にＦＥＴをオフにすることが困難になり、ＳＯＡ要件が増大する。この方策はまた、アクティブ電流制限を安定させるのに用いられる補償ネットワークの選択を複雑にしてしまう。

ＬＴＣ４２５２として現在の譲受人から市販されている図２に示される第２のコントローラにおいては、出力電流は電流制限の３つの段階によって制御される。すなわち、時限
サーキットブレーカと、アクティブ電流制限と、最悪の場合の破局的な故障状態下でピーク電流を制限する高速フィードフォワード経路と、である。Ｃ_Rをなくし、Ｃ_Gの値を低減させる（図１のコントローラにおいて用いられる構成要素）ために、突入電流の生成中にアクティブ電流制限が用いられる。この方策の１つの欠点は、起動および入力ステップ中のタイムアウトを避けるために電流制限サーボ時間に対応するのに必要なサーキットブレーカ時間ｔ_CBが長くなることである。短絡が起ると、ＦＥＴは、長いｔ_CBを通じて十分な電流制限を蒙り、結果として、ＳＯＡ要件が増大し、高出力適用時におけるＦＥＴの選択が困難になる。Ｖ_OUTの関数として電流制限を低減させること（電流制限フォールドバック）により、起動および入力ステップ中にＳＯＡ要件が低減する。これは、ハード短絡中にも申し分なく行われる。しかしながら、ソフト短絡イベントにおいては、ＦＥＴは依然としてｔ_CBの間にフルスケールの電流制限を経験する可能性があり、結果として、ＦＥＴに対するストレスが大きくなる恐れがある。

カリフォルニア州（California）のサニーベール（Sunnyvale）にあるスーパーテックス（Supertex）からＨＶ３０１／３１１として市販されている図３に示される第３の回路はまた、アクティブ電流制限回路で出力電流を制御する。最初の電力印加中に、外部パスデバイス（ＮＭＯＳＦＥＴ）のゲートがローにクランプされて接点バウンスを抑制する。その後、機械的なバウンスが終了するまで、不足電圧／過電圧（ＵＶ／ＯＶ）スーパバイザおよびパワーオンリセットがともに作動して、ＮＭＯＳＦＥＴのゲートのターンオンを抑制する。次いで、起動中にアクティブ電流制限制御回路を作動させて突入電流を制限する。ＲＡＭＰピンとＮＭＯＳＦＥＴのドレインとの間に接続されたキャパシタＣ₂は、突入電流を電流制限よりも低くすることを可能にする。しかしながら、電流制限回路は依然としてアクティブであり、標準的な突入電流と電流過負荷とは区別することができない。ＬＴＣ４２５２と同様に、サーキットブレーカ時間ｔ_CBが長ければ（典型的には、１００ｍｓ）、起動中にサーキットブレーカのタイムアウトを防ぐことが必要となる。このため、出力短絡が起ると、ＮＭＯＳＦＥＴはｔ_CB全体にわたり電流制限レベルで導通し、ＮＭＯＳＦＥＴに極度にストレスを加えることとなる。

図４は、本願の譲受人に譲渡された米国特許第５９５２８１７号により詳細に記載された回路を示す。この回路は、電圧および電流のスルーレートをともに低下させるスイッチングレギュレータである。しかしながら、電圧および電流のスルーレートをともに低下させる目的は、電源および接地に伝わる高周波数ノイズを低減させることである。ミラー（Miller）キャパシタＣ_V、２０、および調整可能な電流Ｉ_VSLEWは、ノード２２において電圧スルーレート、ｄＶ／ｄｔ、を設定する。増幅器２４、２６および２８は、トランジスタＱ１の電流のスルーレートを制御するよう機能する。

開示の概要
この開示の一局面に従うと、突入電流制御のＭＯＳＦＥＴにおいて生成される突入電流を制御するための方法およびシステムが開示される。当該方法およびシステムは、ＭＯＳＦＥＴのゲートとドレインとの間に接続された別個のキャパシタを必要とすることなく、電流制限とは無関係に、ｄＶ／ｄｔの関数として突入電流レベルを設定するようにＭＯＳＦＥＴのドレインにおいてｄＶ／ｄｔを制御する。すなわち、ＭＯＳＦＥＴを通る電流を予め定められた大きさに制限し、検知されたＭＯＳＦＥＴのドレイン電圧の変化直後に前記ＭＯＳＦＥＴのゲート電流を調整するように該ＭＯＳＦＥＴのゲートに対して無負荷であるキャパシタにより前記ＭＯＳＦＥＴのドレインの電圧を検知し、当該電流の制限と独立に、当該検知されたＭＯＳＦＥＴのドレイン電圧に選択的に基づいて前記ＭＯＳＦＥＴのゲート電圧をアクティブにプルアップおよびプルダウンして突入電流のレベルを設定する、方法およびシステムが提供される。

この開示の別の局面に従うと、突入電流制御システムのターンオン出力電流を制御するためのシステムおよび方法が開示される。当該システムおよび方法は、ｄＶ／ｄｔの関数としてＦＥＴを通る突入電流を設定するようにＦＥＴのドレインにおいてｄＶ／ｄｔを制御し、かつ、制御システムがオンにされた場合に当該制御システムの入力において生成されるソフトスタート電圧のランプ速度の関数としてターンオン出力電流のｄＩ／ｄｔを制御するよう設計される。

開示された一実施例に従うと、ランプ電圧は、ＭＯＳＦＥＴのゲート上の電圧がＭＯＳＦＥＴがオンになるのに十分である場合、ＭＯＳＦＥＴのドレインにおいて生成される。

開示される一実施例に従うと、突入電流制御システムは、ランプ電圧がＭＯＳＦＥＴのドレインにおいて生成され、突入電流が制限されるように、ＭＯＳＦＥＴのドレインに結合された構成要素を含む。当該構成要素は、ＭＯＳＦＥＴのドレインに結合された容量性または／および抵抗性素子を含み得る。

開示される一実施例に従うと、電流は、過電流状態中および／または出力短絡イベント中にＭＯＳＦＥＴを通じて制限される。

開示される一実施例に従うと、突入電流の上昇率、ｄＩ／ｄｔ、も制御される。
開示される一実施例に従うと、突入電流に影響を及ぼすことなく過電流保護が提供される。

開示される一実施例に従うと、突入電流制御システムは電流入力およびランプピン出力を含み、当該ランプピン出力は、ＭＯＳＦＥＴのドレインに結合され、ランプピンにおける電圧はパワーアップ状態またはパワーステップ状態中に維持される。

この開示の別の局面に従うと、突入電流制御システムのターンオン出力電流を制御するためのシステムおよび方法が開示される。当該システムおよび方法は、ｄＶ／ｄｔの関数としてＦＥＴを通じて突入電流レベルを設定するようにＦＥＴのドレインにおいてｄＶ／ｄｔを制御し、かつ、制御システムがオンにされた場合に当該制御システムの入力において生成されるソフトスタート電圧のランプ速度の関数として突入電流のｄＩ／ｄｔを制御するよう設計される。

開示される一実施例に従うと、ソフトスタート電圧は予め定められた値にクランプされる。

開示される一実施例に従うと、ソフトスタート電圧制限はクランプ回路によって設定される。

開示される一実施例に従うと、突入電流制御システムはドレインに結合されたキャパシタを含み、ランプ電流が、ＦＥＴのドレインに通ずるキャパシタを介してソフトスタート電圧の関数として生成される。開示される一実施例に従うと、当該キャパシタは、ＦＥＴがキャパシタの値とは無関係にオフになり得るように構成される。

添付の図面が参照されるが、同じ参照符号を有する要素は、全体を通じて同様の要素を示す。

突入電流制御システムの好ましい実施例が図５に示される。当該システムは、好ましくは、ソフトスタート端子ピン（ＳＳ）５２と、出力端子ピン（ＧＡＴＥ）５４と、出力端子ピン（ＲＡＭＰ）５６と、システム接地端子（Ｖ_EE）５８とを有する集積回路５０の形をとる。当該システムは、デバイスが電源（図示せず）に接続されると閉じるスイッチ６０を含む。スイッチの一方の接点が電流源Ｉ_SS６２に接続され、これが、正電圧レール６４に接続される。スイッチ６０の他方の接点が増幅器６６の非反転入力に接続される。増幅器６６の非反転入力はまた、ツェナー（Zener）ダイオードとして示されるクランプ回路６８のカソードと、ソフトスタート接合（ＳＳ）５２とに接続される。ダイオード６８
のアノードはシステム接地（Ｖ_EE）５８に接続される。接合（ＳＳ）５２はまた、外部のソフトスタートキャパシタ（Ｃ_SS）７０の一方のプレートに接続される。キャパシタ（Ｃ_SS）７０の他方のプレートはまたシステム接地（Ｖ_EE）５８に接続される。

増幅器６６の出力はバイポーラトランジスタ（Ｑ₅）７２のベースに接続される。トランジスタ（Ｑ₅）７２のエミッタは増幅器６６の反転入力と、抵抗器（Ｒ₅）７４とに接続される。後者はシステム接地（Ｖ_EE）５８に接続される。トランジスタ（Ｑ₅）７２のコレクタは、電流ミラーの一部を形成するＭＯＳＦＥＴ（ＭＰ₁）７６のドレインに接続され、後者は好ましくはＭＯＳＦＥＴ（ＭＰ₁）７６、（ＭＰ₂）７８および（ＭＰ₃）８０を含む。ＭＯＳＦＥＴ（ＭＰ₁）７６、（ＭＰ₂）７８および（ＭＰ₃）８０の各々は、そのソースが電圧レール６４に接続されており、そのゲート同士が接続されている。ＭＯＳＦＥＴ（ＭＰ₁）７６のゲートはそのドレインとトランジスタ（Ｑ₅）７２のコレクタとに接続されている。ＭＯＳＦＥＴ（ＭＰ₂）７６はそのドレインがバイポーラトランジスタ（Ｑ₃）８２のコレクタおよびベースに接続されており、バイポーラトランジスタ（Ｑ₃）８２のエミッタが、抵抗器（Ｒ₃）８４を介してバイポーラトランジスタ（Ｑ₁）８６のコレクタおよびベースに接続されている。トランジスタ（Ｑ₁）８６のエミッタは抵抗器（Ｒ₁）８８を介してシステム接地（Ｖ_EE）５８に接続される。

ＭＯＳＦＥＴ（ＭＰ₃）８０のドレインは、（ＧＡＴＥ）端子５４とバイポーラトランジスタ（Ｑ₄）９０のコレクタとに接続される。後者は、そのコレクタがトランジスタ（Ｑ₃）８２のベースおよびコレクタに結合されている。トランジスタ（Ｑ₄）９０のエミッタは、抵抗器（Ｒ₄）９２を介して（ＲＡＭＰ）端子５６とバイポーラトランジスタ（Ｑ₂）９４のコレクタおよびベースとに接続される。トランジスタ（Ｑ₂）のエミッタは抵抗器（Ｒ₂）９６を介してシステム接地（Ｖ_EE）５８に接続される。（ＲＡＭＰ）端子５６はまた、クランプ回路９８のカソードに接続されており、これは、アノードがシステム接地（Ｖ_EE）５８に接続されているツェナーダイオードとして示される。クランプ回路９８は、（ＲＡＭＰ）端子を、入力電圧ステップ中に調整された１Ｖレベル付近に維持する。

（ＧＡＴＥ）端子５４は、（集積回路の外部にある）外部回路のＭＯＳＦＥＴ１００のゲートに接続され、キャパシタ（Ｃ_G）１０２を介してシステム接地（Ｖ_EE）５８に接続される。ＭＯＳＦＥＴ１００のソースは抵抗器（Ｒ_S）１０４を介してシステム接地（Ｖ_EE）５８に接続される。ＭＯＳＦＥＴ１００のドレインは、キャパシタ（Ｃ_L）１０６を介して電圧源（ＲＴＮ）１０８に接続され、かつ、キャパシタ（Ｃ_R）１１０の一方のプレートに接続される。キャパシタ（Ｃ_R）１１０の他方のプレートは抵抗器（ＲＲ）１１２を介して（ＲＡＭＰ）端子５６に接続される。（ＲＡＭＰ）端子５６はまた、キャパシタ（ＣＲ₂）１１４を介してシステム接地（Ｖ_EE）５８に接続される。

上述のことに加えて、好ましい突入電流制御システムは、突入制御回路の他に２つの過電流保護要素を含む。これらは共に、好ましくは、集積回路５０の一部として設けられている。２つの過電流保護要素は好ましくはアクティブ電流制限（ＡＣＬ）増幅器１１６を含み、その反転入力はＭＯＳＦＥＴ１００のソースからの電圧を検知するよう接続されており、その出力はダイオード１２０（そのアノードがゲート端子５４に接続されている）のカソードに接続されており、その非反転入力は５０ｍＶのソースに接続されており、こうして、当該増幅器が５０ｍＶの入力しきい値をもつサーキットブレーカコンパレータとして機能するようにする。もう一方の過電流保護要素は好ましくは高速プルダウン（ＦＳＴＰＵＬＤＮ）コンパレータ１１８を含み、その反転入力がＭＯＳＦＥＴ１００のソースからの検知された電圧を受けるよう接続され、その出力が（アノードがゲート端子５４に接続されている）ダイオード１２２のカソードに接続され、その非反転入力が１５０ｍＶの入力しきい値に接続されている。

動作時に、（図６に図示のとおり、時間ｔ₀で）システムが電源に接続され、スイッチ（Ｓ）６２が閉じられると、ＦＥＴ１００のターンオンが始まる。Ｉ_SS電流は、スイッチ６２を通って流れるとき、Ｉ_SSソースからのプルアップ電流で外部のソフトスタートキャパシタＣ_SSを充電し始めるだろう。キャパシタＣ_SSへの電流の流れがＣ_SSに亘って電圧降下を引起すだろう。これより、トランジスタ（Ｑ₅）７２のエミッタにおいて増幅器６６の出力信号が生成されることとなる。これにより、トランジスタ（Ｑ₅）７２および抵抗器（Ｒ₅）７４を通ってプルアップ電流が流れることとなる。これにより抵抗器（Ｒ₅）７４に亘って生成された電圧は、キャパシタ（Ｃ_SS）７０に亘って発生する電圧と同じものである。ＭＯＳＦＥＴ（ＭＰ₁）７６から流れる電流は、ＭＯＳＦＥＴ（ＭＰ₂）７８および（ＭＰ₃）８０から電流が流れるようにミラーリングされる。抵抗器（Ｒ₁）〜（Ｒ₄）８２、８６、９０および９６を流れる電流は、回路が（ＲＡＭＰ）端子５４における残留ノイズに耐えるのを助けるために、トランジスタ（Ｑ₁）〜（Ｑ₄）８２、８６、９０および９４を介して３００ｍＶのエミッタの劣化を引起す。

こうして、キャパシタ（Ｃ_SS）７０に亘って印加される電圧により、ＧＡＴＥプルアップのためのＧＡＴＥ電流（Ｉ_GATE）が端子５４において生成される。（ＧＡＴＥ）端子５４におけるＧＡＴＥ電圧が（図６のｔ₁において）ＭＯＳＦＥＴ１００のしきい値電圧に達すると、Ｉ_INRUSH電流がＭＯＳＦＥＴ１００を通って流れ始める。これは、Ｃ_Rを通って流れ始めるＲＡＭＰ電流（Ｉ_RAMP）によって設定される。ＲＡＭＰ電流は、キャパシタ（Ｃ_SS）７０に亘る電圧が（図６のｔ₂において）そのクランプされた値に達したときに定数に達するまで上昇する。一例においては、成分値は、キャパシタＣ_SSに亘るＶ_SSが、図６に図示のとおり、１１μＡの一定のＩ_GATE、および２０μＡの一定のＩ_RAMPに対応する２．５６Ｖ（クランプ回路のバイアス電圧）にクランプされるように設定される。ＲＡＭＰ端子５６におけるＲＡＭＰピン電圧は１Ｖで調整され、ＤＲＡＩＮ端子５４におけるランプ速度は、以下のとおり、抵抗器１０４を通るＦＥＴ１００の電流Ｉ_INRUSHを設定する。

キャパシタＣＲ₂および抵抗器ＲＲは、ＲＡＭＰ端子５６におけるノイズをフィルタリングするのに用いられるが、各々はオプションである。

ＤＲＡＩＮがＶ_EEにまでランプダウンされると、Ｉ_RAMPは（図６のｔ₃において）０にまで低下し、Ｉ_GATEは（図６のｔ₄において）ＧＡＴＥをランプ制御回路の電源にまでプルアップする。

図６は、システムの動作を示し、キャパシタＣ_SS７０にわたる電圧のランプ速度によりＩ_INRUSHのｄＩ／ｄｔが決定されるのを示している。具体的には、

および、

こうして、具体的な実施例では、ＤＲＡＩＮと、ＦＥＴ１００のＧＡＴＥとは別個に調整される専用のＲＡＭＰ端子との間のキャパシタＣ_RによってＩ_INRUSH電流が設定される。この方策の利点は、（１）大きな負荷がかかっている時でもＦＥＴ１００のターンオフが高速になり得るようにＣ_Rに関する大きなＣ_Gを必要としないこと、および、（２）Ｉ_INRUSH電流のｄＩ／ｄｔを制御するソフトスタート技術を組込んでいることである。当業者には他の利点が明らかになるだろう。

この開示において示される突入電流制御技術は、図５に図示のとおり、過電流保護要素（ＡＣＬ増幅器１１６およびＦＳＴＰＵＬＤＮコンパレータ１１８）とともに用いられると、ＭＯＳＦＥＴのＳＯＡ要件を低減させる一般的な方法を提供する。過電流状態では、Ｒ_S１０４に亘る電圧降下が５０ｍＶを上回ると、ＡＣＬ増幅器１１６を作動させ、ショートサーキットブレーカタイマ（典型的には、５２０μｓ）を始動させる。ＡＣＬ増幅器１１６は、ＭＯＳＦＥＴ１００のＧＡＴＥをサーボ制御して、５０ｍＶ／Ｒ_Sの一定の出力電流を維持する。サーキットブレーカタイマが終了すると、ＭＯＳＦＥＴ１００がオフにされる。低インピーダンス出力短絡イベントにおいては、Ｒ_Sに亘る電圧降下が１５０ｍＶを上回ると、ＦＳＴＰＵＬＤＮコンパレータ１１８が直ちにＭＯＳＦＥＴ１００のゲートをプルダウンする。Ｒ_S１０４にわたる電圧降下が、１５０ｍＶを下回っているが５０ｍＶを上回ると、ＡＣＬ増幅器１１６は、サーキットブレーカタイマが終了するまでＭＯＳＦＥＴ１００のＧＡＴＥをサーボ制御する。突入制御が電流制限またはサーキットブレーカの状態に依存していないので、サーキットブレーカタイマは、出力短絡などの過電流状態においてＦＥＴ１００に対するストレスを実質的に低減させるように非常に短くすることができる。

先行技術の図１の実施例のキャパシタ（Ｃ_R）がＦＥＴ（キャパシタ１１０（Ｃ_R））のドレインと（ＲＡＭＰ）端子５６との間に接続されるように、図５に示される実施例において動かされていることに留意されたい。これにより、ＭＯＳＦＥＴ１００のゲートとＶ_EEとの間においてキャパシタの形を取るディスクリート部品の必要性が低下し、そして、その必要性がなくなる可能性がある（なお、いくらかの寄生容量は依然としてゲートに存在することとなるが、ディスクリート部品をなくすことで回路の性能が大幅に改善されることに留意されたい）。たとえば、図１のコントローラについてのキャパシタＣ_Gの典型的な容量値は４７０ナノファラッドである。キャパシタＣ_Gは、図５の実施例において用いられる場合、典型的な５０ナノファラッドの値を有し得るので、ほぼ１０：１の、容量値の大幅な低減が可能となる。キャパシタンス１０２（Ｃ_G）は、すべてのＦＥＴについての活線挿抜中には図１のコントローラにとって必要不可欠である。しかしながら、キャパシタＣ_Rを移動させることにより、キャパシタ１０２（Ｃ_G）の値は大幅に低減させることができ、場合によっては、使用されるＭＯＳＦＥＴのしきい値レベルに応じてなくすこともできる。抵抗器１１２は、システム要件に応じてオプションとなる。結果として、ＭＯＳＦＥＴ１００ははるかに高速でオンやオフになり得る。加えて、図１のコントローラにおけるＣ_Gの値が大きいために、ループ補償が複雑になる。しかしながら、図５に関連して説明される構成では、キャパシタ１１０（Ｃ_R）は抵抗性素子と置換えることができる。このため、図５の実施例の利点は、（ａ）キャパシタＣ_RをＲＡＭＰ端子とＦＥＴ１００のＤＲＡＩＮとの間に接続されるように再度経路設定することにより、キャパシタＣ_Gの値を著しく低減させるかまたはキャパシタＣ_Gの必要性をなくすこと、（ｂ）ＡＣＬ６６が大きなキャパシタＣ_Gを駆動する必要がないので、ＭＯＳＦＥＴ１００がはるかに速く応答することを可能にすること、および、(ｃ）回路の補償ループを単純にし、より安
定させること、である。

さらに、ＲＡＭＰ端子５６とＭＯＳＦＥＴ１００のＤＲＡＩＮとの間に接続される構成要素（キャパシタＣ_R１１０および抵抗器１１２として示されるが、場合によっては、これらの構成要素のうちの１つしか必要とされない）を用いて、ＭＯＳＦＥＴ１００のドレインからランプ信号（電流）（または出力電圧）を生成して、ＭＯＳＦＥＴ１００を通って流れる突入電流を制限するようにする。

このように、この開示に従って提供される突入電流制御システムの突入出力電流のｄＩ／ｄｔを制御するための方法およびシステムを説明してきた。この明細書中に記載される具体的な実施例は、限定ではなく例示のために示されており、そのより広範な局面においてこの開示の精神または範囲から逸脱することなく、添付の特許請求の範囲において規定されるとおり、当業者によってさまざまな変形、組合せおよび代用が実施され得る。

この明細書中に開示されるこの開示のシステムおよび方法ならびにそのすべての要素は、添付のクレームのうちの少なくとも１つの範囲内に収まるものである。ここに開示されるシステムおよび方法の要素はいずれも権利の放棄を意図するものではなく、必ずしもクレームの解釈を限定することを意図するものでもない。

第１の先行技術の突入電流制御システムの部分概略および部分ブロック図である。 第２の先行技術の突入電流制御システムを示す部分概略および部分ブロック図である。 第３の先行技術の突入電流制御システムを示す部分概略および部分ブロック図である。 過度の電流過負荷を避けるために電圧および電流のスルーレートをともに低下させるスイッチングレギュレータを示す部分概略および部分ブロック図である。 この発明の少なくとも一局面に従って設計された突入電流制御システムの実施例を示す部分概略および部分ブロック図である。 図５に示される制御システムの突入制御挙動を示すタイミング図である。

Claims (15)

1. 突入電流制御システムのＭＯＳＦＥＴにおいて生成される突入電流を制御する方法であって、前記ＭＯＳＦＥＴはソース、ゲートおよびドレインを含み、前記方法は、
   前記ＭＯＳＦＥＴを通る電流を予め定められた大きさに制限するステップと、
   検知されたＭＯＳＦＥＴのドレイン電圧の変化直後に前記ＭＯＳＦＥＴのゲート電流を調整するように、前記ＭＯＳＦＥＴのゲートと別個に調整される回路内のキャパシタを用いて前記ＭＯＳＦＥＴのドレインの電圧を検知するステップと、
   前記電流の制限と独立に、前記検知されたＭＯＳＦＥＴのドレイン電圧に選択的に基づいて前記ＭＯＳＦＥＴのゲート電圧を制御することにより前記突入電流のレベルを設定するステップとを含む、方法。
2. 前記突入電流制御システムは、電流入力、ゲートピン出力およびランプピン出力を含み、前記ランプピン出力は前記キャパシタを介して前記ＭＯＳＦＥＴのドレインに結合され、前記ゲートピン出力は前記ＭＯＳＦＥＴのゲートに結合され、
   前記方法はさらに、
   前記ＭＯＳＦＥＴがオンにされると前記ランプピンから電流を出力させるステップを含む、請求項２に記載の方法。
3. 前記ＭＯＳＦＥＴのドレインにおいてランプ電圧を生成して前記突入電流を制限するように、前記キャパシタを介してランプ電流を生成するステップを含む、請求項１に記載の方法。
4. 前記方法はさらに、過電流状態中に前記ＭＯＳＦＥＴを通る電流を制限するステップを含む、請求項１に記載の方法。
5. 前記方法はさらに、出力短絡イベント中に前記ＭＯＳＦＥＴを通る電流を制限するステップを含む、請求項１に記載の方法。
6. 前記方法は、さらに、前記突入電流の上昇率、ｄＩ／ｄｔ、を制御するステップを含む、請求項１に記載の方法。
7. 前記突入電流制御システムは電流入力およびランプピン出力を含み、前記ランプピン出力は前記ＭＯＳＦＥＴのドレインに前記キャパシタを介して結合され、
   前記方法はさらに、
   パワーアップ状態またはパワーステップ状態中に前記ランプピンにおいて電圧を維持するステップを含む、請求項１に記載の方法。
8. 突入電流制御システムのＭＯＳＦＥＴにおいて生成される突入電流を制御するための回路構成であって、前記ＭＯＳＦＥＴはソース、ゲートおよびドレインを含み、前記回路構成は、
   前記ＭＯＳＦＥＴを通る電流を予め定められた大きさに制限する電流制限回路と、
   検知されたドレイン電圧の変化直後に前記ＭＯＳＦＥＴのゲート電流を調整するように、前記ＭＯＳＦＥＴの前記ドレイン電圧を検知するための前記ＭＯＳＦＥＴのゲートとは別個に調整される回路内に配置されるキャパシタと、
   前記電流制限回路と独立に動作し、前記検知されたドレイン電圧に選択的に基づいて前記ＭＯＳＦＥＴのゲート電圧を制御することにより突入電流レベルを設定する突入電流レベル設定回路とを備える、回路構成。
9. 電流入力、ゲートピンおよびランプピン出力を与える回路をさらに含み、前記ランプピンは前記ＭＯＳＦＥＴのドレインに前記キャパシタを介して結合され、前記ＭＯＳＦＥＴのゲート上の電圧が前記ＭＯＳＦＥＴがオンになるのに十分である場合、ランプ電圧が前記ＭＯＳＦＥＴのドレインにおいて生成される、請求項８に記載の回路構成。
10. 前記キャパシタは、ランプピンと前記ＭＯＳＦＥＴのドレインとの間に結合され、前記回路構成は、前記ＭＯＳＦＥＴのドレインにおいてランプ電圧を生成して前記突入電流を制限するように前記ランプピンから前記キャパシタを介してランプ電流を生成する、請求項８に記載の回路構成。
11. 前記ＭＯＳＦＥＴに結合され、過電流状態中に前記ＭＯＳＦＥＴを通る電流を制限するように構成された電流リミッタをさらに含む、請求項８に記載の回路構成。
12. 前記ＭＯＳＦＥＴに結合され、出力短絡イベント中に前記ＭＯＳＦＥＴを通る電流を制限するように構成された電流リミッタをさらに含む、請求項８に記載の回路構成。
13. 前記突入電流レベル設定回路は、前記ＭＯＳＦＥＴのドレインにおけるｄＶ／ｄｔが前記ｄＶ／ｄｔの関数として前記突入電流レベルを前記キャパシタを介して設定するように構成および配置され、さらに、前記突入電流の上昇率、ｄＩ／ｄｔ、を制御するように構成および配置される、請求項８に記載の回路構成。
14. 前記突入電流に対して過電流保護を提供するように構成および配置された過電流保護副構成要素をさらに含む、請求項１３に記載の回路構成。
15. 電流入力およびランプピン出力をさらに含み、前記ランプピン出力は、該ランプピンにおける電圧がパワーアップ状態またはパワーステップ状態中に比較的一定の値で維持されるように、前記ＭＯＳＦＥＴのドレインに前記キャパシタを介して結合される、請求項８に記載の回路構成。

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