JP2000502475A - 減衰性電源と共に使用するときに適正なリセットを確実に行なうリセット回路 - Google Patents

Abstract

(57)【要約】 電子システムは動作電圧を供給する電源とリセット回路とを含んでいる。上記リセット回路は上記電源に結合されており、動作電圧が予め定められた電圧以下に低下すると制御信号を発生する電圧感知回路を含んでいる。制御回路は上記制御信号に応答してリセット信号を発生する。上記動作電圧が予め定められた電圧以下に低下すると別の回路が上記電源には無関係に上記制御回路に電力を供給する。

Description

【発明の詳細な説明】 減衰性電源と共に使用するときに適正な リセットを確実に行なうリセット回路 産業上の利用分野 本発明は電子装置で使用するためのリセット回路に関するものであり、特に、 電源オフシーケンス期間中にゆっくりと減衰する電源が存在するときに適正に動 作するリセット回路に関するものである。 従来技術の説明 マイクロプロセッサのような電子装置は、その動作電源の電圧が予め定められ た最低動作電圧よりも高いときのみ適正に動作する。もし電源電圧がこの最低動 作電圧以下に低下することがあれば、装置の動作が明確に特定されず、不安定に なる。例えば、マイクロプロセッサがこのような状態で動作し続けるようにされ ると、このマイクロプロセッサが組込まれた（インストールされた）システムに 損傷を与える動作が行われる可能性がある。 最低動作電圧以下の電源電圧によって生じる不安定な動作を防止するために、 既存のリセット回路は電源電圧をモニタし、電源電圧が予め定められたトリガ電 圧以下に低下するとリセット信号を発生する。このリセット電圧は電子装置（す なわち、マイクロプロセッサ）に供給され、それの動作を停止させ、静止状態に 追込むようにする。 一般にリセット信号は、リセット期間中は接地電位にあり、それ以外の場合は 電源電圧にある信号である。従来技術によるリセット信号発生器は電圧感知回路 と、リセット信号端子と接地点との間に結合された半導体スイッチとからなる。 このスイッチはリセット期間中付勢（ａｃｔｉｖａｔｅ）され、それによってリ セット信号端子を接地点に結合する。 電源が遮断すると、電圧感知回路は電源電圧がトリガ電圧以下に低下したこと を感知し、半導体スイッチを閉状態にし、それによってリセット信号を発生させ る。リセット信号は、電源電圧がその装置の最低動作電圧に低下する前に電子装 置を静止状態にするようにする。このリセット信号は理想的には電源電圧が０に 到達するまで維持され、電子装置がさらに動作し続けるのを不能にする。 通常は、電源が遮断すると、電源電圧は比較的急速に低下する。従来のリセッ ト回路はこのような状態では適正に動作する。しかしながら、電源電圧は、その 設計、濾波キャパシタンス、および／またはその負荷によって電源の遮断期間中 に比較的緩慢に低下することがある。 このような状態では、電圧感知回路および半導体スイッチは上述のように所望 の電圧で適正にリセット信号を発生する。しかしながら、電圧感知回路は、電源 電圧がゆっくりと低下し続けるときは確実に動作を停止する可能性がある。例え ば、電源電圧がゆっくりと低下するときは半導体スイッチの付勢によってリセッ トキャパシタの電圧を回復させることがあり、あるいは減衰電源に対する放電路 が電圧感知回路に対して誤ってリセット信号を取り除くような状態にする可能性 がある。同様に、リセット信号が発生されると、電子システムを静止状態に追込 むようにする。このことにより、電源から引出される電流を低下させ、それによ って電源電圧が僅かに上昇する。 このようないずれかの状態あるいは両方の状態で、すべての電子装置の動作が 停止したとき、電源電圧が０に減衰する前にリセット信号を発生する半導体スイ ッチが解放（リリース）されることがある。リセット信号はＶｃｃに向かって上 昇しはじめ、電子装置を静止状態のままにする。このことにより、次に電子装置 を未知の状態に入り込ませ、次に電力が再供給されたときに上記未知の状態から 適正に起動しない可能性があり、あるいは異常動作してその電子装置が使用され ているシステムに損傷を与えることになる。 ゆっくりと減衰する電源電圧の存在時にも適正に動作するリセット信号発生回 路が望まれる。 本願発明の概要 本願発明の原理による電子装置は、動作電圧を供給する電源と、リセット回路 とを含んでいる。リセット回路は上記電源に結合された電圧感知回路を含み、動 作電圧が予め定められた電圧以下に低下すると制御信号を発生する。制御回路は 制御信号に応答してリセット信号を発生する。動作電圧が上記の予め定められた 電圧以下に低下すると、別の回路が電源には無関係に制御回路に電力を供給する ゜図面の簡単な説明 図１は本発明によるリセット信号発生器を示す概略図である。 発明の詳細な説明 図１において、主電源（図示せず）は主電源電圧Ｖｓｓを発生する。図示の実 施例では主電源電圧は２１．２ボルトである。この主電源からシステムの電子装 置（図示せず）用の動作電圧Ｖｃｃが引出される。図示の実施例では動作電圧は ５ボルトである。大抵の場合、主電源電圧Ｖｓｓがトリガ電圧以上に維持されて いる限り（これについては後程さらに詳細に説明する）、電子装置用の動作電圧 Ｖｃｃは比較的一定に保たれている。 電子装置の動作電圧Ｖｃｃの電源（図示せず）は第１の抵抗Ｒ１の第１電極と 、第１のダイオードＤ１および第２のダイオードＤ２の各陽極に結合されている 。第１の抵抗Ｒ１の第２電極はリセット信号出力端子ＲＥＳＥＴ、第１のＮＰＮ トランジスタＴ１のコレクタ電極、および第１のキャパシタＣ１の第１電極に結 合されている。リセット信号出力端子ＲＥＳＥＴは、例えばマイクロプロセッサ を含むことがある電子装置（図示せず）中の装置の各リセット信号入力端子に結 合されている。キャパシタＣ１の第２電極は基準電位（接地電位）にある電源に 結合されている。第１のＮＰＮトランジスタＴ１のエミッタ電極もまた接地点に 結合されている。 第１のダイオードＤ１の陰極は第２の抵抗Ｒ２と第３の抵抗Ｒ３の各第１電極 に結合されている。第２の抵抗Ｒ２の第２電極は第４の抵抗Ｒ４の第１電極と第 ２のＮＰＮトランジスタＴ２のコレクタ電極に結合されている。第４の抵抗Ｒ４ の第２電極は第１のＮＰＮトランジスタＴ１のベース電極に結合されている。第 ２のＮＰＮトランジスタＴ２のエミッタ電極は接地点に結合されている。第２の ダイオードＤ２の陰極は第３の抵抗Ｒ３の第２電極と第２のキャパシタＣ２の第 １電極に結合されている。第２のキャパシタＣ２の第２電極は接地点に結合され ている。 電子装置の動作電圧Ｖｃｃが引出される主電源電圧Ｖｓｓを発生する主電源（ 図示せず）はツエナーダイオードＺ１の陰極に結合されている。ツエナーダイオ ードＺ１の陽極は第５の抵抗Ｒ５と第６の抵抗Ｒ６の各第１電極に結合されてい る。第５の抵抗Ｒ５の第２電極は第２のＮＰＮトランジスタＴ２のベース電極に 結合されている。さらに、第６の抵抗Ｒ６の第２電極は接地点に結合されている ° 図１に示した回路に関する以下の説明では、第１および第２のＮＰＮトランジ スタＴ１、Ｔ２のそれぞれの接合電圧は、明確な指示がない限り無視するものと する。これらのトランジスタは標準のＮＰＮトランジスタで、以下に説明する各 種の動作状態に対する公称接合電圧が如何程であるか、このような回路の設計段 階でこれらの電圧を補償できることは当業者には明らかなことである。 動作について説明すると、第１の抵抗Ｒ１と第１４のキャパシタＣ１は共同し て電源のパワーアップ期間中周知の態様でリセット信号出力端子ＲＥＳＥＴにリ セット信号を発生する。図１に示す回路の残りの部分は主電源電圧Ｖｓｓをモニ タし、該主電源電圧Ｖｓｓが、電子装置の動作電圧Ｖｃｃが低下しはじめる電圧 よりも高いトリガ電圧以下に低下すると、リセット出力端子ＲＥＳＥＴにリセッ ト信号を発生する。 最初、主電源電圧（Ｖｓｓ）および電子装置の動作電圧（Ｖｃｃ）の両方がそ れぞれ全電圧、すなわち２１．２ボルト、５ボルトにある。この状態では、ツエ ナーダイオードＺ１と第６の抵抗Ｒ６との組合わせによって、周知の態様でツエ ナーダイオードＺ１の両端間に実質的に一定の電圧を発生する。好ましい実施例 では、ツエナーダイオードＺ１は９．１ボルトのツエナーダイオードであり、従 って、該ツエナーダイオードＺ１の両端間の一定の電圧降下は９．１ボルトであ る。このため、第６の抵抗Ｒ６の両端間の電圧は１２．１ボルトになる。これに よって、第２のＮＰＮトランジスタＴ２はオン状態で、第２の抵抗Ｒ２と第４の 抵抗Ｒ４との接続点の電圧は０になる。これによって第１のＮＰＮトランジスタ Ｔ１はオフ状態になる。 キャパシタＣ１は抵抗Ｒ１を通じて充電されて、その両端間の電圧は＋５ボル トになり、リセット信号出力端子ＲＥＳＥＴにおける信号は、リセット信号が有 効でないことを表わす＋５ボルトである。第１のダイオードＤ１がオンで、第２ の抵抗Ｒ２の両端間に５ボルトの電圧降下が生じる。第２のキャパシタＣ２は第 ２のダイオードＤ２を通じて５ボルトに充電され、該第２のダイオードＤ２はオ フになる。このため第３の抵抗Ｒ３の両方の電極は同じ電圧であるから、該第３ の抵抗Ｒ３を通して電流は流れない。同様に、図１の回路の正常動作状態では、 第１のＮＰＮトランジスタＴ１はオフ、第２のトランジスタＴ２はオンで、両方 のキャパシタＣ１、Ｃ２は共に５ボルトに充電される。 もし電源が遮断すると、主電源電圧Ｖｓｓは低下しはじめる。前述のように主 電源電圧Ｖｓｓが既知の最低電圧以上である限り、電子装置の動作電圧Ｖｃｃは 比較的一定に維持されている。この例で、電圧が比較的ゆっくりと低下すると仮 定する。Ｖｓｓ電源の電圧が９．８ボルト（ツエナーダイオードＺ１の両端間電 圧９．１ボルトに第２のＮＰＮトランジスタＴ２のベースーエミッタ間電圧０． ７ボルトを加えた電圧）以上に維持されている限り、回路は上述の状態に維持さ れている。Ｖｓｓ電源の電圧が２１．２ボルトから９．８ボルトに低下すると、 ツエナーダイオードＺ１はターンオフし、第２のＮＰＮトランジスタＴ２のベー ス電極の電圧は第５の抵抗Ｒ５および第６の抵抗Ｒ６をそれぞれ経由して０に引 下げられる。これによって第２のＮＰＮトランジスタＴ２はターンオフする。次 に第１のＮＰＮトランジスタＴ１のベース電極の電圧は、第２の抵抗Ｒ２、第３ の抵抗Ｒ３および第４の抵抗Ｒ４をそれぞれ介して引上げられる。これによって ＮＰＮトランジスタＴ１はターンオンし、リセット信号出力端子ＲＥＳＥＴを接 地点に結合してリセット信号を発生する。 これによって、主電源電圧Ｖｓｓが、電子装置の電源電圧Ｖｃｃが低下しはじ める電圧にまで低下する前にリセット信号出力端子ＲＥＳＥＴにリセット信号が 発生する。電子装置の動作電源の電圧Ｖｃｃが低下しはじめたとき、第２のキャ パシタＣ２はその電圧を維持しており、第２のダイオードＤ２をターンオフする 。第３の抵抗Ｒ３は比較的大きく、第２の抵抗Ｒ２および第４の抵抗Ｒ４の合計 値よりもかなり大である。従って、第２の抵抗Ｒ２と第３の抵抗Ｒ３の接続点に 現れる電圧、すなわち第２のキャパシタＣ２の電圧に対する分圧作用により上記 接続点に発生する電圧は比較的低くなる。電子装置の動作電源の電圧Ｖｃｃがこ の電圧以上に維持されている限り、第１のダイオードＤ１はオン状態に維持され ており、上記接続点の電圧を電子装置の動作電源電圧Ｖｃｃに引上げる。この期 間中、第１のＮＰＮトランジスタＴ１はオン状態に維持されており、第２のキャ パシタＣ２は第３の抵抗Ｒ３を経由して、Ｖｃｃ電源のそのときの電圧から第１ のダイオードＤ１の両端間の降下電圧である０．７ボルトを差引いた電圧に向か って放電する。 電子装置の動作電源電圧Ｖｃｃが第２の抵抗Ｒ２と第３の抵抗Ｒ３の接続点に おける上述の分圧電圧以下に低下すると、第１のダイオードＤ１はターンオフし 、リセット回路を減衰する電子装置の動作電源電圧Ｖｃｃから切離す。これによ って、第１のＮＰＮトランジスタＴ１のベース電極の電圧は、第２の抵抗Ｒ２、 第３の抵抗Ｒ３および第４の抵抗Ｒ４を経由して第２のキャパシタＣ２の電圧に 引上げられる。この期間中、第２のキャパシタＣ２は第３の抵抗Ｒ３、第２の抵 抗Ｒ２、第４の抵抗Ｒ４、および第１のＮＰＮトランジスタＴ１のベースーエミ ッタ接合を経由して放電する。その電流は比較的小さく、また第２のキャパシタ Ｃ２、第２の抵抗Ｒ２、第３の抵抗Ｒ３、第４の抵抗Ｒ４の値は、それぞれ、す べての電源が０に減衰することができる充分に長い期間にわたって、第２のキャ パシタＣ２が第１のＮＰＮトランジスタＴ１をオン状態に維持するのに充分な充 電を保ち、Ｖｃｃ電源電圧が如何にゆっくりと減衰しようともそれには関係なく 電子装置がさらに動作することができないように選択される。 図示の実施例では電源は２つの電圧を供給し、一方は電子装置およびリセット 回路に電力を供給し、他方はモニタされる。この発明は、１つの電源電圧のみを 含みその電源電圧がモニタされ且つ電子装置およびリセット回路に電力を供給す るために使用されるシステムにおいても使用できることは当業者には明らかであ る。また、図示の実施例ではトランジスタはバイポーラＮＰＮトランジスタとし て説明されているが、ＦＥＴのような他の形式のトランジスタを使用することが でき、図示のＮＰＮトランジスタのベース電極に対応する制御電極、および図示 のＮＰＮトランジスタのコレクターエミッタ導通路に対応する主導通路を、図１ に示された機能と同じ機能を与えるのに適した態様で如何に結合すべきであるか という点については当業者には明らかである。 図１に示すリセット回路は、電源電圧がどのようにゆっくりと減衰しようとも 、それには関係なくすべての電源が０に減衰するのに充分な期間リセット信号出 力端子ＲＥＳＥＴにおけるリセット信号を確実に維持する。

【手続補正書】特許法第１８４条の８第１項 【提出日】１９９８年１月３０日（１９９８．１．３０） 【補正内容】 通常は、電源が遮断すると、電源電圧は比較的急速に低下する。従来のリセッ ト回路はこのような状態では適正に動作する。しかしながら、電源電圧は、その 設計、濾波キャパシタンス、および／またはその負荷によって電源の遮断期間中 に比較的緩慢に低下することがある。 このような状態では、電圧感知回路および半導体スイッチは上述のように所望 の電圧で適正にリセット信号を発生する。しかしながら、電圧感知回路は、電源 電圧がゆっくりと低下し続けるときは確実に動作を停止する可能性がある。例え ば、電源電圧がゆっくりと低下するときは半導体スイッチの付勢によってリセッ トキャパシタの電圧を回復させることがあり、あるいは減衰電源に対する放電路 が電圧感知回路に対して誤ってリセット信号を取り除くような状態にする可能性 がある。同様に、リセット信号が発生されると、電子システムを静止状態に追込 むようにする。このことにより、電源から引出される電流を低下させ、それによ って電源電圧が僅かに上昇する。 このようないずれかの状態あるいは両方の状態で、すべての電子装置の動作が 停止したとき、電源電圧が０に減衰する前にリセット信号を発生する半導体スイ ッチが解放（リリース）されることがある。リセット信号はＶｃｃに向かって上 昇しはじめ、電子装置を静止状態のままにする。このことにより、次に電子装置 を未知の状態に入り込ませ、次に電力が再供給されたときに上記未知の状態から 適正に起動しない可能性があり、あるいは異常動作してその電子装置が使用され ているシステムに損傷を与えることになる。 ゆっくりと減衰する電源電圧の存在時にも適正に動作するリセット信号発生回 路が望まれる。 既知のリセット回路の例が、ＥＤＮ（エレクトリカル デザイン ニュース： Electrical Design News）、vol.３８、no.１１、１９９３年５月２７日、XP000 368479、第１４４頁のマツナガ（D.Matunaga）氏の論文“ディスチャージャプリ ベンツ ＭＰ ラッチアップ（Discharger Prevents MP Latchup）”に開示され ている。このリセット回路は主電源電圧（１２Ｖ）と動作電圧（５Ｖ）とを供給 する電源を具えている。電圧感知回路は、５Ｖの電源電圧が印加されるように結 合された非反転入力と、１２Ｖの電源電圧によって付勢されるツエナーダイ オードによって与えられる４．３Ｖの基準電圧が印加されるように結合された反 転入力とを具えた電圧比較器によって構成されている。比較器の入力段は５Ｖの 電源電圧がツエナー電圧以下に低下するとその内部で制御信号を発生する。比較 器は上記制御信号に応答してリセット信号を発生する制御回路を形成するオープ ン・コレクタ出力段を含む形式のものである。具体的に云えば、制御回路は抵抗 を介してリセット出力端子に結合された比較器中のオープン・コレクタ出力トラ ンジスタを含み、上記リセット出力端子は第１のキャパシタを経て接地点に結合 され且つ抵抗を経て５Ｖの電源に結合されている。マツナガ氏の回路はまたツエ ナーダイオードと並列に接続された別のキャパシタを含み、これによって１２Ｖ の電源電圧が減衰したときも比較器の入力におけるツエナー基準電圧が維持され る。動作時に５Ｖの電源電圧が４．３Ｖのツエナー電圧以下に低下すると、比較 器のオープン・コレクタ出力はリセット端子を接地電位にクランプする。 マツナガ氏の回路には、比較器のオープン・コレクタ出力トランジスタがリセ ット期間全体を通じて導通状態を維持するのに充分な電力をもつという保証がな いという１つの問題があることが判った。この問題は、ツエナーダイオードの両 端間に接続された上記別のキャパシタは比較器の入力におけるツエナー基準電圧 を維持するに過ぎないのに対し、比較器のオープン・コレクタ出力トランジスタ 用の動作電力（すなわちベース電流）は１２Ｖの電源から供給され、しかもこの １２Ｖの電源電圧は５Ｖの電源電圧よりもより速く０に減衰する可能性があるこ とにより生ずるものである。もしこのことが起こると、５Ｖの電源の電圧がまだ 放電しつゝある間にリセット信号が取り除かれること（すなわち出力トランジス タのターンオフ）により、コンピュータに誤りが生ずる可能性がある。また、こ の回路は、電圧感知機能および出力クランプ機能を与えるためのオープン・コレ クタ出力（例えば、型ＬＭ３３９、あるいはＬＭ３９３）を有する比較的高価な 電圧比較器を必要とする。 リセット回路の他の例が、１９９４年５月１７日付けで“LOW VOLTAGE INHIBI TING CIRCUIT F0R A MICROCOMPUTER”という名称でマックス（Macks）氏に付与 された米国特許第5,313,112 号明細書中に開示されている。マックス氏の回路は 、高電圧（Ｂ＋）電源電圧が低下したとき第１の共通エミッタ段をターンオフ するツエナーダイオード電圧感知回路を含んでいる。第１のトランジスタがター ンオフすると、高電圧電源から供給される電流によって第２の共通エミッタ段の ターンオンが可能になり、その結果第２のトランジスタは出力端子を接地電位に クランプする。リセット出力端子からツエナーダイオードに帰還が与えられ、リ セット回路のオンとオフのスイッチング点間にヒステリシスを与えている。マイ クロプロセッサの内部クロックが安定する初期時間遅延が存在するのを保証する ために、リセット回路は第１のトランジスタのベース−エミッタ接合と並列に接 続されたキャパシタを含んでいる。第１のトランジスタはツエナー電源抵抗と共 同して時定数（遅延）回路を構成している。 先の例と同様に、出力トランジスタに対するすべての動作バイアス（すなわち ベース電流）は高電圧電源によって与えられるので、安定化された電源電圧（Ｖ ｃｃ）が完全に放電する前に高電圧電源（Ｂ＋）が消滅すると、出力トランジス タをターンオフするという結果が生じることが認められた。 リセット回路の他の例が、エレクトロニック エンジニアリング（Electronic Engineering）、vol.６２、no.７６２、１９９０年６月１日、XP000128915、第 ２５〜２６頁のブラウネ（Browne）氏他の論文“コスト・イフェクティブ リセ ット サーキット）に開示されている。この回路は５Ｖの調整器用の１３Ｖの電 源に接続されたツエナーダイオードを含むトリガ回路を含んでいる。これには５ Ｖの調整器によって給電され、高電圧（１３Ｖ）電源がツエナー電圧以下に低下 したときツエナーダイオードによってトリガされるラッチ回路が設けられている 。このラッチ回路は１対のＮＰＮトランジスタからなり、各トランジスタのコレ クタは他のトランジスタのベースに接続されており、一方のトランジスタのエミ ッタは５Ｖの電源に接続されており、他方のトランジスタのエミッタは抵抗を介 して接地点に接続されている。ラッチ回路がツエナーダイオードによってオンに トリガされると、該ラッチ回路は再生状態になり、５Ｖの電源に“トラッキング ”または“追従する”第１のトランジスタのコレクタにリセット信号を発生する 。 先の各例と同様に、この回路にも電源電圧が消滅したときリセット信号を維持 する回路に問題があることが判った。特に、５Ｖの電源電圧が２個のトランジス タのベース−エミッタ閾値電圧の合計電圧以下に低下すると、ラッチ回路はもは や再生状態でなくなり、５Ｖの電源電圧が完全に消滅する前にリセット信号が除 去される。 発明の概要 本発明は、１つには上述の従来の回路は、上述の理由によりリセット信号のタ ーンオフの時点が早期に生じることを認識したことよる。 本発明の目的は、すべての電源が０に減衰することができる充分な期間リセッ ト信号を供給することができるリセット回路を提供することにある。 本発明の原理は、主電源電圧（Ｖｓｓ）および動作電圧（Ｖｃｃ）を供給する 電源（Ｖｓｓ、Ｖｃｃ）を含む形式のリセット回路に適用される。電源（Ｖｓｓ 、Ｖｃｃ）に結合された電圧感知回路（Ｚ１、Ｒ５、Ｒ６、Ｔ２、Ｒ２、Ｄ１) は、上記電源によって与えられる電圧の所定の一方が予め設定された電圧以下に 低下すると制御信号を発生する。制御信号に応答してリセット信号を発生する制 御回路（Ｒ４、Ｔ１、Ｃ１、Ｒ１）が設けられており、また上記電源によって供 給される電圧の選択された一方が所定の値以下に低下すると、電圧感知回路およ び制御回路の所定の一方に電力を供給する電力供給回路（Ｄ２、Ｃ２、Ｒ３）が 設けられている。 本発明を実施したリセット回路は、主電源電圧（Ｖｓｓ）が予め定められた電 圧（９．８Ｖ）以下に低下すると電圧感知回路が制御信号を発生し、また動作電 圧（Ｖｃｃ）が別の予め定められた電圧以下に低下したときリセット信号を維持 するために電力供給回路（Ｄ２、Ｃ２、Ｒ３）が制御回路に電力を供給すること を特徴とする。 請求の範囲 １．主電源電圧（Ｖｓｓ）および動作電圧（Ｖｃｃ）を供給する電源（Ｖｓｓ、 Ｖｃｃ）と、 上記電源（Ｖｓｓ、Ｖｃｃ）に結合されていて、上記電源によって与えられる 上記電圧の所定の一方が予め設定された電圧以下に低下すると制御信号を発生す る電圧感知回路（Ｚ１、Ｒ５、Ｒ６、Ｔ２、Ｒ２、Ｄ１）と、 上記制御信号に応答してリセット信号を発生する制御回路（Ｒ４、Ｔ１、Ｃ１ 、Ｒ１）と、 上記電源によって供給される電圧の選択された一方が所定の値以下に低下する と、電圧感知回路および制御回路のうちの所定の一方に電力を供給する電力供給 回路（Ｄ２、Ｃ２、Ｒ３）と、からなり、 特徴として、上記電圧感知回路は、上記主電源電圧（Ｖｓｓ）が上記予め設定 された電圧（９．８Ｖ）以下に低下すると上記制御信号を発生し、 上記電力供給回路（Ｄ２、Ｃ２、Ｒ３）は、上記動作電圧（Ｖｃｃ）が別の予 め定められた電圧以下に低下したとき上記リセット信号を維持するために上記制 御回路に電力を供給する、リセット回路。 ２．電力供給回路（Ｄ２，Ｃ２，Ｒ３）は、電力の遮断期間中に動作電圧が０ボ ルトに到達する期間中に制御回路（Ｒ４，Ｔ１，Ｃ１，Ｒ１）に電力を供給する 回路を含む、請求項１記載の動作電圧を供給する電源を含む電子システムにおけ るリセット回路。 ３．制御回路（Ｒ４，Ｔ１，Ｃ１）は、制御信号に応答する制御電極と、一端（ エミッタ）が基準電位源（大地）に結合され、他端（コレクタ）にリセット信号 を発生する主導電路と、を有する第１のトランジスタ（Ｔ１）を含む、請求項１ 記載の動作電圧を供給する電源を含む電子システムにおけるリセット回路。 ４．トランジスタ（Ｔ１）の制御電極はさらに電力供給回路（Ｄ２，Ｃ２，Ｒ３ ）に結合されている、請求項３記載の動作電圧を供給する電源を含む電子システ ムにおけるリセット回路。 ５．電圧感知回路は、第１のトランジスタ（Ｔ１）の制御電極と基準電位源との 間に結合された主導電路を有する第２のトランジスタ（Ｔ２）と、 動作電圧に応答して、この動作電圧が予め定められた電圧以下に低下したとき 第２のトランジスタをターンオフし、それ以外のときはターンオンする上記第２ のトランジスタに対する条件付け回路（Ｚ１，Ｒ６，Ｒ５）と、からなる、請求 項３記載の動作電圧（Ｖｃｃ）を供給する電源を含む電子システムにおけるリセ ット回路。 ６．第２のトランジスタ（Ｔ２）に対する条件付け回路は、電源（Ｖｓｓ）と基 準電源（大地）との間に結合されたツエナーダイオード（Ｚ１）と抵抗（Ｒ６） との直列接続を含む、請求項５記載の動作電圧を供給する電源を含む電子システ におけるリセット回路。 ７．２のトランジスタの制御電極は、該第２のトランジスタ（Ｔ２）に対する条 件付け回路（Ｚ１，Ｒ６）に結合されている、請求項５記載の動作電圧を供給す る電源を含む電子システムにおけるリセット回路。 ８．電力供給回路は、第１のトランジスタ（Ｔ１）の制御電極に結合された電圧 蓄積装置（Ｃ２）と、 電源（Ｖｃｃ）と上記電圧蓄積装置（Ｃ２）との間に結合されており、動作電 圧が予め定められた電圧以上にある間に動作電圧を上記電圧蓄積装置に供給する 回路（Ｄ２）と、からなる、請求項５記載の動作電圧を供給する電源を含む電子 システムにおけるリセット回路。 ９．電圧蓄積装置（Ｃ２）はキャパシタからなる請求項８記載の動作電圧を供給 する電源を含む電子システムにおけるリセット回路。 １０．動作電圧供給回路は、電源（Ｖｃｃ）と電圧蓄積装置（Ｃ２）との間に結 合されたダイオード（Ｄ２）を含む請求項８記載の動作電圧を供給する電源を含 む電子システムにおけるリセット回路。 １１．電力供給回路は、さらに電圧蓄積装置（Ｃ２）と第１のトランジスタ（１ ）の制御電極との間に結合された抵抗（Ｒ３，Ｒ２，Ｒ４）を含む請求項８記載 の動作電圧を供給する電源を含む電子システムにおけるリセット回路。 １２．電圧感知回路は、トランジスタ（Ｔ２）と、 動作電圧（Ｖｓｓ）に応答して、この動作電圧（Ｖｓｓ）が予め定められた電 圧以下に低下したとき上記トランジスタ（Ｔ２）をターンオフし、それ以外のと きはターンオンする上記トランジスタに対する条件付け回路（Ｚ１，Ｒ６，Ｒ５ ）と、からなる、請求項１記載の動作電圧を供給する電源を含む電子システムに おけるリセット回路。 １３．トランジスタに対する条件付け回路は、電源（Ｖｓｓ）と基準電源（大地 ）との間に結合されたツエナーダイオード（Ｚ１）と抵抗（Ｒ６）との直列接続 を含む、請求項１２記載の動作電圧を供給する電源を含む電子システムにおける リセット回路。 １４．トランジスタ（Ｔ２）は、トランジスタに対する条件付け回路に結合され た制御電極と、一端が基準電位源（大地）に結合され、他端に制御信号を発生す る主導電路とを有する、請求項１２記載の動作電圧を供給する電源を含む電子シ ステムにおけるリセット回路。 １５．電源供給回路は、制御回路に結合された電圧蓄積装（Ｃ２）と、 電源（Ｖｃｃ）と上記電圧蓄積装置との間に結合されており、動作電圧が予め 定められた電圧以上にある間は動作電圧を上記電圧蓄積装置に供給する回路（Ｄ ２）と、からなる、請求項１記載の動作電圧を供給する電源を含む電子システム におけるリセット回路。 １６．電圧蓄積装置（Ｃ２）はキャパシタからなる請求項１５記載の動作電圧を 供給する電源を含む電子システムにおけるリセット回路。 １7．電圧蓄積装置に動作電圧を供給する回路は、電源（Ｖｃｃ）と電圧蓄積装 置（Ｃ２）との間弐結合されたダイオード（Ｄ２）を含む、請求項１５記載の動 作電圧を供給する電源を含む電子システムにおけるリセット回路。 【図１】

───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号 ０８／７４８，８８８ (32)優先日 平成８年11月14日(1996．11．14) (33)優先権主張国 米国（ＵＳ） (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，Ｌ Ｕ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ， ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＫＥ，ＬＳ，ＭＷ，ＳＤ，Ｓ Ｚ，ＵＧ)，ＵＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ， ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，Ｇ Ｅ，ＨＵ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ， ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，Ｐ Ｌ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ

Claims (1)

1. 【特許請求の範囲】 １ 電源に結合されており、動作電圧が予め定められた電圧以下に低下したとき 制御信号を発生する電圧感知回路と、 上記制御信号に応答してリセット信号を発生する制御回路と、 上記動作電圧が上記予め定められた電圧以下に低下したとき電源には無関係に 上記制御回路に電力を供給する回路と、 からなる動作電圧を供給する電源を含む電子システムにおけるリセット回路。 ２ 電力供給回路は、電力の遮断期間中に動作電圧が０ボルトに到達する期間中 に制御回路に電力を供給する回路を含む、請求項１記載の動作電圧を供給する電 源を含む電子システムにおけるリセット回路。 ３ 制御回路は、制御信号に応答する制御電極と、一端が基準電位源に結合され 、他端にリセット信号を発生する主導電路と、を有する第１のトランジスタを含 む、請求項１記載の動作電圧を供給する電源を含む電子システムにおけるリセッ ト回路。 ４ トランジスタの制御電極はさらに電力供給回路に結合されている、請求項３ 記載の動作電圧を供給する電源を含む電子システムにおけるリセット回路。 ５ 電圧感知回路は、第１のトランジスタの制御電極と基準電位源との間に結合 された主導電路を有する第２のトランジスタと、 動作電圧に応答して、この動作電圧が予め定められた電圧以下に低下したとき 第２のトランジスタをターンオフし、それ以外のときはターンオンする上記第２ のトランジスタに対する条件付け回路と、からなる、請求項３記載の動作電圧を 供給する電源を含む電子システムにおけるリセット回路。 ６ 第２のトランジスタに対する条件付け回路は、電源と基準電源との間に結合 されたツエナーダイオードと抵抗との直列接続を含む、請求項５記載の動作電圧 を供給する電源を含む電子システムにおけるリセット回路。 ７ 第２のトランジスタの制御電極は、該第２のトランジスタに対する条件付け 回路に結合されている、請求項５記載の動作電圧を供給する電源を含む電子シス テムにおけるリセット回路。 ８ 電力供給回路は、第１のトランジスタの制御電極に結合された電圧蓄積装置 と、 電源と上記電圧蓄積装置との間に結合されており、動作電圧が予め定められた 電圧以上にある間に動作電圧を上記電圧蓄積装置に供給する回路と、からなる、 請求項５記載の動作電圧を供給する電源を含む電子システムにおけるリセット回 路。 ９ 電圧蓄積装置はキャパシタからなる請求項８記載の動作電圧を供給する電源 を含む電子システムにおけるリセット回路。 １０ 動作電圧供給回路は、電源と電圧蓄積装置との間に結合されたダイオード を含む請求項８記載の動作電圧を供給する電源を含む電子システムにおけるリセ ット回路。 １１ 電力供給回路は、さらに電圧蓄積装置と第１のトランジスタの制御電極と の間に結合された抵抗を含む請求項８記載の動作電圧を供給する電源を含む電子 システムにおけるリセット回路。 １２ 電圧感知回路は、トランジスタと、 動作電圧に応答して、この動作電圧が予め定められた電圧以下に低下したとき 上記トランジスタをターンオフし、それ以外のときはターンオンする上記トラン ジスタに対する条件付け回路と、からなる、請求項１記載の動作電圧を供給する 電源を含む電子システムにおけるリセット回路。 １３ トランジスタに対する条件付け回路は、電源と基準電源との間に結合され たッエナーダイオードと抵抗との直列接続を含む、請求項１２記載の動作電圧を 供給する電源を含む電子システムにおけるリセット回路。 １４ トランジスタは、トランジスタに対する条件付け回路に結合された制御電 極と、一端が基準電位源に結合され、他端に制御信号を発生する主導電路とを有 する、請求項１２記載の動作電圧を供給する電源を含む電子システムにおけるリ セット回路。 １５ 電源供給回路は、制御回路に結合された電圧蓄積装置と、 電源と上記電圧蓄積装置との間に結合されており、動作電圧が予め定められた 電圧以上にある間は動作電圧を上記電圧蓄積装置に供給する回路と、からなる、 請求項１記載の動作電圧を供給する電源を含む電子システムにおけるリセット回 路。 １６ 電圧蓄積装置はキャパシタからなる請求項１５記載の動作電圧を供給する 電源を含む電子システムにおけるリセット回路。 １７ 電圧蓄積装置に動作電圧を供給する回路は、電源と電圧蓄積装置との間弐 結合されたダイオードを含む、請求項１５記載の動作電圧を供給する電源を含む 電子システムにおけるリセット回路。 １８ 電子装置と、主電圧を供給する主電源と、主電源から引出された上記電子 装置用の動作電圧電源とからなり、動作電圧は、主電圧が予め定められた最低電 圧以上に保たれている間は比較的一定に維持される、システムにおいて、 上記主電源に結合されており、主電圧が予め定められた最低電圧以上の予め定 められたトリガ電圧以下に低下したとき制御信号を発生する電圧感知回路と、 上記制御信号に応答してリセット信号を発生する制御回路と、 上記主電圧が上記予め定められたトリガ電圧以下に低下したとき主電源には無 関係に上記制御回路に電力を供給する回路と、 からなるリセット回路。