JPH0644210B2 - システムリセット回路 - Google Patents
システムリセット回路Info
- Publication number
- JPH0644210B2 JPH0644210B2 JP63331961A JP33196188A JPH0644210B2 JP H0644210 B2 JPH0644210 B2 JP H0644210B2 JP 63331961 A JP63331961 A JP 63331961A JP 33196188 A JP33196188 A JP 33196188A JP H0644210 B2 JPH0644210 B2 JP H0644210B2
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- JP
- Japan
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- voltage
- resistor
- power supply
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- Control Of Electrical Variables (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明はシステムリセット回路に係り、特にマイコン等
のシステムの電源を切断する際のシステムリセット回路
に関する。
のシステムの電源を切断する際のシステムリセット回路
に関する。
一般に集積回路(IC)は電源電圧が低下すると正常に
動作しなくなる。特にマイクロコンピュータなどでは電
源電圧の低下によってプログラムが暴走する恐れがあ
る。このため、電源電圧がある規定の値より低くなった
とき、リセットをかけて瞬時に動作を停止させ、誤動作
やプログラムの暴走などを防止するシステムリセット回
路が設けられている。
動作しなくなる。特にマイクロコンピュータなどでは電
源電圧の低下によってプログラムが暴走する恐れがあ
る。このため、電源電圧がある規定の値より低くなった
とき、リセットをかけて瞬時に動作を停止させ、誤動作
やプログラムの暴走などを防止するシステムリセット回
路が設けられている。
従来の技術 従来のシステムリセット回路は第6図に示すように電源
電圧Vccの低下を基準電圧との差により検出するための
電圧低下検出回路1と電圧低下検出回路1の検出用抵抗
R4間の電圧に応じて、信号をオン・オフする差動増幅
回路5と、差動増幅回路5の信号に応じて出力電圧をオ
ン・オフする制御回路とよりなり、電源電圧Vccが所定
の電圧(スレッシュホールド電圧Vs)以下となったと
き瞬時に出力電圧をリセットする構成であった。
電圧Vccの低下を基準電圧との差により検出するための
電圧低下検出回路1と電圧低下検出回路1の検出用抵抗
R4間の電圧に応じて、信号をオン・オフする差動増幅
回路5と、差動増幅回路5の信号に応じて出力電圧をオ
ン・オフする制御回路とよりなり、電源電圧Vccが所定
の電圧(スレッシュホールド電圧Vs)以下となったと
き瞬時に出力電圧をリセットする構成であった。
発明が解決しようとする問題点 しかるに、従来のシステムリセット回路で低消費電流化
を図ろうとする第6図の回路に破線で示すようなストレ
ー容量が影響し、回路の動作速度が低下する等の問題点
があった。
を図ろうとする第6図の回路に破線で示すようなストレ
ー容量が影響し、回路の動作速度が低下する等の問題点
があった。
本発明は上記の点に鑑みてなされたもので低消費電流に
おいても回路の動作速度が低下しないシステムリセット
回路を提供することを目的とする。
おいても回路の動作速度が低下しないシステムリセット
回路を提供することを目的とする。
課題を解決するための手段 本発明は、電源電圧を検出し、該電源電圧が所定のレベ
ルより低下したときにリセット信号を出力するシステム
リセット回路において、 前記電源から供給される電流を制限する帰還抵抗と、 第1乃至第3の抵抗を直列に接続してなり、前記帰還抵
抗により制限された電流が供給され、該電流に応じて該
第1の抵抗と該第2の抵抗との接続点に生じる第1の検
出電圧及び該第2の抵抗と該第3の抵抗との接続点に生
じる第2の検出電圧とを得、前記電源電圧に応じた第1
及び第2の検出電圧を得る電圧降下検出手段と、 非反転入力端子に前記電圧降下検出手段の前記第1の抵
抗と前記第2の抵抗との接続点が接続されて、前記第1
の検出電圧が供給され、反転入力端子に前記電圧降下検
出手段の前記第2の抵抗と前記第3の抵抗との接続点が
接続されて、前記第2の検出電圧が供給され、前記第1
の検出電圧と前記第2の検出電圧との電圧差に応じた信
号を出力する差動増幅手段と、 エミッタが前記電源と前記帰還抵抗との接続点に接続さ
れ、駆動電圧を得、ベースに前記差動増幅手段の出力信
号が供給され、前記差動増幅手段の出力信号に応じてオ
ン/オフされる出力トランジスタと、 前記帰還抵抗と前記電圧降下検出手段との接続点と前記
差動増幅手段の非反転入力端子との間に接続され、前記
差動増幅手段の反転入力端子と接地間に生じるストレー
容量をキャンセルする第1のコンデンサと、 一端が前記差動増幅回路の反転入力端子及び前記第2の
抵抗を介して前記第1のコンデンサと接続され、他端が
接地され、前記電源電圧の低下時に前記電圧降下検出手
段から前記差動増幅手段の前記非反転入力端子に供給さ
れる前記第2の検出電圧の低下を遅延させる第2のコン
デンサと、 前記出力トランジスタのコレクタが接続され、前記出力
トランジスタから供給される電流に応じてスイッチング
制御され、前記リセット信号を出力する制御手段とを具
備してなる。
ルより低下したときにリセット信号を出力するシステム
リセット回路において、 前記電源から供給される電流を制限する帰還抵抗と、 第1乃至第3の抵抗を直列に接続してなり、前記帰還抵
抗により制限された電流が供給され、該電流に応じて該
第1の抵抗と該第2の抵抗との接続点に生じる第1の検
出電圧及び該第2の抵抗と該第3の抵抗との接続点に生
じる第2の検出電圧とを得、前記電源電圧に応じた第1
及び第2の検出電圧を得る電圧降下検出手段と、 非反転入力端子に前記電圧降下検出手段の前記第1の抵
抗と前記第2の抵抗との接続点が接続されて、前記第1
の検出電圧が供給され、反転入力端子に前記電圧降下検
出手段の前記第2の抵抗と前記第3の抵抗との接続点が
接続されて、前記第2の検出電圧が供給され、前記第1
の検出電圧と前記第2の検出電圧との電圧差に応じた信
号を出力する差動増幅手段と、 エミッタが前記電源と前記帰還抵抗との接続点に接続さ
れ、駆動電圧を得、ベースに前記差動増幅手段の出力信
号が供給され、前記差動増幅手段の出力信号に応じてオ
ン/オフされる出力トランジスタと、 前記帰還抵抗と前記電圧降下検出手段との接続点と前記
差動増幅手段の非反転入力端子との間に接続され、前記
差動増幅手段の反転入力端子と接地間に生じるストレー
容量をキャンセルする第1のコンデンサと、 一端が前記差動増幅回路の反転入力端子及び前記第2の
抵抗を介して前記第1のコンデンサと接続され、他端が
接地され、前記電源電圧の低下時に前記電圧降下検出手
段から前記差動増幅手段の前記非反転入力端子に供給さ
れる前記第2の検出電圧の低下を遅延させる第2のコン
デンサと、 前記出力トランジスタのコレクタが接続され、前記出力
トランジスタから供給される電流に応じてスイッチング
制御され、前記リセット信号を出力する制御手段とを具
備してなる。
作用 本発明によれば、電源電圧が低下したときに、第1のコ
ンデンサにより回路に生じるストレー容量に充電された
電荷を吸収し、第1の検出電圧の低下を速めることがで
き、また、第2のコンデンサにより電源電圧低下時に第
2の検出電圧の電圧降下を遅らせることができ、したが
って、電源電圧低下時でも、第1の検出電圧と第2の検
出電圧との差を高速に、かつ、十分に大きくすることが
でき、差動増幅手段を高速に動作させることができる。
ンデンサにより回路に生じるストレー容量に充電された
電荷を吸収し、第1の検出電圧の低下を速めることがで
き、また、第2のコンデンサにより電源電圧低下時に第
2の検出電圧の電圧降下を遅らせることができ、したが
って、電源電圧低下時でも、第1の検出電圧と第2の検
出電圧との差を高速に、かつ、十分に大きくすることが
でき、差動増幅手段を高速に動作させることができる。
さらに、出力トランジスタの駆動電圧だけは帰還抵抗よ
り電源電圧側よりとり、出力トランジスタの高駆動電圧
化を計っているため、出力トランジスタの動作の高速化
及び安定化が計れ、回路全体の高速化及び安定化が実現
できる。
り電源電圧側よりとり、出力トランジスタの高駆動電圧
化を計っているため、出力トランジスタの動作の高速化
及び安定化が計れ、回路全体の高速化及び安定化が実現
できる。
以上の構成によれば、システムを低消費電流化しても、
ストレー容量の影響を小さくでき、第1の検出電圧及び
第2の検出電圧の差電圧を十分に大きく取れ、かつ、出
力トランジスタの利得も比較的大きく採れるため、高速
化及び安定化が実現できる。
ストレー容量の影響を小さくでき、第1の検出電圧及び
第2の検出電圧の差電圧を十分に大きく取れ、かつ、出
力トランジスタの利得も比較的大きく採れるため、高速
化及び安定化が実現できる。
実施例 第1図は本発明の一実施例の回路図を示す。図中、1は
電圧低下検出回路、2は差動増幅回路、3は制御回路を
示す。この回路は端子T1,T2,T3を有する3端子
タイプのもので、このうちT1,T3が電源端子、T2
は出力端子となる。電圧低下検出回路1は抵抗R1〜R
6及びトランジスタQ1,基準電圧発生用トランジスタ
Q2とよりなる。抵抗R4は比較電圧検出用の抵抗で抵
抗R4の両端にはトランジスタQ1,抵抗R1,R2,
R3よりなる結合手段と基準電圧発生用のトランジスタ
Q2が抵抗R5を介して接続される。
電圧低下検出回路、2は差動増幅回路、3は制御回路を
示す。この回路は端子T1,T2,T3を有する3端子
タイプのもので、このうちT1,T3が電源端子、T2
は出力端子となる。電圧低下検出回路1は抵抗R1〜R
6及びトランジスタQ1,基準電圧発生用トランジスタ
Q2とよりなる。抵抗R4は比較電圧検出用の抵抗で抵
抗R4の両端にはトランジスタQ1,抵抗R1,R2,
R3よりなる結合手段と基準電圧発生用のトランジスタ
Q2が抵抗R5を介して接続される。
また、抵抗R4の電源電圧側の一端にはトランジスタQ
3〜Q8,抵抗R7,R8よりなる差動増幅回路2の第
1の入力端子の反転入力端子が接続され、基準電圧側の
一端には抵抗R6を介して差動増幅回路2の第2の入力
端子である非反転入力端子が接続される。
3〜Q8,抵抗R7,R8よりなる差動増幅回路2の第
1の入力端子の反転入力端子が接続され、基準電圧側の
一端には抵抗R6を介して差動増幅回路2の第2の入力
端子である非反転入力端子が接続される。
また、差動増幅回路2の出力端子には制御回路3のトラ
ンジスタQ9のベースが接続される。また、差動増幅回
路2のトランジスタQ8のエミッタは出力端子T2に直
接接続される。また、出力端子T2には制御回路3の出
力端が接続される。出力端子T1,T3間に電源電圧V
ccが印加され、出力端子T1,T2間には抵抗R1,出
力端子T2,T3間にはコンデンサCLが接続される。
ンジスタQ9のベースが接続される。また、差動増幅回
路2のトランジスタQ8のエミッタは出力端子T2に直
接接続される。また、出力端子T2には制御回路3の出
力端が接続される。出力端子T1,T3間に電源電圧V
ccが印加され、出力端子T1,T2間には抵抗R1,出
力端子T2,T3間にはコンデンサCLが接続される。
また、差動増幅回路2のトランジスタQ5のベースと電
源とは第1のコンデンサC1により結合され、差動増幅
回路2のトランジスタQ6のベースと接地間は第2のコ
ンデンサC2により結合される。
源とは第1のコンデンサC1により結合され、差動増幅
回路2のトランジスタQ6のベースと接地間は第2のコ
ンデンサC2により結合される。
出力がH(ハイレベル)からL(ローレベル)になるス
レッシュホールド電圧VSHL(リセット電圧)は、 VSHL={1+(R1/R2)}VBE1+I1(R3+R
4+R5)+VBE2+R13I2 (1) I1=ΔVBE/R4 (2) よって、式(1)は VSHL={1+(R1/R2)}VBE1+ΔVBE{1+
((R3+R5)/R4)}+VBE2+R13I2H (3) ここでH時はトランジスタQ8〜Q11はオフとなるた
め、 R13I2H《{1+(R1/R2)}VBE+ΔVBE{1+
((R3+R4)/R4)}+VBEとなる。
レッシュホールド電圧VSHL(リセット電圧)は、 VSHL={1+(R1/R2)}VBE1+I1(R3+R
4+R5)+VBE2+R13I2 (1) I1=ΔVBE/R4 (2) よって、式(1)は VSHL={1+(R1/R2)}VBE1+ΔVBE{1+
((R3+R5)/R4)}+VBE2+R13I2H (3) ここでH時はトランジスタQ8〜Q11はオフとなるた
め、 R13I2H《{1+(R1/R2)}VBE+ΔVBE{1+
((R3+R4)/R4)}+VBEとなる。
また、抵抗R6による電圧降下V6は V6《ΔVBE とすると、 VSHL≒{1+(R1/R2)}VBE1+ΔVBE{1+
((R3+R5)/R4)}+VBE2となる。なお、こ
こで、VSHLは温度特性が零となるように設定する。
((R3+R5)/R4)}+VBE2となる。なお、こ
こで、VSHLは温度特性が零となるように設定する。
出力がL→Hになるスレッシュホールド電圧VSLHは、 VSLH={1+(R1/R2)}VBE1+ΔVBE{1+
((R3+R5)/R4)}+ΔVBE2+R13I2L (5) となる。L時はトランジスタQ8〜Q11がオンとなるた
め、R13I2Lを無視することはできない。
((R3+R5)/R4)}+ΔVBE2+R13I2L (5) となる。L時はトランジスタQ8〜Q11がオンとなるた
め、R13I2Lを無視することはできない。
ここで、ヒステリシス電圧ΔVSは、 ΔVS=VSLH−VSHL (6) であり、式(3),(4)及び(5)より ΔVS=R13(I2L−I2H)≒R13I2L (7) となる。
例えば、電源電圧VCCが第2図(A)に示す如く、立上が
るとすると、出力電圧VOUTは第2図(B)に示すように電
源電圧VCCがスレッシュホールド電圧VSLH以上になる
と、制御回路3を構成するトランジスタQ8〜Q11がオ
フとなりコンデンサCLが充電され、出力電圧VOUTは
第2図(B)に示すような立ち上がりを示す。
るとすると、出力電圧VOUTは第2図(B)に示すように電
源電圧VCCがスレッシュホールド電圧VSLH以上になる
と、制御回路3を構成するトランジスタQ8〜Q11がオ
フとなりコンデンサCLが充電され、出力電圧VOUTは
第2図(B)に示すような立ち上がりを示す。
また、電源電圧VCCが第2図(A)に示すように急減に減
少し、スレッシュホールド電圧VSHL以下になると、抵
抗R4に生じる電圧が小さくなり、トランジスタQ6が
オンとなり、したがって、トランジスタQ8がオンとな
るため、トランジスタQ9〜Q11も同様にオンとなる。
したがって、VOUTは零電位となる。このとき、第3図
に示すように時間遅れtdが生じてしまう。
少し、スレッシュホールド電圧VSHL以下になると、抵
抗R4に生じる電圧が小さくなり、トランジスタQ6が
オンとなり、したがって、トランジスタQ8がオンとな
るため、トランジスタQ9〜Q11も同様にオンとなる。
したがって、VOUTは零電位となる。このとき、第3図
に示すように時間遅れtdが生じてしまう。
このような回路では回路電流を低下させていくと、スト
レー容量の影響が無視できなくなり、tdが大きくなり回
路の動作スピードの低下が目立ってくる。
レー容量の影響が無視できなくなり、tdが大きくなり回
路の動作スピードの低下が目立ってくる。
第1図の回路でストレー容量を含めて、簡略化すると、
第4図に示す回路となる。第4図の回路でCS0はストレ
ー容量で、C1》CS0とすると、点の電圧VAは電源
電圧VCCを第5図(A)に示すようにH→Lとすると、第
1コンデンサC1とストレー容量CS0間で電荷のやりと
りが行なわれ、ストレー容量CS0による時間遅れがなく
なり、第5図(B)に示すような急速な反応が可能とな
り、また、第2のコンデンサC2は抵抗R6と共にτ=
R6C2分だけ時間遅れを生じさせ、点の電圧VAが
スレッシュホールド電圧VSHL以下になるまで点の電
圧VBをホールドさせ、出力電圧VOUTが急激にH→L
となるように構成されている。したがって、出力電圧V
OUTの波形はトランジスタ等による遅れTR分だけで済
む。
第4図に示す回路となる。第4図の回路でCS0はストレ
ー容量で、C1》CS0とすると、点の電圧VAは電源
電圧VCCを第5図(A)に示すようにH→Lとすると、第
1コンデンサC1とストレー容量CS0間で電荷のやりと
りが行なわれ、ストレー容量CS0による時間遅れがなく
なり、第5図(B)に示すような急速な反応が可能とな
り、また、第2のコンデンサC2は抵抗R6と共にτ=
R6C2分だけ時間遅れを生じさせ、点の電圧VAが
スレッシュホールド電圧VSHL以下になるまで点の電
圧VBをホールドさせ、出力電圧VOUTが急激にH→L
となるように構成されている。したがって、出力電圧V
OUTの波形はトランジスタ等による遅れTR分だけで済
む。
また、トランジスタQ8のエミッタをH→L,L→Hと
でヒステリシスを生じさせるための正帰還抵抗R13より
電源側に接続する事により、差動増幅回路2自体に正帰
還を持たせることが出来より少ない素子電流で高利得を
得ることが出来、低消費電流とした場合でも回路を安定
に動作させることができる。
でヒステリシスを生じさせるための正帰還抵抗R13より
電源側に接続する事により、差動増幅回路2自体に正帰
還を持たせることが出来より少ない素子電流で高利得を
得ることが出来、低消費電流とした場合でも回路を安定
に動作させることができる。
なお、本実施例ではトランジスタQ8のエミッタを正帰
還抵抗R13を介して電源VCCと接続する構成としてもよ
い。
還抵抗R13を介して電源VCCと接続する構成としてもよ
い。
発明の効果 上述の如く、本発明によれば、第1のコンデンサにより
ストレー容量の影響をキャンセルすると共に、第2のコ
ンデンサにより第2の検出電圧の低下を遅延させること
により第1の検出電圧と第2の検出電圧との差を大きく
取れ、また出力トランジスタの駆動電圧を帰還抵抗より
電源電圧側からとることにより、出力トランジスタを高
速で、かつ、安定に動作させることができるため、回路
全体の動作を高速で、かつ、安定化でき、また、低消費
電流化にも耐えうる等の特長を有する。
ストレー容量の影響をキャンセルすると共に、第2のコ
ンデンサにより第2の検出電圧の低下を遅延させること
により第1の検出電圧と第2の検出電圧との差を大きく
取れ、また出力トランジスタの駆動電圧を帰還抵抗より
電源電圧側からとることにより、出力トランジスタを高
速で、かつ、安定に動作させることができるため、回路
全体の動作を高速で、かつ、安定化でき、また、低消費
電流化にも耐えうる等の特長を有する。
第1図は本発明の一実施例の回路図、第2図、第3図は
本発明の一実施例の一般的動作を説明するための図、第
4図は本発明の一実施例の低消費電流時の等価回路図、
第5図は本発明の一実施例の低消費電流時の動作を説明
するための図、第6図は従来の一例の回路図である。 1……電圧低下検出回路、2……差動増幅回路、3……
制御回路、C1……第1のコンデンサ、C2……第2の
コンデンサ、CS0……ストレー容量。
本発明の一実施例の一般的動作を説明するための図、第
4図は本発明の一実施例の低消費電流時の等価回路図、
第5図は本発明の一実施例の低消費電流時の動作を説明
するための図、第6図は従来の一例の回路図である。 1……電圧低下検出回路、2……差動増幅回路、3……
制御回路、C1……第1のコンデンサ、C2……第2の
コンデンサ、CS0……ストレー容量。
Claims (1)
- 【請求項1】電源電圧を検出し、該電源電圧が所定のレ
ベルより低下したときにリセット信号を出力するシステ
ムリセット回路において、 前記電源から供給される電流を制限する帰還抵抗と、 第1乃至第3の抵抗を直列に接続してなり、前記帰還抵
抗により制限された電流が供給され、該電流に応じて該
第1の抵抗と該第2の抵抗との接続点に生じる第1の検
出電圧及び該第2の抵抗と該第3の抵抗との接続点に生
じる第2の検出電圧とを得、前記電源電圧に応じた第1
及び第2の検出電圧を得る電圧降下検出手段と、 非反転入力端子に前記電圧降下検出手段の前記第1の抵
抗と前記第2の抵抗との接続点が接続されて、前記第1
の検出電圧が供給され、反転入力端子に前記電圧降下検
出手段の前記第2の抵抗と前記第3の抵抗との接続点が
接続されて、前記第2の検出電圧が供給され、前記第1
の検出電圧と前記第2の検出電圧との電圧差に応じた信
号を出力する差動増幅手段と、 エミッタが前記電源と前記帰還抵抗との接続点に接続さ
れ、駆動電圧を得、ベースに前記差動増幅手段の出力信
号が供給され、前記差動増幅手段の出力信号に応じてオ
ン/オフされる出力トランジスタと、 前記帰還抵抗と前記電圧降下検出手段との接続点と前記
差動増幅手段の非反転入力端子との間に接続され、前記
差動増幅手段の反転入力端子と接地間に生じるストレー
容量をキャンセルする第1のコンデンサと、 一端が前記差動増幅回路の反転入力端子及び前記第2の
抵抗を介して前記第1のコンデンサと接続され、他端が
接地され、前記電源電圧の低下時に前記電圧降下検出手
段から前記差動増幅手段の前記非反転入力端子に供給さ
れる前記第2の検出電圧の低下を遅延させる第2のコン
デンサと、 前記出力トランジスタのコレクタが接続され、前記出力
トランジスタから供給される電流に応じてスイッチング
制御され、前記リセット信号を出力する制御手段とを具
備することを特徴とするシステムリセット回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63331961A JPH0644210B2 (ja) | 1988-12-29 | 1988-12-29 | システムリセット回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63331961A JPH0644210B2 (ja) | 1988-12-29 | 1988-12-29 | システムリセット回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02178816A JPH02178816A (ja) | 1990-07-11 |
JPH0644210B2 true JPH0644210B2 (ja) | 1994-06-08 |
Family
ID=18249580
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63331961A Expired - Fee Related JPH0644210B2 (ja) | 1988-12-29 | 1988-12-29 | システムリセット回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0644210B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE69606783T2 (de) * | 1995-12-22 | 2000-11-16 | Thomson Consumer Electronics, Inc. | Rücksetzstellungsschaltung zur sicherstellung der korrekten rücksetzstellung für den fall zusammenbrechender stromversorgung |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5694928A (en) * | 1979-12-27 | 1981-07-31 | Matsushita Electric Ind Co Ltd | Power source |
JPS58112117A (ja) * | 1981-12-25 | 1983-07-04 | Fujitsu Ten Ltd | 処理装置のリセツト回路 |
-
1988
- 1988-12-29 JP JP63331961A patent/JPH0644210B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH02178816A (ja) | 1990-07-11 |
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