JPH0644210B2 - システムリセット回路 - Google Patents
システムリセット回路Info
- Publication number
- JPH0644210B2 JPH0644210B2 JP63331961A JP33196188A JPH0644210B2 JP H0644210 B2 JPH0644210 B2 JP H0644210B2 JP 63331961 A JP63331961 A JP 63331961A JP 33196188 A JP33196188 A JP 33196188A JP H0644210 B2 JPH0644210 B2 JP H0644210B2
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- JP
- Japan
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- voltage
- resistor
- power supply
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- Control Of Voltage And Current In General (AREA)
- Control Of Electrical Variables (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明はシステムリセット回路に係り、特にマイコン等
のシステムの電源を切断する際のシステムリセット回路
に関する。
のシステムの電源を切断する際のシステムリセット回路
に関する。
一般に集積回路（ＩＣ）は電源電圧が低下すると正常に
動作しなくなる。特にマイクロコンピュータなどでは電
源電圧の低下によってプログラムが暴走する恐れがあ
る。このため、電源電圧がある規定の値より低くなった
とき、リセットをかけて瞬時に動作を停止させ、誤動作
やプログラムの暴走などを防止するシステムリセット回
路が設けられている。
動作しなくなる。特にマイクロコンピュータなどでは電
源電圧の低下によってプログラムが暴走する恐れがあ
る。このため、電源電圧がある規定の値より低くなった
とき、リセットをかけて瞬時に動作を停止させ、誤動作
やプログラムの暴走などを防止するシステムリセット回
路が設けられている。
従来の技術 従来のシステムリセット回路は第６図に示すように電源
電圧Ｖccの低下を基準電圧との差により検出するための
電圧低下検出回路１と電圧低下検出回路１の検出用抵抗
Ｒ４間の電圧に応じて、信号をオン・オフする差動増幅
回路５と、差動増幅回路５の信号に応じて出力電圧をオ
ン・オフする制御回路とよりなり、電源電圧Ｖccが所定
の電圧（スレッシュホールド電圧Ｖｓ）以下となったと
き瞬時に出力電圧をリセットする構成であった。
電圧Ｖccの低下を基準電圧との差により検出するための
電圧低下検出回路１と電圧低下検出回路１の検出用抵抗
Ｒ４間の電圧に応じて、信号をオン・オフする差動増幅
回路５と、差動増幅回路５の信号に応じて出力電圧をオ
ン・オフする制御回路とよりなり、電源電圧Ｖccが所定
の電圧（スレッシュホールド電圧Ｖｓ）以下となったと
き瞬時に出力電圧をリセットする構成であった。
発明が解決しようとする問題点 しかるに、従来のシステムリセット回路で低消費電流化
を図ろうとする第６図の回路に破線で示すようなストレ
ー容量が影響し、回路の動作速度が低下する等の問題点
があった。
を図ろうとする第６図の回路に破線で示すようなストレ
ー容量が影響し、回路の動作速度が低下する等の問題点
があった。
本発明は上記の点に鑑みてなされたもので低消費電流に
おいても回路の動作速度が低下しないシステムリセット
回路を提供することを目的とする。
おいても回路の動作速度が低下しないシステムリセット
回路を提供することを目的とする。
課題を解決するための手段 本発明は、電源電圧を検出し、該電源電圧が所定のレベ
ルより低下したときにリセット信号を出力するシステム
リセット回路において、 前記電源から供給される電流を制限する帰還抵抗と、 第１乃至第３の抵抗を直列に接続してなり、前記帰還抵
抗により制限された電流が供給され、該電流に応じて該
第１の抵抗と該第２の抵抗との接続点に生じる第１の検
出電圧及び該第２の抵抗と該第３の抵抗との接続点に生
じる第２の検出電圧とを得、前記電源電圧に応じた第１
及び第２の検出電圧を得る電圧降下検出手段と、 非反転入力端子に前記電圧降下検出手段の前記第１の抵
抗と前記第２の抵抗との接続点が接続されて、前記第１
の検出電圧が供給され、反転入力端子に前記電圧降下検
出手段の前記第２の抵抗と前記第３の抵抗との接続点が
接続されて、前記第２の検出電圧が供給され、前記第１
の検出電圧と前記第２の検出電圧との電圧差に応じた信
号を出力する差動増幅手段と、 エミッタが前記電源と前記帰還抵抗との接続点に接続さ
れ、駆動電圧を得、ベースに前記差動増幅手段の出力信
号が供給され、前記差動増幅手段の出力信号に応じてオ
ン／オフされる出力トランジスタと、 前記帰還抵抗と前記電圧降下検出手段との接続点と前記
差動増幅手段の非反転入力端子との間に接続され、前記
差動増幅手段の反転入力端子と接地間に生じるストレー
容量をキャンセルする第１のコンデンサと、 一端が前記差動増幅回路の反転入力端子及び前記第２の
抵抗を介して前記第１のコンデンサと接続され、他端が
接地され、前記電源電圧の低下時に前記電圧降下検出手
段から前記差動増幅手段の前記非反転入力端子に供給さ
れる前記第２の検出電圧の低下を遅延させる第２のコン
デンサと、 前記出力トランジスタのコレクタが接続され、前記出力
トランジスタから供給される電流に応じてスイッチング
制御され、前記リセット信号を出力する制御手段とを具
備してなる。
ルより低下したときにリセット信号を出力するシステム
リセット回路において、 前記電源から供給される電流を制限する帰還抵抗と、 第１乃至第３の抵抗を直列に接続してなり、前記帰還抵
抗により制限された電流が供給され、該電流に応じて該
第１の抵抗と該第２の抵抗との接続点に生じる第１の検
出電圧及び該第２の抵抗と該第３の抵抗との接続点に生
じる第２の検出電圧とを得、前記電源電圧に応じた第１
及び第２の検出電圧を得る電圧降下検出手段と、 非反転入力端子に前記電圧降下検出手段の前記第１の抵
抗と前記第２の抵抗との接続点が接続されて、前記第１
の検出電圧が供給され、反転入力端子に前記電圧降下検
出手段の前記第２の抵抗と前記第３の抵抗との接続点が
接続されて、前記第２の検出電圧が供給され、前記第１
の検出電圧と前記第２の検出電圧との電圧差に応じた信
号を出力する差動増幅手段と、 エミッタが前記電源と前記帰還抵抗との接続点に接続さ
れ、駆動電圧を得、ベースに前記差動増幅手段の出力信
号が供給され、前記差動増幅手段の出力信号に応じてオ
ン／オフされる出力トランジスタと、 前記帰還抵抗と前記電圧降下検出手段との接続点と前記
差動増幅手段の非反転入力端子との間に接続され、前記
差動増幅手段の反転入力端子と接地間に生じるストレー
容量をキャンセルする第１のコンデンサと、 一端が前記差動増幅回路の反転入力端子及び前記第２の
抵抗を介して前記第１のコンデンサと接続され、他端が
接地され、前記電源電圧の低下時に前記電圧降下検出手
段から前記差動増幅手段の前記非反転入力端子に供給さ
れる前記第２の検出電圧の低下を遅延させる第２のコン
デンサと、 前記出力トランジスタのコレクタが接続され、前記出力
トランジスタから供給される電流に応じてスイッチング
制御され、前記リセット信号を出力する制御手段とを具
備してなる。
作用 本発明によれば、電源電圧が低下したときに、第１のコ
ンデンサにより回路に生じるストレー容量に充電された
電荷を吸収し、第１の検出電圧の低下を速めることがで
き、また、第２のコンデンサにより電源電圧低下時に第
２の検出電圧の電圧降下を遅らせることができ、したが
って、電源電圧低下時でも、第１の検出電圧と第２の検
出電圧との差を高速に、かつ、十分に大きくすることが
でき、差動増幅手段を高速に動作させることができる。
ンデンサにより回路に生じるストレー容量に充電された
電荷を吸収し、第１の検出電圧の低下を速めることがで
き、また、第２のコンデンサにより電源電圧低下時に第
２の検出電圧の電圧降下を遅らせることができ、したが
って、電源電圧低下時でも、第１の検出電圧と第２の検
出電圧との差を高速に、かつ、十分に大きくすることが
でき、差動増幅手段を高速に動作させることができる。
さらに、出力トランジスタの駆動電圧だけは帰還抵抗よ
り電源電圧側よりとり、出力トランジスタの高駆動電圧
化を計っているため、出力トランジスタの動作の高速化
及び安定化が計れ、回路全体の高速化及び安定化が実現
できる。
り電源電圧側よりとり、出力トランジスタの高駆動電圧
化を計っているため、出力トランジスタの動作の高速化
及び安定化が計れ、回路全体の高速化及び安定化が実現
できる。
以上の構成によれば、システムを低消費電流化しても、
ストレー容量の影響を小さくでき、第１の検出電圧及び
第２の検出電圧の差電圧を十分に大きく取れ、かつ、出
力トランジスタの利得も比較的大きく採れるため、高速
化及び安定化が実現できる。
ストレー容量の影響を小さくでき、第１の検出電圧及び
第２の検出電圧の差電圧を十分に大きく取れ、かつ、出
力トランジスタの利得も比較的大きく採れるため、高速
化及び安定化が実現できる。
実施例 第１図は本発明の一実施例の回路図を示す。図中、１は
電圧低下検出回路、２は差動増幅回路、３は制御回路を
示す。この回路は端子Ｔ１，Ｔ２，Ｔ３を有する３端子
タイプのもので、このうちＴ１，Ｔ３が電源端子、Ｔ２
は出力端子となる。電圧低下検出回路１は抵抗Ｒ１〜Ｒ
６及びトランジスタＱ１，基準電圧発生用トランジスタ
Ｑ２とよりなる。抵抗Ｒ４は比較電圧検出用の抵抗で抵
抗Ｒ４の両端にはトランジスタＱ１，抵抗Ｒ１，Ｒ２，
Ｒ３よりなる結合手段と基準電圧発生用のトランジスタ
Ｑ２が抵抗Ｒ５を介して接続される。
電圧低下検出回路、２は差動増幅回路、３は制御回路を
示す。この回路は端子Ｔ１，Ｔ２，Ｔ３を有する３端子
タイプのもので、このうちＴ１，Ｔ３が電源端子、Ｔ２
は出力端子となる。電圧低下検出回路１は抵抗Ｒ１〜Ｒ
６及びトランジスタＱ１，基準電圧発生用トランジスタ
Ｑ２とよりなる。抵抗Ｒ４は比較電圧検出用の抵抗で抵
抗Ｒ４の両端にはトランジスタＱ１，抵抗Ｒ１，Ｒ２，
Ｒ３よりなる結合手段と基準電圧発生用のトランジスタ
Ｑ２が抵抗Ｒ５を介して接続される。
また、抵抗Ｒ４の電源電圧側の一端にはトランジスタＱ
３〜Ｑ８，抵抗Ｒ７，Ｒ８よりなる差動増幅回路２の第
１の入力端子の反転入力端子が接続され、基準電圧側の
一端には抵抗Ｒ６を介して差動増幅回路２の第２の入力
端子である非反転入力端子が接続される。
３〜Ｑ８，抵抗Ｒ７，Ｒ８よりなる差動増幅回路２の第
１の入力端子の反転入力端子が接続され、基準電圧側の
一端には抵抗Ｒ６を介して差動増幅回路２の第２の入力
端子である非反転入力端子が接続される。
また、差動増幅回路２の出力端子には制御回路３のトラ
ンジスタＱ９のベースが接続される。また、差動増幅回
路２のトランジスタＱ８のエミッタは出力端子Ｔ２に直
接接続される。また、出力端子Ｔ２には制御回路３の出
力端が接続される。出力端子Ｔ１，Ｔ３間に電源電圧Ｖ
ccが印加され、出力端子Ｔ１，Ｔ２間には抵抗Ｒ１，出
力端子Ｔ２，Ｔ３間にはコンデンサＣＬが接続される。
ンジスタＱ９のベースが接続される。また、差動増幅回
路２のトランジスタＱ８のエミッタは出力端子Ｔ２に直
接接続される。また、出力端子Ｔ２には制御回路３の出
力端が接続される。出力端子Ｔ１，Ｔ３間に電源電圧Ｖ
ccが印加され、出力端子Ｔ１，Ｔ２間には抵抗Ｒ１，出
力端子Ｔ２，Ｔ３間にはコンデンサＣＬが接続される。
また、差動増幅回路２のトランジスタＱ５のベースと電
源とは第１のコンデンサＣ１により結合され、差動増幅
回路２のトランジスタＱ６のベースと接地間は第２のコ
ンデンサＣ２により結合される。
源とは第１のコンデンサＣ１により結合され、差動増幅
回路２のトランジスタＱ６のベースと接地間は第２のコ
ンデンサＣ２により結合される。
出力がＨ（ハイレベル）からＬ（ローレベル）になるス
レッシュホールド電圧ＶSHL（リセット電圧）は、 ＶSHL＝｛１＋（Ｒ１／Ｒ２）｝ＶBE1＋Ｉ１（Ｒ３＋Ｒ
４＋Ｒ５）＋ＶBE2＋Ｒ13Ｉ２ (1) Ｉ１＝ΔＶBE／Ｒ４ (2) よって、式(1)は ＶSHL＝｛１＋（Ｒ１／Ｒ２）｝ＶBE1＋ΔＶBE｛１＋
（（Ｒ３＋Ｒ５）／Ｒ４）｝＋ＶBE2＋Ｒ１３Ｉ2H (3) ここでＨ時はトランジスタＱ８〜Ｑ11はオフとなるた
め、 Ｒ13Ｉ2H《｛１＋（Ｒ１／Ｒ２）｝ＶBE＋ΔＶBE｛１＋
（（Ｒ３＋Ｒ４）／Ｒ４）｝＋ＶBEとなる。
レッシュホールド電圧ＶSHL（リセット電圧）は、 ＶSHL＝｛１＋（Ｒ１／Ｒ２）｝ＶBE1＋Ｉ１（Ｒ３＋Ｒ
４＋Ｒ５）＋ＶBE2＋Ｒ13Ｉ２ (1) Ｉ１＝ΔＶBE／Ｒ４ (2) よって、式(1)は ＶSHL＝｛１＋（Ｒ１／Ｒ２）｝ＶBE1＋ΔＶBE｛１＋
（（Ｒ３＋Ｒ５）／Ｒ４）｝＋ＶBE2＋Ｒ１３Ｉ2H (3) ここでＨ時はトランジスタＱ８〜Ｑ11はオフとなるた
め、 Ｒ13Ｉ2H《｛１＋（Ｒ１／Ｒ２）｝ＶBE＋ΔＶBE｛１＋
（（Ｒ３＋Ｒ４）／Ｒ４）｝＋ＶBEとなる。
また、抵抗Ｒ６による電圧降下Ｖ６は Ｖ６《ΔＶBE とすると、 ＶSHL≒｛１＋（Ｒ１／Ｒ２）｝ＶBE1＋ΔＶBE｛１＋
（（Ｒ３＋Ｒ５）／Ｒ４）｝＋ＶBE2となる。なお、こ
こで、ＶSHLは温度特性が零となるように設定する。
（（Ｒ３＋Ｒ５）／Ｒ４）｝＋ＶBE2となる。なお、こ
こで、ＶSHLは温度特性が零となるように設定する。
出力がＬ→Ｈになるスレッシュホールド電圧ＶSLHは、 ＶSLH＝｛１＋（Ｒ１／Ｒ２）｝ＶBE1＋ΔＶBE｛１＋
（（Ｒ３＋Ｒ５）／Ｒ４）｝＋ΔＶBE2＋Ｒ13Ｉ2L (5) となる。Ｌ時はトランジスタＱ８〜Ｑ11がオンとなるた
め、Ｒ13Ｉ2Lを無視することはできない。
（（Ｒ３＋Ｒ５）／Ｒ４）｝＋ΔＶBE2＋Ｒ13Ｉ2L (5) となる。Ｌ時はトランジスタＱ８〜Ｑ11がオンとなるた
め、Ｒ13Ｉ2Lを無視することはできない。
ここで、ヒステリシス電圧ΔＶＳは、 ΔＶＳ＝ＶSLH−ＶSHL (6) であり、式(3)，(4)及び(5)より ΔＶＳ＝Ｒ13（Ｉ2L−Ｉ2H）≒Ｒ13Ｉ2L (7) となる。
例えば、電源電圧ＶCCが第２図(A)に示す如く、立上が
るとすると、出力電圧ＶOUTは第２図(B)に示すように電
源電圧ＶCCがスレッシュホールド電圧ＶSLH以上になる
と、制御回路３を構成するトランジスタＱ８〜Ｑ11がオ
フとなりコンデンサＣＬが充電され、出力電圧ＶOUTは
第２図(B)に示すような立ち上がりを示す。
るとすると、出力電圧ＶOUTは第２図(B)に示すように電
源電圧ＶCCがスレッシュホールド電圧ＶSLH以上になる
と、制御回路３を構成するトランジスタＱ８〜Ｑ11がオ
フとなりコンデンサＣＬが充電され、出力電圧ＶOUTは
第２図(B)に示すような立ち上がりを示す。
また、電源電圧ＶCCが第２図(A)に示すように急減に減
少し、スレッシュホールド電圧ＶSHL以下になると、抵
抗Ｒ４に生じる電圧が小さくなり、トランジスタＱ６が
オンとなり、したがって、トランジスタＱ８がオンとな
るため、トランジスタＱ９〜Ｑ11も同様にオンとなる。
したがって、ＶOUTは零電位となる。このとき、第３図
に示すように時間遅れtdが生じてしまう。
少し、スレッシュホールド電圧ＶSHL以下になると、抵
抗Ｒ４に生じる電圧が小さくなり、トランジスタＱ６が
オンとなり、したがって、トランジスタＱ８がオンとな
るため、トランジスタＱ９〜Ｑ11も同様にオンとなる。
したがって、ＶOUTは零電位となる。このとき、第３図
に示すように時間遅れtdが生じてしまう。
このような回路では回路電流を低下させていくと、スト
レー容量の影響が無視できなくなり、tdが大きくなり回
路の動作スピードの低下が目立ってくる。
レー容量の影響が無視できなくなり、tdが大きくなり回
路の動作スピードの低下が目立ってくる。
第１図の回路でストレー容量を含めて、簡略化すると、
第４図に示す回路となる。第４図の回路でＣS0はストレ
ー容量で、Ｃ１》ＣS0とすると、点の電圧ＶＡは電源
電圧ＶCCを第５図(A)に示すようにＨ→Ｌとすると、第
１コンデンサＣ１とストレー容量ＣS0間で電荷のやりと
りが行なわれ、ストレー容量ＣS0による時間遅れがなく
なり、第５図(B)に示すような急速な反応が可能とな
り、また、第２のコンデンサＣ２は抵抗Ｒ６と共にτ＝
Ｒ６Ｃ２分だけ時間遅れを生じさせ、点の電圧ＶＡが
スレッシュホールド電圧ＶSHL以下になるまで点の電
圧ＶＢをホールドさせ、出力電圧ＶOUTが急激にＨ→Ｌ
となるように構成されている。したがって、出力電圧Ｖ
OUTの波形はトランジスタ等による遅れＴＲ分だけで済
む。
第４図に示す回路となる。第４図の回路でＣS0はストレ
ー容量で、Ｃ１》ＣS0とすると、点の電圧ＶＡは電源
電圧ＶCCを第５図(A)に示すようにＨ→Ｌとすると、第
１コンデンサＣ１とストレー容量ＣS0間で電荷のやりと
りが行なわれ、ストレー容量ＣS0による時間遅れがなく
なり、第５図(B)に示すような急速な反応が可能とな
り、また、第２のコンデンサＣ２は抵抗Ｒ６と共にτ＝
Ｒ６Ｃ２分だけ時間遅れを生じさせ、点の電圧ＶＡが
スレッシュホールド電圧ＶSHL以下になるまで点の電
圧ＶＢをホールドさせ、出力電圧ＶOUTが急激にＨ→Ｌ
となるように構成されている。したがって、出力電圧Ｖ
OUTの波形はトランジスタ等による遅れＴＲ分だけで済
む。
また、トランジスタＱ８のエミッタをＨ→Ｌ，Ｌ→Ｈと
でヒステリシスを生じさせるための正帰還抵抗Ｒ13より
電源側に接続する事により、差動増幅回路２自体に正帰
還を持たせることが出来より少ない素子電流で高利得を
得ることが出来、低消費電流とした場合でも回路を安定
に動作させることができる。
でヒステリシスを生じさせるための正帰還抵抗Ｒ13より
電源側に接続する事により、差動増幅回路２自体に正帰
還を持たせることが出来より少ない素子電流で高利得を
得ることが出来、低消費電流とした場合でも回路を安定
に動作させることができる。
なお、本実施例ではトランジスタＱ８のエミッタを正帰
還抵抗Ｒ13を介して電源ＶCCと接続する構成としてもよ
い。
還抵抗Ｒ13を介して電源ＶCCと接続する構成としてもよ
い。
発明の効果 上述の如く、本発明によれば、第１のコンデンサにより
ストレー容量の影響をキャンセルすると共に、第２のコ
ンデンサにより第２の検出電圧の低下を遅延させること
により第１の検出電圧と第２の検出電圧との差を大きく
取れ、また出力トランジスタの駆動電圧を帰還抵抗より
電源電圧側からとることにより、出力トランジスタを高
速で、かつ、安定に動作させることができるため、回路
全体の動作を高速で、かつ、安定化でき、また、低消費
電流化にも耐えうる等の特長を有する。
ストレー容量の影響をキャンセルすると共に、第２のコ
ンデンサにより第２の検出電圧の低下を遅延させること
により第１の検出電圧と第２の検出電圧との差を大きく
取れ、また出力トランジスタの駆動電圧を帰還抵抗より
電源電圧側からとることにより、出力トランジスタを高
速で、かつ、安定に動作させることができるため、回路
全体の動作を高速で、かつ、安定化でき、また、低消費
電流化にも耐えうる等の特長を有する。
第１図は本発明の一実施例の回路図、第２図、第３図は
本発明の一実施例の一般的動作を説明するための図、第
４図は本発明の一実施例の低消費電流時の等価回路図、
第５図は本発明の一実施例の低消費電流時の動作を説明
するための図、第６図は従来の一例の回路図である。 １……電圧低下検出回路、２……差動増幅回路、３……
制御回路、Ｃ１……第１のコンデンサ、Ｃ２……第２の
コンデンサ、ＣS0……ストレー容量。
本発明の一実施例の一般的動作を説明するための図、第
４図は本発明の一実施例の低消費電流時の等価回路図、
第５図は本発明の一実施例の低消費電流時の動作を説明
するための図、第６図は従来の一例の回路図である。 １……電圧低下検出回路、２……差動増幅回路、３……
制御回路、Ｃ１……第１のコンデンサ、Ｃ２……第２の
コンデンサ、ＣS0……ストレー容量。
Claims (1)
- 【請求項１】電源電圧を検出し、該電源電圧が所定のレ
ベルより低下したときにリセット信号を出力するシステ
ムリセット回路において、 前記電源から供給される電流を制限する帰還抵抗と、 第１乃至第３の抵抗を直列に接続してなり、前記帰還抵
抗により制限された電流が供給され、該電流に応じて該
第１の抵抗と該第２の抵抗との接続点に生じる第１の検
出電圧及び該第２の抵抗と該第３の抵抗との接続点に生
じる第２の検出電圧とを得、前記電源電圧に応じた第１
及び第２の検出電圧を得る電圧降下検出手段と、 非反転入力端子に前記電圧降下検出手段の前記第１の抵
抗と前記第２の抵抗との接続点が接続されて、前記第１
の検出電圧が供給され、反転入力端子に前記電圧降下検
出手段の前記第２の抵抗と前記第３の抵抗との接続点が
接続されて、前記第２の検出電圧が供給され、前記第１
の検出電圧と前記第２の検出電圧との電圧差に応じた信
号を出力する差動増幅手段と、 エミッタが前記電源と前記帰還抵抗との接続点に接続さ
れ、駆動電圧を得、ベースに前記差動増幅手段の出力信
号が供給され、前記差動増幅手段の出力信号に応じてオ
ン／オフされる出力トランジスタと、 前記帰還抵抗と前記電圧降下検出手段との接続点と前記
差動増幅手段の非反転入力端子との間に接続され、前記
差動増幅手段の反転入力端子と接地間に生じるストレー
容量をキャンセルする第１のコンデンサと、 一端が前記差動増幅回路の反転入力端子及び前記第２の
抵抗を介して前記第１のコンデンサと接続され、他端が
接地され、前記電源電圧の低下時に前記電圧降下検出手
段から前記差動増幅手段の前記非反転入力端子に供給さ
れる前記第２の検出電圧の低下を遅延させる第２のコン
デンサと、 前記出力トランジスタのコレクタが接続され、前記出力
トランジスタから供給される電流に応じてスイッチング
制御され、前記リセット信号を出力する制御手段とを具
備することを特徴とするシステムリセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63331961A JPH0644210B2 (ja) | 1988-12-29 | 1988-12-29 | システムリセット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63331961A JPH0644210B2 (ja) | 1988-12-29 | 1988-12-29 | システムリセット回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02178816A JPH02178816A (ja) | 1990-07-11 |
| JPH0644210B2 true JPH0644210B2 (ja) | 1994-06-08 |
Family
ID=18249580
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63331961A Expired - Fee Related JPH0644210B2 (ja) | 1988-12-29 | 1988-12-29 | システムリセット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0644210B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69606783T2 (de) * | 1995-12-22 | 2000-11-16 | Thomson Consumer Electronics, Inc. | Rücksetzstellungsschaltung zur sicherstellung der korrekten rücksetzstellung für den fall zusammenbrechender stromversorgung |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5694928A (en) * | 1979-12-27 | 1981-07-31 | Matsushita Electric Ind Co Ltd | Power source |
| JPS58112117A (ja) * | 1981-12-25 | 1983-07-04 | Fujitsu Ten Ltd | 処理装置のリセツト回路 |
-
1988
- 1988-12-29 JP JP63331961A patent/JPH0644210B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02178816A (ja) | 1990-07-11 |
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