JPH04236618A - ロックアウト阻止回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロコンピュータ
システムとパワー依存のアタッチメントとの間のロック
アウトを阻止するロックアウト阻止回路に関する。

【０００２】

【従来の技術及び発明が解決しようとする課題】「キー
ボード・アンチロック回路」（“Ｋｅｙｂｏａｒｄ　　
Ａｎｔｉ−Ｌｏｃｋｏｕｔ　　Ｃｉｒｃｕｉｔ”）とい
う名称で、１９９０年７月１６日出願されたＥ．Ａ．Ｌ
ｉｎｄｆｏｒｓの特許出願第０７／５５３，９２６号は
、マイクロコンピュータシステムと、装着されたキーボ
ード又はマウスとの間のロックアウトの阻止について記
載している。そのようなシステムにおいてはパワー停止
後、システムマイクロプロセッサは、システム電源がリ
サイクリングしている間該電源によって発生したリセッ
ト信号に応答して明示的にリセットする。しかしながら
、キーボードのようなパワーに依存するアタッチメント
は受け取ったＤＣエネルギの状態に反応して暗示的にリ
セットする。後者の状態は、容量性保持により影響され
る。 このように、電源リサイクリングがＡＣ停止あるいは手
動オン／オフスイッチの遷移動作により起因すると、シ
ステムマイクロプロセッサは一定不変にリセットするが
、パワー外乱の持続時間に応じて、１つ以上のアタッチ
メントに保持されたエネルギが各アタッチメントをリセ
ットさせるためにそれ程散逸しない可能性が小さいもの
の確実にある。この状態が発生すると、システムマイク
ロプロセッサと、作用を受けたアタッチメントとは、シ
ステムが生産的処理を継続できない「ロックアウト」と
現在称されている行詰りの状態に達する。

【０００３】Ｌｉｎｄｆｏｒｓの特許出願は、キーボー
ドと、それを通して調整されたＤＣ動作電圧を受け取る
システムポートとの間に特殊なアンチロックアウト遅延
回路を挿入することにより、キーボードに関連したロッ
クアウトを阻止することを開示する。本発明は、ロック
アウトがマイクロコンピュータシステムとキーボード以
外のアタッチメント（例えばディスクおよびディスケッ
ト駆動制御装置）の間でロックアウトが発生しうること
の認識を含み、そのようなシステムにおけるロックアウ
トをさらに全般的に排除しようとする。このことは、現
在、システム電源がいずれかのアタッチメントに対する
ロックアウトを効果的に阻止する遅延回路を含むように
修正することにより達成される。

【０００４】パーソナルコンピュータシステムにおいて
は、システムパワーの変動がシステム並びにそれに装着
の装置とのリセットを要する状態を発生させうる。その
ようなリセット機能は、通常、システムマイクロプロセ
ッサおよびアタッチメントにより個別に検出される状態
に自動的に応答して実行される。典型的には、システム
マイクロプロセッサは、システム電源がリサイクリング
するとき該電源により発生する明示的な「リセット」信
号によりリセットされ、一方パワーに依存するアタッチ
メント（キーボード、マウス、ディスク／ディスケット
駆動制御装置等）は、それらの付勢状態の機能としてリ
セットされる。これは、電源から即座に受け取られてい
るＤＣエネルギおよびパワーが低下した後容量性に保持
されたエネルギに応じて変わる。

【０００５】このように、パワーが、パワー外乱の短い
持続時間の後リサイクリングされると、システムマイク
ロプロセッサは一定不変にリセットされるが、アタッチ
メントそれらはインピーダンスの特性に応じてリセット
されたり、されなかったりする。システムマイクロプロ
セッサがリセットされ、アタッチメントがリセットされ
ないようなことが起ると、現在「ロックアウト」と称さ
れている処理上の行詰りが発生する。詳しくは、システ
ムマイクロプロセッサがリセットし、再ブーティングプ
ロセスにおいて、質問されたアタッチメントがリセット
に失敗したためにそのアタッチメントからの期待した応
答を受け取れなかったときにロックアウトは発生する。

【０００６】さらに、現在のシステムにおけるシステム
電源は、ＡＣ電源の外乱が極めて短い（典型的には持続
時間が０．１秒以下）場合、リサイクリングすることな
く動作を続けうる「パワー・ホールドアップ」特性を有
している。そのような電源を有しているシステムにおい
ては、外乱がロックアウト範囲に入った後もパワーはリ
サイクリングせず、そのためそのような外乱の後システ
ムはリセットされない。

【０００７】システムのリセットは、各リセットが揮発
性メモリに記憶されたデータおよびプログラムを効果的
に掃去し、従ってリセットに先立ってプロセスのいずれ
かのアプリケーションを効果的にアボートさせる限り、
システムの生産性を著しく劣化させる。このように、不
必要なリセットを排除することが望ましい。さらに、各
ロックアウト事象は、人間の介入によるパワーコントロ
ールスイッチの動作を必要とするので、単純なリセット
よりもさらに減衰する。そしてそのようなスイッチ動作
は、（例えば、ネットワークサーバが夜間動作している
ように）無人動作のシステムに対していずれかの合理的
な時間においては得られない。

【０００８】Ｓ．Ｄ．Ｈａｓｔｉｎｇｓに対して１９８
８年９月１３日に許可された米国特許第４，７７１，３
５６号は、極めて短い持続時間のパワー停止の後のマイ
クロコンピュータの「ロックアップ」状態の発生を阻止
する概念を開示している。この特許に開示の回路は、Ａ
Ｃライン電圧を直接モニタし、たとえ半サイクルのＡＣ
持続時間（約０．００８秒）の外乱を検出してもＡＣ転
送経路におけるスイッチを開く。その後スイッチは、外
乱の持続時間に対して、かつその後数秒間開成状態に保
持され、次いで再び閉成してシステムに再給電する。さ
らに数秒の遅れによって、システムマイクロプロセッサ
のロックアップを効果的に阻止するよう作用する（これ
はシステム電源のリサイクリング中に明示的にマイクロ
プロセッサがリセットされる本発明に係わる問題でない
）。

【０００９】このＡＣスイッチング技術の欠点は、半サ
イクルのＡＣ変動（即ち０．００８秒）よりはるかに長
い間継続するＡＣ外乱に対してその電源が感応しないシ
ステムに特に関連して不必要なパワーリサイクリングを
もたらす可能性があることである。前述のように、各パ
ワーリサイクリングはシステムの生産性を著しく低下さ
せ、従って各々の不要なリサイクリングは望ましくない
。

【００１０】このＡＣスイッチング技術の別の欠点は、
ＡＣ外乱を検出するために使用した回路は、（該回路が
ＡＣラインとシステムとの間に必然的に位置するので、
）該回路が保護すべきマイクロコンピュータシステムの
それから分離されたＤＣ電源を要することである。 この付加的な電源がシステムのコストを増加させる。

【００１１】Ｈａｓｔｉｎｇｓの特許の技術の別の欠点
は、その遅延回路が手動操作しうるいずれかのオン／オ
フスイッチの状態に感応せず、そのため潜在的な人為的
要素に係わる問題を排除しないことである。このように
、Ｈａｓｔｉｎｇｓの特許による回路は、ＡＣ外乱を検
出すると、ＡＣソースエネルギをオフにすることができ
、一方監視者は、システムパワーがオフになったことを
検出すると、システムパワーコントロールスイッチを手
動でオンオフ動作させようとする。この状態において、
外乱の長さに応じて、システムパワーコントロールスイ
ッチが手動でオンとされるとき、ＡＣ電源は依然オフの
状態ということがありうることで、このため、監視者に
オン／オフスイッチ動作を繰り返えさせることがありう
る。このことは、システム動作の最終的な回復遅れを増
大させ、そのためさらにシステムの生産性を劣化させる
可能性がある。

【００１２】本発明は、マイクロコンピュータシステム
におけるロックアウトを阻止し、一方システムパワーの
不必要な中断並びにそのような中断の後の不必要な回復
遅れを排除する改良された回路手段を提供する。さらに
、本発明の回路手段は、その動作を持続させるためにシ
ステム電源とは個別の電源を必要としない点においてＨ
ａｓｔｉｎｇｓの特許のそれよりもさらに経済的である
。すぐ上に述べたように、この回路は、マイクロコンピ
ュータシステムの電源に組み込まれ、システムマイクロ
プロセッサやアタッチメントに対する（ＤＣ）供給電圧
の中断を排除するようにつくられている。このシステム
マイクロコンピュータやアタッチメントは、例えば前述
したホールドアップ時間ファクタのような各々の電源に
係わる特性により給電が不要とされるためである。

【００１３】従って、本発明の目的は、マイクロコンピ
ュータシステムにおけるロックアウトを阻止し、一方マ
イクロコンピュータシステムに対するパワーの不必要な
中断を排除する改良された遅延回路を提供することであ
る。

【００１４】本発明の別の目的は、システム電源内に組
み込まれ、かつ前記電源において生成されたＤＣ電圧に
より給電される改良された回路手段を提供することであ
る。本発明の別の目的は、システム電源に組み込まれ、
各々の電源のリサイクリングを制御するために電源にお
いて生成された少なくとも１つのＤＣ状態の指示に応答
して動作し、かつそのような状態の持続時間が付加的な
遅延時間より少ないがその状態の持続時間が前記遅延時
間より長くないときはリサイクリング作用を生じさせる
状態を停止させた後、数秒間の付加的な遅延時間分給電
回復を選択的に遅らせるためのロックアウト阻止用改良
遅延回路を提供することである。

【００１５】本発明の関連の目的は、遅延回路がパワー
リサイクリングを制御させるようにする少なくとも１つ
の状態指示の変化が、該回路がもたらす電源の動作特性
に合わされることにより、前記遅延回路が不必要なリサ
イクリングやシステムのリセットの誘発を排除する改良
遅延回路を提供することである。

【００１６】本発明の別の目的は、パワーリサイクリン
グを必要とする状態を検出すると、検出された状態の持
続時間に電源を効果的にオフさせ、次いで安定した動作
状態までリサイクリングさせる制御信号を生成させ、検
出された状態の持続時間がその遅れの時間より少ないと
き、電源にリサイクリングを開始させる信号の発生に対
して数秒間の遅れを選択的に追加する、ロックアウト阻
止のための改良遅延回路を提供することである。

【００１７】本発明の関連の目的は、電源の動作状態に
対するＡＣソースエネルギの外乱の作用に対して、ＡＣ
ソースエネルギの状態が「ＯＫ」かあるいは「ＮＯＴ　
　ＯＫ」かを区別する少なくとも第１のＤＣ電圧と、手
動操作コントロールスイッチの状態を「オン」あるいは
「オフ」のいずれかで区別する少なくとも第２のＤＣ電
圧とを含む複数のＤＣ状態の指示がモニタされ、ＡＣソ
ースエネルギがＯＫで手動操作スイッチの位置がオンで
あることを効果的に示す所定の電圧レベルに一致して前
記第１と第２のＤＣ電圧があるとき、電源をリサイクリ
ングさせる制御信号の発生が少なくとも一部条件付けさ
れる遅延回路を提供することである。

【００１８】

【発明の概要】これらの目的は、システム電源内の複数
のＤＣ電圧指示をモニタし、いずれかのモニタされたＤ
Ｃ電圧指示がパワーのリサイクリングを要する外乱を表
わす所定量だけ変動するとき電源を効果的に遮断し、そ
の後該変動されかつモニタされた指示が外乱の停止を示
す状態まで戻るとき電源をリサイクリングさせる回路を
システム電源内に設けることにより実現される。これら
の回路は、モニタされた指示の変動の持続時間が追加さ
れた遅延時間より少ないとき電源リサイクリングを開始
させるのに関して数秒の付加的遅れを選択的に追加する
。このことが示唆するように、本発明による回路は、例
えば電源のホールドアップファクタより持続時間の短い
ＡＣ停止とは対照的にリサイクリングを要するパワー外
乱を示す状態指示をモニタし、そのような外乱が検出さ
れたとき作用を制御し始める。制御作用により、外乱の
持続時間の間電源を有効に使用不能とし、その後パワー
アップリサイクリングのために電源を再び使用可能とす
る。本発明による回路は、遅延追加特性を含み、それに
より、追加された遅延時間より少ない時間継続する外乱
の後の数秒（典型的には４秒）、電源を再使用可能とす
る作用を条件付きで遅らせる。

【００１９】このように、使用不能とする外乱の終了の
後、再使用可能作用が、外乱の持続時間に応じて瞬間的
に、あるいは追加された遅延時間の後に開始される。従
って、リサイクリングが必要とされるときの電源の最短
の使用不能時間は追加された遅延時間であって、外乱が
この最短時間より長いときは使用不能時間は延長されな
い。実際に、このことは、システムマイクロコンピュー
タがリセットされるとき、システムのアタッチメントに
容量的に記憶されている動作電圧指示は、（タイプ、オ
リジン等とを問わず）アタッチメントが明白にリセット
され、一方より長い外乱に対する電源／システム動作の
干渉を最小にさせるレベルまで減衰するに十分な時間を
有することを保証する。

【００２０】本発明の遅延回路手段の特徴は、追加の遅
延が必要とされるか否かを決定するために各電源におけ
る複数のＤＣ電圧指示に応答して動作することである。 一方のそのような指示は、（ホールドアップファクタ等
を考慮に入れて）電源のリサイクリング要求に対してＡ
Ｃソースエネルギの「ＯＫ」と「ＮＯＴ　　ＯＫ」との
状態を効果的に区別し、他方の指示は、典型的にシステ
ムハウジングに配置された手動のパワーコントロールス
イッチの「オフ」と「オン」の状態を効果的に区別する
。 このように電源の使用不能とリサイクリングは、（一方
あるいは双方の）これらの指示の状態が「通常の」動作
レベル（ＯＫおよびオン）から逆のレベル（ＮＯＴ　　
ＯＫまたはオフ）に変わるときのみ誘発され、そのよう
な使用不能は、これらの逆の指示が追加された遅延の持
続時間より長く継続したときのみ追加された遅延時間だ
け延長される。

【００２１】本発明の一実施例の特徴は、外乱の長さに
応じて、システムに転送すべき動作電圧をゆっくりと、
あるいは速くに発生させることができるよう比較的急速
なものと、遅い電圧充電経路を設けていることである。 もし外乱が、いずれかのアタッチメントにおけるロック
アウトの可能性に係わる時間より長く続くとすれば、そ
の終了時速い充電経路が選択され、このためパワーのリ
サイクル並びに再使用可能を開始させる信号を急速に発
生させる。その時間より外乱が短いのであれば、遅い充
電経路が選択されて上記の開始信号の発生を遅らせる。

【００２２】

【実施例】図１を参照すれば、システム１と、その中の
１つを２で示すキーボードであるパワー依存のアタッチ
メント／デバイスとが、システム電源（図示せず）から
前記デバイスへＤＣ供給電圧を転送すべく、かつシステ
ムとデバイスとの間で情報／論理信号を双方向に交換す
べく通常の要領で直接相互に持続されている。システム
側のＤＣ供給電圧ポート３と４とは、各リード線５と６
とを介してデバイス側の対応する番号を付していない電
圧ポートまで延びている。リード線５，６はＤＣ供給電
圧ＶＳ／ＩＮをデバイス／キーボードに転送する。リー
ド線５の電圧の極性はリード線６の共通の電位を基準に
してみる。ＶＳ／ＩＮは、例えばＡＣユーティリティパ
ワー（本明細書では「ソースＡＣエネルギ」とも称され
る）からの図示していないシステム電源内で発生する。 この電源はシステム囲繞体内に収容すればよく、都合に
よりシステムの「マザー／プレーナ集積回路ボード」に
装着すればよい。

【００２３】ここに述べているロックアウト問題に係わ
るその他のデバイスのアタッチメントとしては、システ
ムディスクドライブ、ディスケット駆動制御装置、内部
モデム等を含む。

【００２４】その他の図示していないリード線はシステ
ムとキーボードとの間で双方向的に情報信号を運ぶ。キ
ャパシタンス７は、システムポートから受け取られたＤ
Ｃ供給電圧エネルギに係わるデバイス／キーボードの内
部インピーダンスの容量成分を概略表わす。一般的に、
デバイスは、システムからの明示的なリセット信号を受
け取らず、従って、システム供給電圧ポートで瞬間現わ
れるエネルギと、キャパシタンス７によって記憶されて
いる先に転送されたエネルギの残余とに関連する内部状
態にのみ応答してリセットすることを理解すべきである
。

【００２５】ここで注意すべき点は、アタッチメントに
おけるリセット状態の設定を決定する状態は、システム
電源の動作状態を瞬間的に追跡せず、一方システムの残
りの部分の動作を導く、図示していないシステムマイク
ロプロセッサは、電源がリサイクルするとき電源からの
信号により明示的にリセットされることである。このよ
うに、ＡＣソースエネルギの外乱の後、あるいはオフか
らオンの位置への手動コントロールスイッチの動作の後
、システムマイクロプロセッサは、一定不変的にリセッ
トされ、一方アタッチメントの状態（リセットされてい
るかあるいはリセットされていない）は、システムマイ
クロプロセッサがリセットされているときアタッチメン
トの内部に蓄積されたエネルギがどの程度減衰している
か、即ち個々のアタッチメントの特性とパワー中断の持
続時間とによって変わる。

【００２６】８で示すように、システム電源ポート３に
おけるＤＣ供給電圧ＶＳ／ＩＮは、ポート４における共
通の電位に対してある程度の公称レベル（図示キーボー
ド供給経路においては約＋５ボルト）において安定する
ように調整される。ＶＳ／ＩＮは図示していないシステ
ム電源において発生する。ＶＴは、ＶＳ／ＩＮが十分な
時間そのレベル以下に留るとすれば、アタッチメントが
それに対してリセットするスレッショルド電圧レベルを
表わす。現在考えられている電源においては、ＶＳがＶ
Ｔより上の調整範囲に留っている限り、電源動作は影響
を受けず、システムは正常に動作を続ける。ＡＣ外乱あ
るいはその他の遷移状態が、十分な持続時間または大き
さあるいはこれら両方であれば、電源はリサイクルする
。リサイクルの間、電源出力は使用不能とされ、次いで
外乱即ち遷移が終了した後再度使用可能とされる。再使
用可能の間、かつシステム動作に対して適当なレベルに
ＤＣ出力電圧が安定化された後、電源は、システムマイ
クロプロセッサをリセットさせ、次いで再ブートさせる
リセット信号を発生する。

【００２７】前述のように、マイクロプロセッサのリセ
ットの後の再ブートの過程の間リセットできなかったア
タッチメントからシステムマイクロプロセッサがエラー
応答を受け取るとロックアウトを発生する。そのような
ときに、システムマイクロプロセッサはエラー指示を出
し、停止状態へ移行する。マイクロプロセッサは、アタ
ッチメントが動作することなくその状態から出ていくこ
とができず、かつシステムは、マイクロプロセッサがそ
の状態にある間有用な処理を行うことができないので、
システムは行詰り即ちロックアウト状態にある。

【００２８】図２は、種々の持続時間のパワー中断と、
（リセットされている、即ち「正常」であるか、あるい
はリセットされていない）システム（マイクロプロセッ
サ）およびキーボードの動作状態との間の関係を示す。 種々の時間パラメータを備えた同様の関係が他のデバイ
スにも適用される。システム電源は「ホールドアップ」
特性を有し、数サイクルのＡＣ変動にわたって継続する
ソースＡＣエネルギの停止を「乗り切る」ことができ、
約６回のＡＣサイクル即ち約０．１秒のホールドアップ
時間が典型的なものと考えられる。このように、約０．
１秒より短い時間続くＡＣ停止に対して、電源のＤＣ電
圧出力は、許容される動作範囲内に留っており、システ
ムとアタッチメントとは変動することなく動作を続行す
る。

【００２９】約０．６秒より長い停止の後、システムマ
イクロプロセッサとキーボードとは明白にリセットされ
（ロックアウトの確率は０である）、そのためシステム
が再ブートするとロックアウトは発生しない。このよう
に、システムは再ブートの後生産的処理を再開できる。 もっとも（電源が使用不能とされ、システムの揮発性メ
モリのデータが効果的に棄却されるとプロセスのアプリ
ケーションが中断するので、）このことが発生すると処
理中の中断は顕著であることが理解される。ここでのロ
ックアウトの零の確率に対する説明としては、０．６秒
は、キーボードに容量性に保持されたＤＣエネルギが（
時間期間は他のアタッチメントに対しても相違しうるが
）、各ユニットをリセットさせるレベルより下に減衰で
きるようにするに十分な長さであるということである。

【００３０】０．１秒と０．６秒との間の範囲において
は、ロックアウトの明確な可能性がある。この範囲にお
けるパワーの外乱の後、システムマイクロプロセッサは
、リサイクリングしている電源により発生するリセット
信号に応答して明示的にリセットし、アタッチメントは
、エネルギの保持レベルに応じてリセットされるか、あ
るいはリセットされない。前述のように、もしキーボー
ド（あるいはその他のアタッチメント）がリセットされ
ないとすれば、ロックアウトは発生する（即ち再ブート
の間にシステムマイクロプロセッサはエラー指示を出し
、停止状態まで移行し、キーボードを介しての通信を含
むそれ以上の有用な動作を阻止する）。図２に示すもの
を要約すると、キーボードに関連のロックアウトの確率
は、０．１秒と０．６秒の間続く外乱の後は零でなく、
事実上その範囲外は零である。全てのアタッチメントは
、種々のタイムリミットを有しているロックアウトの可
能性範囲を有する。勿論、ロックアウトの可能性範囲が
狭ければ狭いほど、ロックアウトの発生確率と頻度も同
様に少なくなる。

【００３１】既存のシステムにおけるロックアウト発生
が頻繁でなく、かつ（システムパワースイッチをオフに
し、次いで再びオンにすることによる）手動の復帰が単
純であるにもかかわらず、そのような動作は、無人シス
テム、例えば夜間動作しているネットワークに接続され
ているシステムにおいては実行できなく、あるいは不都
合である。従って、システムの生産の阻害をできるだけ
少なくしてロックアウトを阻止することが望ましい。本
発明により提供される代替案は、図３に示すように既存
あるいは従来の電源に対して条件付きで付勢される遅延
回路を追加することにより、システムにおいてロックア
ウトを阻止することである。このような遅延回路の好適
実施例を図４と図５とに示す。種々の持続時間のパワー
中断に対する図４の回路の動作を図６を参照して説明し
、パワー中断の持続時間の同様の範囲に対する図５の回
路の動作を図７および図８とを参照して説明する（図７
は手動スイッチ中断に関し、図８はＡＣ停止中断に関す
るものである）。

【００３２】そのような遅延回路は、電源動作状態の変
動に応答してシステムマイクロプロセッサおよびアタッ
チメントに対する電源出力側の使用禁止と再使用可能性
とを制御し、再使用可能となる前に条件付きで時間を遅
延させる。この追加された遅延は、通常の電源動作の中
断を起因する状態が（ＡＣ停止に対しては現在のところ
０．１秒と４秒の間、手動スイッチ動作に対しては０秒
と４秒との間の）所定の時間範囲内で終了するとき導入
される。追加された遅延は、システムアタッチメントに
蓄積されたエネルギが、パワーが回復したとき全てのア
タッチメントが確実にリセットされる程十分低いレベル
まで確実に減衰するよう作用する。

【００３３】図４に示す遅延回路実施例は比較回路３０
−３３と、以下説明する、図示していない従来のシステ
ム電源の内部端子３４と３５との間で動作しているその
他の回路とを含む。ソースＡＣが安定していると、ＤＣ
の内部バイアス電圧ＶＩの所定の調整レベル（図示構成
においては約１２ボルトＤＣ）が、内部端子３４で設定
される。図示回路は端子３５において可変電圧ＥＰＷＭ
（「使用可能パルス幅変調」の略語）を発生する。後者
の電圧は、比較器３３とトランジスタＱ１とを介してバ
ッファされ、対応する制御電圧信号Ｖｃ　の低インピー
ダンスソースを提供し、この制御電圧信号Ｖｃ　は、図
示していないパルス幅変調器と、電源のその他の従来の
回路要素との動作を直接制御する。これにより、Ｖｃ　
は（システムマイクロプロセッサに明示的に結合されて
いるリセット信号を含む）システムマイクロプロセッサ
とアタッチメントとに提供されたＤＣ出力を制御する。

【００３４】比較器は、内部端子３４に介在している電
圧か、あるいは電源内で発生する対応する電圧のいずれ
かでよい電源からの図示していないＤＣバイアス電圧に
よりそれぞれ給電される。電源からの端子３４への入力
は、ノイズに対する感受性が低い（例えば１／２ボルト
より小さいリップル）ことが望ましい。

【００３５】安定した電源動作の間、内部バイアス電圧
（ＶＩ）の所定の調整されたレベルは、端子３４におい
て図示例では約１２ボルトである。比較器３０−３２へ
の入力は、全ての出力が高く、ＥＰＷＭが約６ボルトで
安定であるようにさせる（１２ＶＩはＲ８とＲ５とによ
り形成される抵抗分割器により下げられる）ようなもの
である。ＥＰＷＭから導出された信号Ｖｃ　は、例えば
電源に従来から含まれている図示していないパルス幅変
調回路のような電源の従来の出力調整要素を制御するた
めに使用され、それにより、そこを通ってシステムとア
タッチメントが付勢される電源出力ポートの使用可能お
よび使用不能を制御する。

【００３６】ＥＰＷＭが、比較器３３の「＋」入力側に
印加される基準電圧より高いとき、該比較器の出力は相
対的に低く、抵抗Ｒ９およびＲ１０により形成された分
割器を介して引き出された電流がＱ１を導通させ、Ｖｃ
　をＶＩのレベルまで引き上げる。ＥＰＷＭが比較器３
３の＋入力側に対して低いとき、比較器の出力は高くＱ
１の導通を阻止する。Ｑ１が導通していないと、Ｖｃは
抵抗Ｒ１１を介して接地に引かれる。このように、Ｖｃ
　は、ＥＰＷＭが（比較器３３の＋入力側に対して）相
対的に高いとき、使用可能とされる、即ち高く、ＥＰＷ
Ｍが相対的に低いとき、使用不能とされ、即ち低い。

【００３７】図示構成においては、約２．６ボルトであ
る比較器３３の＋端子における基準電圧は、Ｒ６および
Ｒ７により分割された（Ｚｄ，Ｒ１およびＶＩにより形
成された）Ｚｄにおける基準から導出される。この基準
電圧とＥＰＷＭの最大の正のレベル（６ボルトＤＣ）と
の間の大きい差が、比較器３３の動作においてノイズに
対する不感応性手段を提供する作用をする。

【００３８】Ｖｃ　が高いと、電源の動作は完全に使用
可能とされ、システムとアタッチメントとを動作させる
に必要な電源電圧が、電源の図示していない出力ポート
に印加される。Ｖｃ　が低いとき、電源の動作が使用不
能とされ、動作している電源電圧の出力が抑止される。 高い方から低い方へ、そして高い方へのＶｃ　の変移に
続いて、動作電源出力電圧が安定した後、システムマイ
クロプロセッサにリセット信号を供給する図示していな
い電源回路は、リセット信号を発生するように制御され
る。 この信号は、電源の図示していない出力ポートを介して
システムマイクロプロセッサへ供給されるが、アタッチ
メントに供給されず、システムマイクロプロセッサによ
り明示的にリセットさせ、システムの再ブートを開始さ
せる。

【００３９】比較器３０−３３は、オープン・コレクタ
出力を備えた単一ＬＭ３３９チップの一部である。比較
器３０−３２（以下比較器Ａ，ＢおよびＣとも称される
）の各出力は、４０において相互に結合され、これら比
較器の動作の状態は論理ＡＮＤ機能として作用しＥＰＷ
Ｍの電圧レベルを決める。内部バイアス電圧ＶＩは、安
定した電源動作と関連のレベル（１２ボルト）で安定し
、比較器ＡおよびＢへの入力が「使用可能」とされる（
ＡＣが「ＯＫ」の状態にあり、手動スイッチが「オン」
の状態にある）とき、ＥＰＷＭは比較器３３の基準入力
側に印加される電圧に対して正であり、（反転）比較器
３３の出力を低レベルに駆動する。これは、Ｑ１を導通
するよう条件付け、Ｖｃ　を高レベルに駆動して、これ
により、電源の出力がシステムの動作に対して必要なレ
ベルまで上昇できるようにする。

【００４０】電源内の図示していない回路から発生され
、４１における比較器Ａへの入力は、（想定したヒステ
リシスを修正して）分極した「オン／オフ」信号を形成
する。該信号は、システムハウジング囲繞体の外側に典
型的に配置された図示していない手動パワーコントロー
ルスイッチの動作状態を示す。このスイッチは、電源電
圧の電源出力への転送を制御するが電源へのＡＣエネル
ギの供給を直接中断させる必要はない。比較器Ａの入力
がスイッチのオフ位置への動作を示す状態にあるとき、
その比較器の出力（即ちＥＰＷＭ）は低レベルに保持さ
れる。その結果、比較器３３の出力は高レベルに保持さ
れ、Ｑ１が導通するのを阻止し、従って、Ｖｃ　は低レ
ベル即ち使用不能状態に保持される。

【００４１】電源内の図示していない（整流およびろ波
）回路から発生した、４２における比較器Ｂへの入力は
、分極した「ＯＫ／ＮＯＴ　　ＯＫ」信号を形成する。 該信号は、電源から受け取られたソースＡＣエネルギの
状態を示す。これらの入力が、ＡＣ　　ＮＯＴ　　ＯＫ
を示す状態にあるとき、比較器Ｂの出力は低レベルに保
持され、従ってＥＰＷＭおよびＶｃ　は低レベル即ち使
用不能状態にある。

【００４２】このように、オフ指示が比較器Ａの入力に
存在しているか、あるいはＡＣ　　ＮＯＴ　　ＯＫの指
示が比較器Ｂの入力に存在していれば、ＥＰＷＭとＶｃ
　とは低レベルにあり、電源出力は使用不能とされる。

【００４３】ＡＣが電源のホールドアップ時間ファクタ
より長く乱されるとき、ＡＣ　　ＮＯＴ　　ＯＫ指示が
比較器Ｂへの入力に提供され、ＥＰＷＭを低下させる（
逆にＡＣがそれより短い時間乱されるのであれば、その
ような指示は発生しない）。比較器３３の＋入力側でＥ
ＰＷＭが基準（Ｚｄ両端間の電圧がＲ６およびＲ７によ
り分割される）より下に低下するにつれて、比較器３３
の出力が上昇して、Ｑ１の導電を阻止し、これにより、
抵抗Ｒ１１を介してＶｃ　を接地（使用不能）レベルま
で引き下げ、電源の出力を使用不能とする。

【００４４】Ｖｃ　が低下するにつれて、比較器Ｃへの
＋入力側に存在するレベルは、ダイオードＤ２および抵
抗Ｒ２，Ｒ３により形成された分割器で設定された接地
に対する降下により減少したＺｄ両端間の基準電圧によ
り決定されるレベルまで変化する。この入力の変化によ
り、比較器Ｃの、従ってＥＰＷＭの出力を低レベルまで
低下させる。ＥＰＷＭとＶｃ　とは次いで、コンデンサ
Ｃ１のＲ４を介しての放電により、比較器Ｃへの「−」
入力側の電圧が「＋」入力側のレベルより下に低下する
まで低レベルに留まる。指示した要素の値では約４から
５秒であるこの放電に係わる遅延時間は、少なくともこ
の遅延時間にわたってＥＰＷＭ（従ってＶｃ　も）を低
レベルに保つ。

【００４５】ＡＣ外乱が終了するか（比較器Ｂへの入力
がＡＣ　　ＯＫ指示へ戻るか）あるいはＣ１の両端間の
電圧が低基準レベルに達するか、いずれか遅い方が発生
するとき、比較器ＢまたはＣは、ＥＰＷＭを上昇させる
。 Ｖｃ　が続くので、ＡＣ外乱が終了するかあるいはＣ１
の放電に係わる遅延時間の終りが終了するかいずれか遅
い方が発生するとき、電源は有効に再び使用可能とされ
る。

【００４６】ＡＣが前述の放電遅延時間より長く乱され
るか、あるいはオン／オフスイッチが、放電遅延時間よ
り長くオフに保持された後オン位置にあるとき、比較器
Ｃへの「−」入力側は、「＋」入力側での分割された基
準より低く、比較器Ｃの出力側はＥＰＷＭを上昇しない
ように阻止しない。このように、使用不能指示が反転す
る（ＡＣ　　ＯＫあるいはスイッチオン指示が再び設定
される）とき、ＥＰＷＭは瞬時にＲ８を介して高レベル
に引張られ、Ｑ１を導通させ、Ｖｃ　を瞬時に上昇させ
る等する。

【００４７】パワー外乱並びにオン／オフスイッチ動作
の種々の時間での状態での図４に示す回路の動作を図６
に示す。図６の最初のラインは、３種の長さの時間に対
するＡＣエネルギあるいはパワースイッチの位置の外乱
を示す。これら３種の長さの時間は、電源ホールドアッ
プファクタより短い持続時間（即ち＜０．１秒）と、ホ
ールドアップ時間より長いが公称回路遅れより短い持続
時間（この図においては４秒として示しているが、図示
要素を伴う図４に示す回路の遅れは約５秒に近い）と、
４秒に等しいか、あるいはそれより長い持続時間とであ
る。その他の２つのラインは、ＥＰＷＭに対するこれら
の変動の影響と、コンデンサＣ１両端間の電圧レベル（
Ｖｃａｐ１）とを示す。図６においては、ソースＡＣエ
ネルギの変動とその関連の作用とが実線で示され、ＡＣ
状態とは相違するスイッチ位置の変動と関連の作用とは
鎖線／点線で示されている。

【００４８】図６での１００における実線と点線とでの
指示は０．１秒より少ない継続のＡＣ停止が前述した電
源のホールドアップ特性により「ＡＣ　　ＯＫ」指示に
影響を与えるのでなく、０．１秒より少ない時間で完了
するオンからオフへ、そしてオンへのスイッチ動作がオ
ン／オフ指示の状態を変えることを意味する。１０１に
おける対応するＥＰＷＭ指示は、ＥＰＷＭが０．１秒よ
り少ない時間のＡＣ停止によっては影響されず、一方そ
のときにおけるオンからオフへそしてオンへのスイッチ
動作の間かつそれに続いて影響される（反転される）の
を指示することを意味する。ＥＰＷＭは、０．１秒より
少ない時間のＡＣ停止に対して変動しないので、Ｖｃ　
はそのようなＡＣ停止の発生時変動せず、従ってそのよ
うな停止は、システムマイクロプロセッサとアタッチメ
ントとに送られるパワーに影響しない。しかしながら、
０．１秒より少ない時間でオンからオフ、そして再びオ
ンへのスイッチ動作に対して、ＥＰＷＭは１０１の点線
で示すように低レベルに駆動され、次いでコンデンサＣ
１の放電（この図においては４秒）と関連した完全遅延
時間に対して低レベルに保持される。この放電タイミン
グは図６の３番目のラインで点線で示す。

【００４９】０．１秒より長いが４秒より少ないいずれ
かの種類のパワー中断（ＡＣ停止あるいはオンからオフ
、そしてオンへのスイッチ）に対して、対応する制御作
用が、コンデンサＣ１に対する電圧Ｖｃａｐ１の放電に
よりタイミングがとられる。ＥＰＷＭ（およびＶｃ　）
は、その放電に関連した遅延時間全体に対して低レベル
に留っている。

【００５０】４秒より長く続くいずれかの種類の中断に
対しては、Ｖｃａｐ１は通常の時間（４秒）に放電する
が、ＥＰＷＭ（およびＶｃ　）は、使用不能指示の時間
全体にわたり低レベルに留まり、次いで（比較器３０−
３３およびＱ１の遷移動作に関連した比較的短い遅延以
外の遅延をもたらすことなく）瞬時に高いレベルまで上
昇する。Ｖｃ　は低レベルに留っているので、Ｃ１は充
電が阻止され、Ｖｃａｐ１は外乱時間全体にわたって低
レベルに留っている。

【００５１】電源が６秒より長くオフされた後リサイク
ルされるとき、ＶＩはまず接地されるか、あるいは極め
て低電圧レベルにあり、そのため図４の回路の動作は、
これらの回路を動作させるに適したレベルまでＶＩを持
ってくるために電源が要する時間だけさらに遅延しうる
。一般的に、このパワーアップの遅延は、コンデンサＣ
１の放電に関連した遅延に対して極めて短い。

【００５２】図５は本発明の第２の好適実施例を示す。 図４の実施例と同様に、図５に示す遅延回路は、当該技
術分野において周知のように内部にヒステリシス補償を
それぞれ備えた４つの比較器７０から７３までを含む。 図４と同様、比較器７０−７３を含む図５の回路は、電
源により内部で発生する低ＤＣバイアス電圧により給電
される。比較器７０と７３とは反転比較器として動作し
、比較器７１と７２とは非反転比較器として動作する。 図５の各比較器は、図示されている制御即ち可変入力と
、それに対して制御入力が比較される図示していない基
準入力とを有している。

【００５３】反転比較器７０は、その制御／可変入力を
、抵抗７５と手動のオン／オフスイッチ７４との接合点
から受け取る。図示のように、スイッチ７４は、抵抗７
５と接地との間の「ソフト」タイプスイッチ（即ちＡＣ
ソースエネルギの経路に直接位置していない）である。 オン位置においては、スイッチはＤＣ電圧を電源の出力
ポートまで転送することができる。スイッチ接点あるい
はその回路と等価なものは、スイッチのオフ位置で開成
し、オン位置で閉成する。このように、比較器７０への
入力は、スイッチが開成しているとき高く（内部バイア
ス電圧）、スイッチが閉成しているとき低い（接地電位
）。

【００５４】（非反転）比較器７１への制御入力は、接
地と、ソースＡＣエネルギの状態を表わすＤＣ信号との
間で抵抗７６（Ｒｓ１およびＲｓ２）により形成された
分割器からとられる。後者のＤＣ信号は従来の整流とろ
波作用とを介して電源内部でソースＡＣから発生される
。このように、この比較器への電圧入力の平均レベルは
、ソースＡＣが安定しているとき高レベルで、ソースＡ
Ｃの停止の間は低レベルにある。

【００５５】比較器７０と７１との出力は、反転比較器
７３の入力に結合され、従って比較器７０および７１の
状態は、一致して動作して、比較器７３の入力状態に影
響を与える。後述する比較器７３の出力は、図４の信号
Ｖｃ　により実行される機能に全体的に対応する制御機
能、即ちシステムマイクロプロセッサとアタッチメント
とにＤＣ動作電圧を提供する内部電源要素の制御動作を
実行する電圧である。

【００５６】比較器７２は、（遅延コンデンサ２として
も指示されている）コンデンサ７８の両端間の電圧を検
出する。電源が活性であり、かつ安定状態にあるとき、
コンデンサ７８は完全に充電され、＋５ボルトＤＣがダ
イオード７７を介して比較器７２の入力に結合される。 内部電源が使用不能にされるとき、ダイオード７７に対
するその入力でのバイアスレベルは低下し、コンデンサ
７８は約３から６秒（以下の説明においては公称４秒）
の遅延時間にわたって抵抗Ｒｄを介してゆっくりと放電
する。このように、比較器７２への入力は、電源が通常
に動作しているときは高く、電源が遅延コンデンサ２を
放電するに十分な時間（公称４秒）使用不能されるとき
は低い。

【００５７】比較器７２の出力は、抵抗７９および８０
を介して内部バイアス電圧に結合され、入力に追従する
。このように、比較器７２の出力は、入力が高いとき高
く、入力が低いとき低い。比較器出力は抵抗８０を介し
て「急速充電」トランジスタ８１（「Ｑｆａｓｔ」）の
ベースに結合されている。Ｑｆａｓｔのベースは直接内
部バイアス電圧に結合されている。このように、遅延コ
ンデンサ２が放電される（比較器７２の入力と出力とは
低い）とき、Ｑｆａｓｔのベースはエミッタより低く引
かれ、そのためＱｆａｓｔは、抵抗８２を介してバイア
ス電圧とコンデンサ８３（遅延コンデンサ１）との間の
低インピーダンス充電経路を提供する。抵抗８２は、コ
ンデンサ８３の充電ノード８４が比較器７０と７１との
出力により低レベルに保持されているとき（即ちスイッ
チ７４がオンでＡＣが安定しているとき）、コンデンサ
８３（遅延コンデンサ１）に対する急速充電経路を提供
する。比較器７２への入力が高い場合、Ｑｆａｓｔは導
通せず、コンデンサ８３は、Ｒｆａｓｔの抵抗よりはる
かに大きい抵抗を提供する抵抗Ｒｓｌｏｗを介して細流
の速度で充電される。

【００５８】比較器７３の出力側は、トランジスタ８５
−８７（Ｑ１−Ｑ３）を介してバッファされる。前述の
ように、これらトランジスタの出力は、集約的に、図４
の電圧Ｖｃ　と関連したものと等価の機能を実施する。 比較器７３への入力が高い（コンデンサ８３が完全に充
電されている）とき、比較器の出力は低く、トランジス
タＱ１〜Ｑ３のベースをオフにバイアスし、これにより
各トランジスタを非導通にさせる。これらのトランジス
タのコレクタは、図示していない抵抗を介して高バイア
ス電圧に結合されている。その結果、これらのトランジ
スタが非導通であるとき、それらのコレクタの出力は高
く、即ちそれぞれ指示された電源制御機能に対して使用
可能にする。逆に、もし遅延コンデンサ１が完全に充電
されていないとすれば、比較器７３への入力は低く、比
較器の出力は高く、そのためＱ１−Ｑ３は導通して各コ
レクタを低レベル／接地レベルまで引く。このレベルは
システムおよびアタッチメントに対する使用不能レベル
を示す。

【００５９】以下は、以下の状態にある図５に示す回路
の動作の図７および図８に関する説明である。（１）Ａ
Ｃ安定のスイッチ７４が、０．１秒より短い時間でオン
からオフまで動作している。（２）ＡＣ安定のスイッチ
７４が０．１秒より長いが４秒より短い時間遷移的にオ
フである。（３）ＡＣ安定のスイッチ７４が４秒より長
くオフである。（４）スイッチ７４が連続的にオンであ
り、かつソースＡＣが０．１秒より短い時間アウトであ
る。（５）スイッチ７４が継続的にオンであり、かつソ
ースＡＣが０．１秒より長いが４秒より短い時間アウト
である。（６）スイッチ７４が連続的にオンであり、か
つソースＡＣが４秒より長くアウトである。図７は、前
述の種々の時間期間に対してスイッチがオフとされたと
きの回路の状態を示す。図８は、これらの時間期間ソー
スＡＣエネルギがアウトである回路状態を示す。

【００６０】１）ＡＣ安定のスイッチ７４が０．１秒よ
り短い時間遷移的にオフとなる。比較器７０への入力（
７０ＩＮ）が高レベルであり、一方スイッチはオフであ
るか低レベルである。スイッチ状態が変動している間、
ソースＡＣエネルギ（７１ＩＮ）の平均レベルが一定し
て高いレベル即ち安定状態に留っていると推定される。 オフへのスイッチの動作により、コンデンサ８３および
７８を放電させる。コンデンサ８３は急速に放電し、一
方比較器７０の入力が高レベルである（即ち出力は低レ
ベルである）。＋５ボルト出力が低下するにつれて、コ
ンデンサ７８は（抵抗Ｒｄを介して）放電を始め、コン
デンサの両端間の電圧が比較器７２の入力基準電圧より
低くなるまで（ゆっくりと公称４秒の遅延間隔にわたっ
て）放電を継続する。この時、比較器７２の出力が低レ
ベル（７２ＯＵＴを参照）に行き、Ｑｆａｓｔを瞬間的
に導電させる（７０ＩＮがその場合低レベルであり、そ
のためＱｆａｓｔの導電を阻止しないためである）。Ｑ
ｆａｓｔの短い導電により、７３ＩＮで示すようにコン
デンサ８３の再充電を急速に完了する（その点まで、コ
ンデンサはＲｓｌｏｗを介してゆっくりと再充電する）
。そのため、ＱｎＯＵＴで示すように電源システム出力
を必要な正のレベルまで回復されるのを完了する。

【００６１】２）ＡＣ安定のスイッチ７４が０．１秒よ
り長いが４秒より短い時間遷移的にオフである。この状
態においては、（比較器７０，７２および７３の）回路
状態の変動は、０．１秒より短いスイッチオフ動作につ
いて指示したものと同一であり、電源システムの出力は
、コンデンサ７８の放電時間と関連の４秒の公称遅延時
間全体にわたりオフに保持される。

【００６２】３）ＡＣ安定のスイッチ７４が４秒より長
くオフである。コンデンサは、４秒の後高速充電経路を
コンデンサ８３に対して使用可能にするに十分放電され
る（７２ＩＮと７２ＯＵＴとを参照）。しかしながら、
コンデンサ８３は、比較器７０の低出力（比較器に対す
る高入力）により前記急速充電経路を介して充電される
のを阻止される。

【００６３】４）スイッチ７４が連続的にオンであり、
かつソースＡＣが０．１秒より短い時間アウトである。 図８を参照すれば、（電源に対する平均ＡＣソースエネ
ルギ入力を表わす）７１ＩＮが僅かに乱されるが、比較
器７２の出力において何ら充電を発生させるに十分でな
い程度に乱される。従って制御信号ＱｎＯＵＴと、関連
のシステムに対する電源出力とは影響されない。

【００６４】５）スイッチ７４が連続的にオンであり、
かつソースＡＣが４秒より短いが０．１秒より長い時間
アウトである。（図８の）７１ＩＮは下限まで低下し、
コンデンサ８３を放電し、これにより、比較器７３およ
びＱｎを介して電源出力を使用不能にする。このため、
コンデンサ７８が放電する（図８の７２ＩＮ）。その放
電に関連した公称４秒の遅延時間の終りで、７２ＯＵＴ
は瞬間的に低下し、コンデンサ８３を、ＱｎＯＵＴをシ
ステムへの通常の電源出力に関連の安定した正のレベル
まで回復できるようにするレベルまで急速に再充電させ
ることができる。

【００６５】６）スイッチ７４が連続的にオンであり、
かつソースＡＣが４秒より長くアウトである。７４ＩＮ
は、全外乱時間にわたり低レベルに留っている。７２Ｉ
Ｎと７２ＯＵＴとは、コンデンサ７８の放電を反映して
いるが、コンデンサ８３（７３ＩＮ）は、比較器７１へ
の低レベル入力が停止の終了まで継続するので、放電状
態のまま留っている。

【００６６】図４と図５とを比較すれば、双方の回路が
４つの機能的に等価の比較器を用いており、図４のコン
デンサＣ１と図５のコンデンサ７８とが同一の遅延タイ
ミング機能を実施することが認められる。図５において
は、コンデンサ８３とその充電回路とは、制御ノード８
４を充電し、かつ該ノードに結合された比較器を付勢す
る内部バイアス電圧源におけるノイズの作用から前記制
御ノード８４を効果的に遮断する。図４の回路において
はこの点正確な機能均等性は無いが、図４の比較器／バ
ッファ３３に対する制御および基準入力の制限された振
幅−−図５における比較器７３の機能的均等物−−は、
少なくとも、３４に現われるノイズ（内部バイアス電圧
ＶＩのソース）に関連して図４の制御出力Ｖｃ　に対し
てノイズ不感応性の手段を提供する。

【図面の簡単な説明】

【図１】本発明の指向するロックアウト問題を概略図示
する線図。

【図２】本発明の指向するロックアウト問題を概略図示
する線図。

【図３】ロックアウト問題を解決するために現在採られ
ている方法を概略図示する線図。

【図４】本発明により構成したオン／オフ電源遅延回路
の好適実施例を示す図。

【図５】本発明により構成したオン／オフ電源遅延回路
の好適実施例を示す図。

【図６】パワー停止と手動オン／オフスイッチ動作の種
々状態での図４に示す回路の動作特性を示す図。

【図７】図５に示す手動オン／オフスイッチの種々タイ
ミングの動作に応答した図５に示す回路の動作特性を示
す図。

【図８】種々タイミングのＡＣ停止状態に応答した前記
回路の動作特性を示す図。

【符号の説明】

３０，３１，３２，３３：比較回路。

Claims (11)

【特許請求の範囲】
1. 【請求項１】　　少なくとも１つのパワー依存アタッチ
   メントを有するマイクロコンピュータシステムの電源に
   組み入れるロックアウト阻止回路において、前記電源内
   で生成される第１のＤＣ電圧により給電され、前記マイ
   クロコンピュータシステムと前記アタッチメントの中の
   少なくとも１つを動作させる第２のＤＣ電圧を生成する
   回路手段を備え、該回路手段は、前記電源において生成
   される第３のＤＣ電圧に応答して、前記マイクロコンピ
   ュータシステムとアタッチメントとの間のロックアウト
   を阻止するに十分な所定の遅延時間前記第２のＤＣ電圧
   の生成を条件付きで禁止し、前記第３のＤＣ電圧は、前
   記電源が受け取るＡＣパワーの状態を指示し、前記電圧
   の生成は、前記第３の電圧が前記所定の遅延時間より少
   ない時間継続するＡＣ外乱を指示するとき前記所定の遅
   延時間にわたり阻止されるロックアウト阻止回路。
2. 【請求項２】　　前記回路手段は、前記第１のＤＣ電圧
   により給電され、前記第２のＤＣ電圧を条件付きで生成
   する第１の回路手段と、前記第１のＤＣ電圧により給電
   され、前記第３のＤＣ電圧に応答してＤＣ外乱を指示す
   る第２の回路手段と、前記第２の回路手段の動作に応答
   して、前記第１の回路手段の動作を少なくとも前記所定
   の遅延時間禁止することにより少なくとも前記所定の遅
   延時間前記第２のＤＣ電圧の生成を遅延させる第３の回
   路手段とを含む請求項１に記載のロックアウト阻止回路
   。
3. 【請求項３】　　前記第３のＤＣ電圧は、前記電源への
   ＡＣパワーが乱されないときは一定であり、かつ前記Ａ
   Ｃパワーが各々の電源の構成の特性である所定のホール
   ドアップ時間より長い時間乱されるときのみ、前記第３
   の回路手段により検出可能である電圧レベルの変動を受
   け、前記ホールドアップ時間は前記遅延時間よりはるか
   に短いが、ＡＣの数サイクルの持続時間より長く、これ
   により、前記第３の回路手段の動作の前記禁止は、前記
   電源の動作を著しく乱さないＡＣ外乱に対しては引き起
   こされず、前記第３の回路手段は、前記第３のＤＣ電圧
   における変動に応答して前記所定の遅延時間よりそれぞ
   れ短い、あるいは長い時間継続する外乱間を効果的に区
   別し、かつ少なくとも外乱の継続時間に対して各々の区
   別された外乱の間、並びに前記外乱の持続が前記遅延時
   間より短い場合前記遅延時間に対応する追加時間だけ前
   記第１の回路手段の動作を禁止する請求項２に記載のロ
   ックアウト阻止回路。
4. 【請求項４】　　前記第３の回路手段は、ＡＣパワーの
   状態に関連していないＤＣ電圧指示にさらに応答して、
   前記第１の回路手段の動作の禁止並びに再使用可能をさ
   らに条件づける手段を含む請求項３に記載のロックアウ
   ト阻止回路。
5. 【請求項５】　　前記電源は、手動のパワーオン／オフ
   スイッチと前記スイッチの動作状態を表わす内部ＤＣ電
   圧指示とを含み、前記の関連していない状態に応答する
   手段は、前記内部スイッチ指示に応答して、前記第１の
   回路手段の使用不能並びに再使用可能をさらに条件づけ
   る請求項４に記載のロックアウト阻止回路。
6. 【請求項６】　　少なくとも１つのパワー依存アタッチ
   メントを有するマイクロコンピュータシステムの電源で
   あって、前記マイクロコンピュータシステムを付勢する
   ためにソースＡＣエネルギをＤＣ電圧に変換する電源に
   組み入れるロックアウト阻止回路において、前記電源に
   おいて発生した内部ＤＣ電圧によって給電され、前記マ
   イクロコンピュータシステムに対して前記電源のＤＣ出
   力に悪影響を与えうる前記ソースＡＣエネルギにおける
   外乱を示すＤＣ電圧指示を検出する第１の比較器回路と
   、前記電源の内部で発生のＤＣ電圧により充電される抵
   抗−コンデンサのタイミング回路と、前記抵抗−コンデ
   ンサタイミング回路においてコンデンサにかかる電圧充
   電を検出する第２の比較回路と、前記マイクロコンピュ
   ータシステムに対して前記電源のＤＣ出力を制御する第
   ３の比較回路と、前記第１および第２の比較回路の出力
   と前記第３の比較回路の制御入力との間で結合され、前
   記コンデンサが少なくとも所定の電圧まで充電され、同
   時に前記第１の比較回路への入力が前記電源の通常動作
   に適したＡＣソースエネルギレベルを示したときのみ、
   前記電源が前記マイクロコンピュータシステムを付勢で
   きるようにするため、前記第３の比較回路を条件付ける
   手段と、前記タイミング回路に結合され、前記ＡＣソー
   スエネルギが所定の遅延時間よりはるかに短い所定時間
   より長い時間阻害されるとき前記コンデンサを前記所定
   の遅延時間にわたって放電させる手段とを備え、前記遅
   延時間は、前記マイクロコンピュータシステムが前記Ａ
   Ｃ外乱の後再付勢されるとき前記マイクロコンピュータ
   システムの全ての要素がリセットされるのを保証するに
   十分な時間であるロックアウト阻止回路。
7. 【請求項７】　　ＡＣソースエネルギを、マイクロコン
   ピュータシステムに転送され該マイクロコンピュータシ
   ステムを付勢するＤＣ電圧に変換する電源を有する前記
   マイクロコンピュータシステム用のロックアウト阻止回
   路において、前記電源内で発生したＤＣバイアス電圧に
   より充電される抵抗−コンデンサのタイミング回路であ
   って放電するとき所定のタイミング遅延を有するタイミ
   ング回路と、前記電源の内部で発生したＤＣバイアス電
   圧により個々に給電され、個々に動作して前記電源での
   可変の動作状態を表わすＤＣ電圧を基準ＤＣバイアス電
   圧と比較する第１，第２，および第３の比較回路とを備
   え、前記第１の比較回路は、前記ソースエネルギのレベ
   ルを示すＤＣ電圧を、前記電源により与えられる基準Ｄ
   Ｃ電圧と比較することによりＡＣソースエネルギの停止
   を検出し、前記第２の比較回路は、前記電源に結合の手
   動のオン／オフスイッチの位置を示すＤＣ電圧を、前記
   電源により与えられる基準ＤＣ電圧と比較することによ
   り前記スイッチの動作状態の変化を検出し、前記第３の
   比較回路は、前記タイミング回路で発生したＤＣ電圧を
   、前記電源により与えられる基準ＤＣ電圧と比較するこ
   とにより前記タイミング回路に現在蓄積されている充電
   のレベルを検出し、前記電源の動作を制御する出力を有
   する第４の比較回路と、前記第１，第２および第３の比
   較回路の出力を共通に前記第４の比較回路の入力に結合
   する手段とを設け、これにより、前記第４の比較回路は
   、前記ソースＡＣエネルギのレベルが同時に所定エネル
   ギレベルより上にあり、前記スイッチがそのオンの位置
   にあり、かつ前記タイミング回路が所定の充電レベルま
   で充電されるときのみ使用可能出力を前記電源に与える
   ため条件付けられ、前記タイミング回路に結合され、前
   記ＡＣエネルギが前記第１の比較回路によって決定され
   る前記所定レベルより下まで低下するか、あるいは前記
   スイッチが前記第２の比較回路により決定されるそのオ
   フ位置に位置されるとき、前記タイミング回路を前記所
   定の遅延時間にわたって前記所定の充電レベルより下に
   放電させる手段を設け、前記放電により、前記第３の比
   較回路は、少なくとも前記所定の遅延時間にわたっての
   前記第１あるいは第２の比較回路のいずれかの動作によ
   り前記第４の比較回路が使用可能状態に回復するのを阻
   止し、前記所定の遅延時間は、パワーが回復するとき前
   記マイクロコンピュータシステムの全ての周辺要素がリ
   セットされることを保証し、そのため前記マイクロコン
   ピュータシステムのロックアウトを阻止するに十分な時
   間であるロックアウト阻止回路。
8. 【請求項８】　　前記タイミング回路を放電させる前記
   手段が、前記第４の比較回路の出力に結合されているこ
   とにより、前記の第１あるいは第２の比較回路のいずれ
   かが、それぞれＡＣ停止あるいはオンからオフへのスイ
   ッチの動作を示す出力の変化を受けるとき、前記放電を
   開始するように動作する請求項７に記載のロックアウト
   阻止回路。
9. 【請求項９】　　前記タイミング回路を放電させる前記
   手段が、前記電源のバイアス電圧が前記第４の比較回路
   の動作により低下するとき、前記放電を開始するよう動
   作する請求項７に記載のロックアウト阻止回路。
10. 【請求項１０】　　前記第３の比較回路の出力に結合さ
    れ、前記第１，第２および第３の比較回路を給電する前
    記電源により生成される前記ＤＣ電圧におけるノイズの
    作用から前記第４の比較回路を効果的に遮断する第２の
    抵抗−コンデンサのタイミング回路を含む請求項９に記
    載のロックアウト阻止回路。
11. 【請求項１１】　　前記の第２のタイミング回路が、前
    記第４の比較回路の入力に作用する容量性に蓄積された
    電圧を発生させる明確に区分された速い充電経路と遅い
    充電経路とを含み、前記第３の比較回路が前記所定の時
    間レベルより下で前記の最初に述べたタイミング回路の
    放電を検出し、同時に前記第１と第２の比較回路が通常
    のソースＡＣエネルギと前記スイッチのオン状態とに関
    連した状態にあるとき、前記速い充電経路が使用可能と
    される請求項８に記載のロックアウト阻止回路。