JP2571589Y2 - ウォッチドッグ検出制御回路 - Google Patents
ウォッチドッグ検出制御回路Info
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- JP2571589Y2 JP2571589Y2 JP1992025029U JP2502992U JP2571589Y2 JP 2571589 Y2 JP2571589 Y2 JP 2571589Y2 JP 1992025029 U JP1992025029 U JP 1992025029U JP 2502992 U JP2502992 U JP 2502992U JP 2571589 Y2 JP2571589 Y2 JP 2571589Y2
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Description
【0001】
【産業上の利用分野】本考案は、ウォッチドッグ検出制
御回路に関し、特に、制御を行わない時にはクロック周
波数を停止させて暗電流を流すように制御されるCPU
の異常を検出するのに適するウォッチドッグ検出制御回
路に関する。
御回路に関し、特に、制御を行わない時にはクロック周
波数を停止させて暗電流を流すように制御されるCPU
の異常を検出するのに適するウォッチドッグ検出制御回
路に関する。
【0002】
【従来の技術】従来、CPUを用いて種々の複雑な制御
を行うようにした制御回路があり、自動車などの作動部
分の制御に用いられている。一般に、CPUは、所定の
クロック周波数をもって計算を実行しており、CPUに
よる制御を行う際にはクロック周波数を発生させてい
る。また、CPUにウォッチドッグタイマICを接続し
て、CPUから出力されるクロック周波数に基づいた所
定の周波数のウォッチドッグ信号を監視し、このウォッ
チドッグ信号の出力が停止したり異常な周波数の出力が
出ると、これをウォッチドッグタイマICにより検出し
てリセット信号をCPUに出力して、CPUの暴走を防
止している。
を行うようにした制御回路があり、自動車などの作動部
分の制御に用いられている。一般に、CPUは、所定の
クロック周波数をもって計算を実行しており、CPUに
よる制御を行う際にはクロック周波数を発生させてい
る。また、CPUにウォッチドッグタイマICを接続し
て、CPUから出力されるクロック周波数に基づいた所
定の周波数のウォッチドッグ信号を監視し、このウォッ
チドッグ信号の出力が停止したり異常な周波数の出力が
出ると、これをウォッチドッグタイマICにより検出し
てリセット信号をCPUに出力して、CPUの暴走を防
止している。
【0003】上記暴走検出回路を設けた回路として自動
車用モータ駆動制御回路を示す図2に示されるようなも
のがある。図2に於いて、CPU1を有するコントロー
ルユニット2により、種々のモータを有するモータ群3
を、それらの操作を適宜行うための種々のスイッチを有
するスイッチ群4からの各スイッチ信号に応じて制御す
るものである。図に於いて、コントロールユニット2内
には、バッテリ5からの電圧を定電圧化してCPU1に
供給するためのレギュレータ6が設けられている。バッ
テリ5の電圧端子に接属されたイグニッションスイッチ
7の信号は、ダイオードD及び反転回路8を介してCP
U1の割り込み端子INTに入力され、スイッチ群4か
らの各スイッチ信号が入力回路9を介してCPU1に入
力されると共に、CPU1からのモータ制御信号が出力
回路10を介してモータ群3に出力されるようになって
いる。
車用モータ駆動制御回路を示す図2に示されるようなも
のがある。図2に於いて、CPU1を有するコントロー
ルユニット2により、種々のモータを有するモータ群3
を、それらの操作を適宜行うための種々のスイッチを有
するスイッチ群4からの各スイッチ信号に応じて制御す
るものである。図に於いて、コントロールユニット2内
には、バッテリ5からの電圧を定電圧化してCPU1に
供給するためのレギュレータ6が設けられている。バッ
テリ5の電圧端子に接属されたイグニッションスイッチ
7の信号は、ダイオードD及び反転回路8を介してCP
U1の割り込み端子INTに入力され、スイッチ群4か
らの各スイッチ信号が入力回路9を介してCPU1に入
力されると共に、CPU1からのモータ制御信号が出力
回路10を介してモータ群3に出力されるようになって
いる。
【0004】また、コントロールユニット2内には、C
PU1の異常時に出力されるウォッチドッグ信号を監視
し、異常を判断したらCPU1にリセット信号を出力す
るためのウォッチドッグ回路としてのウォッチドッグタ
イマIC11が設けられている。CPU1のウォッチド
ッグ出力端子WDPがウォッチドッグタイマIC11の
チェック端子CKに入力されるようになっており、ウォ
ッチドッグタイマIC11のリセット出力端子−RES
ETがCPU1のリセット端子−RESETに接続され
ている。そして、ウォッチドッグタイマIC11の時定
数設定端子CTにはコンデンサCが接続され、コンデン
サCの他端が接地されている。なお、ウォッチドッグタ
イマIC11の電源端子Vccには、レギュレータ6から
の定電圧が供給されている。通常、ウォッチドッグタイ
マICはCPU1からのウォッチドッグ出力に対応して
コンデンサCの充放電を行い、このコンデンサCの電圧
を監視し、CPU1異常時にウォッチドッグ出力が停止
すると、コンデンサCの電圧が所定電圧以下となり、こ
れを検出してウォッチドッグタイマIC11からCPU
1Iにリセット信号を出力することで、CPU1がリセ
ットされることになる。
PU1の異常時に出力されるウォッチドッグ信号を監視
し、異常を判断したらCPU1にリセット信号を出力す
るためのウォッチドッグ回路としてのウォッチドッグタ
イマIC11が設けられている。CPU1のウォッチド
ッグ出力端子WDPがウォッチドッグタイマIC11の
チェック端子CKに入力されるようになっており、ウォ
ッチドッグタイマIC11のリセット出力端子−RES
ETがCPU1のリセット端子−RESETに接続され
ている。そして、ウォッチドッグタイマIC11の時定
数設定端子CTにはコンデンサCが接続され、コンデン
サCの他端が接地されている。なお、ウォッチドッグタ
イマIC11の電源端子Vccには、レギュレータ6から
の定電圧が供給されている。通常、ウォッチドッグタイ
マICはCPU1からのウォッチドッグ出力に対応して
コンデンサCの充放電を行い、このコンデンサCの電圧
を監視し、CPU1異常時にウォッチドッグ出力が停止
すると、コンデンサCの電圧が所定電圧以下となり、こ
れを検出してウォッチドッグタイマIC11からCPU
1Iにリセット信号を出力することで、CPU1がリセ
ットされることになる。
【0005】ところで、CPU1の動作中のクロック周
波数の発生による電力消費は比較的大きいため、自動車
などに於いてはバッテリ上がりを防止するべく、エンジ
ン停止時には、クロック周波数の発生を停止し、メモリ
などに必要なだけの暗電流をCPU1に流すように制御
すると良い。しかしながら、エンジン停止状態である待
機時には、上記したようにクロック周波数が停止するこ
とから、ウォッチドッグ出力が停止して、ウォッチドッ
グタイマIC11からCPU1にリセット信号が出力さ
れてしまうため、待機制御が解除されてしまうという不
都合が生じる。
波数の発生による電力消費は比較的大きいため、自動車
などに於いてはバッテリ上がりを防止するべく、エンジ
ン停止時には、クロック周波数の発生を停止し、メモリ
などに必要なだけの暗電流をCPU1に流すように制御
すると良い。しかしながら、エンジン停止状態である待
機時には、上記したようにクロック周波数が停止するこ
とから、ウォッチドッグ出力が停止して、ウォッチドッ
グタイマIC11からCPU1にリセット信号が出力さ
れてしまうため、待機制御が解除されてしまうという不
都合が生じる。
【0006】そこで、一般には図に示されるように、イ
グニッションスイッチ7のオフを検出して待機信号を出
力する待機出力端子−HALTを設け、この待機出力端
子−HALTをトランジスタQ1のベースに抵抗R2を
介して接続し、そのトランジスタQ1のエミッタをウォ
ッチドッグタイマIC11の基準電圧出力端子Vrefに
接続し、トランジスタQ1のコレクタを、抵抗R1及び
コンデンサCを介して接地すると共に、抵抗R1及びコ
ンデンサCのノードをウォッチドッグタイマIC11の
時定数設定端子CTに接続する。このようにして待機状
態設定回路が構成されている。
グニッションスイッチ7のオフを検出して待機信号を出
力する待機出力端子−HALTを設け、この待機出力端
子−HALTをトランジスタQ1のベースに抵抗R2を
介して接続し、そのトランジスタQ1のエミッタをウォ
ッチドッグタイマIC11の基準電圧出力端子Vrefに
接続し、トランジスタQ1のコレクタを、抵抗R1及び
コンデンサCを介して接地すると共に、抵抗R1及びコ
ンデンサCのノードをウォッチドッグタイマIC11の
時定数設定端子CTに接続する。このようにして待機状
態設定回路が構成されている。
【0007】待機時には、CPU1の待機出力端子−H
ALTがイグニッションスイッチ7のオフにより低レベ
ルとなることでトランジスタQ1がオンとなり、コンデ
ンサCは抵抗R1を介して充電されて時定数設定端子C
Tの電圧は一定に保たれる。従って、CPU1のウォッ
チドッグ出力が停止しても、ウォッチドッグタイマIC
11はCPUの異常と判断してリセット信号を出力する
ことがなく、これにより待機状態を保持できる。
ALTがイグニッションスイッチ7のオフにより低レベ
ルとなることでトランジスタQ1がオンとなり、コンデ
ンサCは抵抗R1を介して充電されて時定数設定端子C
Tの電圧は一定に保たれる。従って、CPU1のウォッ
チドッグ出力が停止しても、ウォッチドッグタイマIC
11はCPUの異常と判断してリセット信号を出力する
ことがなく、これにより待機状態を保持できる。
【0008】しかしながら、CPU1の作動中に待機信
号すなわち待機出力端子−HALTが低レベルとなる異
常が発生すると、ウォッチドッグタイマIC11からの
リセット信号が出力されず、CPU1のリセットが行え
なくなる虞れがある。
号すなわち待機出力端子−HALTが低レベルとなる異
常が発生すると、ウォッチドッグタイマIC11からの
リセット信号が出力されず、CPU1のリセットが行え
なくなる虞れがある。
【0009】
【考案が解決しようとする課題】このような従来技術の
問題点に鑑み、本考案の主な目的は、制御を行わない時
にはCPUに暗電流を流すようにした回路において、簡
単な構造により通常制御におけるCPUの異常検出を確
実に行い得るウォッチドッグ検出制御回路を提供するこ
とにある。
問題点に鑑み、本考案の主な目的は、制御を行わない時
にはCPUに暗電流を流すようにした回路において、簡
単な構造により通常制御におけるCPUの異常検出を確
実に行い得るウォッチドッグ検出制御回路を提供するこ
とにある。
【0010】
【課題を解決するための手段】このような目的は、本考
案によれば、選択スイッチを切替えることによりクロッ
ク周波数を発生させて制御を行う通常制御状態と該クロ
ック周波数を停止させて暗電流を流す待機状態との2状
態にて動作し得るようにされたCPUと、前記CPUの
異常時のウォッチドッグ出力を検出したら前記CPUを
リセットするウォッチドッグ回路と、前記待機状態の時
に前記CPUから出力される待機信号により前記ウォッ
チドッグ回路の前記ウォッチドッグ検出を停止状態にす
るための待機状態設定回路とを有するウォッチドッグ検
出制御回路に於いて、前記選択スイッチが前記通常制御
側に切り替えられた時には前記CPUから出力される前
記待機信号の有無に関わらず前記待機状態設定回路の制
御を禁止し、前記選択スイッチが前記待機状態側に切り
替えられた時には前記制御禁止状態を解除する信号を、
前記選択スイッチの切り替えに応じて前記待機状態設定
回路に出力するウォッチドッグ制御切り替え回路を設け
たことを特徴とするウォッチドッグ検出制御回路を提供
することにより達成される。
案によれば、選択スイッチを切替えることによりクロッ
ク周波数を発生させて制御を行う通常制御状態と該クロ
ック周波数を停止させて暗電流を流す待機状態との2状
態にて動作し得るようにされたCPUと、前記CPUの
異常時のウォッチドッグ出力を検出したら前記CPUを
リセットするウォッチドッグ回路と、前記待機状態の時
に前記CPUから出力される待機信号により前記ウォッ
チドッグ回路の前記ウォッチドッグ検出を停止状態にす
るための待機状態設定回路とを有するウォッチドッグ検
出制御回路に於いて、前記選択スイッチが前記通常制御
側に切り替えられた時には前記CPUから出力される前
記待機信号の有無に関わらず前記待機状態設定回路の制
御を禁止し、前記選択スイッチが前記待機状態側に切り
替えられた時には前記制御禁止状態を解除する信号を、
前記選択スイッチの切り替えに応じて前記待機状態設定
回路に出力するウォッチドッグ制御切り替え回路を設け
たことを特徴とするウォッチドッグ検出制御回路を提供
することにより達成される。
【0011】
【作用】このようにすれば、CPUの異常時にはウォッ
チドッグ回路によりCPUがリセットされ、待機状態の
時にはウォッチドッグ回路のウォッチドッグ検出制御を
停止状態にするため、待機時のクロック周波数の停止に
よる異常状態に相当するウォッチドッグ出力が出されて
も、CPUがリセットされることがない。CPUの通常
制御時に偶然に待機信号を出力するような暴走を起こし
た場合には、選択スイッチが通常制御側に切り替えられ
ている場合には待機信号の有無に関わらず待機状態設定
回路の制御が禁止されていることから、ウォッチドッグ
回路が動作し得るため、上記異常を検出してCPUをリ
セットし得る。
チドッグ回路によりCPUがリセットされ、待機状態の
時にはウォッチドッグ回路のウォッチドッグ検出制御を
停止状態にするため、待機時のクロック周波数の停止に
よる異常状態に相当するウォッチドッグ出力が出されて
も、CPUがリセットされることがない。CPUの通常
制御時に偶然に待機信号を出力するような暴走を起こし
た場合には、選択スイッチが通常制御側に切り替えられ
ている場合には待機信号の有無に関わらず待機状態設定
回路の制御が禁止されていることから、ウォッチドッグ
回路が動作し得るため、上記異常を検出してCPUをリ
セットし得る。
【0012】
【実施例】以下、本考案の好適実施例を添付の図面を参
照して詳しく説明する。
照して詳しく説明する。
【0013】図1は、本考案が適用された自動車用モー
タ駆動制御回路を示す図であり、従来例で示したものと
同様の部分については同一の符号を付してその詳しい説
明を省略する。
タ駆動制御回路を示す図であり、従来例で示したものと
同様の部分については同一の符号を付してその詳しい説
明を省略する。
【0014】本実施例では、トランジスタQ1のベース
に、レギュレータ6の電圧出力端子にエミッタを接続さ
れたトランジスタQ2のコレクタが接続されている。こ
のトランジスタQ2のベースには、イグニッションスイ
ッチ信号をCPU1に伝えるための反転回路8の出力端
子が抵抗R3を介して接属されている。なお、トランジ
スタQ2のベース・エミッタ間には抵抗R4が接続され
ている。このようにしてウォッチドッグ制御切り替え回
路が構成されている。
に、レギュレータ6の電圧出力端子にエミッタを接続さ
れたトランジスタQ2のコレクタが接続されている。こ
のトランジスタQ2のベースには、イグニッションスイ
ッチ信号をCPU1に伝えるための反転回路8の出力端
子が抵抗R3を介して接属されている。なお、トランジ
スタQ2のベース・エミッタ間には抵抗R4が接続され
ている。このようにしてウォッチドッグ制御切り替え回
路が構成されている。
【0015】イグニッションスイッチ7がオフした際に
は、トランジスタQ2がオフとなりCPU1の割り込み
端子INTに高レベル信号が入力され、待機出力端子−
HALTが低レベルになって、トランジスタQ1がオン
するため、コンデンサCが充電されて時定数設定端子C
Tが所定電圧に保たれる。従って、イグニッションスイ
ッチ7のオフ時にCPU1が待機状態となってウォッチ
ドッグ出力が停止しても、ウォッチドッグタイマIC1
1に接続されたコンデンサCが所定電圧に保持されてい
るため、ウォッチドッグタイマICはCPU1の異常と
は判断せず、CPU1にリセット信号を出力することが
なく、CPU1が待機状態を保持する。
は、トランジスタQ2がオフとなりCPU1の割り込み
端子INTに高レベル信号が入力され、待機出力端子−
HALTが低レベルになって、トランジスタQ1がオン
するため、コンデンサCが充電されて時定数設定端子C
Tが所定電圧に保たれる。従って、イグニッションスイ
ッチ7のオフ時にCPU1が待機状態となってウォッチ
ドッグ出力が停止しても、ウォッチドッグタイマIC1
1に接続されたコンデンサCが所定電圧に保持されてい
るため、ウォッチドッグタイマICはCPU1の異常と
は判断せず、CPU1にリセット信号を出力することが
なく、CPU1が待機状態を保持する。
【0016】ところで、イグニッションスイッチ7がオ
ンしている時は、トランジスタQ2がオン状態になるた
め、待機出力端子−HALTの出力レベルの高低に関わ
らずトランジスタQ1がオフ状態となる。従って、ウォ
ッチドッグタイマIC11に接続されたコンデンサC
は、ウォッチドッグ出力に対応して充放電を行うことに
なる。そして、CPU1に異常が生じて待機出力端子−
HALTが低レベルとなっても、トランジスタQ1がオ
ンすることがなく、ウォッチドッグ出力が停止すればウ
ォッチドッグタイマIC11からリセット信号が出力さ
れ、CPU1がリセット状態となる。
ンしている時は、トランジスタQ2がオン状態になるた
め、待機出力端子−HALTの出力レベルの高低に関わ
らずトランジスタQ1がオフ状態となる。従って、ウォ
ッチドッグタイマIC11に接続されたコンデンサC
は、ウォッチドッグ出力に対応して充放電を行うことに
なる。そして、CPU1に異常が生じて待機出力端子−
HALTが低レベルとなっても、トランジスタQ1がオ
ンすることがなく、ウォッチドッグ出力が停止すればウ
ォッチドッグタイマIC11からリセット信号が出力さ
れ、CPU1がリセット状態となる。
【0017】
【考案の効果】このように本考案によれば、待機状態設
定回路を有するウォッチドッグ検出制御回路に於いて、
CPUの作動中に偶然に待機信号が出力されても、通常
制御時には待機信号の有無に関わらず待機状態設定回路
の制御を禁止することから、ウォッチドッグ回路による
異常検出を行うことができ、ウォッチドッグ回路がリセ
ット信号を出力してCPUを確実にリセットすることが
できる。
定回路を有するウォッチドッグ検出制御回路に於いて、
CPUの作動中に偶然に待機信号が出力されても、通常
制御時には待機信号の有無に関わらず待機状態設定回路
の制御を禁止することから、ウォッチドッグ回路による
異常検出を行うことができ、ウォッチドッグ回路がリセ
ット信号を出力してCPUを確実にリセットすることが
できる。
【図1】本考案が適用された自動車用モータ駆動制御回
路の要部を示す図。
路の要部を示す図。
【図2】従来例を示す自動車用モータ駆動制御回路の要
部を示す図。
部を示す図。
1 CPU 2 コントロールユニット 3 モータ群 4 スイッチ群 5 バッテリ 6 レギュレータ 7 イグニッションスイッチ 8 反転回路 9 入力回路 10 出力回路 11 ウォッチドッグタイマIC
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 実開 昭64−43461(JP,U) 実開 平1−172152(JP,U) (58)調査した分野(Int.Cl.6,DB名) G06F 11/30
Claims (1)
- 【請求項1】 選択スイッチを切替えることによりク
ロック周波数を発生させて制御を行う通常制御状態と該
クロック周波数を停止させて暗電流を流す待機状態との
2状態にて動作し得るようにされたCPUと、前記CP
Uの異常時のウォッチドッグ出力を検出したら前記CP
Uをリセットするウォッチドッグ回路と、前記待機状態
の時に前記CPUから出力される待機信号により前記ウ
ォッチドッグ回路の前記ウォッチドッグ検出を停止状態
にするための待機状態設定回路とを有するウォッチドッ
グ検出制御回路に於いて、 前記選択スイッチが前記通常制御側に切り替えられた時
には前記CPUから出力される前記待機信号の有無に関
わらず前記待機状態設定回路の制御を禁止し、前記選択
スイッチが前記待機状態側に切り替えられた時には前記
制御禁止状態を解除する信号を、前記選択スイッチの切
り替えに応じて前記待機状態設定回路に出力するウォッ
チドッグ制御切り替え回路を設けたことを特徴とするウ
ォッチドッグ検出制御回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1992025029U JP2571589Y2 (ja) | 1992-03-24 | 1992-03-24 | ウォッチドッグ検出制御回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1992025029U JP2571589Y2 (ja) | 1992-03-24 | 1992-03-24 | ウォッチドッグ検出制御回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0579648U JPH0579648U (ja) | 1993-10-29 |
JP2571589Y2 true JP2571589Y2 (ja) | 1998-05-18 |
Family
ID=12154489
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1992025029U Expired - Fee Related JP2571589Y2 (ja) | 1992-03-24 | 1992-03-24 | ウォッチドッグ検出制御回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2571589Y2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5281448B2 (ja) * | 2009-03-23 | 2013-09-04 | 富士通テン株式会社 | 電子制御装置、異常監視方法 |
CN113127246B (zh) * | 2021-04-01 | 2023-05-12 | 易事特储能科技有限公司 | 看门狗电路、控制方法及看门狗芯片 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0445065Y2 (ja) * | 1987-09-11 | 1992-10-23 | ||
JPH01172152U (ja) * | 1988-05-24 | 1989-12-06 |
-
1992
- 1992-03-24 JP JP1992025029U patent/JP2571589Y2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH0579648U (ja) | 1993-10-29 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |