JP2571589Y2 - ウォッチドッグ検出制御回路 - Google Patents
ウォッチドッグ検出制御回路Info
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- JP2571589Y2 JP2571589Y2 JP1992025029U JP2502992U JP2571589Y2 JP 2571589 Y2 JP2571589 Y2 JP 2571589Y2 JP 1992025029 U JP1992025029 U JP 1992025029U JP 2502992 U JP2502992 U JP 2502992U JP 2571589 Y2 JP2571589 Y2 JP 2571589Y2
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Description
【０００１】
【産業上の利用分野】本考案は、ウォッチドッグ検出制
御回路に関し、特に、制御を行わない時にはクロック周
波数を停止させて暗電流を流すように制御されるＣＰＵ
の異常を検出するのに適するウォッチドッグ検出制御回
路に関する。
御回路に関し、特に、制御を行わない時にはクロック周
波数を停止させて暗電流を流すように制御されるＣＰＵ
の異常を検出するのに適するウォッチドッグ検出制御回
路に関する。
【０００２】
【従来の技術】従来、ＣＰＵを用いて種々の複雑な制御
を行うようにした制御回路があり、自動車などの作動部
分の制御に用いられている。一般に、ＣＰＵは、所定の
クロック周波数をもって計算を実行しており、ＣＰＵに
よる制御を行う際にはクロック周波数を発生させてい
る。また、ＣＰＵにウォッチドッグタイマＩＣを接続し
て、ＣＰＵから出力されるクロック周波数に基づいた所
定の周波数のウォッチドッグ信号を監視し、このウォッ
チドッグ信号の出力が停止したり異常な周波数の出力が
出ると、これをウォッチドッグタイマＩＣにより検出し
てリセット信号をＣＰＵに出力して、ＣＰＵの暴走を防
止している。
を行うようにした制御回路があり、自動車などの作動部
分の制御に用いられている。一般に、ＣＰＵは、所定の
クロック周波数をもって計算を実行しており、ＣＰＵに
よる制御を行う際にはクロック周波数を発生させてい
る。また、ＣＰＵにウォッチドッグタイマＩＣを接続し
て、ＣＰＵから出力されるクロック周波数に基づいた所
定の周波数のウォッチドッグ信号を監視し、このウォッ
チドッグ信号の出力が停止したり異常な周波数の出力が
出ると、これをウォッチドッグタイマＩＣにより検出し
てリセット信号をＣＰＵに出力して、ＣＰＵの暴走を防
止している。
【０００３】上記暴走検出回路を設けた回路として自動
車用モータ駆動制御回路を示す図２に示されるようなも
のがある。図２に於いて、ＣＰＵ１を有するコントロー
ルユニット２により、種々のモータを有するモータ群３
を、それらの操作を適宜行うための種々のスイッチを有
するスイッチ群４からの各スイッチ信号に応じて制御す
るものである。図に於いて、コントロールユニット２内
には、バッテリ５からの電圧を定電圧化してＣＰＵ１に
供給するためのレギュレータ６が設けられている。バッ
テリ５の電圧端子に接属されたイグニッションスイッチ
７の信号は、ダイオードＤ及び反転回路８を介してＣＰ
Ｕ１の割り込み端子ＩＮＴに入力され、スイッチ群４か
らの各スイッチ信号が入力回路９を介してＣＰＵ１に入
力されると共に、ＣＰＵ１からのモータ制御信号が出力
回路１０を介してモータ群３に出力されるようになって
いる。
車用モータ駆動制御回路を示す図２に示されるようなも
のがある。図２に於いて、ＣＰＵ１を有するコントロー
ルユニット２により、種々のモータを有するモータ群３
を、それらの操作を適宜行うための種々のスイッチを有
するスイッチ群４からの各スイッチ信号に応じて制御す
るものである。図に於いて、コントロールユニット２内
には、バッテリ５からの電圧を定電圧化してＣＰＵ１に
供給するためのレギュレータ６が設けられている。バッ
テリ５の電圧端子に接属されたイグニッションスイッチ
７の信号は、ダイオードＤ及び反転回路８を介してＣＰ
Ｕ１の割り込み端子ＩＮＴに入力され、スイッチ群４か
らの各スイッチ信号が入力回路９を介してＣＰＵ１に入
力されると共に、ＣＰＵ１からのモータ制御信号が出力
回路１０を介してモータ群３に出力されるようになって
いる。
【０００４】また、コントロールユニット２内には、Ｃ
ＰＵ１の異常時に出力されるウォッチドッグ信号を監視
し、異常を判断したらＣＰＵ１にリセット信号を出力す
るためのウォッチドッグ回路としてのウォッチドッグタ
イマＩＣ１１が設けられている。ＣＰＵ１のウォッチド
ッグ出力端子ＷＤＰがウォッチドッグタイマＩＣ１１の
チェック端子ＣＫに入力されるようになっており、ウォ
ッチドッグタイマＩＣ１１のリセット出力端子−ＲＥＳ
ＥＴがＣＰＵ１のリセット端子−ＲＥＳＥＴに接続され
ている。そして、ウォッチドッグタイマＩＣ１１の時定
数設定端子ＣＴにはコンデンサＣが接続され、コンデン
サＣの他端が接地されている。なお、ウォッチドッグタ
イマＩＣ１１の電源端子Ｖccには、レギュレータ６から
の定電圧が供給されている。通常、ウォッチドッグタイ
マＩＣはＣＰＵ１からのウォッチドッグ出力に対応して
コンデンサＣの充放電を行い、このコンデンサＣの電圧
を監視し、ＣＰＵ１異常時にウォッチドッグ出力が停止
すると、コンデンサＣの電圧が所定電圧以下となり、こ
れを検出してウォッチドッグタイマＩＣ１１からＣＰＵ
１Ｉにリセット信号を出力することで、ＣＰＵ１がリセ
ットされることになる。
ＰＵ１の異常時に出力されるウォッチドッグ信号を監視
し、異常を判断したらＣＰＵ１にリセット信号を出力す
るためのウォッチドッグ回路としてのウォッチドッグタ
イマＩＣ１１が設けられている。ＣＰＵ１のウォッチド
ッグ出力端子ＷＤＰがウォッチドッグタイマＩＣ１１の
チェック端子ＣＫに入力されるようになっており、ウォ
ッチドッグタイマＩＣ１１のリセット出力端子−ＲＥＳ
ＥＴがＣＰＵ１のリセット端子−ＲＥＳＥＴに接続され
ている。そして、ウォッチドッグタイマＩＣ１１の時定
数設定端子ＣＴにはコンデンサＣが接続され、コンデン
サＣの他端が接地されている。なお、ウォッチドッグタ
イマＩＣ１１の電源端子Ｖccには、レギュレータ６から
の定電圧が供給されている。通常、ウォッチドッグタイ
マＩＣはＣＰＵ１からのウォッチドッグ出力に対応して
コンデンサＣの充放電を行い、このコンデンサＣの電圧
を監視し、ＣＰＵ１異常時にウォッチドッグ出力が停止
すると、コンデンサＣの電圧が所定電圧以下となり、こ
れを検出してウォッチドッグタイマＩＣ１１からＣＰＵ
１Ｉにリセット信号を出力することで、ＣＰＵ１がリセ
ットされることになる。
【０００５】ところで、ＣＰＵ１の動作中のクロック周
波数の発生による電力消費は比較的大きいため、自動車
などに於いてはバッテリ上がりを防止するべく、エンジ
ン停止時には、クロック周波数の発生を停止し、メモリ
などに必要なだけの暗電流をＣＰＵ１に流すように制御
すると良い。しかしながら、エンジン停止状態である待
機時には、上記したようにクロック周波数が停止するこ
とから、ウォッチドッグ出力が停止して、ウォッチドッ
グタイマＩＣ１１からＣＰＵ１にリセット信号が出力さ
れてしまうため、待機制御が解除されてしまうという不
都合が生じる。
波数の発生による電力消費は比較的大きいため、自動車
などに於いてはバッテリ上がりを防止するべく、エンジ
ン停止時には、クロック周波数の発生を停止し、メモリ
などに必要なだけの暗電流をＣＰＵ１に流すように制御
すると良い。しかしながら、エンジン停止状態である待
機時には、上記したようにクロック周波数が停止するこ
とから、ウォッチドッグ出力が停止して、ウォッチドッ
グタイマＩＣ１１からＣＰＵ１にリセット信号が出力さ
れてしまうため、待機制御が解除されてしまうという不
都合が生じる。
【０００６】そこで、一般には図に示されるように、イ
グニッションスイッチ７のオフを検出して待機信号を出
力する待機出力端子−ＨＡＬＴを設け、この待機出力端
子−ＨＡＬＴをトランジスタＱ１のベースに抵抗Ｒ２を
介して接続し、そのトランジスタＱ１のエミッタをウォ
ッチドッグタイマＩＣ１１の基準電圧出力端子Ｖrefに
接続し、トランジスタＱ１のコレクタを、抵抗Ｒ１及び
コンデンサＣを介して接地すると共に、抵抗Ｒ１及びコ
ンデンサＣのノードをウォッチドッグタイマＩＣ１１の
時定数設定端子ＣＴに接続する。このようにして待機状
態設定回路が構成されている。
グニッションスイッチ７のオフを検出して待機信号を出
力する待機出力端子−ＨＡＬＴを設け、この待機出力端
子−ＨＡＬＴをトランジスタＱ１のベースに抵抗Ｒ２を
介して接続し、そのトランジスタＱ１のエミッタをウォ
ッチドッグタイマＩＣ１１の基準電圧出力端子Ｖrefに
接続し、トランジスタＱ１のコレクタを、抵抗Ｒ１及び
コンデンサＣを介して接地すると共に、抵抗Ｒ１及びコ
ンデンサＣのノードをウォッチドッグタイマＩＣ１１の
時定数設定端子ＣＴに接続する。このようにして待機状
態設定回路が構成されている。
【０００７】待機時には、ＣＰＵ１の待機出力端子−Ｈ
ＡＬＴがイグニッションスイッチ７のオフにより低レベ
ルとなることでトランジスタＱ１がオンとなり、コンデ
ンサＣは抵抗Ｒ１を介して充電されて時定数設定端子Ｃ
Ｔの電圧は一定に保たれる。従って、ＣＰＵ１のウォッ
チドッグ出力が停止しても、ウォッチドッグタイマＩＣ
１１はＣＰＵの異常と判断してリセット信号を出力する
ことがなく、これにより待機状態を保持できる。
ＡＬＴがイグニッションスイッチ７のオフにより低レベ
ルとなることでトランジスタＱ１がオンとなり、コンデ
ンサＣは抵抗Ｒ１を介して充電されて時定数設定端子Ｃ
Ｔの電圧は一定に保たれる。従って、ＣＰＵ１のウォッ
チドッグ出力が停止しても、ウォッチドッグタイマＩＣ
１１はＣＰＵの異常と判断してリセット信号を出力する
ことがなく、これにより待機状態を保持できる。
【０００８】しかしながら、ＣＰＵ１の作動中に待機信
号すなわち待機出力端子−ＨＡＬＴが低レベルとなる異
常が発生すると、ウォッチドッグタイマＩＣ１１からの
リセット信号が出力されず、ＣＰＵ１のリセットが行え
なくなる虞れがある。
号すなわち待機出力端子−ＨＡＬＴが低レベルとなる異
常が発生すると、ウォッチドッグタイマＩＣ１１からの
リセット信号が出力されず、ＣＰＵ１のリセットが行え
なくなる虞れがある。
【０００９】
【考案が解決しようとする課題】このような従来技術の
問題点に鑑み、本考案の主な目的は、制御を行わない時
にはＣＰＵに暗電流を流すようにした回路において、簡
単な構造により通常制御におけるＣＰＵの異常検出を確
実に行い得るウォッチドッグ検出制御回路を提供するこ
とにある。
問題点に鑑み、本考案の主な目的は、制御を行わない時
にはＣＰＵに暗電流を流すようにした回路において、簡
単な構造により通常制御におけるＣＰＵの異常検出を確
実に行い得るウォッチドッグ検出制御回路を提供するこ
とにある。
【００１０】
【課題を解決するための手段】このような目的は、本考
案によれば、選択スイッチを切替えることによりクロッ
ク周波数を発生させて制御を行う通常制御状態と該クロ
ック周波数を停止させて暗電流を流す待機状態との２状
態にて動作し得るようにされたＣＰＵと、前記ＣＰＵの
異常時のウォッチドッグ出力を検出したら前記ＣＰＵを
リセットするウォッチドッグ回路と、前記待機状態の時
に前記ＣＰＵから出力される待機信号により前記ウォッ
チドッグ回路の前記ウォッチドッグ検出を停止状態にす
るための待機状態設定回路とを有するウォッチドッグ検
出制御回路に於いて、前記選択スイッチが前記通常制御
側に切り替えられた時には前記ＣＰＵから出力される前
記待機信号の有無に関わらず前記待機状態設定回路の制
御を禁止し、前記選択スイッチが前記待機状態側に切り
替えられた時には前記制御禁止状態を解除する信号を、
前記選択スイッチの切り替えに応じて前記待機状態設定
回路に出力するウォッチドッグ制御切り替え回路を設け
たことを特徴とするウォッチドッグ検出制御回路を提供
することにより達成される。
案によれば、選択スイッチを切替えることによりクロッ
ク周波数を発生させて制御を行う通常制御状態と該クロ
ック周波数を停止させて暗電流を流す待機状態との２状
態にて動作し得るようにされたＣＰＵと、前記ＣＰＵの
異常時のウォッチドッグ出力を検出したら前記ＣＰＵを
リセットするウォッチドッグ回路と、前記待機状態の時
に前記ＣＰＵから出力される待機信号により前記ウォッ
チドッグ回路の前記ウォッチドッグ検出を停止状態にす
るための待機状態設定回路とを有するウォッチドッグ検
出制御回路に於いて、前記選択スイッチが前記通常制御
側に切り替えられた時には前記ＣＰＵから出力される前
記待機信号の有無に関わらず前記待機状態設定回路の制
御を禁止し、前記選択スイッチが前記待機状態側に切り
替えられた時には前記制御禁止状態を解除する信号を、
前記選択スイッチの切り替えに応じて前記待機状態設定
回路に出力するウォッチドッグ制御切り替え回路を設け
たことを特徴とするウォッチドッグ検出制御回路を提供
することにより達成される。
【００１１】
【作用】このようにすれば、ＣＰＵの異常時にはウォッ
チドッグ回路によりＣＰＵがリセットされ、待機状態の
時にはウォッチドッグ回路のウォッチドッグ検出制御を
停止状態にするため、待機時のクロック周波数の停止に
よる異常状態に相当するウォッチドッグ出力が出されて
も、ＣＰＵがリセットされることがない。ＣＰＵの通常
制御時に偶然に待機信号を出力するような暴走を起こし
た場合には、選択スイッチが通常制御側に切り替えられ
ている場合には待機信号の有無に関わらず待機状態設定
回路の制御が禁止されていることから、ウォッチドッグ
回路が動作し得るため、上記異常を検出してＣＰＵをリ
セットし得る。
チドッグ回路によりＣＰＵがリセットされ、待機状態の
時にはウォッチドッグ回路のウォッチドッグ検出制御を
停止状態にするため、待機時のクロック周波数の停止に
よる異常状態に相当するウォッチドッグ出力が出されて
も、ＣＰＵがリセットされることがない。ＣＰＵの通常
制御時に偶然に待機信号を出力するような暴走を起こし
た場合には、選択スイッチが通常制御側に切り替えられ
ている場合には待機信号の有無に関わらず待機状態設定
回路の制御が禁止されていることから、ウォッチドッグ
回路が動作し得るため、上記異常を検出してＣＰＵをリ
セットし得る。
【００１２】
【実施例】以下、本考案の好適実施例を添付の図面を参
照して詳しく説明する。
照して詳しく説明する。
【００１３】図１は、本考案が適用された自動車用モー
タ駆動制御回路を示す図であり、従来例で示したものと
同様の部分については同一の符号を付してその詳しい説
明を省略する。
タ駆動制御回路を示す図であり、従来例で示したものと
同様の部分については同一の符号を付してその詳しい説
明を省略する。
【００１４】本実施例では、トランジスタＱ１のベース
に、レギュレータ６の電圧出力端子にエミッタを接続さ
れたトランジスタＱ２のコレクタが接続されている。こ
のトランジスタＱ２のベースには、イグニッションスイ
ッチ信号をＣＰＵ１に伝えるための反転回路８の出力端
子が抵抗Ｒ３を介して接属されている。なお、トランジ
スタＱ２のベース・エミッタ間には抵抗Ｒ４が接続され
ている。このようにしてウォッチドッグ制御切り替え回
路が構成されている。
に、レギュレータ６の電圧出力端子にエミッタを接続さ
れたトランジスタＱ２のコレクタが接続されている。こ
のトランジスタＱ２のベースには、イグニッションスイ
ッチ信号をＣＰＵ１に伝えるための反転回路８の出力端
子が抵抗Ｒ３を介して接属されている。なお、トランジ
スタＱ２のベース・エミッタ間には抵抗Ｒ４が接続され
ている。このようにしてウォッチドッグ制御切り替え回
路が構成されている。
【００１５】イグニッションスイッチ７がオフした際に
は、トランジスタＱ２がオフとなりＣＰＵ１の割り込み
端子ＩＮＴに高レベル信号が入力され、待機出力端子−
ＨＡＬＴが低レベルになって、トランジスタＱ１がオン
するため、コンデンサＣが充電されて時定数設定端子Ｃ
Ｔが所定電圧に保たれる。従って、イグニッションスイ
ッチ７のオフ時にＣＰＵ１が待機状態となってウォッチ
ドッグ出力が停止しても、ウォッチドッグタイマＩＣ１
１に接続されたコンデンサＣが所定電圧に保持されてい
るため、ウォッチドッグタイマＩＣはＣＰＵ１の異常と
は判断せず、ＣＰＵ１にリセット信号を出力することが
なく、ＣＰＵ１が待機状態を保持する。
は、トランジスタＱ２がオフとなりＣＰＵ１の割り込み
端子ＩＮＴに高レベル信号が入力され、待機出力端子−
ＨＡＬＴが低レベルになって、トランジスタＱ１がオン
するため、コンデンサＣが充電されて時定数設定端子Ｃ
Ｔが所定電圧に保たれる。従って、イグニッションスイ
ッチ７のオフ時にＣＰＵ１が待機状態となってウォッチ
ドッグ出力が停止しても、ウォッチドッグタイマＩＣ１
１に接続されたコンデンサＣが所定電圧に保持されてい
るため、ウォッチドッグタイマＩＣはＣＰＵ１の異常と
は判断せず、ＣＰＵ１にリセット信号を出力することが
なく、ＣＰＵ１が待機状態を保持する。
【００１６】ところで、イグニッションスイッチ７がオ
ンしている時は、トランジスタＱ２がオン状態になるた
め、待機出力端子−ＨＡＬＴの出力レベルの高低に関わ
らずトランジスタＱ１がオフ状態となる。従って、ウォ
ッチドッグタイマＩＣ１１に接続されたコンデンサＣ
は、ウォッチドッグ出力に対応して充放電を行うことに
なる。そして、ＣＰＵ１に異常が生じて待機出力端子−
ＨＡＬＴが低レベルとなっても、トランジスタＱ１がオ
ンすることがなく、ウォッチドッグ出力が停止すればウ
ォッチドッグタイマＩＣ１１からリセット信号が出力さ
れ、ＣＰＵ１がリセット状態となる。
ンしている時は、トランジスタＱ２がオン状態になるた
め、待機出力端子−ＨＡＬＴの出力レベルの高低に関わ
らずトランジスタＱ１がオフ状態となる。従って、ウォ
ッチドッグタイマＩＣ１１に接続されたコンデンサＣ
は、ウォッチドッグ出力に対応して充放電を行うことに
なる。そして、ＣＰＵ１に異常が生じて待機出力端子−
ＨＡＬＴが低レベルとなっても、トランジスタＱ１がオ
ンすることがなく、ウォッチドッグ出力が停止すればウ
ォッチドッグタイマＩＣ１１からリセット信号が出力さ
れ、ＣＰＵ１がリセット状態となる。
【００１７】
【考案の効果】このように本考案によれば、待機状態設
定回路を有するウォッチドッグ検出制御回路に於いて、
ＣＰＵの作動中に偶然に待機信号が出力されても、通常
制御時には待機信号の有無に関わらず待機状態設定回路
の制御を禁止することから、ウォッチドッグ回路による
異常検出を行うことができ、ウォッチドッグ回路がリセ
ット信号を出力してＣＰＵを確実にリセットすることが
できる。
定回路を有するウォッチドッグ検出制御回路に於いて、
ＣＰＵの作動中に偶然に待機信号が出力されても、通常
制御時には待機信号の有無に関わらず待機状態設定回路
の制御を禁止することから、ウォッチドッグ回路による
異常検出を行うことができ、ウォッチドッグ回路がリセ
ット信号を出力してＣＰＵを確実にリセットすることが
できる。
【図１】本考案が適用された自動車用モータ駆動制御回
路の要部を示す図。
路の要部を示す図。
【図２】従来例を示す自動車用モータ駆動制御回路の要
部を示す図。
部を示す図。
１ ＣＰＵ ２ コントロールユニット ３ モータ群 ４ スイッチ群 ５ バッテリ ６ レギュレータ ７ イグニッションスイッチ ８ 反転回路 ９ 入力回路 １０ 出力回路 １１ ウォッチドッグタイマＩＣ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 実開 昭64−43461（ＪＰ，Ｕ) 実開 平１−172152（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 11/30
Claims (1)
- 【請求項１】 選択スイッチを切替えることによりク
ロック周波数を発生させて制御を行う通常制御状態と該
クロック周波数を停止させて暗電流を流す待機状態との
２状態にて動作し得るようにされたＣＰＵと、前記ＣＰ
Ｕの異常時のウォッチドッグ出力を検出したら前記ＣＰ
Ｕをリセットするウォッチドッグ回路と、前記待機状態
の時に前記ＣＰＵから出力される待機信号により前記ウ
ォッチドッグ回路の前記ウォッチドッグ検出を停止状態
にするための待機状態設定回路とを有するウォッチドッ
グ検出制御回路に於いて、 前記選択スイッチが前記通常制御側に切り替えられた時
には前記ＣＰＵから出力される前記待機信号の有無に関
わらず前記待機状態設定回路の制御を禁止し、前記選択
スイッチが前記待機状態側に切り替えられた時には前記
制御禁止状態を解除する信号を、前記選択スイッチの切
り替えに応じて前記待機状態設定回路に出力するウォッ
チドッグ制御切り替え回路を設けたことを特徴とするウ
ォッチドッグ検出制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1992025029U JP2571589Y2 (ja) | 1992-03-24 | 1992-03-24 | ウォッチドッグ検出制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1992025029U JP2571589Y2 (ja) | 1992-03-24 | 1992-03-24 | ウォッチドッグ検出制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0579648U JPH0579648U (ja) | 1993-10-29 |
| JP2571589Y2 true JP2571589Y2 (ja) | 1998-05-18 |
Family
ID=12154489
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1992025029U Expired - Fee Related JP2571589Y2 (ja) | 1992-03-24 | 1992-03-24 | ウォッチドッグ検出制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2571589Y2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5281448B2 (ja) * | 2009-03-23 | 2013-09-04 | 富士通テン株式会社 | 電子制御装置、異常監視方法 |
| CN113127246B (zh) * | 2021-04-01 | 2023-05-12 | 易事特储能科技有限公司 | 看门狗电路、控制方法及看门狗芯片 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0445065Y2 (ja) * | 1987-09-11 | 1992-10-23 | ||
| JPH01172152U (ja) * | 1988-05-24 | 1989-12-06 |
-
1992
- 1992-03-24 JP JP1992025029U patent/JP2571589Y2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0579648U (ja) | 1993-10-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |