JP2522689Y2 - コンピュータの電圧監視回路 - Google Patents
コンピュータの電圧監視回路Info
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- voltage
- voltage detection
- power supply
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- detection circuit
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Description
【考案の詳細な説明】 産業上の利用分野 本考案はコンピュータの電圧監視回路に係り、システ
ム電源電圧が動作保証範囲及びそれ以外の範囲にあるこ
とを監視する回路に関する。
ム電源電圧が動作保証範囲及びそれ以外の範囲にあるこ
とを監視する回路に関する。
従来の技術 第３図は従来の一例の回路図、第４図はその動作タイ
ミングチャートを示す。第３図において、システム電源
１がオンとなり、システム電源電圧VDが例えば4.5V〜5.
5Vの動作保証範囲にある場合（第４図（Ａ））、ICで構
成されている5.5V電圧検出回路２がオフ、ICで構成され
ている4.5V電圧検出回路３がオンとされる。これによ
り、トランジスタTr1がオフとされ、抵抗R1の両端子に
電圧が印加され、アンドゲート４の一方の入力端子はＨ
レベルとされる。このとき、システム電源１のオンによ
り、スイッチ５がオンとされ、電源投入タイミング回路
６からはＨレベル出力が取出されてアンドゲート４の他
方の入力端子に供給される。これにより、アンドゲート
４から取出される検出出力VsはＨレベルとされ（第４図
（Ｂ））、トランジスタTT2,Tr3はオンとされ、CPU7の
電源端子８はＨレベルとされる。
ミングチャートを示す。第３図において、システム電源
１がオンとなり、システム電源電圧VDが例えば4.5V〜5.
5Vの動作保証範囲にある場合（第４図（Ａ））、ICで構
成されている5.5V電圧検出回路２がオフ、ICで構成され
ている4.5V電圧検出回路３がオンとされる。これによ
り、トランジスタTr1がオフとされ、抵抗R1の両端子に
電圧が印加され、アンドゲート４の一方の入力端子はＨ
レベルとされる。このとき、システム電源１のオンによ
り、スイッチ５がオンとされ、電源投入タイミング回路
６からはＨレベル出力が取出されてアンドゲート４の他
方の入力端子に供給される。これにより、アンドゲート
４から取出される検出出力VsはＨレベルとされ（第４図
（Ｂ））、トランジスタTT2,Tr3はオンとされ、CPU7の
電源端子８はＨレベルとされる。
一方、電源投入タイミング回路６からは電源投入と同
時にタイミング検出信号が出力され、CPU7の電源投入タ
イミング端子９に供給される。又、コンパレータ10はシ
ステム電源電圧VDが4.5V未満になったことを検出する回
路であり、このときはCPU7のリセット端子（▲
▼）11はまだＨレベルのままで、CPU11はリセットさ
れない。
時にタイミング検出信号が出力され、CPU7の電源投入タ
イミング端子９に供給される。又、コンパレータ10はシ
ステム電源電圧VDが4.5V未満になったことを検出する回
路であり、このときはCPU7のリセット端子（▲
▼）11はまだＨレベルのままで、CPU11はリセットさ
れない。
次に 何らかの理由によってシステム電源電圧VDが5.
5V（上限電圧）を越えた場合（第４図（Ａ））、電圧検
出回路２がオンとされ、電圧検出回路３はオンのままで
ある。これにより、トランジスタTr1はオンとされ、そ
のコレクタ電圧はＬレベルとされ、アンドゲート４から
の検出出力VsはＬレベルとされる（第４図（Ｂ））。ア
ンドゲート４のＬレベル出力により、トランジスタTT2,
Tr3はオフとされ、CPU7の電源端子８はＬレベルとされ
る。
5V（上限電圧）を越えた場合（第４図（Ａ））、電圧検
出回路２がオンとされ、電圧検出回路３はオンのままで
ある。これにより、トランジスタTr1はオンとされ、そ
のコレクタ電圧はＬレベルとされ、アンドゲート４から
の検出出力VsはＬレベルとされる（第４図（Ｂ））。ア
ンドゲート４のＬレベル出力により、トランジスタTT2,
Tr3はオフとされ、CPU7の電源端子８はＬレベルとされ
る。
次に、システム電源１をオフすることにより、又は何
らかの原因により、システム電源電圧VDが4.5V（下限電
圧）未満となった場合（第４図（Ａ））、電圧検出回路
２及び電圧検出回路３はともにオフされる。これによ
り、システム電源１からの電流は抵抗R1，電圧検出回路
３を介してアースされ、アンドゲート４の出力VsはＬレ
ベルとされ（第４図（Ｂ））、トランジスタTr2,Tr3は
オフとされ、CPU7の電源端子８はＬレベルとされる。こ
のとき、コンパレータ10の反転入力端子にはツェナーダ
イオード12が接続されており、ツェナーダイオード12で
決定される基準電圧よりもシステム電源電圧VDが低下す
ることにより、コンパレータ10からはＬレベル出力が取
出される。これにより、CPU7のリセット端子（▲
▼）11はＬレベルとされてCPU7はリセットされる。
らかの原因により、システム電源電圧VDが4.5V（下限電
圧）未満となった場合（第４図（Ａ））、電圧検出回路
２及び電圧検出回路３はともにオフされる。これによ
り、システム電源１からの電流は抵抗R1，電圧検出回路
３を介してアースされ、アンドゲート４の出力VsはＬレ
ベルとされ（第４図（Ｂ））、トランジスタTr2,Tr3は
オフとされ、CPU7の電源端子８はＬレベルとされる。こ
のとき、コンパレータ10の反転入力端子にはツェナーダ
イオード12が接続されており、ツェナーダイオード12で
決定される基準電圧よりもシステム電源電圧VDが低下す
ることにより、コンパレータ10からはＬレベル出力が取
出される。これにより、CPU7のリセット端子（▲
▼）11はＬレベルとされてCPU7はリセットされる。
考案が解決しようとする課題 従来回路は、特に、CPU7のリセットをコンパレータ10
の出力を用いて行なっている。コンパレータ10は一般に
消費電力が大であり、このため、従来回路は消費電力が
大で不経済である問題点があった。
の出力を用いて行なっている。コンパレータ10は一般に
消費電力が大であり、このため、従来回路は消費電力が
大で不経済である問題点があった。
本考案は、消費電力が小で経済的であるコンピュータ
の電圧監視回路を提供することを目的とする。
の電圧監視回路を提供することを目的とする。
課題を解決するための手段 本考案は、システム電源電圧が下限電圧未満になった
場合のみオフとなる第２の電圧検出回路の出力端子と、
抵抗とシステム電源電圧が上限電圧を越えた場合にのみ
オンとなる第１のスイッチング素子との接続点との間
に、システム電源電圧が上限電圧を越えたときにこの電
圧検出回路の出力電流が第１のスイッチング素子を介し
てアースされないようにする電流阻止回路を接続し、
又、CPUにリセットをかける回路として、第２の電圧検
出回路の出力端子と電流阻止回路との接続点と、CPUの
リセット端子との間に信号経路を設けた構成とする。
場合のみオフとなる第２の電圧検出回路の出力端子と、
抵抗とシステム電源電圧が上限電圧を越えた場合にのみ
オンとなる第１のスイッチング素子との接続点との間
に、システム電源電圧が上限電圧を越えたときにこの電
圧検出回路の出力電流が第１のスイッチング素子を介し
てアースされないようにする電流阻止回路を接続し、
又、CPUにリセットをかける回路として、第２の電圧検
出回路の出力端子と電流阻止回路との接続点と、CPUの
リセット端子との間に信号経路を設けた構成とする。
又、本考案は、更に、システム電源電圧が上限電圧を
越えた場合のみオンとなる第１の電圧検出回路の出力端
子とスイッチング素子との間に別の抵抗を接続し、シス
テム電源とCPUの電源端子との間に、第１の電圧検出回
路の出力によってオン、オフ制御されるレギュレータを
接続した構成とする。
越えた場合のみオンとなる第１の電圧検出回路の出力端
子とスイッチング素子との間に別の抵抗を接続し、シス
テム電源とCPUの電源端子との間に、第１の電圧検出回
路の出力によってオン、オフ制御されるレギュレータを
接続した構成とする。
作用 システム電源電圧が動作保証範囲にある場合、第１の
スイッチング素子はオフ、CPUに電源電圧を印加する第
２のスイッチング素子はオンとなり、システム電源電圧
が第２のスイッチング素子を介してCPUの電源端子に印
加される。このとき、第２の電圧検出回路のオン出力に
よってCPUはリセットされない。又、レギュレータは第
１の電圧検出回路出力によってオフである。
スイッチング素子はオフ、CPUに電源電圧を印加する第
２のスイッチング素子はオンとなり、システム電源電圧
が第２のスイッチング素子を介してCPUの電源端子に印
加される。このとき、第２の電圧検出回路のオン出力に
よってCPUはリセットされない。又、レギュレータは第
１の電圧検出回路出力によってオフである。
次に、システム電源電圧が上限電圧を越えた場合、第
１のスイッチング素子はオン、第２のスイッチング素子
はオフとなり、レギュレータが第１の電圧検出回路出力
によってオンとなってCPU電源端子電圧を動作保証範囲
内の電圧にする。このとき、第１のスイッチング素子が
オンとなるも、電流阻止回路のために第２の電圧検出回
路の出力電流はアースされずにCPUリセット端子に供給
され、CPUはリセットされない。
１のスイッチング素子はオン、第２のスイッチング素子
はオフとなり、レギュレータが第１の電圧検出回路出力
によってオンとなってCPU電源端子電圧を動作保証範囲
内の電圧にする。このとき、第１のスイッチング素子が
オンとなるも、電流阻止回路のために第２の電圧検出回
路の出力電流はアースされずにCPUリセット端子に供給
され、CPUはリセットされない。
次に、システム電源電圧が下限電圧未満になった場
合、第１及び第２のスイッチング素子ともにオフにな
り、第２の電圧検出回路のオフ出力によってCPUはリセ
ットされる。このとき、レギュレータは第１の電圧検出
回路によってオフとなる。
合、第１及び第２のスイッチング素子ともにオフにな
り、第２の電圧検出回路のオフ出力によってCPUはリセ
ットされる。このとき、レギュレータは第１の電圧検出
回路によってオフとなる。
このようにCPUのリセットを第２の電圧検出回路の出
力によって決定しているので、システム電源電圧が下限
電圧未満になったことを検出するコンパレータを設ける
必要はなく、消費電力を小さくできる。又、システム電
源電圧が上限電圧を越えた場合、CPU電源端子を動作保
証範囲内の電圧にするので、CPUを停止させることなく
そのまま動作させることができる。
力によって決定しているので、システム電源電圧が下限
電圧未満になったことを検出するコンパレータを設ける
必要はなく、消費電力を小さくできる。又、システム電
源電圧が上限電圧を越えた場合、CPU電源端子を動作保
証範囲内の電圧にするので、CPUを停止させることなく
そのまま動作させることができる。
実施例 第１図は本考案の一実施例の回路図、第２図はその動
作タイミングチャートを示す。第１図中、第３図と同一
構成部分には同一番号、同一符号を示す。第１図中、Ｄ
はダイオードで、電圧検出回路３の出力端子と、抵抗R1
とトランジスタTr1のコレクタとの接続点Ａとの間に、
電圧検出回路３の出力電流が接続点Ａ方向に流れない向
きに接続されている。このダイオードＤのカソードはリ
セット端子11に接続されている。13はアンドゲートで、
その一方の入力端子は電圧検出回路２の出力端子及び抵
抗R2を介してトランジスタTr1のベースに接続されてお
り、その他方の入力端子は電源投入タイミング回路６の
出力端子に接続されている。14はレギュレータで、シス
テム電源電圧VDが5.5Vを越えるとオンとなり、CPU7の電
源端子８の電圧値を5.0Vに抑える。
作タイミングチャートを示す。第１図中、第３図と同一
構成部分には同一番号、同一符号を示す。第１図中、Ｄ
はダイオードで、電圧検出回路３の出力端子と、抵抗R1
とトランジスタTr1のコレクタとの接続点Ａとの間に、
電圧検出回路３の出力電流が接続点Ａ方向に流れない向
きに接続されている。このダイオードＤのカソードはリ
セット端子11に接続されている。13はアンドゲートで、
その一方の入力端子は電圧検出回路２の出力端子及び抵
抗R2を介してトランジスタTr1のベースに接続されてお
り、その他方の入力端子は電源投入タイミング回路６の
出力端子に接続されている。14はレギュレータで、シス
テム電源電圧VDが5.5Vを越えるとオンとなり、CPU7の電
源端子８の電圧値を5.0Vに抑える。
次に、本考案の動作について第２図に示す動作タイミ
ングチャートと併せて説明する。
ングチャートと併せて説明する。
第１図において、システム電源１がオンとなり、シス
テム電源電圧VDが4.5V〜5.5Vの動作保証範囲にある場合
（第２図（Ａ））、電圧検出回路２がオフ、電圧検出回
路３がオンとされる。これにより、トランジスタTr1が
オフとされ、抵抗R1の両端子に電圧が印加され、アンド
ゲート４の出力VsはＨレベルとされる（第２図
（Ｂ））。検出出力VsのＨレベルにより、トランジスタ
Tr2,Tr3はオンとされ、CPU7の電源端子８はＨレベルと
される。
テム電源電圧VDが4.5V〜5.5Vの動作保証範囲にある場合
（第２図（Ａ））、電圧検出回路２がオフ、電圧検出回
路３がオンとされる。これにより、トランジスタTr1が
オフとされ、抵抗R1の両端子に電圧が印加され、アンド
ゲート４の出力VsはＨレベルとされる（第２図
（Ｂ））。検出出力VsのＨレベルにより、トランジスタ
Tr2,Tr3はオンとされ、CPU7の電源端子８はＨレベルと
される。
このとき、電圧検出回路３はオンであるのでリセット
信号（▲▼−１）はＨレベルであり（第２図
（Ｃ））、リセット端子（▲▼）11はＨレベ
ルのままで、CPU11はリセットされない。又、電圧検出
回路２はオフであるのでリセット信号（▲▼
−２）はＬレベルであり（第２図（Ｄ））、アンドゲー
ト13の出力はＬレベルとなるのでレギュレータ14はオフ
である。
信号（▲▼−１）はＨレベルであり（第２図
（Ｃ））、リセット端子（▲▼）11はＨレベ
ルのままで、CPU11はリセットされない。又、電圧検出
回路２はオフであるのでリセット信号（▲▼
−２）はＬレベルであり（第２図（Ｄ））、アンドゲー
ト13の出力はＬレベルとなるのでレギュレータ14はオフ
である。
次に、何らかの理由によってシステム電源電圧VDが5.
5Vを越えた場合（第２図（Ａ））、電圧検出回路２がオ
ンとされ、電圧検出回路３はオンのままである。これに
より、トランジスタTr1はオンとされ、そのコレクタ電
圧はＬレベルとされ、アンドゲート４の出力VsはＬレベ
ルとされる（第２図（Ｂ））。検出出力VsのＬレベルに
より、トランジスタTr2,Tr3はオフとされる。このと
き、電圧検出回路２のオンによって抵抗R2の両端子間に
電圧が印加されるため、リセット信号（▲▼
−２）はＨレベルとなり（第２図（Ｄ））、アンドゲー
ト13の出力はＨレベルとなってレギュレータ14がオンと
なる。レギュレータ14のオンにより、システム電源電圧
VDが5.5Vを越えるも電源端子８に印加される電圧は5.0V
に抑えられ、つまり、動作保証範囲内の電圧に抑えら
れ、CPU7に異常電圧が印加されるのを防止でき、CPU7は
停止することなくそのまま動作する。又、このとき、電
圧検出回路３及びトランジスタTr1は夫々オンである
も、ダイオードＤのためにリセット端子11はＨレベル
（第２図（Ｃ））のままである。
5Vを越えた場合（第２図（Ａ））、電圧検出回路２がオ
ンとされ、電圧検出回路３はオンのままである。これに
より、トランジスタTr1はオンとされ、そのコレクタ電
圧はＬレベルとされ、アンドゲート４の出力VsはＬレベ
ルとされる（第２図（Ｂ））。検出出力VsのＬレベルに
より、トランジスタTr2,Tr3はオフとされる。このと
き、電圧検出回路２のオンによって抵抗R2の両端子間に
電圧が印加されるため、リセット信号（▲▼
−２）はＨレベルとなり（第２図（Ｄ））、アンドゲー
ト13の出力はＨレベルとなってレギュレータ14がオンと
なる。レギュレータ14のオンにより、システム電源電圧
VDが5.5Vを越えるも電源端子８に印加される電圧は5.0V
に抑えられ、つまり、動作保証範囲内の電圧に抑えら
れ、CPU7に異常電圧が印加されるのを防止でき、CPU7は
停止することなくそのまま動作する。又、このとき、電
圧検出回路３及びトランジスタTr1は夫々オンである
も、ダイオードＤのためにリセット端子11はＨレベル
（第２図（Ｃ））のままである。
次に、システム電源１をオフすることにより、又は何
らかの原因により、システム電源電圧VDが4.5V未満とな
った場合（第２図（Ａ））、電圧検出回路2,3はともに
オフされる。これにより、システム電源１からの電流は
抵抗R1，ダイオードD,電圧検出回路３を介してアースさ
れ、アンドゲート４の出力VsはＬレベルとされ（第２図
（Ｂ））、トランジスタTr2,Tr3はオフとされ、電源端
子８はＬレベルとされる。このとき、電圧検出回路２の
オフによってリセット信号（▲▼−１）はＬ
レベルとされ、CPU7はリセットされる。又、電圧検出回
路２のオフによってアンドゲート13の出力はＬレベルと
され、レギュレータ14はオフとされる。
らかの原因により、システム電源電圧VDが4.5V未満とな
った場合（第２図（Ａ））、電圧検出回路2,3はともに
オフされる。これにより、システム電源１からの電流は
抵抗R1，ダイオードD,電圧検出回路３を介してアースさ
れ、アンドゲート４の出力VsはＬレベルとされ（第２図
（Ｂ））、トランジスタTr2,Tr3はオフとされ、電源端
子８はＬレベルとされる。このとき、電圧検出回路２の
オフによってリセット信号（▲▼−１）はＬ
レベルとされ、CPU7はリセットされる。又、電圧検出回
路２のオフによってアンドゲート13の出力はＬレベルと
され、レギュレータ14はオフとされる。
考案の効果 以上説明した如く、本考案によれば、CPUをリセット
する回路として特にコンパレータを用いないでも済み、
これにより、消費電力を小さくでき、又、システム電源
電圧が上限電圧を越えた場合にレギュレータがオンとな
るので、CPUに異常電圧を印加することなく、そのままC
PUを動作させることができる。
する回路として特にコンパレータを用いないでも済み、
これにより、消費電力を小さくでき、又、システム電源
電圧が上限電圧を越えた場合にレギュレータがオンとな
るので、CPUに異常電圧を印加することなく、そのままC
PUを動作させることができる。
【図面の簡単な説明】 第１図及び第２図は夫々本考案の一実施例の回路図及び
その動作タイミングチャート、第３図及び第４図は夫々
従来の一例の回路図及びその動作タイミングチャートで
ある。 １…システム電源、2,3…電圧検出回路、4,13…アンド
ゲート、６…電源投入タイミング回路、７…CPU、８…
電源端子、11…リセット端子、14…レギュレータ、Tr1
〜Tr3…トランジスタ、R1,R2…抵抗、Ｄ…ダイオード。
その動作タイミングチャート、第３図及び第４図は夫々
従来の一例の回路図及びその動作タイミングチャートで
ある。 １…システム電源、2,3…電圧検出回路、4,13…アンド
ゲート、６…電源投入タイミング回路、７…CPU、８…
電源端子、11…リセット端子、14…レギュレータ、Tr1
〜Tr3…トランジスタ、R1,R2…抵抗、Ｄ…ダイオード。
Claims (2)
- 【請求項１】システム電源電圧がCPU動作保証範囲の上
限電圧を越えた場合にのみオンとなる第１の電圧検出回
路と、該システム電源電圧が該CPU動作保証範囲の下限
電圧未満になった場合にのみオフとなる第２の電圧検出
回路と、該第１の電圧検出回路の出力端子に制御端子を
接続されて上記システム電源電圧が上記上限電圧を越え
た場合にのみオンとなる第１のスイッチング素子と、シ
ステム電源と該第１のスイッチング素子との間に接続さ
れた抵抗と、該第１のスイッチング素子と該抵抗との間
に制御端子を接続され、上記第１の電圧検出回路のオフ
及び上記第２の電圧検出回路のオンによりオン、上記第
１及び第２の電圧検出回路のオンによりオフ、上記第１
及び第２の電圧検出回路のオフによりオフとなるように
該制御端子を制御されてCPUに上記システム電源電圧を
印加する第２のスイッチング素子と、上記システム電源
電圧が上記下限電圧未満になった場合にCPUにリセット
をかける回路とを有するコンピュータの電圧監視回路に
おいて、 前記第２の電圧検出回路の出力端子と、前記抵抗と前記
第１のスイッチング素子との接続点との間に、前記シス
テム電源電圧が前記上限電圧を越えたときに前記第２の
電圧検出回路の出力電流が前記第１のスイッチング素子
を介してアースされないように阻止する電流阻止回路を
接続し、 前記リセットをかける回路として、前記第２の電圧検出
回路の出力端子と上記電流阻止回路との接続点と、前記
CPUのリセット端子との間に信号経路を設けてなるコン
ピュータの電圧監視回路。 - 【請求項２】システム電源電圧がCPU動作保証範囲の上
限電圧を越えた場合にのみオンとなる第１の電圧検出回
路と、該システム電源電圧が該CPU動作保証範囲の下限
電圧未満になった場合にのみオフとなる第２の電圧検出
回路と、該第１の電圧検出回路の出力端子に制御端子を
接続されて上記システム電源電圧が上記上限電圧を越え
た場合にのみオンとなる第１のスイッチング素子と、シ
ステム電源と該第１のスイッチング素子との間に接続さ
れた第１の抵抗と、該第１のスイッチング素子と該第１
の抵抗との間に制御端子を接続され、上記第１の電圧検
出回路のオフ及び上記第２の電圧検出回路のオンにより
オン、上記第１及び第２の電圧検出回路のオンによりオ
フ、上記第１及び第２の電圧検出回路のオフによりオフ
となるように該制御端子を制御されてCPUに上記システ
ム電源電圧を印加する第２のスイッチング素子と、上記
システム電源電圧が上記下限電圧未満になった場合にCP
Uにリセットをかける回路とを有するコンピュータの電
圧監視回路において、 前記第２の電圧検出回路の出力端子と、前記第１の抵抗
と前記第１のスイッチング素子との接続点との間に、前
記システム電源電圧が前記上限電圧を越えたときに前記
第２の電圧検出回路の出力電流が前記第１のスイッチン
グ素子を介してアースされないように阻止する電流阻止
回路を接続し、 前記リセットをかける回路として、前記第２の電圧検出
回路の出力端子と上記電流阻止回路との接続点と、前記
CPUのリセット端子との間に信号経路を設け、更に、前
記第１の電圧検出回路の出力端子と前記第１のスイッチ
ング素子との間に第２の抵抗を接続し、 前記システム電源と前記CPUの電源端子との間で前記第
２のスイッチング素子と並列に、前記第１の電圧検出回
路の出力によってオン、オフ制御されるレギュレータを
接続してなるコンピュータの電圧監視回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4626290U JP2522689Y2 (ja) | 1990-04-27 | 1990-04-27 | コンピュータの電圧監視回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4626290U JP2522689Y2 (ja) | 1990-04-27 | 1990-04-27 | コンピュータの電圧監視回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH048129U JPH048129U (ja) | 1992-01-24 |
| JP2522689Y2 true JP2522689Y2 (ja) | 1997-01-16 |
Family
ID=31561189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4626290U Expired - Lifetime JP2522689Y2 (ja) | 1990-04-27 | 1990-04-27 | コンピュータの電圧監視回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2522689Y2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4871750A (ja) * | 1971-12-29 | 1973-09-28 | ||
| JP5202582B2 (ja) * | 2010-06-18 | 2013-06-05 | 株式会社日立製作所 | 電気機器、および電気機器の診断方法 |
-
1990
- 1990-04-27 JP JP4626290U patent/JP2522689Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH048129U (ja) | 1992-01-24 |
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