JP2546812Y2 - 電源回路 - Google Patents
電源回路Info
- Publication number
- JP2546812Y2 JP2546812Y2 JP4185491U JP4185491U JP2546812Y2 JP 2546812 Y2 JP2546812 Y2 JP 2546812Y2 JP 4185491 U JP4185491 U JP 4185491U JP 4185491 U JP4185491 U JP 4185491U JP 2546812 Y2 JP2546812 Y2 JP 2546812Y2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- level
- regulator
- input
- switching element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Description
【０００１】
【産業上の利用分野】本考案は、外部電圧を入力して所
定の定電圧を出力する電源回路に係り、特に外部電圧の
レベルに応じて動作／不動作を制御するようにした電源
回路に関するものである。
定の定電圧を出力する電源回路に係り、特に外部電圧の
レベルに応じて動作／不動作を制御するようにした電源
回路に関するものである。
【０００２】
【従来の技術】通常の電源回路は、外部電圧検知回路を
内蔵させて、その検知回路に予め１個の検知レベルを設
定しておき、外部入力電圧がその検知レベルよりも高い
か低いかを検知して、電源回路の動作／不動作を制御す
るものであった。よって、外部入力電圧が立上がる際と
立下がる際は同一検知レベルで検知されるため、外部入
力電圧が上記レベルより高ければ動作し、低ければ動作
しないという動作モードとなる。
内蔵させて、その検知回路に予め１個の検知レベルを設
定しておき、外部入力電圧がその検知レベルよりも高い
か低いかを検知して、電源回路の動作／不動作を制御す
るものであった。よって、外部入力電圧が立上がる際と
立下がる際は同一検知レベルで検知されるため、外部入
力電圧が上記レベルより高ければ動作し、低ければ動作
しないという動作モードとなる。
【０００３】
【考案が解決しようとする課題】ところで、電池を外部
電源として使用する機器では、消耗した電池の使用を避
けるために、電池電圧があるレベル以上の電圧のときに
始めて動作を開始させることが望ましく、また使用中の
消耗により電池電圧が低下した場合には、その電圧が低
いレベルに達しても機器の動作を継続させることが望ま
しい。
電源として使用する機器では、消耗した電池の使用を避
けるために、電池電圧があるレベル以上の電圧のときに
始めて動作を開始させることが望ましく、また使用中の
消耗により電池電圧が低下した場合には、その電圧が低
いレベルに達しても機器の動作を継続させることが望ま
しい。
【０００４】このような要望に応えるには、電圧検知レ
ベルが１個の従来の回路では不可能であり、電圧上昇時
と電圧下降時とで異なったレベルで電圧検知を行う回路
が望まれる。
ベルが１個の従来の回路では不可能であり、電圧上昇時
と電圧下降時とで異なったレベルで電圧検知を行う回路
が望まれる。
【０００５】本考案の目的は、入力電圧上昇時は高いレ
ベルで電圧を検知して動作を開始し、入力電圧下降時は
低いレベルで電圧を検知して動作を停止するようにし、
上記したような要望を満足させることができるようにし
た電源回路を提供することである。
ベルで電圧を検知して動作を開始し、入力電圧下降時は
低いレベルで電圧を検知して動作を停止するようにし、
上記したような要望を満足させることができるようにし
た電源回路を提供することである。
【０００６】
【課題を解決するための手段】このため本考案は、入力
端子に印加する入力電圧が第１のレベルに達すると接地
電位を出力し、該第１のレベルを下回ると上記入力電圧
を出力する第１のスイッチング素子と、上記入力端子に
印加する電圧が第１のレベルよりも高い第２のレベルに
達すると接地電位を出力し、該第２のレベルを下回ると
上記入力電圧を出力する第２のスイッチング素子と、上
記入力電圧を入力し制御端子が接地電位になると動作し
所定電位となると不動作となるレギュレータと、該レギ
ュレータが不動作のとき上記第２のスイッチング素子が
出力する電位を上記制御端子に与え動作中では与えない
第３のスイッチング素子と、上記レギュレータが動作中
のとき上記第１のスイッチング素子が出力する電位を上
記制御端子に与え、不動作では与えない第４のスイッチ
ング素子とを具備するように構成した。
端子に印加する入力電圧が第１のレベルに達すると接地
電位を出力し、該第１のレベルを下回ると上記入力電圧
を出力する第１のスイッチング素子と、上記入力端子に
印加する電圧が第１のレベルよりも高い第２のレベルに
達すると接地電位を出力し、該第２のレベルを下回ると
上記入力電圧を出力する第２のスイッチング素子と、上
記入力電圧を入力し制御端子が接地電位になると動作し
所定電位となると不動作となるレギュレータと、該レギ
ュレータが不動作のとき上記第２のスイッチング素子が
出力する電位を上記制御端子に与え動作中では与えない
第３のスイッチング素子と、上記レギュレータが動作中
のとき上記第１のスイッチング素子が出力する電位を上
記制御端子に与え、不動作では与えない第４のスイッチ
ング素子とを具備するように構成した。
【０００７】
【実施例】以下、本考案の実施例について説明する。図
１はその一実施例の電源回路の回路図である。ブロック
Ａの部分が電圧検知部、ブロックＢの部分がその電圧検
知部Ａの検知出力により動作／不動作を制御されるレギ
ュレータである。すなわち、このレギュレータＢは、電
圧検知部Ａの出力が接地電位のとき動作し、電源電圧の
とき不動作となる。
１はその一実施例の電源回路の回路図である。ブロック
Ａの部分が電圧検知部、ブロックＢの部分がその電圧検
知部Ａの検知出力により動作／不動作を制御されるレギ
ュレータである。すなわち、このレギュレータＢは、電
圧検知部Ａの出力が接地電位のとき動作し、電源電圧の
とき不動作となる。
【０００８】電圧検知部Ａにおいて、１は外部電源の入
力端子、２は検知電圧Ｖ１が設定された第１コンパレー
タ、３は検知電圧Ｖ２（＞Ｖ１）が設定された第２コン
パレータ、４はドレインが入力端子１にゲートが接地に
接続されて常時オン状態にあるプルアップ抵抗としての
ＰＭＯＳ、５、６はそのＰＭＯＳ４と接地との間に直列
接続されたＮＭＯＳである。そして、一方のＮＭＯＳ６
は第１コンパレータ２の出力電圧Ｖａが立ち上がるとオ
ンし、他方のＮＭＯＳ７は第２コンパレータ３の出力電
圧Ｖｂが立ち上がるとオンする。７は第１コンパレータ
２の出力電圧が立ち下がるとオンするＰＭＯＳ、８は常
時オン状態にあるプルダウン抵抗としてのＮＭＯＳであ
り、これらＭＯＳ７、８は電源と接地間に直列接続され
ている。９はＰＭＯＳ、１０はＮＭＯＳであり、ＭＯＳ
４、５の共通接続点とＭＯＳ７、８の共通接続点の間に
直列接続されている。そして、このＭＯＳ９、１０の共
通接続点の電圧が、電圧検知部Ａの検知電圧Ｖｃとして
レギュレータＢに入力する。また、このＭＯＳ９、１０
のゲートにはそのレギュレータＢの出力電圧Ｖｏが印加
し、その電圧Ｖｏが接地電位０ｖのときは一方のＭＯＳ
９がオンし、立ち上がると他方のＭＯＳ１０がオンす
る。
力端子、２は検知電圧Ｖ１が設定された第１コンパレー
タ、３は検知電圧Ｖ２（＞Ｖ１）が設定された第２コン
パレータ、４はドレインが入力端子１にゲートが接地に
接続されて常時オン状態にあるプルアップ抵抗としての
ＰＭＯＳ、５、６はそのＰＭＯＳ４と接地との間に直列
接続されたＮＭＯＳである。そして、一方のＮＭＯＳ６
は第１コンパレータ２の出力電圧Ｖａが立ち上がるとオ
ンし、他方のＮＭＯＳ７は第２コンパレータ３の出力電
圧Ｖｂが立ち上がるとオンする。７は第１コンパレータ
２の出力電圧が立ち下がるとオンするＰＭＯＳ、８は常
時オン状態にあるプルダウン抵抗としてのＮＭＯＳであ
り、これらＭＯＳ７、８は電源と接地間に直列接続され
ている。９はＰＭＯＳ、１０はＮＭＯＳであり、ＭＯＳ
４、５の共通接続点とＭＯＳ７、８の共通接続点の間に
直列接続されている。そして、このＭＯＳ９、１０の共
通接続点の電圧が、電圧検知部Ａの検知電圧Ｖｃとして
レギュレータＢに入力する。また、このＭＯＳ９、１０
のゲートにはそのレギュレータＢの出力電圧Ｖｏが印加
し、その電圧Ｖｏが接地電位０ｖのときは一方のＭＯＳ
９がオンし、立ち上がると他方のＭＯＳ１０がオンす
る。
【０００９】レギュレータＢにおいて、１１は電圧検知
部Ａの検知電圧Ｖｃを受ける制御端子、１２は入力端子
１の電圧が印加する電源入力端子、１３は出力端子であ
り、電源入力端子１２の電圧か所定値以上になった状態
で制御端子１１の電圧Ｖｃが接地電位のとき出力端子１
３に一定の電圧Ｖｏを出力（動作）し、立ち上がったと
きは出力電圧を接地電位にする（不動作）。
部Ａの検知電圧Ｖｃを受ける制御端子、１２は入力端子
１の電圧が印加する電源入力端子、１３は出力端子であ
り、電源入力端子１２の電圧か所定値以上になった状態
で制御端子１１の電圧Ｖｃが接地電位のとき出力端子１
３に一定の電圧Ｖｏを出力（動作）し、立ち上がったと
きは出力電圧を接地電位にする（不動作）。
【００１０】さて、以上において、外部電源投入時（入
力端子１の電源電圧ＶDD＝０ｖ）では、両コンパレータ
２、３の出力電圧Ｖａ、Ｖｂは０ｖである。また、レギ
ュレータＢの出力も０ｖである。よってＭＯＳ５、６、
８、１０はオフ状態にあり、またＭＯＳ７、９はオン状
態にある。このため、レギュレータＢの制御端子１１に
は、入力端子１の電圧（ＶDD）がプルアップ抵抗として
のＭＯＳ４→ＭＯＳ９のルートを経由して印加し、その
出力電圧は０ｖのままである。
力端子１の電源電圧ＶDD＝０ｖ）では、両コンパレータ
２、３の出力電圧Ｖａ、Ｖｂは０ｖである。また、レギ
ュレータＢの出力も０ｖである。よってＭＯＳ５、６、
８、１０はオフ状態にあり、またＭＯＳ７、９はオン状
態にある。このため、レギュレータＢの制御端子１１に
は、入力端子１の電圧（ＶDD）がプルアップ抵抗として
のＭＯＳ４→ＭＯＳ９のルートを経由して印加し、その
出力電圧は０ｖのままである。
【００１１】この後、入力端子１の電圧が上昇してくる
と、まずＶDD＝Ｖ１に達した時点で第１コンパレータ２
がオンして電圧Ｖａが立ち上がる。このとき、ＭＯＳ５
がオンし、ＭＯＳ７がオフする。しかし、この時点では
まだＭＯＳ９、１０のオン／オフ状態は変化はせず、レ
ギュレータＢの制御端子１１の電圧はＶDDである。
と、まずＶDD＝Ｖ１に達した時点で第１コンパレータ２
がオンして電圧Ｖａが立ち上がる。このとき、ＭＯＳ５
がオンし、ＭＯＳ７がオフする。しかし、この時点では
まだＭＯＳ９、１０のオン／オフ状態は変化はせず、レ
ギュレータＢの制御端子１１の電圧はＶDDである。
【００１２】次に、ＶDD＝Ｖ２に達すると、第２コンパ
レータ３の出力電圧Ｖｂが立ち上がる。この結果、ＭＯ
Ｓ４とＭＯＳ５の共通接続点が０ｖとなるので、その電
圧がＭＯＳ９のルートを経由してレギュレータＢの制御
端子１１に加わる。この結果、レギュレータＢが動作を
開始して、その出力端子１３に一定の電圧Ｖｏが発生す
る。
レータ３の出力電圧Ｖｂが立ち上がる。この結果、ＭＯ
Ｓ４とＭＯＳ５の共通接続点が０ｖとなるので、その電
圧がＭＯＳ９のルートを経由してレギュレータＢの制御
端子１１に加わる。この結果、レギュレータＢが動作を
開始して、その出力端子１３に一定の電圧Ｖｏが発生す
る。
【００１３】このため、この電圧Ｖｏをゲートに受ける
ＭＯＳ９がオフし、ＭＯＳ１０がオンする。このとき、
ＭＯＳ７はオフ状態のまである。よって、レギュレータ
Ｂの制御端子１１は、オンしたＭＯＳ１０とプルダウン
抵抗として働くＭＯＳ８のルート経由して接地されるの
で、このルートによりレギュレータＢの動作が自己保持
されることになる。
ＭＯＳ９がオフし、ＭＯＳ１０がオンする。このとき、
ＭＯＳ７はオフ状態のまである。よって、レギュレータ
Ｂの制御端子１１は、オンしたＭＯＳ１０とプルダウン
抵抗として働くＭＯＳ８のルート経由して接地されるの
で、このルートによりレギュレータＢの動作が自己保持
されることになる。
【００１４】この後、入力端子１の電圧が低下して、Ｖ
１＜ＶDD＜Ｖ２になると、第２コンパレータ３の出力電
圧Ｖｂが立ち下がり、ＭＯＳ６がオフするが、レギュレ
ータＢの制御端子１１は上記したようにＭＯＳ１０→Ｍ
ＯＳ８のルートで接地電位が印加された状態から変化し
ないので、レギュレータＢの出力端子１３には定電圧Ｖ
ｏが出力け続ける。
１＜ＶDD＜Ｖ２になると、第２コンパレータ３の出力電
圧Ｖｂが立ち下がり、ＭＯＳ６がオフするが、レギュレ
ータＢの制御端子１１は上記したようにＭＯＳ１０→Ｍ
ＯＳ８のルートで接地電位が印加された状態から変化し
ないので、レギュレータＢの出力端子１３には定電圧Ｖ
ｏが出力け続ける。
【００１５】更に入力端子１の電圧が低下して、ＶDD＜
Ｖ１になると、第１コンパレータ２の出力電圧Ｖａが立
ち下がり、ＭＯＳ５がオフしＭＯＳ７がオンする。この
結果、入力端子１の電圧ＶDDがＭＯＳ７、１０のルート
を経由してレギュレータＢの制御端子１１に加わり、そ
のレギュレータＢは動作を停止する。よって、その出力
端子１３の電圧Ｖｏが０ｖに立下がり、ＭＯＳ９がオ
ン、ＭＯ１０がオフして、入力端子１の電圧ＶDDがＭＯ
Ｓ４→ＭＯＳ９のルートを経由して制御端子１１に加わ
り、以後ＭＯＳ７がオフしても無関係にこの状態が続
く。
Ｖ１になると、第１コンパレータ２の出力電圧Ｖａが立
ち下がり、ＭＯＳ５がオフしＭＯＳ７がオンする。この
結果、入力端子１の電圧ＶDDがＭＯＳ７、１０のルート
を経由してレギュレータＢの制御端子１１に加わり、そ
のレギュレータＢは動作を停止する。よって、その出力
端子１３の電圧Ｖｏが０ｖに立下がり、ＭＯＳ９がオ
ン、ＭＯ１０がオフして、入力端子１の電圧ＶDDがＭＯ
Ｓ４→ＭＯＳ９のルートを経由して制御端子１１に加わ
り、以後ＭＯＳ７がオフしても無関係にこの状態が続
く。
【００１６】以上のようにレギュレータＢは、入力端子
１の電源電圧ＶDDが立上がる際には、検知レベルの高い
第２コンパレータ３の出力が立ち上がった時点で動作を
開始し、電源電圧ＶDDが下降する際には検知レベルの低
い第１コンパレータ２の出力電圧が立下がった時点で動
作を停止するような、ヒステリシス動作となる。以上の
動作のタイミングチャートを図２に示した。なお、ＭＯ
Ｓ４、８は通常の抵抗素子に置き換えることができる。
１の電源電圧ＶDDが立上がる際には、検知レベルの高い
第２コンパレータ３の出力が立ち上がった時点で動作を
開始し、電源電圧ＶDDが下降する際には検知レベルの低
い第１コンパレータ２の出力電圧が立下がった時点で動
作を停止するような、ヒステリシス動作となる。以上の
動作のタイミングチャートを図２に示した。なお、ＭＯ
Ｓ４、８は通常の抵抗素子に置き換えることができる。
【００１７】
【考案の効果】以上から本考案によれば、入力電圧の立
上り時の検知レベルよりも立下がり時の検知レベルが低
くなるようなヒステリシス特性を持たせることができ
る。このため、入力電圧源を電池電圧とした場合に、電
池電圧が上記した高い検知レベルに達しなければその電
圧を検知しないので、消耗した電池の使用を防止するこ
とができ不測の事態を招くおそれがなくなる。また、使
用中に電池電圧が低下した場合には、低い検知レベルに
達するまでは検知しないので、みだりに回路が停止する
ことが防止できる。
上り時の検知レベルよりも立下がり時の検知レベルが低
くなるようなヒステリシス特性を持たせることができ
る。このため、入力電圧源を電池電圧とした場合に、電
池電圧が上記した高い検知レベルに達しなければその電
圧を検知しないので、消耗した電池の使用を防止するこ
とができ不測の事態を招くおそれがなくなる。また、使
用中に電池電圧が低下した場合には、低い検知レベルに
達するまでは検知しないので、みだりに回路が停止する
ことが防止できる。
【図１】 本考案の一実施例の電圧検知回路の回路図で
ある。
ある。
【図２】 同実施例の回路の動作のタイミングチャート
である。
である。
Ａ：電圧検知部、Ｂ：レギュレータ、１：入力端子、
２、第１コンパレータ、３：第２コンパレータ、４：Ｐ
ＭＯＳ、５、６：ＮＭＯＳ、７：ＰＭＯＳ、８：ＮＭＯ
Ｓ、９：ＰＭＯＳ、１０：ＮＭＯＳ、１１：制御端子、
１２：電源入力端子、１３：出力端子。
２、第１コンパレータ、３：第２コンパレータ、４：Ｐ
ＭＯＳ、５、６：ＮＭＯＳ、７：ＰＭＯＳ、８：ＮＭＯ
Ｓ、９：ＰＭＯＳ、１０：ＮＭＯＳ、１１：制御端子、
１２：電源入力端子、１３：出力端子。
Claims (1)
- 【請求項１】 入力端子に印加する入力電圧が第１のレ
ベルに達すると接地電位を出力し、該第１のレベルを下
回ると上記入力電圧を出力する第１のスイッチング素子
と、上記入力端子に印加する電圧が第１のレベルよりも
高い第２のレベルに達すると接地電位を出力し、該第２
のレベルを下回ると上記入力電圧を出力する第２のスイ
ッチング素子と、上記入力電圧を入力し制御端子が接地
電位になると動作し所定電位となると不動作となるレギ
ュレータと、該レギュレータが不動作のとき上記第２の
スイッチング素子が出力する電位を上記制御端子に与え
動作中では与えない第３のスイッチング素子と、上記レ
ギュレータが動作中のとき上記第１のスイッチング素子
が出力する電位を上記制御端子に与え、不動作では与え
ない第４のスイッチング素子とを具備することを特徴と
する電源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4185491U JP2546812Y2 (ja) | 1991-05-09 | 1991-05-09 | 電源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4185491U JP2546812Y2 (ja) | 1991-05-09 | 1991-05-09 | 電源回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04128051U JPH04128051U (ja) | 1992-11-20 |
| JP2546812Y2 true JP2546812Y2 (ja) | 1997-09-03 |
Family
ID=31922520
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4185491U Expired - Lifetime JP2546812Y2 (ja) | 1991-05-09 | 1991-05-09 | 電源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2546812Y2 (ja) |
-
1991
- 1991-05-09 JP JP4185491U patent/JP2546812Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04128051U (ja) | 1992-11-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970318 |