JP2007517298A

JP2007517298A - 電圧制御システム

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Publication number: JP2007517298A
Application number: JP2006546142A
Authority: JP
Inventors: ブロックス，マーティン
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2003-12-30
Filing date: 2004-11-23
Publication date: 2007-06-28
Also published as: EP1700178B1; DE502004008797D1; DE10361724A1; WO2005064426A1; CN1902558A; EP1700178A1; US7965066B2; US20080191790A1

Abstract

本発明は、電圧制御方法および電圧制御システム（１１）に関する。この電圧制御方法および電圧制御システム（１１）によって、電圧制御システム（１１）の入力部（１７）に印加される第１電圧（ＶＤＤ）を、第２電圧（ＶＩＮＴ）に変換する。第２電圧（ＶＩＮＴ）は、第１電圧（ＶＤＤ）からほぼ一定の電圧（ＶＢＧＲ）を生成するため、または、そのＶＢＧＲから派生した電圧を生成するための、第１装置（１２、１３）によって、電圧制御システム（１１）の出力部（１９ｃ）に出力される。この場合、第１電圧（ＶＤＤ）からさらなる電圧（ＶＴＲＡＣＫ）を生成するために、または、そのＶＴＲＡＣＫから派生した電圧を生成するために、特に、第１装置（１２）によって生成される電圧（ＶＢＧＲ）よりも大きい電圧（ＶＴＲＡＣＫ）を得るために、装置（３４、３３）がさらに備えられている。

Description

発明の詳細な説明

本発明は、請求項１に記載の前提構成に基づく電圧制御システム、および、電圧制御方法に関するものである。

半導体部品、特にＤＲＡＭ（ＤＲＡＭ＝Dynamic Random Access Memoryおよび／または動的な書き込み・読み込みメモリー）などのメモリー部品では、部品の内部において使用される電圧レベルＶＩＮＴと、部品の外部で使用される（例えば、外部の電圧供給部によって半導体部品に提供される）電圧レベル、例えば電圧レベル（電源電圧レベル）ＶＤＤとを区別することができる。

特に、内部で使用される電圧レベルＶＩＮＴは、電源電圧のレベルＶＤＤよりも低いことがある。内部で使用される電圧レベルＶＩＮＴは、１．５Ｖであり、電源電圧レベルＶＤＤは、例えば１．５〜２．５Ｖでもよい。

電源電圧レベルＶＤＤよりも内部電圧レベルＶＩＮＴが低いことの利点は、半導体部品内での電力損失を少なくすることができる点である。

さらに、外部電圧供給の電圧レベルＶＤＤは、比較的強い変動の影響を受ける。

したがって、電源電圧は、通常、部品のエラーをできるだけ無くすことができるようにするため、また、部品をできるだけ信頼できる方法で動作させることができるようにするため、電圧制御器を用いて、（比較的マイナーな変動にしか影響を受けない、特定の一定の低い値になるように調整された）内部電圧ＶＩＮＴに変換される。

従来の電圧制御器（例えば、対応するダウンコンバータ制御器）は、例えば差動増幅器とｐ型電界効果トランジスタとを備えている。電界効果トランジスタのゲートは、差動増幅器の出力部に接続することができ、電界効果トランジスタのソースは、例えば外部電圧供給部に接続されていている。

差動増幅器の正および／または負の入力部に、比較的マイナーな変動にしか影響を受けない基準電圧ＶＲＥＦを印加する。電界効果トランジスタのドレインにて出力される電圧は、直接的に、または、間に接続された分圧器を介して、差動増幅器の負の入力部にフィードバック結合させることができる。

差動増幅器は、電界効果トランジスタのゲート端子に印加される電圧を制御し、（フィードバック結合された）ドレイン電圧（および、電圧制御器から出力される電圧）が一定になり、基準電圧と同じ大きさになるように、または、基準電圧よりも例えば特定の係数だけ大きくなるようにする。

上記基準電圧ＶＲＥＦを生成するために、対応する従来の基準電圧生成装置（例えば、バンドギャップ基準電圧生成装置）を使用することができる。上記基準電圧生成装置は、上記比較的高い電源電圧レベルＶＤＤを有する（場合によっては比較的強い電圧変動の影響を受ける可能性のある）電源電圧から、例えば１つまたは複数のダイオードを用いて、一定の電圧レベルＶＢＧＲを有する信号を生成する。

上記一定の電圧レベルＶＢＧＲを有する信号は、バッファ回路へ転送され、バッファ回路に、対応して（一時的に）格納され、適切な上記基準電圧レベルＶＲＥＦを有する信号の形状で（例えば、上記電圧制御器（および／または、対応する電圧制御器差動増幅器の正および／または負の入力部）および／または、半導体部品上に備えられている他の装置（例えばさらなる電圧制御器）へ）さらに分配される。

本発明は、新規な電圧制御システムおよび新規な電圧制御方法を提供することを目的としている。

本発明は、これらあるいはさらなる目的を、クレーム１、９の構成を用いて達成する。

本発明のさらなる有益な構成は、従属クレームに挙げられている。

本発明の基本概念の点から見ると、電圧制御システムを実現することにより、電圧制御システムの入力部に存在する第１の電圧が第２の電圧に変換され、電圧制御システムの出力部から出力される。本電圧制御システムを実現するために、上記第１の電圧から、本質的に一定な電圧あるいはそれから派生した電圧を生成する第１の装置が備えられ、それにより、上記第１の電圧からさらなる電圧あるいはそれから派生した電圧（特に、第１の装置により生成された電圧より高くしうる電圧）を生成するさらなる装置が追加で備えられている。

特に有利なものとしては、上記第１の装置により生成される電圧、またはそれから派生した電圧と、上記さらなる装置により生成される電圧、またはそれから派生した電圧とを、電圧制御回路装置を制御するのに用いることができる。特に、上記第２の電圧を生成する電圧制御回路装置のための基準電圧として用いる。

好ましくは、上記の「さらなる装置」を起動および／または停止する装置を追加してもよい。

もし、特定の状況で性能（特に、上記（第２の）電圧と接続された装置の切り替え速度）を上げたい場合は、上記さらなる装置を起動すればよい。それにより、上記さらなる装置の停止状態のときよりも高い（第２の）電圧が、電圧制御システムから出力されるようにすることができる。

以下で、複数の実施例および添付の図を参照して、本発明を詳しく説明する。

図１は、従来の電圧制御システムの概略図である。

図２は、本発明の一実施例の電圧制御システムの概略図である。

図３は、図２に示す電圧制御システムにおいて使用可能なバッファ回路を図式的に詳しく示す図である。

図４は、図２に示す電圧制御システムにおいて使用可能な電圧制御器を図式的に詳しく示す図である。

図５は、電源電圧のレベルに応じた、さらなる付加的なバッファ回路の起動状態または停止状態における図２に示す電圧制御システムの出力電圧のレベルの概略図である。

図６は、図２に示す電圧制御システムにおいて使用可能な他の付加的なバッファ回路を図式的に詳しく示す図である。

図１に、従来技術の、対応する半導体部品上に配置された、電圧制御システム１の概略図を示す。

電圧制御システム１は、基準電圧生成装置２（例えば、バンドギャップ基準電圧生成装置）と、バッファ回路３と、１つまたは複数の電圧制御器４（例えば、対応するダウンコンバータ制御器）とを備えている。

図１から分かるように、基準電圧生成装置２に、例えば対応する配線５・６・７を介して、外部電圧供給部から半導体部品へ提供される電源電圧が供給される。

電源電圧は、比較的高い、場合によっては比較的強い変動の影響を受ける。電圧レベルＶＤＤを有している。

基準電圧生成装置２は、電源電圧から、例えば１つまたは複数のダイオードを用いて、一定の電圧レベルＶＢＧＲを有する信号を生成する。

上記一定の電圧レベルＶＢＧＲを有する信号は、対応する配線８を介して、上記バッファ回路３へ転送され、上記バッファ回路３に、適切に（一時的に）格納され、同じく一定の電圧レベルＶＲＥＦを有する対応する信号の形状で、（例えば、（配線９ａを介して）上記電圧制御器４および／または半導体部品上に設けられた他の装置（例えば、他の電圧制御器）などへ）転送される。

電圧制御器４は、例えば、差動増幅器とｐ型電界効果トランジスタとを備えていてもよい。電界効果トランジスタのゲートは、差動増幅器の出力部に接続されていてもよく、電界効果トランジスタのソースは、配線９ｂを介して、上記外部電圧供給部（電圧レベルＶＤＤ）に接続されていてもよい。

差動増幅器の正および／または負の入力部に、「基準電圧」として、上記配線９ａを介して電圧制御器４へ転送された一定の（または、比較的マイナーな変動にしか影響を受けない）電圧ＶＲＥＦを印加する。

電界効果トランジスタのドレインを介して出力される電圧は、直接的に、または、間に接続された分圧器を介して、差動増幅器の負の入力部へフィードバック結合されていてもよい。

差動増幅器は、電界効果トランジスタのゲート端子に印加される電圧を制御し、（フィードバック結合された）ドレイン電圧、および、電圧制御器４から例えば対応する配線９ｃを介して出力される電圧ＶＩＮＴを一定にし、基準電圧ＶＲＥＦと同じ大きさにするか、または、例えば特定の係数だけ基準電圧ＶＲＥＦよりも大きくする。

したがって、上記電圧制御システム１を用いて、上記外部の比較的高く比較的メジャーな変動の影響を受ける電圧ＶＤＤから、比較的マイナーな変動にしか影響を受けない、特定の一定の低い値に制御された電圧ＶＩＮＴを生成することができる。この電圧ＶＩＮＴを用いることにより、半導体部品上に設けられた対応する装置を、確実に、比較的少ない電力損失で動作させることができる。

図２に、本発明の一実施例の、対応する半導体部品上に配置された、電圧制御システム１１の概略図を示す。

半導体部品は、例えば対応する集積された（アナログまたはデジタル）演算回路、および／または、半導体メモリー部品、例えばファンクションメモリー部品（functional memory component）（ＰＬＡ、ＰＡＬなど）またはテーブルメモリー部品（table memory component）（例えば、ＲＯＭまたはＲＡＭ）、特にＳＲＡＭまたはＤＲＡＭである。

電圧制御システム１１は、基準電圧生成装置１２（例えば、バンドギャップ基準電圧生成装置）と、バッファ回路１３と、１つまたは複数の電圧制御器１４（例えば、対応するダウンコンバータ制御器）とを備えている。

図２から分かるように、基準電圧生成装置１２には、例えば対応する配線１５ａ・１５ｂ・１６ａ・１７を介して、外部電圧供給部から半導体部品へ提供される電源電圧が供給される。

電源電圧は、比較的高い、場合によっては比較的強い変動の影響を受ける電圧レベルＶＤＤを有している。

例えば、電源電圧の高さは、１．５Ｖ〜２．５Ｖの間であってもよく、例えば、約１．６Ｖと２．０Ｖとの間（１．８Ｖ±０．２２Ｖ）である。

基準電圧生成装置１２は、電源電圧から、例えば１つまたは複数のダイオードを用いて、一定の電圧レベルＶＢＧＲを有する信号を生成する。

上記一定の電圧レベルＶＢＧＲを有する信号は、対応する配線１８を介して、上記バッファ回路１３へ転送され、上記バッファ回路１３に、対応して（一時的に）格納され、同じく一定の電圧レベルＶＲＥＦ１を有する対応する信号の形態で、（例えば、（配線１９ａを介して）上記電圧制御器１４へ、および／または、例えば、（ここには図示していない対応する他の配線を介して）半導体部品上に設けられた他の装置（例えば、他の電圧制御器）などへ）転送される。

図３に、図２に示す電圧制御システム１１において使用可能なバッファ回路１３を図式的に詳しく説明する。

バッファ回路１３は、正の入力部２１ａおよび負の入力部２１ｂを有する差動増幅器２０と、電界効果トランジスタ２２（ここでは、ｐチャネルＭＯＳＦＥＴ）とを備えている。

差動増幅器２０の出力部は、配線２３を介して、電界効果トランジスタ２２のゲート端子に接続されている。

さらに図３に示すように、電界効果トランジスタ２２のソースは、（図２では上記配線１６ａ・１７に接続されている）配線１６ｂを介して、上記比較的高い電圧レベルＶＤＤを有する電源電圧に接続されている。

図３から分かるように、差動増幅器２０の負の入力部２１ｂには、配線１８を介して基準電圧生成装置１２から供給された、上記比較的一定の電圧レベルＶＢＧＲを有する、上記信号が印加される。

電界効果トランジスタ２２のドレインを介して出力される、上記比較的一定の電圧レベルＶＲＥＦ１を有する上記信号は、配線２４と、配線２４に接続されている配線２５とを介して、差動増幅器２０の正の入力部２１ａにフィードバック結合され、配線２４に接続されている配線１９ａを介して、上記電圧制御器１４（および／または、例えばここには記載されていない対応する他の配線を介して、上記他の電圧制御器など）へ転送される。

図４に、図２に示す電圧制御システム１１において使用可能な電圧制御器１４を図式的に詳しく示す。

電圧制御器１４は、正の入力部３２および負の入力部３１を有する差動増幅器２８と、電界効果トランジスタ２９（ここでは、ｐ型ＭＯＳＦＥＴ）とを備えている。

差動増幅器２８の出力部は、配線２９ａを介して、電界効果トランジスタ２９のゲート端子に接続されている。

図４にさらに示すように、電界効果トランジスタ２９のソースは、配線１９ｂ（および、図２では、配線１９ｂに接続されている配線１７）を介して、比較的高い電圧レベルＶＤＤを有する上記電源電圧に接続されている。

差動増幅器２８の正の入力部３２に、以下でさらに詳しく説明するように、配線１９ａと、配線１９ａに接続されている配線２７とを介してバッファ回路１３から供給される、比較的一定の電圧レベルＶＲＥＦ１を有する上記（基準）信号が印加される。場合によってはさらに、（上記バッファ回路１３に対して並列接続された）さらなるバッファ回路３３から提供される（他の）（基準）信号も印加される。（上記信号は、以下でさらに詳しく説明するように、可変であり、または、場合によっては対応する変動の影響を受け、一般的に比較的高い電圧レベルＶＲＥＦ２を有し、配線２６と、配線２６に接続されている配線２７とを介して、上記のさらなるバッファ回路３３から電圧制御器１４へ転送される）。

電界効果トランジスタ２９のドレインから出力される電圧（ＶＩＮＴ）は、第１形態の電圧制御器１４では、差動増幅器２８に直接フィードバック結合されている。電界効果トランジスタ２９のドレインは、このため（直接）配線１９ｃ（および、配線１９ｃに接続されているここには図示していない配線）を介して、差動増幅器２８の負の入力部３１に接続されていてもよい（したがって、差動増幅器２８の負の入力部３１に印加される、フィードバック結合された電圧（ＶＩＮＴ＿ＦＢ）は、ドレイン電圧（ＶＩＮＴ）と同じ大きさである）。

これに対し、第２の代替の形態では、電界効果トランジスタ２９のドレインから出力される電圧（ＶＩＮＴ）は、間に接続された分圧器（ここでは図示せず）を介して、すなわち、細分されて、差動増幅器２８にフィードバック結合される。このため、電界効果トランジスタ２９のドレインは、配線１９ｃ（および、配線１９ｃに接続されている配線（ここでは図示せず））を介して、分圧器の第１抵抗器Ｒ₂（図示せず）に接続されていてもよい。上記第１抵抗器Ｒ₂は、一方側では（その分圧器の抵抗器Ｒ₁（同じく図示せず）を介して）接地されており、他方側では、差動増幅器２８の負の入力部３１に接続されている（したがって、差動増幅器２８の負の入力部３１に印加される、フィードバック結合された電圧（ＶＩＮＴ＿ＦＢ）は、特定の係数だけ、ドレイン電圧（ＶＩＮＴ）よりも小さい）。

差動増幅器２８は、上記第１形態（ドレイン電圧（ＶＩＮＴ）が直接フィードバック結合されている形態）の電圧制御器１４では、電界効果トランジスタ２９のゲート端子に印加される電圧を制御し、（フィードバック結合された）ドレイン電圧（ＶＩＮＴ）が差動増幅器２８の正の入力部３２に印加される基準電圧（すなわち、ＶＲＥＦ１（ＶＲＥＦ２よりもＶＲＥＦ１のほうが大きい場合）またはＶＲＥＦ２（ＶＲＥＦ１よりもＶＲＥＦ２のほうが大きい場合）（下記参照））と同じ大きさになるようにする。

これに対し、上記で説明した第２の代替形態（ドレイン電圧（ＶＩＮＴ）が直接フィードバック結合されておらず、上記分圧器を介してフィードバックされている形態）の電圧制御器１４では、差動増幅器２８の電界効果トランジスタ２９のゲート端子に印加される電圧を制御し、
ＶＩＮＴ＝ＶＲＥＦ×（１＋（Ｒ₂／Ｒ₁））
となるようにする。または、より正確に以下でさらに詳しく説明されるように、
ＶＲＥＦ１＞ＶＲＥＦ２が当てはまる場合は、ＶＩＮＴ＝ＶＲＥＦ１×（１＋（Ｒ₂／Ｒ₁））となるようにし、
または、ＶＲＥＦ２＞ＶＲＥＦ１が当てはまる場合は、ＶＩＮＴ＝ＶＲＥＦ２×（１＋（Ｒ₂／Ｒ₁））となるようにする。

電界効果トランジスタ２９のドレインに（すなわち、電圧制御器１４から）配線１９ｃを介して出力される電圧（ＶＩＮＴ）は、電圧制御システム１１の出力電圧である。

上記制御により、以下のことが達成される。すなわち、電圧制御システム１の出力電圧（ＶＩＮＴ）は、例えば図５において明らかなように、部分的に比較的強い変動の影響を受けている可能性のある電源電圧（ＶＤＤ）とは反対に、一定の大きさＶＩＮＴｎｏｍ、例えば１．５Ｖを有している（しかしながら、以下でさらに詳しく説明するように、これは、（上記のさらなる）バッファ回路３３が起動していない（図５において一部破線で示す）場合のみ、または、バッファ回路３３が起動している場合は、電源電圧（ＶＤＤ）が（同じく以下でさらに詳しく説明するような）所定の閾値（ＶＤＤｎｏｍ）よりも小さい場合のみである）。

配線１９ｃに印加される出力電圧ＶＩＮＴは、場合によっては他の配線（ここには図示せず）を介して、「内部電源電圧」として、半導体部品上に設けられた対応する装置へ転送されてもよい（したがって、上記対応する装置は、出力電圧ＶＩＮＴが上記一定の電圧値ＶＩＮＴｎｏｍを有している場合は、非常に高い信頼性で、比較的少ない電力損失で、比較的長い寿命で動作することができる）。

（特定の状況において）性能、特に（例えば配線１９ｃを介して）出力電圧ＶＩＮＴに接続されている装置のスイッチング速度を上げたい場合は、出力電圧ＶＩＮＴによって作動する装置の信頼性および／または寿命が場合によっては低下し、および／または、この装置の電力損失が増してしまうが、配線１９ｃに印加される出力電圧ＶＩＮＴの高さ、すなわち、内部電源電圧の高さを、上記（通常動作における、各仕様書において決定されている）値（「名目値」ＶＩＮＴｎｏｍ）よりも高くすることができる。

例えば半導体部品を、例えばハイエンドなグラフィックの（high-end graphic）メモリー部品、例えばメモリー部品、特に、クロック速度の高い、特に、オーバークロック（overclocked）のプロセッサのためのＤＲＡＭメモリー部品、特にグラフィックプロセッサとしてのハイエンドなグラフィックの（high-end graphics）システムにおいて使用する場合は、この（さらなる、第２の）動作方法（「高性能動作」）を使用することができる。

上記「高性能動作」を可能にするために、電圧制御システム１１では（上記基準電圧生成装置１２、およびバッファ回路１３に加えて）既に上で説明したさらなるバッファ回路３３が備えられており、また、以下でさらに詳しく説明するように、（さらなる）基準電圧生成装置３４（例えば、電圧トラッキング基準電圧生成装置）と、（付加的な）レジスタ３５とが備えられている。

電圧制御システム１１の動作開始（および／または、スイッチオン／「電源入力」）の直後、および／または、（既述のように、上記の、場合によっては変化する電圧レベルＶＤＤを有している）上記外部電源電圧を配線１７に最初に入力した直後、電圧制御システム１１は、まず、上記「通常動作」で動作する。

「通常動作」では、上記さらなるバッファ回路３３は停止されている。

このため、上記レジスタ３５の対応する出力部に、対応する（例えば論理的にローの）出力信号ＶＴＲＡＣＫ＿ＥＮＡＢＬＥが出力され、対応する制御線３６を介して、バッファ回路３３の対応する制御端子へ転送される（図６も参照）。

電圧制御システム１１をスイッチオン／「電源入力」する（このことにより、バッファ回路３３は、まずは停止状態になる）場合に、対応する（例えば論理的にローの）出力信号を上記レジスタ出力部へ出力するのは、例えば以下のようにすることで確実に行える。すなわち、電圧制御システム１１のスイッチオン／電源入力時に、対応するリセット信号をレジスタ３６のリセット入力部に接続されている配線３７に印加することにより、それに応じてレジスタをリセットすることで確実に行える。

半導体部品の各使用者によってそれぞれ設定できるように、半導体部品の動作中に、上記「通常動作」から上記「高性能動作」へ（および、場合によっては何度も「通常動作」に戻るように）変更したい場合は、対応する外部配線を用いて半導体部品に接続されている外部制御装置から、対応する制御信号（例えば、「高性能動作」へ変更するための「論理的ハイ」（high logic）制御信号、および、「通常動作」へ（戻るように）変更するための「論理的ロー」（low logic）制御信号（通常動作起動信号））を、レジスタ３５の設定入力（setting input）に接続されている配線３８へ印加する。

クロック線３９を介してレジスタ３５のクロック入力部に供給される（例えば上記（システム)制御装置によって提供される）クロック信号の次の正の（または負の）フランク（flank）では、レジスタ出力部に出力される出力信号（すなわち、制御配線３６の信号ＶＴＲＡＣＫ＿ＥＮＡＢＬＥ）は、レジスタ３５の設定入力（setting input）（すなわち、配線３８）に印加される制御信号の状態を調整し、このことにより、バッファ回路３３は、対応して起動される（信号ＶＴＲＡＣＫ＿ＥＮＡＢＬＥの論理的ハイ（high logic）状態）か、または、元に戻るように停止される（信号ＶＴＲＡＣＫ＿ＥＮＡＢＬＥの論理的ロー（low logic）状態）。

図６に、電圧制御システム１１において上記のさらなる付加的なバッファ回路３３として使用可能なバッファ回路を図式的に詳しく示す（バッファ回路３３は、上述のとおり、配線３６を介して、レジスタ３５に接続されている）。

バッファ回路３３は、正の入力部１２１ａおよび負の入力部１２１ｂを有する差動増幅器１２０と、電界効果トランジスタ１２２（ここでは、ｐチャネルＭＯＳＦＥＴ）とを備えている。

差動増幅器１２０の出力部は、配線１２３を介して、電界効果トランジスタ１２２のゲート端子に接続されている。

図６にさらに示すように、電界効果トランジスタ１２２のソースは、（図２では、配線１１６ｃと１１５ａとを介して、上記配線１５ａ・１６ａ・１７に接続されている）配線１１６ｂを介して、比較的高い電圧レベルＶＤＤを有する上記電源電圧に接続されている。

図２および図６から分かるように、差動増幅器１２０の負の入力部１２１ｂに、配線１１８を介して基準電圧生成装置３４から供給される信号が印加される。この信号は、（以下で詳しく説明するような）可変性の、または、対応して変動する信号レベルＶＴＲＡＣＫを有している。

電界効果トランジスタ１２２のドレインを介して出力される、上記（可変のこともある）電圧レベルＶＲＥＦ２を有する信号は、配線１２４と、この配線１２４に接続されている配線１２５とを介して、差動増幅器１２０の正の入力部１２１ａにフィードバック結合されており、配線１２４に接続されている配線２６を介して出力される。

（上記のさらなる）バッファ回路３３を用いて、バッファ回路３３の「起動」状態では（すなわち、制御線３６に論理的ハイ（high logic）信号ＶＴＲＡＣＫ＿ＥＮＡＢＬＥが印加されている状態では）、
可変電圧レベルＶＴＲＡＣＫを有し、配線１１８を介して基準電圧生成装置３４からバッファ回路３３へ転送される信号が、
（一時的に）格納され、
電圧レベルＶＴＲＡＣＫに対応する電圧レベルＶＲＥＦ２を有する、配線２６において出力（tap）可能な対応する信号の形状で、上記電圧制御器１４（および／または、例えば対応するさらなる配線（図示せず）を介して、上記さらなる電圧制御器など）へ転送される。

これに対し、バッファ回路３３の「停止」状態では（すなわち、制御配線３６に論理的ロー（low logic）信号ＶＴＲＡＣＫ＿ＥＮＡＢＬＥが印加されている状態では）、バッファ回路３３の出力部（すなわち、電界効果トランジスタ１２２のドレインおよび配線２６）は、高抵抗状態である。

図２から分かるように、基準電圧生成装置３４（「トラッキング基準電圧生成器」）は、配線１１５ｂと配線１１５ｂに接続されている配線１１５ａ・１５ａ・１６ａ・１７とを介して、上記比較的高い電圧レベルＶＤＤを有する上記電源電圧に接続されている。

（上記のさらなる）基準電圧生成装置３４は、電圧レベルＶＤＤを有する電源電圧から、配線１１８を介してバッファ回路３３へ転送される、レベルＶＴＲＡＣＫを有する電圧を生成する。レベルＶＴＲＡＣＫは、（第１）基準電圧生成装置１２によって生成される電圧ＶＢＧＲのレベルＶＢＧＲよりも高くてもよい（これにより、（上記のさらなる）バッファ回路３３から配線２６を介して電圧制御器１４へ転送される電圧のレベルＶＲＥＦ２が、（第１）バッファ回路１３から配線１９ａを介して電圧制御器１４へ転送される電圧のレベルＶＲＥＦ１よりも高くてもよいということになる）。

例えば、（上記のさらなる）基準電圧生成装置３４によって、電圧レベルＶＤＤを有する供給電位から生成され、配線１１８を介してバッファ回路３３へ転送される、電圧レベルＶＴＲＡＣＫを有する電圧として、供給電位の電圧レベルＶＤＤに比例した電圧を生成することができる。

有利なものとしては（例えば、代替の実施例では）、（上記のさらなる）基準電圧生成装置３４によって生成される電圧のレベルＶＴＲＡＣＫが、電源電圧のレベルＶＤＤとほぼ同じ大きさであるか、または、電源電圧のレベルＶＤＤよりもほんの少し小さい（例えば、ＶＴＲＡＣＫ＝（０．５〜０．９５）×ＶＤＤ、特に、（０．７〜０．９）×ＶＤＤなどが当てはまる）。

例えば、（上記のさらなる）基準電圧生成装置３４は、複数の直列に接続された抵抗器を有する分圧器回路の形状で設計されていてもよい（この場合、例えば、第１抵抗器は、配線１１５ｂを介して、電源電圧に接続されていてもよく、第２抵抗器は、第１抵抗器に対して直列に、接地電位に接続されていてもよい。この場合、（上記のさらなる）基準電圧生成装置３４から出力される電圧は、２つの抵抗器の間で出力（tap）され、配線１１８を介してバッファ回路３３へ転送されるようにすることができる）。

（上記のさらなる）基準電圧生成装置３４（および、第１基準電圧生成装置１２）は、電源電圧（ＶＤＤ）が上記所定の閾値（ＶＤＤｎｏｍ）に等しい場合には、（上記のさらなる）基準電位生成装置３４によって生成される電圧のレベルＶＴＲＡＣＫが、（第１）基準電圧生成装置１２によって生成される電圧のレベルＶＢＧＲに等しくなる（図５参照）ように設計されている。したがって、バッファ回路１３によって生成される電圧のレベルＶＲＥＦ１は、バッファ回路３３によって生成される電圧のレベルＶＲＥＦ２に等しい。

（上記のさらなる）バッファ回路３３の停止状態では、（バッファ回路３３の出力部が高抵抗の状態なので、すなわち、そのときに配線２６に印加されている信号ＶＲＥＦ２が高抵抗の状態なので、）配線２７を介して電圧制御器１４に入力される信号の状態（および、電圧制御器１４から配線１９ｃへ出力される信号ＶＩＮＴの状態）は、配線２７に接続されている配線１９ａに印加されている、（第１）バッファ回路３３によって出力される信号ＶＲＥＦ１のみによって決まる（図５に一部破線で示すように、電圧制御器１４から出力される信号ＶＩＮＴのレベルは、信号ＶＲＥＦ１のレベルに応じて、電源電圧のレベルＶＤＤの現在の高さに関係なく、常に同じレベル（ＶＩＮＴｎｏｍ）である）。

これに対し、（上記のさらなる）バッファ回路３３が起動状態の場合は、（両バッファ回路１３・３３の並列接続により）配線２７を介して電圧制御器１４へ入力される信号の状態（および、電圧制御器１４から配線１９ｃを介して出力される信号ＶＩＮＴの状態）は、各場合ごとに、相互に接続されていて配線２７に接続されている配線１９ａ・２６に印加される信号ＶＲＥＦ１とＶＲＥＦ２とのうちで瞬間的により高いレベルを示すほう（どちらでもよい）によって決まる（これにより、図５に実線で示すように、電圧制御器１４から出力される信号ＶＩＮＴのレベルが基準のおよび／または名目上のレベル（ＶＩＮＴｎｏｍ）未満に下がらないようにすることが確実に行える）。

従来の電圧制御システムの概略図である。本発明の一実施例の電圧制御システムの概略図である。図２に示す電圧制御システムにおいて使用可能なバッファ回路を図式的に詳しく示す図である。図２に示す電圧制御システムにおいて使用可能な電圧制御器を図式的に詳しく示す図である。電源電圧のレベルに応じた、さらなる付加的なバッファ回路の起動状態または停止状態における図２に示す電圧制御システムの出力電圧のレベルの概略図である。図２に示す電圧制御システムにおいて使用可能な他の付加的なバッファ回路を図式的に詳しく示す図である。

Claims

電圧制御システム（１１）であって、
該電圧制御システム（１１）によって、電圧制御システム（１１）の入力部（１７）に印加される第１電圧（ＶＤＤ）が第２電圧（ＶＩＮＴ）に変換され、該第２電圧（ＶＩＮＴ）が、該電圧制御システム（１１）の出力部（１９ｃ）から出力されるようになっており、
上記第１電圧（ＶＤＤ）から、ほぼ一定の電圧（ＶＢＧＲ）またはその電圧から派生した電圧を生成するための、第１装置（１２、１３）を備えた電圧制御システム（１１）において、
さらに、上記第１電圧（ＶＤＤ）から、さらなる電圧（ＶＴＲＡＣＫ）またはその電圧から派生した電圧を生成するための、さらなる装置（３４、３３）を備えていることを特徴とする電圧制御システム（１１）。
上記さらなる装置（３４、３３）により生成される上記さらなる電圧（ＶＴＲＡＣＫ）は、上記第１装置（１２）によって生成される電圧（ＶＢＧＲ）よりも大きい、
請求項１に記載の電圧制御システム（１１）。
上記さらなる装置（３４、３３）により生成される上記さらなる電圧（ＶＴＲＡＣＫ）またはその電圧から派生した電圧は、上記第１電圧（ＶＤＤ）と比例している、
請求項１または２に記載の電圧制御システム（１１）。
上記さらなる装置（３４、３３）が、分圧器を備えている、
請求項３に記載の電圧制御システム（１１）。
上記第１装置（１２）により生成される上記電圧（ＶＢＧＲ）またはその電圧から派生した電圧（ＶＲＥＦ１）と、上記さらなる装置（３４）により生成される上記電圧（ＶＴＲＡＣＫ）またはその電圧から派生した電圧（ＶＲＥＦ２）とは、特に、電圧制御回路装置（１４）の基準電圧（ＶＲＥＦ１、ＶＲＥＦ２）として、該電圧制御回路装置（１４）を制御するのに用いることができる、
請求項１ないし４のいずれかに記載の電圧制御システム（１１）。
上記さらなる装置（３４、３３）を起動および／または停止する装置（３５）をさらに備えている、
請求項１ないし５のいずれかに記載の電圧制御システム（１１）。
上記さらなる装置（３４、３３）の起動状態において、電圧制御回路装置（１４）に用いられる基準電圧（ＶＲＥＦ１、ＶＲＥＦ２）のレベルの高さが、
上記第１装置とさらなる装置（１２、３４）により生成される電圧（ＶＢＧＲ、ＶＴＲＡＣＫ）、または、それらから派生した電圧（ＶＲＥＦ１、ＶＲＥＦ２）のうちで、より高いレベルを示すほうによって決定される、
請求項６に記載の電圧制御システム（１１）。
上記さらなる装置（３４、３３）の停止状態において、電圧制御回路装置（１４）に用いられる基準電圧（ＶＲＥＦ１、ＶＲＥＦ２）のレベルの高さが、
上記第１装置（１２）により生成される電圧（ＶＢＧＲ）またはそれから派生した電圧（ＶＲＥＦ１）によって決定される、
請求項６または７に記載の電圧制御システム（１１）。
電圧制御方法であって、
第１電圧（ＶＤＤ）が、第２電圧（ＶＩＮＴ）、特に、第１電圧（ＶＤＤ）より低い電圧レベルを示す第２電圧（ＶＩＮＴ）に変換され、
上記第１電圧（ＶＤＤ）から、ほぼ一定の電圧（ＶＢＧＲ）またはその電圧から派生した電圧を生成するステップを含んだ電圧制御方法において、
さらに、上記第１電圧（ＶＤＤ）から、さらなる電圧（ＶＴＲＡＣＫ）またはその電圧から派生した電圧を生成するステップであって、特に、該さらなる電圧（ＶＴＲＡＣＫ）が、上記第１電圧（ＶＤＤ）から生成される上記一定の電圧（ＶＢＧＲ）またはその電圧から派生した電圧よりも高くできるものであるステップを含んでいることを特徴とする電圧制御方法。