KR101415227B1 - 전압 안정화 장치 및 그것을 포함하는 반도체 장치 및 전압 생성 방법 - Google Patents

Abstract

본 발명은 전압 안정화 장치 및 그것을 이용하는 반도체 장치에 관한 것이다. 본 발명의 기술적 사상의 실시 예에 따른 전압 안정화 장치는 제 1 전압을 생성하는 제 1 레귤레이터 및 상기 제 1 전압보다 낮은 제 2 전압을 생성하는 제 2 레귤레이터를 포함하되, 상기 제 2 레귤레이터는 상기 제 1 전압의 레벨과 미리 정해진 기준 전압의 레벨의 비교 결과에 기초하여 상기 제 1 전압 또는 상기 제 1 전압보다 높은 제 3 전압을 선택적으로 이용하여 상기 제 2 전압을 생성한다. 본 발명의 기술적 사상의 실시 예에 따르면 제 1의 전압≥제 2의 전압의 관계를 유지하면서, 동시에 제 2의 전압을 고속으로 전위 변환 시킬 수 있다.

Description

전압 안정화 장치 및 그것을 포함하는 반도체 장치 및 전압 생성 방법{VOLTAGE STABILIZATION DEVICE AND SEMICONDUCTOR DEVICE COMPRISING THE SAME, AND VOLTAGE GENERATION METHOD}

본 발명은 반도체 장치에 관한 것으로, 좀더 구체적으로 전압 안정화 장치 및 그것을 포함하는 반도체 장치에 관한 것이다.

불휘발성 반도체의 하나인 NOR 플래시 메모리에는 하나의 셀에, 예를 들면 2 bit를 저장하는 MLC(Multi Level Cell) 방식을 사용할 수 있다. MLC 방식을 사용하는 메모리에서는, 도 5에 도시된 바와 같이, 데이터를 저장하는 메모리 셀의 문턱 전압(Vt)이 각 데이터 상태에 대응된다. 도 5는 MLC 방식을 사용하는 NOR 플래시 메모리의 문턱 전압의 분포를 나타낸다. 도 5에서는 가로축은 문턱 전압(Vt)을 나타내고, 세로축은 메모리 셀의 개수를 나타낸다. 데이터 "11"에 대응하는 메모리 셀들은 전압(R1) 이하의 문턱 전압을 갖는다. 데이터 "10"에 대응하는 메모리 셀들은 전압(R1)보다 크고 전압(R2)보다 작은 문턱 전압을 갖는다. 데이터 "01"에 대응하는 메모리 셀들은 전압(R2)보다 크고 전압(R3)보다 작은 문턱 전압을 갖는다. 데이터 "00"에 대응하는 메모리 셀들은 전압(R3) 이상의 문턱 전압을 갖는다.

멀티 레벨 셀 방식을 사용하는 메모리 셀들에 대한 읽기 동작이 수행되는 경우, 메모리 셀 어레이의 워드 라인(WL)에 인가되는 전압을 다단계(multi step)로 제어함으로써, 엑세스되는 메모리 셀의 데이터가 판단된다. 도 6은 워드 라인을 통하여 인가되는 전압(Vg), 즉 메모리 셀의 게이트에 인가되는 전압(Vg)의 시간에 따른 변화를 나타내는 도면이다.

전압(Vg1)은 "11"에 대응하는 문턱 전압을 갖는 메모리 셀과 "10"에 대응하는 문턱 전압 또는 그 이상의 문턱 전압을 갖는 메모리 셀을 판단하기 위하여 워드 라인(WL)에 인가되는 전압이다. 전압(Vg2)은 "10"에 대응하는 문턱 전압 또는 그 이하의 문턱 전압을 갖는 메모리 셀과 "01"에 대응하는 문턱 전압 또는 그 이상의 문턱 전압을 갖는 메모리 셀을 판단하기 위하여 워드 라인(WL)에 인가되는 전압이다. 전압(Vg3)은 "01"에 대응하는 문턱 전압 또는 이하의 문턱 전압을 갖는 메모리 셀과 "00"에 대응하는 문턱 전압을 갖는 메모리 셀을 판단할 수 있는 워드 라인(WL)에 인가되는 전압이다.

이와 같은 멀티 레벨 셀 방식의 NOR 플래시 메모리를 구현하기 위해서는, 메모리 셀을 구동하는 워드 라인 디코더(word line decoder)가 고속으로 동작될 필요가 있다. 이 동작시간이 읽기 속도를 결정하는 중요한 요인 중 하나이다.

고속화의 방법의 하나로, 도 7과 같은 워드 라인 디코더가 사용된다. 메모리 셀 어레이(110)의 워드 라인 디코더(120)는 웰 전압(Vwelll)과 소스 전압(Vwl)을 분리하여, 소스 전압(Vwl)으로 구동되는 용량을 최소화한다. 이렇게 함으로써, 워드 라인(word line) 레벨을 도 6에 도시된 바와 같이 변화시켰을 때, 구동 속도가 고속화된다. 이와 같은 구성에서는 워드 라인 디코더(120) 내의 pn 방향의 전류를 억제하기 위하여, Vwelll≥Vwl의 전위 관계가 항상 필요하다. 여기서, 도 8은 읽기 동작에서의 워드 라인 구동 전압(Vg), 웰 전압(Vwelll), 그리고 소스 전압(Vwl)의 관계를 나타낸다. 도 8에서는, 웰 전압(Vwelll)은 일정한 값으로 제어되고, 소스 전압(Vwl)이 단계적으로 변화되도록 제어된다. 이와 같이, 웰 전압(Vwelll)을 일정한 값으로 제어함과 동시에 구동 용량이 적은 소스 전압(Vwl)만을 변화시킴으로써, 동작에 필요한 시간이 단축된다.

또한, 도 7에 도시된 반도체 장치(100)는 복수의 블록들(101-0~101-i), 글로벌 비트 라인 선택 블록(102), 그리고 감지 증폭기 블록(103)을 포함한다. 복수의 블록들(101-0~101-i)은 각각 메모리 셀 어레이(110)를 포함하고, 메모리 셀 어레이(110)는 멀티 레벨 셀 방식을 사용하는 불휘발성 메모리 셀(111)들을 포함한다. 복수의 블록들(101-0~101-i)은 각각 워드 라인 디코더(120)와 로컬 비트 라인 선택 블록(130)을 포함한다.

메모리 셀 어레이(110)는 멀티 레벨 셀 방식을 사용하는 복수의 불휘발성 메모리 셀(111)들을 포함한다. 각 불휘발성 메모리 셀(111)의 게이트는 워드 라인(WL)에 접속되고, 드레인은 로컬 비트 라인(LBL)에 접속된다.

워드 라인 디코더(120)는 PMOS 트랜지스터(121)와 NMOS 트랜지스터(122)를 갖는 복수의 워드 라인 드라이버(word line driver)를 포함하다. 이 경우, PMOS 트랜지스터(121)의 소스와 웰에는 각각 소스 전압(Vwl)과 웰 전압(Vwell)이 인가된다.

로컬 비트 라인 선택 블록(130)은 로컬 비트 라인(LBL)들 중 선택된 로컬 비트 라인을 글로벌 비트 라인(GBL)에 접속하는 복수의 NMOS 트랜지스터들(131)을 포함한다. 이 경우, NMOS 트랜지스터들(131)의 게이트에는 신호(Yl0, YL1) 등이 인가된다.

글로벌 비트 라인 선택 블록(102)은 글로벌 비트 라인들(GBL)을 선택하는 복수의 NMOS 트랜지스터들(141)를 포함하다. 이 경우, NMOS 트랜지스터들(141)의 게이트에는 신호(YG0, YG1) 등이 인가된다.

감지 증폭기 블록(103)은 복수의 감지 증폭기들(151)을 포함한다. 복수의 감지 증폭기들(151)은 선택된 글로벌 비트 라인을 통하여 전달된 데이터를 증폭하며, 글로벌 비트 라인은 글로벌 비트 라인 선택 블록(102)에 의하여 선택된다.

한편, 쓰기 동작이 수행되는 경우, 워드 라인의 레벨은 읽기 동작에서의 워드 라인의 전위에 비하여 높은 전위로 설정될 필요가 있다. 따라서, 예를 들어, 읽기 상태로부터 쓰기 상태로 변화되는 경우에, 소스 전압(Vwl)과 함께 웰 전압(Vwell)도 높은 전위를 갖도록 천이될 필요가 있다. 이 경우, 소스 전압(Vwl)에 비하여 웰 전압(Vwell)의 용량이 훨씬 크다. 따라서, 예를 들면 도 9에 도시된 바와 같이, 동일 제어 및 동일 구동 능력을 갖는 레귤레이터에서는 Vwelll＜Vwl 상태가 쉽게 발생된다. 즉, pn 전위의 역전이 쉽게 발생된다. 이러한 pn 전위의 역전이 Vf(다이오드 순서 방향 전위)를 넘는 경우, 심각한 디바이스(device)의 불량이 야기된다. 따라서, 설계상의 세심한 주의가 필요하다.

한편, 도 9는 쓰기 동작에서의 워드 라인(word line)의 구동 전압(Vg), 웰 전압(Vwell), 그리고 소스 전압(Vwl)의 시간에 따른 변화의 일 예를 보여준다. 예를 들어, Vwelll≥Vwl의 관계를 유지하면서, 소스 전압(Vwl)과 웰 전압(Vwelll)의 전위 레벨을 변환하는 방법에는 이하의 제 1 방법 및 제 2 방법이 있다.

[제 1 방법]　

도 10에 도시된 바와 같이, 웰 전압(Vwell)을 먼저 충전한다. 웰 전압(Vwell)의 충전이 완료된 후, 소스 전압(Vwl)의 충전 동작이 시작된다. 이 방법의 경우, 소스 전압(Vwl) 및 웰 전압(Vwell)의 충전 완료를 위한 시간이 필요하다.

［제 2 방법］　

도 11에 도시된 바와 같이, 소스 전압(Vwl)이 구동되는 용량, 웰 전압(Vwell)이 구동되는 용량, 그리고 배선 지연을 고려하여 Vwelll≥Vwl의 관계를 항상 지키도록 소스 전압(Vwl)이 출력되고, 이를 만족하는 레귤레이터, 또는 웰 전압(Vwell)을 출력하는 레귤레이터의 구동 능력이 설계된다. 이 경우, 소스 전압(Vwl) 및 웰 전압(Vwelll)의 동작 조건, 외부 온도, 칩 내의 소자의 제조 편차 등의 변동 요인을 모두 만족시킬 필요가 있다. 따라서, 회로의 설계가 곤란하다.

한편, 도 10 및 도 11은 제 1 방법 및 제 2 방법에 의한 워드 라인(word line)의 구동 전압(Vg), 웰 전압(Vwell), 그리고 소스 전압(Vwl)의 시간에 따른 변화의 일 예를 보여준다.

도 12를 참조하여, 제 1 방법 또는 제 2 방법을 구현하기 위한 전원 회로의 구성의 일 예가 설명된다. 도 12는 전압 안정화 장치(50)의 구성을 보여주는 회로도이다. 전압 안정화 장치(50)는 레귤레이터(50)라고 칭해질 수 있다. 레귤레이터(50)는 연산증폭기(51), PMOS 트랜지스터(52), 저항(53), 저항(54), PMOS 트랜지스터(55), 그리고 레벨 시프트 회로(LS, 56)로 구성된다.

연산 증폭기(51)의 비반전 입력 단자에는 기준 전압(Vref5)이 인가된다. 연산 증폭기(51)의 반전 입력 단자에는 직렬로 연결된 저항(53)과 저항(54)의 연결 노드가 접속된다. 연산 증폭기(51)의 출력 단자는 PMOS 트랜지스터(52)의 게이트에 연결된다. PMOS 트랜지스터(52)의 소스는 전압(Vh)의 전원에 연결되고, 드레인은 저항(53)에 연결된다. PMOS 트랜지스터(52)는 출력 전압(Vwl)에 대한 능동 부하가 된다. 즉, PMOS 트랜지스터(52)의 드레인은 출력 전압(Vwl)에 연결된다. 저항(54)는 그라운드에 연결된다.

레벨 시프트 회로(56)는 저항(53)으로부터의 인가 전압(즉, Vwl)을 전원 전압으로 하여 Trim 신호의 레벨을 시프트시킨다. 레벨 시프트 회로(56)는 Trim 신호의 레벨에 응답하여, PMOS 트랜지스터(55)를 턴 온 또는 턴 오프되도록 제어한다. Trim 신호가 하이(H) 레벨이면 PMOS 트랜지스터(55)는 턴 온 된다. Trim 신호가 로우(L) 레벨이면 PMOS 트랜지스터(55)는 턴 오프 된다. PMOS 트랜지스터(55)의 드레인 및 소스는 저항(53)의 소정의 두 점(point)에 접속된다. PMOS 트랜지스터(55)를 턴 온 또는 턴 오프 하는 것에 의하여, 저항(53) 및 저항(54)에 의한 저항 분압비(또는 저항 분할비)가 변경된다.

레귤레이터(50)에서, 연산 증폭기(51)에 의해 기준 전압(Vref5)과 출력 전압(Vwl)의 저항 분압된 전압 사이의 차이가 비교되고, 비교 결과에 따라 PMOS 트랜지스터(52)의 게이트에 인가되는 전압이 조절된다. 따라서, 출력 전압(Vwl)이 일정하게 유지된다.

출력 전압(Vwl)이 변경된다. 이 경우, Trim 신호에 의해 저항 분압비가 변경된다. 제 2 방법에 있어서, PMOS 트랜지스터(52)의 게이트 폭을 조정하여 충전 능력이 조정된다. 제 1 방법에 있어서, 출력 전압(Vwl)이 활성화되는 타이밍 또는 저항 분압비를 변화시키는 타이밍(Trim 신호의 변화 타이밍)이 조정된다. 이러한 제 1 방법 또는 제 2 방법을 이용하여 pn 전위의 역전을 발생하지 않도록 설계하는 것은 전원을 단시간에 제어하는 것이 곤란하다.

한편, 본 발명에 관련 기술을 개시하는 것으로 특허 문헌 1 내지 4가 있다. 특허 문헌 1에서는 웰에 인가되는 내부 전압(VI1)와 소스에 인가되는 내부 전압(VI2)를 생성할 때, 제 1 강압 회로에 의해 내부 전압(VI1)을 생성하고, 제 2 강압 회로에 의해 내부 전압(VI2)를 생성한다(특허 문헌 1의 도 1, 도 6(B)). 또한, 특허 문헌 1의 도 2 및 단락 [0028~0031]에는 내부 전압(VI2)에 의하여 부하 용량의 충전 시간을 단축하는 기술이 개시되어 있다.

[특허 문헌 1]특개평11-145413호 공보

[특허 문헌 2]특개2008-172946호 공보

[특허 문헌 3]특개2008-305499호 공보

[특허 문헌 4]특개2002-237187호 공보

상술한 제 1 방법 또는 제 2 방법을 이용하여 pn 전위의 역전을 발생하지 않게 하는 설계는 전원을 단시간에 제어하는 것이 곤란하다. 또한, 특허 문헌 1에 기재된 바와 같이, 2 개의 강압 회로 중 제 1 강압 회로의 출력(제 1 전압)을 제 2 강압 회로의 전원으로 이용하는 경우, 제 2 강압 회로의 출력(제 2 전압)이 제 1 전압에 접근하면 제 2 전압의 충전 능력이 저하되는 문제가 있다.

본 발명은 상술한 문제들을 해결하기 위한 것으로, 본 발명은 제 1 전압≥제 2 전압의 관계를 유지하면서, 제 2 전압을 고속으로 전위 변환할 수 있는 전압 안정화 장치 및 그것을 이용한 반도체 장치, 그리고 전압 안정화 방법을 제공하는 것을 목적으로 한다.

본 발명의 기술적 사상의 실시 예에 따른 전압 안정화 장치는 제 1 전압을 생성하는 제 1 레귤레이터 및 상기 제 1 전압보다 낮은 제 2 전압을 생성하는 제 2 레귤레이터를 포함하되, 상기 제 2 레귤레이터는 상기 제 1 전압의 레벨과 미리 정해진 기준 전압의 레벨의 비교 결과에 기초하여 상기 제 1 전압 또는 상기 제 1 전압보다 높은 제 3 전압을 선택적으로 이용하여 상기 제 2 전압을 생성한다.

실시 예로서, 상기 제 1 레귤레이터는 상기 제 1 전압을 생성하는 제 1 전압 생성부; 및 상기 제 1 전압의 레벨이 상기 기준 전압의 레벨에 도달하였는지의 여부를 판단하는 판정부를 포함한다.

실시 예로서, 상기 제 2 레귤레이터는 상기 제 1 전압의 레벨이 상기 기준 전압의 레벨보다 낮으면, 상기 제 1 전압을 공급받아 상기 제 2 전압을 생성하는 제 2 전압 생성부; 및 상기 제 1 전압의 레벨이 상기 기준 전압의 레벨에 도달하면, 상기 제 3 전압을 공급받아 상기 제 2 전압을 생성하는 제 3 전압 생성부를 포함한다.

실시 예로서, 상기 제 3 전압 생성부는 상기 제 1 전압의 레벨 변화에 따른 상기 판정부의 판정 결과에 응답하여 활성화되는 것을 특징으로 한다.

실시 예로서, 상기 제 1 전압 생성부는 상기 제 1 전압을 분압하는 분압 회로를 포함하고, 상기 판정부는 상기 분압 회로를 상기 제 1 전압 생성부와 공유한다.

실시 예로서, 상기 제 1 전압 생성부는 상기 제 1 전압을 제 1 분압비로 분압한 제 1 분압 전압 및 제 1 기준 전압에 기초하여, 제 1 출력 트랜지스터를 구동하는 연산 증폭 회로; 및 상기 제 1 분압비를 소정의 제어 신호에 응답하여 변화시키는 제 1 분압비 변화부를 포함한다.

실시 예로서, 상기 제 2 전압 생성부는 제 2 기준 전압에 기초하여, 제 2 출력 트랜지스터를 구동하는 제 2 연산 증폭 회로를 포함하고, 상기 제 3 전압 생성부는 상기 제 2 기준 전압에 기초하여, 제 3 출력 트랜지스터를 구동하는 제 3 연산 증폭 회로를 포함하며, 상기 제 2 출력 트랜지스터의 출력단과 상기 제 3 출력 트랜지스터의 출력단은 접속된다.

실시 예로서, 상기 제 2 전압 생성부는 상기 제 2 전압을 제 2 분압비로 분압한 제 2 분압 전압 및 제 2 기준 전압에 기초하여, 제 2 출력 트래지스터를 구동하는 제 2 연산 증폭 회로를 포함하고, 상기 제 3 전압 생성부는 상기 제 2 분압 전압 및 상기 제 2 기준 전압에 기초하여, 제 3 출력 트랜지스터를 구동하는 제 3 연산 증폭 회로를 포함하며, 상기 제 2 출력 트랜지스터의 출력단과 상기 제 3 트랜지스터의 출력단은 접속된다.

본 발명의 기술적 사상의 실시 예에 따른 반도체 장치는 기억 장치; 및

상기 기억 장치에 전원 전압 또는 제어 신호의 전압을 공급하는 전압 안정화 장치를 포함하며, 상기 전압 안정화 장치는 제 1 전압을 생성하는 제 1 레귤레이터; 및 상기 제 1 전압보다 낮은 제 2 전압을 생성하는 제 2 레귤레이터를 포함하되, 상기 제 2 레귤레이터는 상기 제 1 전압의 레벨과 미리 정해진 기준 전압의 레벨의 비교 결과에 기초하여 상기 제 1 전압 또는 상기 제 1 전압보다 높은 제 3 전압을 선택적으로 이용하여 상기 제 2 전압을 생성한다.

실시 예로서, 상기 기억 장치는 멀티 레벨 셀 방식의 불휘발성 메모리 장치이며, 상기 제 1 전압은 상기 불휘발성 메모리 장치에 접속된 워드 라인을 구동하는 PMOS 트랜지스터의 웰 전압이며, 상기 제 2 전압은 상기 PMOS 트랜지스터의 소스 전압이다.

본 발명의 기술적 사상의 실시 예에 따른 전압 생성 방법은 제 1 전압 생성부에 의하여 제 1 전압이 생성되는 단계; 판정부에 의하여, 상기 제 1 전압이 미리 정해진 기준 전압보다 낮은 제 1 상태인지 또는 상기 기준 전압보다 높은 제 2 상태인지의 여부가 판단되는 단계; 제 2 전압 생성부에 의하여, 상기 제 1 상태에 있을 때 상기 제 1 전압이 공급되어 상기 제 1 전압보다 낮은 제 2 전압이 생성되는 단계; 및 제 3 전압 생성부에 의하여, 상기 제 2 상태에 있을 때 상기 제 1 전압보다 높은 전압이 공급되어 상기 제 2 전압이 생성되는 단계를 포함한다.

본 발명의 기술적 사상의 실시 예에 따른 전압 안정화 장치는 제 1의 전압≥제 2의 전압의 관계를 유지시키면서, 동시에 제 2의 전압을 고속으로 전위변환 시킬 수 있다.

도 1은 본 발명의 기술적 사상의 실시 예에 따른 레귤레이터를 보여주는 회로도이다.
도 2는 도 1이 레귤레이터의 출력의 시간 변화를 보여주는 도면이다.
도 3은 본 발명의 기술적 사상의 다른 실시 예에 따른 레귤레이터를 보여주는 회로도이다.
도 4는 본 발명의 기술적 사상의 다른 실시 예에 따른 레귤레이터를 보여주는 회로도이다.
도 5는 멀티 레벨 셀 방식의 NOR 플래시 메모리의 문턱 전압의 분포의 예를 보여준다.
도 6은 멀티 레벨 셀 방식에서의 워드 라인의 구동 예를 보여준다.
도 7은 불휘발성 메모리 셀 어레이와 주변 회로를 보여준다.
도 8은 멀티 레벨 셀 방식에서의 읽기 동작에서의 웰 전압과 소스 전압의 제어 예를 보여준다.
도 9는 쓰기 동작에서의 웰 전압과 소스 전압의 제어 예를 보여준다.
도 10은 제 1 방법에 의한 전압의 제어 예를 보여준다.
도 11은 제 2 방법에 의한 전압의 제어 예를 보여준다.
도 12는 레귤레이터의 구성의 일 예를 보여준다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명한다.

도 1은 본 발명의 기술적 사상의 실시 예에 따른 레귤레이터 장치를 보여주는 회로도이다. 도 1의 레귤레이터 장치(1)는 제 1 레귤레이터(2)와 제 2 레귤레이터(3)로 구성된다.

제 1 레귤레이터(2)는 전압(Vh)을 전원으로하여, 도 7의 PMOS 트랜지스터(121)의 웰에 인가되는 웰 전압(Vwell)을 생성한다. 제 1 레귤레이터(2)에 의하여 생성된 웰 전압(Vwell)은 제 1 출력 전압(Vwell)이라고 칭해질 수 있다.

제 2 레귤레이터(3)는 전압(Vh) 또는 제 1 레귤레이터(2)에 의하여 생성된 웰 전압(Vwell)을 전원으로 하여, 도 7의 PMOS 트랜지스터(121)의 소스에 인가되는 소스 전압(Vwl)을 생성한다. 제 2 레귤레이터(3)에 의하여 생성된 소스 전압(Vwl)은 제 2 출력 전압(Vwl)이라고 칭해질 수 있다.

이 경우, 제 1 레귤레이터(2)는 제 1 전압 생성부(10)와 판정부(20)로 구성된다. 제 1 전압 생성부(10)는 연산 증폭기(11), PMOS 트랜지스터(12), 저항(13), 저항(14), PMOS 트랜지스터(15), 그리고 레벨 시프트 회로(16)로 구성된다.

연산 증폭기(11)의 비반전 입력 단자에는 기준 전압(Vref1)이 인가된다. 연산 증폭기(11)의 반전 입력 단자에는 직렬로 접속된 저항(13)과 저항(14)의 연결 노드가 접속된다. 연산 증폭기(11)의 출력은 PMOS 트랜지스터(12)의 게이트에 접속된다.

PMOS 트랜지스터(12)의 소스는 전압(Vh)의 전원에 접속된다. PMOS 트랜지스터(12)의 드레인은 저항(13)에 접속된다. PMOS 트랜지스터(12)는 웰 전압(Vwell)의 전압 출력에 대한 능동 부하이다. 즉, PMOS 트랜지스터(12)의 드레인은 제 1 출력 전압(Vwell)의 출력 단자이다. 한편, 저항(14)은 그라운드에 접속된다.

레벨 시프트 회로(16)는 저항(13)으로부터의 인가 전압(즉, 제 1 출력 전압(Vwell))을 전원 전압으로 하여 Trim 신호의 레벨을 시프트시킨다. 레벨 시프트 회로(16)는 Trim 신호의 레벨에 응답하여, PMOS 트랜지스터(15)를 턴 온 또는 턴 오프 되도록 제어한다. Trim 신호가 하이(H) 레벨이면 PMOS 트랜지스터(15)는 턴 온 된다. Trim 신호가 로우(L) 레벨이면 PMOS 트랜지스터(15)는 턴 오프 된다. PMOS 트랜지스터(15)의 드레인 및 소스는 저항(13)의 소정의 두 점(point)에 접속된다. PMOS 트랜지스터(15)를 턴 온 또는 턴 오프 하는 것에 의하여, 저항(53) 및 저항(54)에 의한 저항 분압비가 변경된다.

제 1 전압 생성부(10)에서는, 연산 증폭기(11)에 의해 기준 전압(Vref1)과 제 1 출력 전압(Vwell)의 저항 분압된 전압 사이의 차이가 비교되고, 비교 결과에 따라 PMOS 트랜지스터(12)의 게이트에 인가되는 전압이 조절된다. 따라서, 제 1 출력 전압(Vwell)이 일정하게 유지된다. 제 1 출력 전압(Vwell)을 변화시키는 경우, Trim 신호에 의해 저항 분압비가 변경된다. 이 경우, Trim 신호를 로우(L) 레벨로 하는 것에 의하여, 제 1 출력 전압(Vwell)이 고전압으로 변화된다.

판정부(20)는 저항(21), 저항(22), PMOS 트랜지스터(23), 레벨 시프트 회로(24), 비교기(26), 그리고 인버터(26)로 구성된다. 저항(21)의 일단은 PMOS 트랜지스터(12)의 드레인에 접속된다. 즉, 저항(21)의 일단은 제 1 출력 전압(Vwell)의 출력 단자에 접속된다. 저항(21)의 타단은 저항(22)의 일단에 접속된다. 저항(22)의 타단은 그라운드에 접속된다.

레벨 시프트 회로(24)는 저항(21)으로부터의 인가 전압(즉, 제 1 출력 전압(Vwell))을 전원 전압으로 하여 Trim_OK 신호의 레벨을 시프트시킨다. 레벨 시프트 회로(24)는 Trim_OK 신호의 레벨에 응답하여, PMOS 트랜지스터(23)를 턴 온 또는 턴 오프 되도록 제어한다. Trim_OK 신호가 하이(H) 레벨이면 PMOS 트랜지스터(23)는 턴 온 된다. Trim_OK 신호가 로우(L) 레벨이면 PMOS 트랜지스터(23)는 턴 오프 된다. PMOS 트랜지스터(23)의 드레인 및 소스는 저항(21)의 소정의 두 점(point)에 접속된다.

비교기(25)는 제 1 출력 전압(Vwell)을 저항(21)과 저항(22)으로 분압한 전압과 기준 전압(Vref2)을 비교한다. 비교기(25)는 분압된 전압이 기준 전압(Vref)보다 큰 경우에 로우(L) 레벨의 신호를 출력한다.

인버터(26)는 비교기(25)의 출력을 반전한다. 인버터(26)의 출력은 Reg2_OK 신호이다. Reg2_OK 신호는 제 1 출력 전압(Vwell)이 소정의 레벨보다 큰 경우에 하이(H) 레벨이 된다.

제 2 레귤레이터(3)는 제 2 전압 생성부(30)와 제 3 전압 생성부(40)로 구성된다. 제 2 전압 생성부(30)는 연산 증폭기(31), PMOS 트랜지스터(32), 저항(33), 저항(34), PMOS 트랜지스터(35), 그리고 레벨 시프트 회로(36)로 구성된다.

연산 증폭기(31)의 비반전 입력 단자에는 기준 전압(Vref3)이 인가된다. 연산 증폭기(31)의 반전 입력 단자에는 직렬로 접속된 저항(33)과 저항(34) 사이의 연결 노드가 접속된다. 연산 증폭기(31)의 출력은 PMOS 트랜지스터(32)의 게이트에 접속된다.

PMOS 트랜지스터(32)의 소스는 제 1 전압 생성부(10)의 출력 단자에 접속된다. 즉, PMOS 트랜지스터(32)의 소스는 제 1 출력 전압(Vwell)에 접속된다. PMOS 트랜지스터(32)의 드레인은 저항(33)에 접속된다. PMOS 트랜지스터(32)는 제 2 출력 전압(Vwl)에 대한 능동 부하이다. 즉, PMOS 트랜지스터(32)의 드레인은 제 2 출력 전압(Vwl)의 출력 단자이다. 저항(34)는 그라운드에 접속된다.

레벨 시프트 회로(36)는 저항(33)으로부터의 인가 전압(즉, 제 2 출력 전압(Vwl))을 전원 전압으로 하여 Trim 신호의 레벨을 시프트시킨다. 레벨 시프트 회로(36)는 Trim 신호의 레벨에 응답하여, PMOS 트랜지스터(35)가 턴 온 또는 턴 오프 되도록 제어한다. Trim 신호가 하이(H) 레벨이면 PMOS 트랜지스터(35)는 턴 온 된다. Trim 신호가 로우(L) 레벨이면 PMOS 트랜지스터(35)는 턴 오프 된다. PMOS 트랜지스터(35)의 드레인 및 소스는 저항(33)의 소정의 두 점(point)에 접속된다. PMOS 트랜지스터(35)를 턴 온 또는 턴 오프 시키는 것에 의하여, 저항(33)과 저항(34)에 의한 저항 분압비가 변경된다.

제 2 전압 생성부(30)에서는, 연산 증폭기(31)에 의하여 기준 전압(Vref3)과 제 2 출력 전압(Vwl)의 저항 분압된 전압 사이의 차이가 비교되고, 비교 결과에 따라 PMOS 트랜지스터(32)의 게이트에 인가되는 전압이 조절된다. 따라서, 제 2 출력 전압(Vwl)이 일정하게 유지된다. 제 2 출력 전압(Vwl)을 변화시키는 경우, Trim 신호에 의해 저항 분압비가 변경된다. 이 경우, Trim 신호를 로우(L) 레벨로 하는 것에 의하여, 제 2 출력 전압(Vwl)이 제 1 출력 전압(Vwell)과 동일한 고전압으로 변화된다.

제 3 전압 생성부(40)는 레벨 시프트 회로(41), PMOS 트랜지스터(42), PMOS 트랜지스터(43), 그리고 연산 증폭기(44)로 구성된다.

레벨 시프트 회로(41)는 전압(Vh)을 전원 전압으로 하여, Reg2_OK 신호의 레벨을 시프트시킨다. 레벨 시프트 회로(41)는 Reg2_OK 신호의 레벨에 응답하여, PMOS 트랜지스터(42)가 턴 온 또는 턴 오프 되도록 제어한다. Reg2_OK 신호가 하이(H) 레벨이면 PMOS 트랜지스터(42)는 턴 온 된다. Reg2_OK 신호가 로우(L) 레벨이면 PMOS 트랜지스터(42)는 턴 오프 된다. PMOS 트랜지스터(42)의 소스는 전압(Vh)에 접속된다. PMOS 트랜지스터(42)의 드레인은 PMOS 트랜지스터(43)의 소스에 접속된다.

연산 증폭기(44)의 비반전 입력 단자에는 기준 전압(Vref3)이 인가된다. 연산 증폭기(44)의 반전 입력 단자에는 직렬로 접속된 저항(33)과 저항(34) 사이의 연결 노드가 접속된다. 연산 증폭기(44)의 출력은 PPMOS 트랜지스터(43)의 게이트에 접속된다. PMOS 트랜지스터(43)는 제 2 출력 전압(Vwl)에 대한 능동 부하이다. 즉, PMOS 트랜지스터(43)의 드레인은 PMOS 트랜지스터(32)의 드레인에 접속되며, 제 2 출력 전압(Vwl)의 출력 단자이다.

제 3 전압 생성부(40)에서는, 연산 증폭기(44)에 의하여, 기준 전압(Vref3)과 제 2 출력 전압(Vwl)의 저항 분압된 전압 사이의 차이가 비교되고, 비교 결과에 따라 PMOS 트랜지스터(43)의 게이트 전압이 조절된다. 따라서, 제 2 출력 전압(Vwl)이 일정하게 유지된다.

이하에서는 충전이 되는 경우에, 제 1 레귤레이터(2) 및 제 2 레귤레이터(3)의 제어 전위의 변환 시의 동작이 설명된다.

충전 초기에, 제 2 레귤레이터(3)의 출력 구동 전원으로 제 1 레귤레이터(2)의 제 1 출력 전압(Vwell)이 이용된다. 따라서, Vwell≥Vwl 의 관계가 확실히 수행되고, 제 1 출력 전압(Vwell)을 고속으로 충전하는 것이 가능하다. 그러나, 전원의 상한이 제 1 출력 전압(Vwell) 레벨이기 때문에, 제 2 출력 전압(Vwl)의 레벨이 제 1 출력 전압(Vwell)의 레벨에 근접하면, 제 2 레귤레이터(3)의 충전 능력이 떨어지는 단점이 있다.

제 2 레귤레이터(3)는 제 1 레귤레이터(2)의 출력이 소정 전압 레벨에 도달하면, 제 2 레귤레이터(3)의 출력 구동 전원으로 제 1 출력 전압(Vwell)보다 높은 전원(Vh)를 사용한다. 여기서, Reg2_OK 신호가 하이(H) 레벨이면, 제 1 레귤레이터(2)의 출력이 소정 전압 레벨 이상인 것을 나타낸다.

도 1을 참조하면, Reg2_OK 신호가 하이(H) 레벨이 되면, PMOS 트랜지스터(42)는 턴 온 된다. PMOS 트랜지스터(42)가 턴 온 되면, PMOS 트랜지스터(43)의 소스가 전압(Vh)에 접속된다. PMOS 트랜지스터(43)는 연산 증폭기(44)에 의해 제어되며, PMOS 트랜지스터(43)의 드레인은 제 2 출력 전압(Vwl)을 출력한다. 이 경우, Reg2_OK 신호가 하이(H) 레벨이 된 후에 제 1 출력 전압(Vwell)을 전원으로 하는 제 2 전압 생성부(20)가 계속 사용되어도, 제 2 출력 전압(Vwl)은 제 3 전압 생성부(40)에 의해 일정 값으로 제어된다.

Reg2_OK 신호가 하이(H) 레벨이 되는 단계에서는, 제 1 출력 전압(Vwell)은 충분히 상승하므로, 제 1 출력 전압(Vwell)과 제 2 출력 전압(Vwl)의 전위 역전 현상은 발생하지 않는다. 다시 말하면, Reg2_OK 신호의 레벨은 전압(Vh)을 전원으로 하여 충전을 하더라도, 제 1 출력 전압(Vwell)과 제 2 출력 전압(Vwl)의 전위 역전이 일어나지 않는 전압 레벨로 설정된다.

또한, 전압(Vh)을 이용하는 제 3 전압 생성부(40)에 의해 충전 동작을 수행하는 것으로, 제 2 출력 전압(Vwl)을 목표 전압으로 충전하기 위한 전류 공급 능력을 가질 수 있다. 이것에 의해, 제 1 출력 전압(Vwell) 및 제 2 출력 전압(Vwl)의 전위가 동시에 변환되더라도, Vwell≥Vwl 의 관계가 유지되면서, 고속의 전위 변환이 가능하다.

또한, 제 1 레귤레이터(2)로부터 출력된 Reg2_OK 신호를 이용함으로써, 제 2 출력 전압(Vwl)의 검출 없이 전위 변환이 가능하다. 이것과 반대로, 제 2 레귤레이터(3)의 출력 전압(Vwl)을 검출하여 제 2 레귤레이터(3)의 전원 전압을 제 1 출력 전압(Vwell)으로부터 전압(Vh)으로 변환하는 경우에는, 제 1 출력 전압(Vwell)과 제 2 출력 전압(Vwl)의 전위 역전 현상을 확실히 방지하기 위하여, 제 1 출력 전압(Vwell)의 모니터가 필요하다.

도 2는 도 1의 레귤레이터 장치의 제 1 출력 전압 및 제 2 출력 전압의 충전을 보여준다. 도 2에서는, 제 1 레귤레이터(2)의 출력 전압(Vwell)과 제 2 레귤레이터(3)의 출력 전압(Vwl)의 시간에 따른 변화가 나타난다.

전압 변환 시에, 먼저 제 2 레귤레이터(3)에서는, 제 2 전압 생성부(30)에 의해 제 2 출력 전압(Vwl)이 생성된다. 이 시점에서, 제 3 전압 생성부(40)는 아직 활성화되지 않는다. 이 후, 제 1 출력 전압(Vwell)이 전압(Vh)에 의하여 충전되며, 제 1 출력 전압(Vwell)과 제 2 출력 전압(Vwl)의 전위 역전 현상은 발생하지 않는다.

이 후, Reg2_OK 신호가 로우(L) 레벨에서 하이(H) 레벨로 천이된다. 이 경우, 제 3 전압 생성부(40)가 활성화된다. 이 후, 제 2 레귤레이터(3)에서는, 제 3 전압 발생부(40)에 의하여 제 2 출력 전압(Vwl)이 생성된다.

한편, 도 1의 레귤레이터 장치(1)에 있어서, 제 1 레귤레이터(2)의 출력 전압 및 제 2 레귤레이터(3)의 출력 전압은 각각 도 7의 웰 전압(Vwell) 및 소스 전압(Vwl)으로 이용되는 것으로 설명되었다. 다만, 이는 예시적인 것으로 이해되어야 할 것이다. 예를 들어, 제 1 레귤레이터(2)의 출력 전압 및 제 2 레귤레이터(3)의 출력 전압은 기억 소자 또는 그 구동 소자 등에 공급되는 전원 전압이나 제어 신호의 전압으로 이용될 수 있다.

한편, 도 1의 레귤레이터 장치(1)에 있어서, 제 2 레귤레이터(3)의 출력 전압(Vwl)이 제 1 레귤레이터(2)의 출력 전압(Vwell)과 동일하게 되는 것으로 설명되었다. 다만, 이는 예시적인 것으로 이해되어야 할 것이다. 예를 들어, 제 2 출력 전압(Vwl)이 제 1 출력 전압(Vwell)보다 낮은 경우나 조금 높은 경우에도 동일하게 동작될 수 있다.

도 1에 나타난 본 발명의 기술적 사상의 실시 예에 의하면, Vwell≥Vwl 의 관계를 보증하면서, 제 1 출력 전압(Vwell) 및 제 2 출력 전압(Vwl)의 고속의 전위 변환이 가능하다.

이하에서는, 도 3 및 도 4를 참조하여, 본 발명의 기술적 사상의 다른 실시 예들이 설명된다.

도 3의 레귤레이터 장치(1a)는 Reg2_OK 신호를 출력하기 위하여 사용되는 저항으로 저항(13) 및 저항(14)를 이용하는 실시 예이다. 도 4의 레귤레이터 장치(1b)는 도 1의 제 3 전압 생성부(40)의 제어가 연산 증폭기의 활성화 신호(Enable)에 의하여 수행되는 실시 예이다. 도 3 및 도 4에서는, 간략한 설명을 위하여, 도 1과 동일한 구성은 도 1과 동일한 부호를 사용하여 설명된다.

도 3의 레귤레이터 장치(1a)는 도 1의 제 1 레귤레이터(2)에 대응하는 제 1 레귤레이터(2a)를 포함한다. 도 3의 제 1 레귤레이터(2a)는 도 1의 판정부(20)를 대신하여 판정부(20a)를 포함하다.

이 경우, 판정부(20a)는 비교기(26) 및 인버터(27)로 구성된다. 비교기(26)의 2 개의 입력 단자에는 각각 저항(13)(또는, 저항(13)의 일부)와 저항(14)에 의하여 분압된 전압 및 기준 전압(Vref4)이 접속된다. 비교기(26)는 저항(13)(또는, 저항(13)의 일부)와 저항(14)에 의하여 분압된 전압 및 기준 전압(Vref4)을 비교한다. 비교기(26)는 분압된 전압이 기준 전압(Vref4)보다 큰 경우에, 로우(L) 레벨의 신호를 출력한다.

인버터(27)는 비교기(26)의 출력을 반전한다. 인버터(27)의 출력 신호는 Reg2_OK 신호이다. Reg2_OK 신호는 제 1 출력 전압(Vwell)의 레벨이 소정 레벨 이상인 경우에 하이(H) 레벨로 천이된다.

도 4의 레귤레이터(1b)는 도 1의 제 2 레귤레이터(3)에 대응하는 제 2 레귤레이터(3b)를 포함한다. 도 4의 제 2 레귤레이터(3b)는 도 1의 제 3 전압 생성부(40)를 대신하여 제 3 전압 생성부(40b)를 포함한다. 제 3 전압 생성부(40b)는 연산 증폭기(45) 및 PMOS 트랜지스터(46)로 구성된다.

연산 증폭기(45)의 비반전 입력 단자에는 기준 전압(Vref3)이 인가된다. 연산 증폭기(45)의 반전 입력 단자에는 직렬로 접속된 저항(33)과 저항(34) 사이의 연결 노드가 접속된다. 연산 증폭기(45)의 출력은 PMOS 트랜지스터(46)의 게이트에 접속된다.

연산 증폭기(45)는 활성화 신호 단자(Enable 단자)를 포함한다. 활성화 신호 단자에는 Reg2_OK 신호가 인가된다. 연산 증폭기(45)는 활성화 신호 단자에 인가되는 Reg2_OK 신호가 하이(H) 레벨인 경우에, 반전 입력 단자 및 비반전 입력 단자의 입력 레벨에 따라 출력 레벨을 변화시킨다. 연산 증폭기(45)는 활성화 신호 단자에 인가되는 Reg2_OK 신호가 로우(L) 레벨인 경우에, 출력 레벨을 전압(Vh) 레벨로 고정한다.

즉, Reg2_OK 신호가 하이(H) 레벨인 경우에, PMOS 트랜지스터(46)의 게이트 전압이 제어된다. Reg2_OK 신호가 로우(L) 레벨인 경우에, PMOS 트랜지스터(46)는 턴 오프 상태로 제어된다.

PMOS 트랜지스터(46)의 소스는 전압(Vh)에 접속된다. PMOS 트랜지스터(46)는 제 2 출력 전압(Vwl)에 대한 능동 부하이다. 즉, PMOS 트랜지스터(46)의 드레인은 PMOS 트래지스터(32)의 드레인에 접속되며, 제 2 출력 전압(Vwl)의 출력 단자이다. 제 3 전압 생성부(40b)에서는, 연산 증폭기(45)에 의하여 기준 전압(Vref3)과 제 2 출력 전압(Vwl) 사이의 차이가 비교되고, 비교 결과에 따라 PMOS 트랜지스터(46)의 게이트 전압이 조절된다. 따라서, 제 2 출력 전압(Vwl)이 일정하게 유지된다.

상술한 바와 같이, 본 발명의 기술적 사상에 따른 실시 예는 내부의 회로 블록에 전압을 공급하는 복수의 레귤레이터를 가지는 반도체 장치에 관한 것이다. 구체적으로, 본 발명의 기술적 사상의 실시 예에 따르면, 제 2 레귤레이터가 제어하는 제 2 전압(VA)가 제 1 레귤레이터가 제어하는 제 1 전압에 대하여 VB≥VA 의 관계가 요구된다고 전제된다. 여기서, 제 1 전압(VB)은 제 1 출력 전압(Vwell)에 대응한다. 제 2 전압(VA)은 제 2 출력 전압(Vwl)에 대응한다.

이 경우, 제 2 전압(VA)을 제어하는 제 2 레귤레이터는 다음과 같은 특징을 갖는다. 충전 초기에, 제 2 레귤레이터의 출력 구동 전원으로 제 1 레귤레이터의 출력 전압(VB)을 이용한다. 제 1 레귤레이터의 출력 전압(VB)이 소정 레벨에 도달하면, 제 2 레귤레이터의 출력 구동 전원으로 제 1 레귤레이터의 출력 전압(VB) 보다 높은 별도의 전원이 사용된다. 이 경우, 예를 들어, 제 1 레귤레이터의 출력 전압(VB)이 소정 레벨에 도달하면 Reg2_OK 신호가 하이(H) 레벨로 천이된다. 이렇게 함으로써, 제 1 전압(VA) 및 제 2 전압(VB)의 전위를 동시에 변환하는 경우에, VB≥VA 의 관계를 유지하면서 고속의 전원 전환이 가능하다.

도 13은 본 발명의 기술적 사상의 실시 예에 따른 레귤레이터 장치를 포함하는 솔리드 스테이트 디스크(SSD)를 보여주는 블록도이다. 도 13을 참조하면, SSD 시스템(1000)은 호스트(1100)와 SSD(1200)를 포함한다. SSD(1200)는 신호 커넥터(signal connector, 1211)를 통해 호스트(1100)와 신호를 주고 받으며, 전원 커넥터(power connector, 1221)를 통해 전원을 입력받는다. SSD(1200)는 복수의 불휘발성 메모리 장치(1201~120n), SSD 컨트롤러(1210), 그리고 보조 전원 장치(1220)를 포함한다.

복수의 불휘발성 메모리 장치(1201~120n)는 SSD(1200)의 저장 매체로서 사용된다. 복수의 불휘발성 메모리 장치(1201~120n)는 대용량의 저장 능력을 가지는 플래시 메모리 장치로 구현될 수 있다. SSD(1200)는 주로 플래시 메모리(Flash memory)를 사용하고 있으나, 플래시 메모리 이외에도 PRAM, MRAM, ReRAM, FRAM 등의 불휘발성 메모리 장치가 사용될 수도 있다.

도 13에서, 적어도 하나의 불휘발성 메모리 장치는 도 1 내지 도 4의 레귤레이터 장치를 포함할 수 있다. 즉, 예를 들어 쓰기 동작이 수행되는 경우에, 불휘발성 메모리 장치는 워드 라인을 통하여 공급되는 전원의 레벨을 고속으로 변경할 수 있다.

복수의 불휘발성 메모리 장치(1201~120n)는 복수의 채널(CH1~CHn)을 통해 SSD 컨트롤러(1210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 메모리 장치들은 동일한 데이터 버스에 연결될 수 있다.

SSD 컨트롤러(1210)는 신호 커넥터(1211)를 통해 호스트(1100)와 신호(SGL)를 주고 받는다. 여기에서, 신호(SGL)에는 커맨드, 어드레스, 데이터 등이 포함될 수 있다. SSD 컨트롤러(1210)는 호스트(1100)의 커맨드에 따라 해당 메모리 장치에 데이터를 쓰거나 해당 메모리 장치로부터 데이터를 읽어낸다. SSD 컨트롤러(1210)의 내부 구성은 도 36를 참조하여 상세하게 설명된다.

보조 전원 장치(1220)는 전원 커넥터(1221)를 통해 호스트(1100)와 연결된다. 보조 전원 장치(1220)는 호스트(1100)로부터 전원(PWR)을 입력받고, 충전할 수 있다. 한편, 보조 전원 장치(1220)는 SSD(1200) 내에 위치할 수도 있고, SSD(1200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(1220)는 메인 보드에 위치하며, SSD(1200)에 보조 전원을 제공할 수도 있다.

도 14는 도 13에 도시된 SSD 컨트롤러(1210)의 구성을 예시적으로 보여주는 블록도이다. 도 14를 참조하면, SSD 컨트롤러(1210)는 중앙 처리 장치(CPU, 1211), 호스트 인터페이스(1212), 휘발성 메모리 장치(1213), 그리고 NVM 인터페이스(1214)를 포함한다.

중앙 처리 장치(1211)는 호스트(1100, 도 13 참조)로부터 입력된 신호(SGL)를 분석하고 처리한다. 중앙 처리 장치(1211)는 호스트 인터페이스(1212)나 NVM 인터페이스(1214)를 통해 호스트(1100)나 불휘발성 메모리(1201~120n)를 제어한다. 중앙 처리 장치(1211)는 SSD(1200)을 구동하기 위한 펌웨어에 따라서 불휘발성 메모리 장치(1201~120n)의 동작을 제어한다.

호스트 인터페이스(1212)는 호스트(1100)의 프로토콜에 대응하여 SSD(1200)와의 인터페이싱을 제공한다. 호스트 인터페이스(1212)는 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI express, ATA, PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI) 등을 이용하여 호스트(1100)와 통신할 수 있다. 또한, 호스트 인터페이스(1212)는 호스트(1100)가 SSD(1200)를 하드 디스크 드라이브(HDD)로 인식하도록 지원하는 디스크 에뮬레이션(Disk Emulation) 기능을 수행할 수 있다.

휘발성 메모리 장치(VM, 1213)는 호스트(1100)로부터 제공되는 쓰기 데이터 또는 불휘발성 메모리 장치로부터 읽은 데이터를 임시로 저장한다. 휘발성 메모리(1213)는 불휘발성 메모리 장치(1201~120n)에 저장될 메타 데이터나 캐시 데이터를 저장할 수 있다. 서든 파워 오프 동작 시에, 휘발성 메모리(1213)에 저장된 메타 데이터나 캐시 데이터는 불휘발성 메모리 장치(1201~120n)에 저장된다. 휘발성 메모리 장치(VM, 1213)에는 DRAM, SRAM 등이 포함될 수 있다.

NVM 인터페이스(1214)는 휘발성 메모리 장치(1213)로부터 전달된 데이터를 각각의 채널들(CH1~CHn)로 스캐터링(Scattering)한다. 그리고 NVM 인터페이스(1214)는 불휘발성 메모리 장치(1201~120n)로부터 읽은 데이터를 휘발성 메모리 장치(1213)로 전달한다. 여기에서, NVM 인터페이스(1214)는 낸드 플래시 메모리의 인터페이스 방식을 사용할 수 있다. 즉, SSD 컨트롤러(1210)는 낸드 플래시 메모리 인터페이스 방식에 따라 프로그램, 읽기, 또는 소거 동작 등을 수행할 수 있다.

도 15는 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 포함하는 데이터 저장 장치를 보여주는 블록도이다. 도 15를 참조하면, 데이터 저장 장치(2000)는 메모리 컨트롤러(2100) 및 플래시 메모리(2200)를 포함한다. 데이터 저장 장치(2000)는 메모리 카드(예를 들면, SD, MMC 등)나 착탈 가능한 이동식 저장 장치(예를 들면, USB 메모리 등)와 같은 저장 매체를 모두 포함한다.

도 15를 참조하면, 메모리 컨트롤러(2100)는 중앙처리장치(CPU, 2110), 호스트 인터페이스(2120), 랜덤 액세스 메모리(RAM, 2130), 플래시 인터페이스(2140), 그리고 보조 전원 장치(2150)를 포함한다. 보조 전원 장치(2150)는 메모리 컨트롤러(2100) 내에 위치할 수도 있고, 밖에 위치할 수도 있다.

데이터 저장 장치(2000)는 호스트와 연결되어 사용된다. 데이터 저장 장치(2000)는 호스트 인터페이스(2120)를 통해 호스트와 데이터를 주고 받으며, 플래시 인터페이스(2140)를 통해 플래시 메모리(2200)와 데이터를 주고 받는다. 데이터 저장 장치(2000)는 호스트로부터 전원을 공급받아서 내부 동작을 수행한다.

도 15에 도시된 플래시 메모리 장치(2200)는 도 1 내지 도 4에 도시된 레귤레이터 장치를 포함한다. 따라서, 예를 들어 쓰기 동작이 수행되는 경우에, 플래시 메모리 장치(2200)는 워드 라인을 통하여 공급되는 전원의 레벨을 고속으로 변경할 수 있다. 따라서, 쓰기 동작의 속도가 빨라질 수 있다.

도 16은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 포함하는 메모리 카드를 보여주는 블록도이다. 도 16은 메모리 카드 중에서 SD 카드의 외형을 보여준다. 도 16을 참조하면, SD 카드는 9개의 핀으로 구성되어 있다. SD 카드는 4개의 데이터 핀(예를 들면, 1, 7, 8, 9), 한 개의 커맨드 핀(예를 들면, 2), 한 개의 클록 핀(예를 들면, 5), 3개의 전원 핀(예를 들면, 3, 4, 6)을 갖는다.

여기에서, 커맨드 핀(핀 번호 2)을 통해 커맨드(command) 및 응답 신호(response)가 전달된다. 일반적으로, 커맨드(command)는 호스트로부터 메모리 카드로 전송되고, 응답 신호(response)는 메모리 카드로부터 호스트로 전송된다.

도 17는 도 16에 도시된 메모리 카드의 내부 구성 및 호스트와의 연결 관계를 보여주는 블록도이다. 메모리 카드 시스템(3000)은 호스트(3100)와 메모리 카드(3200)를 구비한다. 호스트(3100)는 호스트 컨트롤러(3110) 및 호스트 접속 유닛(3120)을 포함한다. 메모리 카드(3200)는 카드 접속 유닛(3210), 카드 컨트롤러(3220), 그리고 메모리(3230)를 포함한다.

호스트 접속 유닛(3120) 및 카드 접속 유닛(3210)은 복수의 핀으로 구성된다. 이들 핀에는 커맨드 핀, 데이터 핀, 클록 핀, 전원 핀 등이 포함되어 있다. 핀의 수는 메모리 카드(3200)의 종류에 따라 달라진다. 예로서, SD 카드는 9개의 핀을 갖는다.

호스트(3100)는 메모리 카드(3200)에 데이터를 쓰거나, 메모리 카드(3200)에 저장된 데이터를 읽는다. 호스트 컨트롤러(3110)는 커맨드(예를 들면, 쓰기 커맨드), 호스트(3100) 내의 클록 발생기(도시되지 않음)에서 발생한 클록 신호(CLK), 그리고 데이터(DAT)를 호스트 접속 유닛(3120)을 통해 메모리 카드(3200)로 전송한다.

카드 컨트롤러(3220)는 카드 접속 유닛(3210)을 통해 수신된 쓰기 커맨드에 응답하여, 카드 컨트롤러(3220) 내에 있는 클록 발생기(도시되지 않음)에서 발생한 클록 신호에 동기하여 데이터를 메모리(3230)에 저장한다. 메모리(3230)는 호스트(3100)로부터 전송된 데이터를 저장한다. 예를 들어, 호스트(3100)가 디지털 카메라인 경우에는 영상 데이터를 저장한다.

여기에서, 메모리(3230)는 불휘발성 메모리 장치를 포함하며, 불휘발성 메모리 장치는 도 1 내지 도 4에 도시된 레귤레이터 장치를 포함한다. 즉, 예를 들어 쓰기 동작이 수행되는 경우에, 메모리(3230)는 워드 라인을 통하여 인가되는 전압의 레벨을 고속으로 변환할 수 있다. 따라서, 쓰기 동작이 빠르게 수행될 수 있다.

도 18은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 포함하는 전자 장치를 보여주는 블록도이다. 전자 장치(4000)는 퍼스널 컴퓨터(PC)로 구현되거나, 노트북 컴퓨터, 휴대폰, PDA(Personal Digital Assistant), 그리고 카메라 등과 같은 휴대용 전자 장치로 구현될 수 있다.

도 18을 참조하면, 전자 장치(4000)는 반도체 메모리 장치(4100), 전원 장치(4200), 보조 전원 장치(4250), 중앙처리장치(4300), 램(4400), 그리고 사용자 인터페이스(4500)를 포함한다. 반도체 메모리 장치(4100)는 플래시 메모리(4110) 및 메모리 컨트롤러(4120)를 포함한다.

도 18에 도시된 플래시 메모리(4110)는 도 1 내지 도 4에 도시된 레귤레이터 장치를 포함한다. 즉, 예를 들어 쓰기 동작이 수행되는 경우에, 메모리(3230)는 워드 라인을 통하여 인가되는 전압의 레벨을 고속으로 변환할 수 있다. 따라서, 쓰기 동작이 빠르게 수행될 수 있다.

본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.

1, 1 a, 1 b　레귤레이터 장치
2, 2 a　제 1 레귤레이터
3, 3 b　제 2 레귤레이터
10　제 1 전압 생성부
20, 20 a　판정부
30　제2 전압 생성부
40, 40 b　제 3 전압 생성부
13, 14, 21, 22 저항
12, 15, 32, 35, 42, 43, 121　PMOS 트랜지스터
11, 31, 44, 45 연산 증폭기
16, 36 레벨 시프트 회로
100　반도체 장치
111　불휘발성 메모리 셀

Claims (11)

1. 제 1 전압을 생성하는 제 1 레귤레이터; 및
   상기 제 1 전압보다 낮은 제 2 전압을 생성하는 제 2 레귤레이터를 포함하되,
   상기 제 2 레귤레이터는 상기 제 1 전압의 레벨과 미리 정해진 기준 전압의 레벨의 비교 결과에 기초하여 상기 제 1 전압 또는 상기 제 1 전압보다 높은 제 3 전압을 선택적으로 이용하여 상기 제 2 전압을 생성하는 전압 안정화 장치.
2. 제 1 항에 있어서,
   상기 제 1 레귤레이터는
   상기 제 1 전압을 생성하는 제 1 전압 생성부; 및
   상기 제 1 전압의 레벨이 상기 기준 전압의 레벨에 도달하였는지의 여부를 판단하는 판정부를 포함하는 전압 안정화 장치.
3. 제 2 항에 있어서,
   상기 제 2 레귤레이터는
   상기 제 1 전압의 레벨이 상기 기준 전압의 레벨보다 낮으면, 상기 제 1 전압을 공급받아 상기 제 2 전압을 생성하는 제 2 전압 생성부; 및
   상기 제 1 전압의 레벨이 상기 기준 전압의 레벨에 도달하면, 상기 제 3 전압을 공급받아 상기 제 2 전압을 생성하는 제 3 전압 생성부를 포함하고,
   상기 제 3 전압 생성부는 상기 제 1 전압의 레벨 변화에 따른 상기 판정부의 판정 결과에 응답하여 활성화되는 것을 특징으로 하는 전압 안정화 장치.
4. 삭제
5. 제 2 항에 있어서,
   상기 제 1 전압 생성부는 상기 제 1 전압을 분압하는 분압 회로를 포함하며,
   상기 판정부는 상기 분압 회로를 상기 제 1 전압 생성부와 공유하는 전압 안정화 장치.
6. 제 5 항에 있어서,
   상기 제 1 전압 생성부는
   상기 제 1 전압을 제 1 분압비로 분압한 제 1 분압 전압 및 제 1 기준 전압에 기초하여, 제 1 출력 트랜지스터를 구동하는 연산 증폭 회로; 및
   상기 제 1 분압비를 소정의 제어 신호에 응답하여 변화시키는 제 1 분압비 변화부를 포함하는 전압 안정화 장치.
7. 제 6 항에 있어서,
   상기 제 2 전압 생성부는 제 2 기준 전압에 기초하여, 제 2 출력 트랜지스터를 구동하는 제 2 연산 증폭 회로를 포함하고,
   상기 제 3 전압 생성부는 상기 제 2 기준 전압에 기초하여, 제 3 출력 트랜지스터를 구동하는 제 3 연산 증폭 회로를 포함하며,
   상기 제 2 출력 트랜지스터의 출력단과 상기 제 3 출력 트랜지스터의 출력단은 접속되는 전압 안정화 장치.
8. 제 6 항에 있어서,
   상기 제 2 전압 생성부는 상기 제 2 전압을 제 2 분압비로 분압한 제 2 분압 전압 및 제 2 기준 전압에 기초하여, 제 2 출력 트래지스터를 구동하는 제 2 연산 증폭 회로를 포함하고,
   상기 제 3 전압 생성부는 상기 제 2 분압 전압 및 상기 제 2 기준 전압에 기초하여, 제 3 출력 트랜지스터를 구동하는 제 3 연산 증폭 회로를 포함하며,
   상기 제 2 출력 트랜지스터의 출력단과 상기 제 3 트랜지스터의 출력단은 접속되는 전압 안정화 장치.
9. 기억 장치; 및
   상기 기억 장치에 전원 전압 또는 제어 신호의 전압을 공급하는 전압 안정화 장치를 포함하며,
   상기 전압 안정화 장치는
   제 1 전압을 생성하는 제 1 레귤레이터; 및
   상기 제 1 전압보다 낮은 제 2 전압을 생성하는 제 2 레귤레이터를 포함하되, 상기 제 2 레귤레이터는 상기 제 1 전압의 레벨과 미리 정해진 기준 전압의 레벨의 비교 결과에 기초하여 상기 제 1 전압 또는 상기 제 1 전압보다 높은 제 3 전압을 선택적으로 이용하여 상기 제 2 전압을 생성하는 반도체 장치.
10. 제 9 항에 있어서,
    상기 기억 장치는 멀티 레벨 셀 방식의 불휘발성 메모리 장치이며,
    상기 제 1 전압은 상기 불휘발성 메모리 장치에 접속된 워드 라인을 구동하는 PMOS 트랜지스터의 웰 전압이며,
    상기 제 2 전압은 상기 PMOS 트랜지스터의 소스 전압인 반도체 장치.
11. 제 1 전압 생성부에 의하여 제 1 전압이 생성되는 단계;
    판정부에 의하여, 상기 제 1 전압이 미리 정해진 기준 전압보다 낮은 제 1 상태인지 또는 상기 기준 전압보다 높은 제 2 상태인지의 여부가 판단되는 단계;
    제 2 전압 생성부에 의하여, 상기 제 1 상태에 있을 때 상기 제 1 전압이 공급되어 상기 제 1 전압보다 낮은 제 2 전압이 생성되는 단계; 및
    제 3 전압 생성부에 의하여, 상기 제 2 상태에 있을 때 상기 제 1 전압보다 높은 전압이 공급되어 상기 제 2 전압이 생성되는 단계를 포함하는 전압 생성 방법.

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