KR102469172B1 - 비휘발성 메모리 장치 및 이의 검증 라이트 방법 - Google Patents

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Abstract

비휘발성 메모리 장치는 프로그램 전류 생성부, 클램핑부 및 전압 생성부를 포함할 수 있다. 상기 프로그램 전류 생성부는 프로그램 신호에 기초하여 프로그램 전류를 생성할 수 있다. 상기 클램핑부는 메모리 셀로 상기 프로그램 전류 이상의 전류가 흐르지 않도록 클램핑할 수 있다. 상기 전압 생성부는 검증 라이트 전압을 상기 메모리 셀로 인가할 수 있다. 따라서, 메모리 셀에 대한 검증 라이트 동작이 수행될 수 있다.

Description

비휘발성 메모리 장치 및 이의 검증 라이트 방법 {NONVOLATILE MEMORY APPARATUS AND VERIFY WRITE METHOD}
본 발명은 반도체 장치에 관한 것으로, 더 상세하게는 비휘발성 메모리 장치 및 이의 검증 라이트 방법에 관한 것이다.
종래의 DRAM은 캐패시터로 구성된 메모리 셀을 포함하고, 상기 메모리 셀에 전하를 충전하거나 방전하면서 데이터를 저장한다. 그러나, 캐패시터의 특성상 누설전류가 존재하기 때문에, 상기 DRAM은 휘발성 메모리라는 단점을 갖는다. 상기 DRAM의 단점을 개선하기 위해, 비휘발성이며 데이터의 리텐션이 불필요한 메모리들이 개발되고 있다. 특히, 메모리 셀을 구성하는 물질을 변화시켜 비휘발성을 구현하려는 시도가 계속되고 있으며, 그 중 하나가 저항성 메모리 셀을 저항성 메모리 장치이다. 상기 저항성 메모리 장치는 상변화 메모리 장치 또는 저항 메모리 장치를 포함할 수 있다.
저항성 메모리 장치는 가변 저항성 물질로 구성된 메모리 셀을 포함하고, 상기 가변 저항성 물질은 자신을 통해 흐르는 전류의 크기에 따라 가변되는 저항 값을 가질 수 있다. 따라서, 상기 메모리 셀로 인가되는 전류의 크기를 조절함으로써 원하는 데이터를 상기 메모리 셀에 라이트할 수 있다. 예를 들어, 상기 메모리 셀은 셋 데이터를 저장하기 위해 저 저항 상태로 설정될 수 있고, 상기 메모리 셀은 리셋 데이터를 저장하기 위해 고 저항 상태로 설정될 수 있다.
상기 저항성 메모리 장치는 원하는 데이터를 정확하게 라이트 하기 위해 프로그램 및 검증 동작을 수행할 수 있다. 예를 들어, 메모리 셀에 대해 리셋 프로그램 동작이 수행되면, 리셋 프로그램 전류를 인가하여 메모리 셀로 리셋 데이터를 라이트할 수 있다. 이후, 리셋 데이터가 정확하게 라이트되었는지 여부를 검증하기 위해 검증 리드 동작이 수행될 수 있다. 검증 리드 동작 결과, 리셋 데이터가 라이트되었다면 리셋 프로그램 동작이 종료되고, 리셋 데이터가 라이트되지 않았다면, 다시 리셋 프로그램 동작 및 검증 리드 동작이 반복 수행될 수 있다.
본 발명의 실시예는 메모리 셀에 대한 검증 리드 동작과 동시에 라이트 동작을 수행할 수 있는 비휘발성 메모리 장치 및 검증 라이트 방법을 제공할 수 있다.
본 발명의 실시예에 따른 비휘발성 메모리 장치는 메모리 셀을 통해 흐르는 메모리 셀 전류에 기초하여 프로그램 전류를 증가시키는 프로그램 전류 생성부; 상기 프로그램 전류 이상의 전류가 상기 메모리 셀로 흐르지 않도록 클램핑하는 클램핑부; 및 메모리 셀로 검증 라이트 전압을 인가하는 전압 생성부를 포함할 수 있다.
본 발명의 실시예에 따른 비휘발성 메모리 장치는 클램핑 제어신호에 기초하여 메모리 셀로 프로그램 전류 이상의 전류가 흐르는 것을 방지하는 클램핑부; 검증 라이트 전압을 수신하여 센싱 전압을 상기 메모리 셀로 인가하는 전압 생성부; 상기 메모리 셀을 통해 흐르는 메모리 셀 전류를 감지하여 감지 신호를 생성하는 센스앰프; 상기 감지 신호에 기초하여 전류 업데이트 신호 및 프로그램 종료신호를 생성하는 프로그램 제어부; 및 상기 전류 업데이트 신호에 기초하여 상기 프로그램 전류를 증가시켜 클램핑 제어신호를 생성하는 클램핑 제어부를 포함할 수 있다.
본 발명의 실시예에 따른 비휘발성 메모리 장치의 검증 라이트 방법은 메모리 셀을 프로그램 하기 위한 비휘발성 메모리 장치의 검증 라이트 방법으로서, 상기 메모리 셀로 설정된 프로그램 전류 이상의 전류가 흐르지 않도록 클램핑하는 단계; 상기 메모리 셀로 검증 라이트 전압을 인가하여 검증 리드 동작 및 라이트 동작을 동시에 수행하는 단계; 및 스냅 백 발생 여부에 기초하여 상기 프로그램 전류를 상승시키는 단계를 포함할 수 있다.
본 발명의 실시예는 메모리 셀에 대한 프로그램 시간을 감소시켜 비휘발성 메모리 장치의 동작 성능을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 비휘발성 메모리 장치의 구성을 보여주는 도면,
도 2는 본 발명의 실시예에 따른 비휘발성 메모리 장치의 구성을 보여주는 도면,
도 3은 메모리 셀의 저항 값에 따라 스냅 백이 발생하는 모습을 보여주는 그래프,
도 4는 본 발명의 실시예에 따른 비휘발성 메모리 장치의 동작을 보여주는 타이밍도,
도 5는 본 발명의 실시예에 따른 비휘발성 메모리 장치의 동작을 보여주는 흐름도,
도 6은 본 발명의 실시예에 따른 데이터 저장 시스템의 구성도,
도 7은 본 발명의 실시예에 따른 메모리 시스템의 구성도이다.
도 1은 본 발명의 실시예에 따른 비휘발성 메모리 장치(1)의 구성을 보여주는 도면이다. 도 1에서, 상기 비휘발성 메모리 장치(1)는 메모리 셀 어레이(110), 로우 디코더(120), 컬럼 디코더(130), 제어 회로(140) 및 입출력 회로(150)를 포함할 수 있다. 상기 메모리 셀 어레이(110)는 복수의 워드라인(도시하지 않음.)과 복수의 비트라인(도시하지 않음.)을 포함할 수 있다. 상기 복수의 워드라인과 상기 복수의 비트라인이 교차하는 지점에는 메모리 셀(도시하지 않음.)이 연결될 수 있다. 상기 메모리 셀은 저항성 메모리 셀일 수 있다. 예를 들어, 상기 메모리 셀은 상변화 소자와 같이 프로그램 전류에 따라 저항 상태 및/또는 값이 변화되는 저항성 소자를 포함할 수 있다.
상기 로우 디코더(120)는 로우 어드레스 신호(RADD)에 기초하여 상기 메모리 셀 어레이(110)에 배치된 복수의 워드라인 중 특정 워드라인을 선택할 수 있다. 상기 컬럼 디코더(130)는 컬럼 어드레스 신호(CADD)에 기초하여 상기 메모리 셀 어레이(110)에 배치된 복수의 비트라인 중 특정 비트라인을 선택할 수 있다. 상기 로우 디코더(120)에 의해 특정 워드라인이 선택되고, 상기 컬럼 디코더(130)에 의해 특정 비트라인이 선택되면, 상기 특정 워드라인 및 비트라인과 연결된 메모리 셀이 억세스될 수 있다.
상기 제어 회로(140)는 커맨드 신호(CMD)에 따라 상기 메모리 셀 어레이(110)에 대한 라이트 동작 및 리드 동작을 제어할 수 있다. 상기 제어 회로(140)는 커맨드 신호(CMD)에 기초하여 라이트 동작을 위한 리셋 프로그램 신호(RPG) 및 셋 프로그램 신호(SPG)를 생성할 수 있다. 상기 리셋 프로그램 신호(RPG)는 억세스된 메모리 셀로 리셋 데이터가 프로그램되도록 지시하는 신호일 수 있고, 상기 셋 프로그램 신호(SPG)는 억세스된 메모리 셀로 셋 데이터가 프로그램되도록 지시하는 신호일 수 있다. 상기 제어 회로(140)는 상기 커맨드 신호(CMD)에 기초하여 리드 동작을 위한 리드 신호(RD)를 생성할 수 있다. 상기 리드 신호(RD)는 억세스된 메모리 셀에 저장된 데이터를 리드하는 동작을 지시하는 신호일 수 있다. 또한, 상기 제어 회로(140)는 하나 또는 그 이상의 내부 전압 및/또는 클럭 신호 등을 제공하거나 상기 비휘발성 메모리 장치의 다양한 동작 정보를 설정할 수 있다.
상기 입출력 회로(150)는 상기 리드 신호(RD)에 응답하여 상기 메모리 셀을 통해 흐르는 전류를 감지하여 출력 데이터를 생성하고, 상기 출력 데이터를 데이터 전송 라인(160)으로 출력할 수 있다. 상기 입출력 회로(150)는 상기 셋 프로그램 신호(SPG)에 응답하여 상기 메모리 셀에 셋 데이터를 라이트하기 위해 상기 메모리 셀을 셋 상태로 프로그램할 수 있다. 상기 입출력 회로(150)는 상기 리셋 프로그램 신호(RPG)에 응답하여 상기 메모리 셀에 리셋 데이터를 라이트하기 위해 상기 메모리 셀을 리셋 상태로 프로그램할 수 있다. 본 발명의 실시예에서, 상기 입출력 회로(150)는 상기 메모리 셀을 상기 리셋 상태로 프로그램하기 위해 검증 라이트 동작을 수행할 수 있다. 상기 입출력 회로(150)는 상기 리셋 프로그램 신호(RPG)에 응답하여 검증 리드 동작을 수행하고, 검증 리드 동작과 동시에 라이트 동작을 수행할 수 있다. 상기 입출력 회로(150)는 상기 검증 리드 동작을 수행함과 동시에 상기 메모리 셀로 리셋 프로그램 전류를 제공할 수 있다. 상기 입출력 회로(150)는 억세스된 메모리 셀이 셋 또는 리셋 상태로 프로그램이 완료되었을 때 상기 프로그램 종료신호(EXIT)를 생성할 수 있다.
도 2는 본 발명의 실시예에 따른 비휘발성 메모리 장치(2)의 구성을 보여주는 도면이다. 도 2에서, 상기 비휘발성 메모리 장치(2)는 메모리 셀(201), 워드라인 선택 스위치(202), 비트라인 선택 스위치(203) 및 입출력 회로를 포함할 수 있다. 상기 워드라인 선택 스위치(202)는 상기 로우 디코더(120)로부터 생성된 워드라인 선택신호(WLS)에 응답하여 턴온될 수 있다. 상기 워드라인 선택 스위치(202)는 상기 메모리 셀(201)의 일 단을 제 1 전압 단(VL)과 연결할 수 있다. 상기 제 1 전압 단은 접지전압 단일 수 있고, 벌크 바이어스 전압 단일 수 있다. 상기 벌크 바이어스 전압은 상기 접지전압보다 낮은 음 전압일 수 있다. 상기 비트라인 선택 스위치(203)는 상기 컬럼 디코더(130)로부터 생성된 비트라인 선택신호(BLS)에 응답하여 턴온될 수 있다. 상기 비트라인 선택 스위치(203)는 상기 메모리 셀(201)의 타 단을 상기 입출력 회로와 연결할 수 있다.
상기 입출력 회로는 상기 워드라인 선택신호(WLS) 및 비트라인 선택신호(BLS)에 의해 선택된 메모리 셀(201)에 대한 라이트 및 리드 동작을 수행할 수 있다. 상기 입출력 회로는 프로그램 전류 생성부(210), 클램핑부(220) 및 전압 생성부(230)를 포함할 수 있다. 상기 프로그램 전류 생성부(210)는 상기 메모리 셀을 프로그램하기 위한 프로그램 전류(IRST)를 생성하고, 상기 메모리 셀(201)을 통해 흐르는 메모리 셀 전류(ICELL)에 기초하여 상기 프로그램 전류(IRST)를 증가시킬 수 있다. 상기 프로그램 전류 생성부(210)는 상기 메모리 셀(201)을 통해 흐르는 메모리 셀 전류(ICELL)에 기초하여 상기 프로그램 전류(IRST)를 증가시킬 수 있다. 상기 프로그램 전류 생성부(210)는 메모리 셀 전류(ICELL)에 스냅 백이 발생하였는지 여부에 기초하여 상기 프로그램 전류(IRST)를 증가시킬 수 있다. 상기 스냅 백은 메모리 셀(201)의 저항 값이 임계 저항 값 이하일 때 상기 메모리 셀(201)을 통해 흐르는 전류가 급격히 증가하는 현상을 의미할 수 있다. 상기 프로그램 전류 생성부(210)는 상기 메모리 셀 전류(IRST)가 임계 값 이상이면 상기 프로그램 전류(IRST)를 증가시킬 수 있고, 상기 메모리 셀 전류(ICELL)가 임계 값 이하이면 프로그램 동작을 종료시킬 수 있다. 또한, 상기 프로그램 전류 생성부(210)는 상기 스냅 백이 발생하면 상기 프로그램 전류(IRST)를 증가시킬 수 있고, 상기 스냅 백이 발생하지 않으면 프로그램 동작을 종료시킬 수 있다. 상기 프로그램 전류 생성부(210)는 프로그램 전류(IRST)에 기초하여 클램핑 제어신호(VCLP)를 생성할 수 있다. 상기 클램핑 제어신호(VCLP)는 상기 프로그램 전류(IRST)의 크기에 대응하는 전압 레벨을 가질 수 있다.
상기 클램핑부(220)는 상기 메모리 셀(201)을 통해 상기 프로그램 전류(IRST) 이상의 전류가 흐르지 않도록 클램핑할 수 있다. 상기 클램핑부(220)는 상기 클램핑 제어신호(VCLP)에 기초하여 클램핑 동작을 수행할 수 있다. 상기 클램핑부(220)는 상기 클램핑 제어신호(VCLP)에 기초하여 상기 메모리 셀을 통해 상기 프로그램 전류(IRST) 이상의 전류가 흐르는 것을 방지할 수 있다. 상기 클램핑부(220)는 상기 클램핑 제어신호에 기초하여 상기 프로그램 전류와 실질적으로 동일한 클램핑 전류(ICLP)를 생성할 수 있고, 상기 클램핑 전류(ICLP)를 상기 전압 생성부(230)로 제공할 수 있다.
상기 전압 생성부(230)는 검증 라이트 전압(VRST)을 상기 메모리 셀(201)로 제공할 수 있다. 상기 전압 생성부(230)는 상기 검증 라이트 전압(VRST)을 수신하여 센싱 전압(VSEN)을 생성하고, 상기 센싱 전압(VSEN)을 상기 메모리 셀(201)로 인가할 수 있다. 상기 전압 생성부(230)는 상기 검증 리드 전압(VRST)과 실질적으로 동일한 레벨을 갖는 상기 센싱 전압(VSEN)을 상기 메모리 셀(201)로 인가할 수 있다. 상기 전압 생성부(230)는 라이트 동작에서 상기 검증 라이트 전압(VRST)을 수신하여 상기 센싱 전압(VSEN)을 상기 메모리 셀(201)로 인가할 수 있다. 또한, 상기 전압 생성부(230)는 리드 동작에서 리드 전압(VRD)을 수신하여 상기 리드 전압(VRD)과 실질적으로 동일한 레벨을 갖는 상기 센싱 전압(VSEN)을 상기 메모리 셀(201)로 인가할 수 있다. 상기 검증 라이트 전압(VRST)은 상기 리드 전압(VRD)보다 높은 레벨을 가질 수 있다. 상기 검증 라이트 전압(VRST) 및 상기 리드 전압(VRD)은 각각 도 1에 도시된 제어 회로(140)로부터 제공될 수 있다.
도 2에서, 상기 비휘발성 메모리 장치(2)는 센스앰프(240)를 더 포함할 수 있다. 상기 센스앰프(240)는 상기 메모리 셀(201)을 통해 흐르는 메모리 셀 전류(ICELL)를 감지하여 감지 신호(DET)를 생성할 수 있다. 상기 센스앰프(240)는 상기 메모리 셀 전류(ICELL)가 임계 전류 값 이상이면 제 1 레벨을 갖는 상기 감지 신호(DET)를 생성할 수 있고, 상기 메모리 셀 전류(ICELL)가 임계 전류 값 이하이면 제 2 레벨을 갖는 상기 감지 신호(DET)를 생성할 수 있다. 예를 들어, 상기 제 1 레벨은 로직 하이 레벨일 수 있고, 상기 제 2 레벨은 로직 로우 레벨일 수 있다.
도 2에서, 상기 프로그램 전류 생성부(210)는 프로그램 제어부(211) 및 클램핑 제어부(212)를 포함할 수 있다. 상기 프로그램 제어부(211)는 프로그램 신호(RPG) 및 상기 감지 신호(DET)를 수신할 수 있다. 상기 프로그램 제어부(211)는 상기 프로그램 신호(RPG)에 기초하여 전류 업데이트 신호(IUD)의 초기 값을 설정할 수 있다. 상기 프로그램 제어부(211)는 상기 감지 신호(DET)에 기초하여 전류 업데이트 신호(IUD) 및 프로그램 종료신호(EXIT)를 생성할 수 있다. 상기 전류 업데이트 신호(IUD)는 복수의 비트를 갖는 디지털 신호일 수 있다. 상기 프로그램 제어부(211)는 상기 제 1 레벨을 갖는 상기 감지 신호(DET)에 응답하여 상기 전류 업데이트 신호(IUD)의 값을 증가시킬 수 있다. 상기 프로그램 제어부(211)는 상기 제 1 레벨을 갖는 상기 감지 신호(DET)를 수신할 때마다 상기 전류 업데이트 신호(IUD)의 값을 순차적으로 증가시킬 수 있다. 상기 프로그램 제어부(211)는 상기 제 1 레벨을 갖는 감지 신호(DET)의 수신 횟수를 카운트할 수 있고, 카운트 값이 상한에 도달했을 때 상기 프로그램 종료신호(EXIT)를 생성할 수 있다. 상기 프로그램 제어부(211)는 상기 전류 업데이트 신호(IUD)의 값이 상한에 도달했을 때 상기 프로그램 종료신호(EXIT)를 생성할 수 있다. 또한, 상기 프로그램 제어부(211)는 상기 제 2 레벨의 감지 신호(DET)를 수신할 때 상기 프로그램 종료신호(EXIT)를 생성할 수 있다.
상기 클램핑 제어부(212)는 상기 전류 업데이트 신호(IUD)를 수신하여 상기 프로그램 전류(IRST)를 증가시킬 수 있다. 상기 클램핑 제어부(212)는 상기 프로그램 제어부(211)가 프로그램 신호(RPG)를 수신하여 전류 업데이트 신호(IUD)의 초기 값을 설정하면, 상기 전류 업데이트 신호(IUD)에 기초하여 상기 소정 값을 갖는 프로그램 전류(IRPG)를 생성할 수 있다. 상기 소정 값은 상기 프로그램 전류(IRST)의 초기 값일 수 있다. 이후, 상기 프로그램 제어부(211)가 상기 전류 업데이트 신호(IUD)의 값을 증가시키는 경우, 상기 클램핑 제어부(212)는 상기 전류 업데이트 신호(IUD)에 따라 상기 프로그램 전류(IRST)의 크기를 증가시킬 수 있다. 상기 클램핑 제어부(212)는 상기 프로그램 전류(IRST)의 크기에 기초하여 상기 클램핑 제어신호(VCLP)를 생성할 수 있다. 상기 클램핑 제어신호(VCLP)는 상기 프로그램 전류(IRST)의 크기가 증가할수록 높은 전압 레벨을 가질 수 있다.
상기 클램핑 제어부(212)는 가변 전류원(216) 및 클램핑 제어신호 생성부(217)를 포함할 수 있다. 상기 가변 전류원(216)은 상기 전류 업데이트 신호(IUD)에 기초하여 프로그램 전류(IRST)의 크기를 변화시킬 수 있다. 상기 가변 전류원(216)은 상기 전류 업데이트 신호(IUD)의 값이 증가할 때마다 단계적으로 증가하는 크기를 갖는 상기 프로그램 전류(IRST)를 생성할 수 있다. 상기 클램핑 제어신호 생성부(217)는 상기 프로그램 전류(IRST)의 크기에 대응하는 전압 레벨을 갖는 상기 클램핑 제어신호(VCLP)를 생성할 수 있다.
도 2에서, 상기 클램핑부(220)는 제 1 트랜지스터(T1)를 포함할 수 있다. 상기 제 1 트랜지스터(T1)는 게이트로 상기 클램핑 제어신호(VCLP)를 수신하고, 드레인으로 프로그램 전압(VPP)을 수신하며, 소스가 상기 전압 생성부(230)와 연결될 수 있다. 상기 클램핑 제어신호 생성부(217)는 제 2 트랜지스터(T2)를 포함할 수 있다. 상기 제 2 트랜지스터(T2)는 게이트가 상기 제 1 트랜지스터(T1)의 게이트와 연결되고, 드레인으로 상기 프로그램 전압(VPP)을 수신하며, 드레인이 상기 가변 전류원(216)과 연결될 수 있다. 상기 클램핑부(220)는 클램핑 제어신호 생성부(217)와 함께 전류 미러의 구조를 가질 수 있다. 따라서, 상기 클램핑부(220)는 상기 클램핑 제어신호(VCLP)에 응답하여 상기 프로그램 전류(IRST)와 실질적으로 동일한 크기를 갖는 상기 클램핑 전류(ICLP)를 생성할 수 있다.
상기 전압 생성부(230)는 비교기(231) 및 제 3 트랜지스터(T3)를 포함할 수 있다. 상기 비교기(231)는 제 1 입력 단으로 상기 검증 라이트 전압(VRSTmin) 또는 리드 전압(VRD)을 수신할 수 있다. 상기 비교기(231)의 제 2 입력 단은 센싱 노드(SN)와 연결될 수 있다. 상기 센싱 노드(SN)는 상기 전압 생성부(230), 비트라인 선택 스위치(203) 및 센스앰프(240)와 연결될 수 있다. 상기 상기 제 3 트랜지스터(T3)는 게이트가 상기 비교기(231)의 출력 단과 연결되고, 드레인이 상기 제 1 트랜지스터(T1)의 소스와 연결되며, 소스가 상기 센싱 노드(SN)와 연결될 수 있다. 상기 전압 생성부(230)는 상기 센싱 노드(SN)에서 상기 센싱 전압(VSEN)을 생성하고, 상기 센싱 전압(VSEN)은 상기 검증 라이트 전압(VRSTmin) 또는 상기 리드 전압(VRD)과 실질적으로 동일한 레벨을 가질 수 있다.
도 3은 메모리 셀의 저항 값에 따라 스냅 백이 발생하는 모습을 보여주는 그래프이다. 도 3의 그래프에서, x축은 전압 레벨을 나타낼 수 있고, y축은 전류의 크기를 로그 스케일로 나타낸 것일 수 있다. 메모리 셀에 인가되는 전압 레벨이 상승할수록 메모리 셀을 통해 흐르는 메모리 셀 전류(ICELL)의 크기도 함께 커질 수 있다. 일반적인 검증 리드 동작은 메모리 셀로 리드 전압(VRD)을 인가하여 수행될 수 있다. 만약 메모리 셀이 셋 상태인 경우 메모리 셀은 작은 저항 값을 가질 수 있다. 따라서, 셋 상태의 메모리 셀을 통해 흐르는 메모리 셀 전류(ICELL)는 상기 임계 전류(Ith)까지 빠르게 상승할 수 있다. 상기 메모리 셀 전류(ICELL)가 임계 전류(Ith) 이상이 되면 스냅 백이 발생할 수 있다. 스냅 백이 발생하면 상기 메모리 셀 전류(ICELL)의 크기는 급격하게 증가할 수 있다. 상기 메모리 셀이 리셋 상태인 경우 메모리 셀은 큰 저항 값을 가질 수 있다. 따라서, 리셋 상태의 메모리 셀을 통해 흐르는 메모리 셀 전류(ICELL)는 셋 상태의 메모리 셀을 통해 흐르는 메모리 셀 전류보다 보다 느리게 증가할 수 있다. 이 때, 상기 메모리 셀 전류(ICELL)가 임계 전류(Ith) 이상이 되지 못하면 리셋 데이터가 정상적으로 메모리 셀에 라이트 된 것으로 판단될 수 있다. 반대로, 상기 메모리 셀 전류(ICELL)에 스냅 백이 발생하면 메모리 셀에 리셋 데이터가 정상적으로 라이트 되지 못한 것으로 판단될 수 있다.
본 발명의 실시예에서, 리셋 프로그램 동작을 위해 상기 메모리 셀(ICELL)로 검증 라이트 전압(VRSTmin)이 인가될 수 있다. 상기 검증 라이트 전압(VRSTmin)은 상기 리드 전압(VRD)보다 높은 레벨을 가질 수 있다. 상기 메모리 셀이 리셋 상태일 때, 상기 메모리 셀 전류(ICELL)는 임계 전류(Ith) 이상 상승하지 못하고 스냅 백은 발생하지 않을 수 있다. 따라서, 리셋 프로그램 동작은 종료될 수 있다. 상기 메모리 셀이 리셋 상태가 아닐 때, 상기 메모리 셀 전류(ICELL)는 임계 전류(Ith) 이상으로 증가될 수 있고, 스냅 백이 발생할 수 있다. 스냅 백이 발생하면, 메모리 셀 전류(ICELL)는 급격하게 증가할 수 있다. 이 때, 상기 프로그램 전류 생성부(210) 및 클램핑부(220)는 상기 메모리 셀로 제 1 프로그램 전류(IRST1) 이상의 전류가 흐르지 못하도록 클램핑하므로, 상기 메모리 셀은 상기 제 1 프로그램 전류(IRST1)로 프로그램될 수 있다. 상기 제 1 프로그램 전류(IRST1)는 상기 프로그램 전류(IRST)의 초기 값에 대응될 수 있다. 따라서, 상기 메모리 셀은 스냅 백이 발생하여 리셋 데이터가 라이트 되지 않았음이 검증됨과 동시에 상기 제 1 프로그램 전류(IRST1)로 프로그램될 수 있다.
상기 센스앰프(240)는 상기 메모리 셀 전류(ICELL)를 감지하여 상기 제 1 레벨을 갖는 감지 신호(DET)를 생성할 수 있다. 상기 프로그램 전류 생성부(210) 및 클램핑부(220)는 상기 프로그램 전류(IRST)를 증가시키고, 메모리 셀로 제 2 프로그램 전류(IRST2) 이상의 전류가 흐르지 못하도록 클램핑할 수 있다. 다음 검증 라이트 동작이 수행되고, 스냅 백이 발생되지 않으면 상기 제 1 프로그램 전류(IRST1)에 의해 상기 메모리 셀로 리셋 데이터가 정상적으로 라이트 된 것으로 판단될 수 있고, 프로그램 동작은 종료될 수 있다. 다시 스냅 백이 발생하면, 상기 메모리 셀은 상기 제 2 프로그램 전류(IRST2)로 프로그램 될 수 있다. 상기 프로그램 전류 생성부(210) 및 클램핑부(220)는 상기 프로그램 전류를 증가시키고, 메모리 셀로 제 3 프로그램 전류(IRST3) 이상의 전류가 흐르지 못하도록 클램핑한 후, 다음 검증 라이트 동작이 다시 수행될 수 있다. 상기 비휘발성 메모리 장치(2)는 스냅 백 발생 여부에 따라 프로그램 전류(IRST)를 단계적으로 증가시키면서 검증 리드 동작과 라이트 동작을 동시에 수행할 수 있다.
도 4는 본 발명의 실시예에 따른 비휘발성 메모리 장치의 동작을 보여주는 타이밍도이다. 도 2 내지 도 4를 참조하여 본 발명의 실시예에 따른 비휘발성 메모리 장치의 동작을 설명하면 다음과 같다. 리셋 프로그램 동작이 수행되면 첫 번째 검증 라이트 동작이 수행될 수 있다. 상기 프로그램 제어부(211)는 상기 프로그램 신호(RPG)에 응답하여 상기 전류 업데이트 신호(IUD)를 초기 값으로 설정하고, 상기 기변 전류원(216)은 제 1 프로그램 전류(IRST1)를 생성할 수 있다. 상기 클램핑 제어부(212)는 상기 제 1 프로그램 전류(IRST1)의 값에 대응하는 클램핑 제어신호(VCLP)를 생성하고, 상기 클램핑부(220)는 상기 메모리 셀을 통go 흐를 수 있는 전류의 최대 값을 상기 제 1 프로그램 전류(IRST1)로 제한할 수 있다. 상기 전압 생성부(230)는 검증 라이트 전압(VRSTmin)에 대응하는 센싱 전압(VSEN)을 상기 메모리 셀(201)로 인가할 수 있다. 상기 메모리 셀(201)이 리셋 상태가 아닌 경우, 메모리 셀 전류(ICELL)가 증가하다가 스냅 백이 발생할 수 있다. 스냅 백이 발생하면, 상기 메모리 셀(201)로 상기 제 1 프로그램 전류(IRST1)가 인가될 수 있고, 상기 메모리 셀(201)은 상기 제 1 프로그램 전류(IRST1)로 프로그램될 수 있다. 상기 메모리 셀(201)을 통해 흐르는 전류가 상기 제 1 프로그램 전류(IRST1)로 제한되면서, 상기 센싱 노드(SN)의 전압 레벨은 약간 감소할 수 있다. 또한, 상기 센스앰프(240)는 상기 제 1 레벨을 갖는 감지 신호(DET)를 생성할 수 있다.
상기 프로그램 제어부(211)는 상기 감지 신호(DET)에 응답하여 상기 전류 업데이트 신호(IUD)의 값을 한 단계 증가시킬 수 있다. 상기 가변 전류원(216)은 상기 전류 업데이트 신호(IUD)에 응답하여 상기 제 1 프로그램 전류(IRST1)보다 큰 제 2 프로그램 전류(IRST2)를 생성할 수 있다. 상기 클램핑 제어신호 생성부(217) 및 클램핑부(220)는 상기 메모리 셀(201)로 제 2 프로그램 전류(IRST2) 이상의 전류가 흐르지 않도록 제한할 수 있다.
상기 전압 생성부(230)는 두 번째 검증 라이트 동작을 위해 상기 검증 라이트 전압(VRSTmin)에 대응하는 센싱 전압(VSEN)을 상기 메모리 셀(201)로 인가할 수 있다. 상기 메모리 셀(201)에 리셋 데이터가 아직 정상적으로 라이트되지 않은 경우, 상기 메모리 셀 전류(ICELL)는 증가하다가 스냅 백이 발생할 수 있다. 상기 스냅 백이 발생하면 상기 메모리 셀(201)로 제 2 프로그램 전류(IRST2)가 인가될 수 있고, 상기 메모리 셀(201)은 상기 제 2 프로그램 전류(IRST2)로 프로그램될 수 있다. 상기 메모리 셀(201)을 통해 흐르는 전류가 상기 제 2 프로그램 전류(IRST2)로 제한되면서, 상기 센싱 노드(SN)의 전압 레벨은 약간 감소할 수 있다. 또한, 상기 센스앰프(240)는 상기 제 1 레벨을 갖는 상기 감지 신호(DET)를 생성할 수 있다.
상기 프로그램 제어부(211)는 상기 감지 신호(DET)에 응답하여 상기 전류 업데이트 신호(IUD)의 값을 또 한 단계 증가시킬 수 있다. 상기 가변 전류원(216)은 상기 전류 업데이트 신호(IUD)에 응답하여 상기 제 2 프로그램 전류(IRST2)보다 큰 제 3 프로그램 전류(IRST3)를 생성할 수 있다. 상기 클램핑 제어신호 생성부(217) 및 클램핑부(220)는 상기 메모리 셀(201)로 제 3 프로그램 전류(IRST3) 이상의 전류가 흐르지 않도록 제한할 수 있다.
상기 전압 생성부(230)는 세 번째 검증 라이트 동작을 위해 상기 검증 라이트 전압(VRSTmin)에 대응하는 센싱 전압(VSEN)을 상기 메모리 셀(201)로 인가할 수 있다. 상기 메모리 셀(201)에 리셋 데이터가 정상적으로 프로그램되었다면, 상기 메모리 셀 전류(ICELL)에 스냅 백이 발생하지 않을 수 있다. 상기 센스앰프(240)는 상기 메모리 셀 전류(ICELL)를 감지하여 상기 제 2 레벨을 갖는 감지 신호(DET)를 생성할 수 있다. 상기 프로그램 제어부(211)는 상기 감지 신호(DET)에 응답하여 상기 프로그램 종료신호(EXIT)를 생성하고, 리셋 프로그램 동작은 종료될 수 있다.
도 5는 본 발명의 실시예에 따른 비휘발성 메모리 장치의 동작을 보여주는 흐름도이다. 도 2 내지 도 5를 참조하여 본 발명의 실시예에 따른 비휘발성 메모리 장치의 동작을 설명하면 다음과 같다. 도 5에서, 비휘발성 메모리 장치는 프로그램 동작을 수행할 수 있다. 상기 프로그램 동작이 셋 데이터를 라이트하기 위한 셋 프로그램일 때, 상기 비휘발성 메모리 장치는 상기 메모리 셀(201)로 셋 프로그램 전류를 인가하여 메모리 셀을 셋 상태로 변화시킬 수 있다(S501, S502).
상기 프로그램 동작이 리셋 데이터를 라이트하기 위한 리셋 프로그램일 때, 상기 비휘발성 메모리 장치는 메모리 셀(201)로 프로그램 전류(IRST)의 초기 값을 초과하는 전류가 흐르지 않도록 클램핑을 하고, 검증 라이트 전압(VRSTmin)을 메모리 셀(201)로 인가할 수 있다(S501, S503). 이 때, 스냅 백이 발생하면(S504), 상기 비휘발성 메모리 장치는 상기 프로그램 전류를 증가시킬 수 있다(S505). 또한, 스냅 백이 발생함과 동시에 메모리 셀(201)을 통해 흐르는 메모리 셀 전류(ICELL)는 증가할 수 있다. 이 때, 상기 메모리 셀을 통해 프로그램 전류(IRST) 이상의 전류가 흐르지 않도록 클램핑이 되어 있으므로, 상기 메모리 셀(201)은 스냅 백이 발생함과 동시에 상기 프로그램 전류(IRST)로 리셋 데이터가 라이트될 수 있다.
상기 검증 라이트 동작의 횟수에 기초하여 프로그램 전류가 증가되면, 상기 메모리 셀(201)로 상기 증가된 프로그램 전류(IRST) 이상의 전류가 흐르지 않도록 클램핑될 수 있다(S505). 또한, 검증 라이트 동작 횟수, 프로그램 전류(IRST) 및/또는 전류 업데이트 신호(IUD)의 값이 상한을 초과하였는지 여부가 판단될 수 있다. 상한이 초과되지 않은 경우, 상기 비휘발성 메모리 장치 상기 증가된 프로그램 전류(IRST) 및 상기 검증 라이트 전압(VRSTmin)을 상기 메모리 셀(201)로 인가할 수 있다(S503). 상기 메모리 셀 전류(ICELL)에 스냅 백이 발생하지 않으면(S504), 상기 메모리 셀(201)로 리셋 데이터가 정확하게 라이트된 것으로 판단되고, 프로그램 동작은 종료될 수 있다(S507). 상기 메모리 셀 전류(ICELL)에 스냅 백이 다시 발생하면, 상기 단계(S505, S506, S503)는 반복하여 수행될 수 있다. 또한, 상기 검증 라이트 동작 횟수, 상기 프로그램 전류(IRST) 및/또는 전류 업데이트 신호(IUD)의 값이 상한에 도달했음에도 불구하고 상기 메모리 셀(201)에 리셋 데이터가 정확하게 라이트 되지 않은 경우에는, 프로그램을 종료시켜 상기 메모리 셀(201)을 결함이 존재하는 셀로 판단할 수 있다. 위와 같이, 본 발명의 실시예에 따른 비휘발성 메모리 장치는 메모리 셀에 대한 검증 리드 동작과 동시에 프로그램 동작을 수행할 수 있으므로, 프로그램 동작 시간을 크게 감소시킬 수 있다.
상세한 설명에서, 비휘발성 메모리 장치의 리셋 프로그램 동작에 관하여 서술하였으나, 이에 한정하려는 의도는 아니다. 셋 데이터를 라이트하기 위해서는 셋 프로그램 동작과 검증 리드 동작이 필요한 것이 일반적이다. 따라서, 상기 검증 리드 동작과 셋 프로그램 동작이 동시에 수행되도록 본 발명의 실시예를 수정 및 변경 적용할 수 있을 것이다.
도 6은 본 발명의 일 실시예에 따른 데이터 저장 시스템(600)의 구성도이다. 도 6에 도시된 바와 같이, 데이터 저장 시스템(600)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 저장 장치(610), 이를 제어하는 컨트롤러(620) 및 외부 장치와 연결하는 인터페이스(630)를 포함할 수 있다. 데이터 저장 시스템(600)은 하드 디스크(Hard Disk Drive; HDD), 광학 드라이브(Compact Disc Read Only Memory; CDROM), DVD(Digital Versatile Disc), 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
컨트롤러(620)는 저장 장치(610)와 인터페이스(630) 사이에서 데이터의 통신을 제어할 수 있다. 이를 위해 컨트롤러(620)는 데이터 저장 시스템(600) 외부에서 인터페이스(630)를 통해 입력된 명령어들을 연산 및 처리하기 위한 프로세서(621)를 포함할 수 있다.
인터페이스(630)는 데이터 저장 시스템(600)과 외부 장치 사이에 명령 및 데이터 등을 입출력하기 위한 것으로 데이터 저장 시스템(600)이 카드인 경우 USB(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF)와 호환되는 인터페이스 일 수 있다. 디스크 형태일 경우 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus)와 호환되는 인터페이스일 수 있다.
본 실시예의 데이터 저장 시스템(600)은 외부 장치와의 인터페이스, 컨트롤러, 및 시스템의 다양화, 고성능화에 따라 인터페이스(630)와 저장 장치(610)간의 데이터의 전달을 효율적으로 하기 위한 임시 저장 장치(640)를 포함할 수 있다. 저장 장치(610) 및 데이터를 임시로 저장하는 임시 저장 장치(640)는 전술한 실시예에 따른 비휘발성 반도체 장치를 포함할 수 있다.
도 7은 본 발명의 일 실시예에 따른 메모리 시스템(700)의 구성도이다. 도 7에 도시된 바와 같이, 메모리 시스템(700)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(710), 이를 제어하는 메모리 컨트롤러(720) 및 외부 장치와 연결하는 인터페이스(730)를 포함할 수 있다. 메모리 시스템(700)은 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다. 데이터를 저장하는 메모리(610)는 전술한 실시예에 따른 비휘발성 반도체 장치를 포함할 수 있다.
메모리 컨트롤러(720)는 메모리(710)와 인터페이스(730) 사이의 데이터 통신을 제어할 수 있다. 이를 위해 메모리 컨트롤러(720)는 메모리 시스템(700) 외부에서 인터페이스(730)를 통해 입력된 명령어들을 연산 및 처리하기 위한 프로세서(721)를 포함할 수 있다.
인터페이스(730)는 메모리 시스템(700)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로 USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF)와 호환될 수 있다.
본 실시예의 메모리 시스템(700)은 외부 장치와의 인터페이스, 메모리 컨트롤러, 및 메모리 시스템의 다양화, 고성능화에 따라 인터페이스(730)와 메모리(710)간의 데이터의 입출력을 효율적으로 전달하기 위한 버퍼 메모리(740)를 포함할 수 있다. 데이터를 임시로 저장하는 버퍼 메모리(740)는 전술한 실시예에 따른 비휘발성 반도체 장치를 포함할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (23)

  1. 메모리 셀과 연결되고, 상기 메모리 셀로 검증 라이트 전압에 대응하는 전압을 인가하는 전압 생성부;
    상기 메모리 셀을 통해 흐르는 메모리 셀 전류에 기초하여 프로그램 전류를 증가시키는 프로그램 전류 생성부; 및
    상기 전압 생성부와 연결되고, 상기 프로그램 전류와 동일한 클램핑 전류를 생성하여 상기 메모리 셀 전류가 상기 프로그램 전류 이하로 유지되도록 클램핑하는 클램핑부를 포함하는 비휘발성 메모리 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 프로그램 전류 생성부는 메모리 셀 전류를 감지하여 감지 신호를 생성하는 센스앰프;
    상기 감지 신호에 기초하여 전류 업데이트 신호 및 프로그램 종료 신호를 생성하는 프로그램 제어부; 및
    상기 전류 업데이트 신호에 기초하여 상기 프로그램 전류를 증가시켜 클램핑 제어신호를 생성하는 클램핑 제어부를 포함하는 비휘발성 메모리 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2 항에 있어서,
    상기 센스앰프는 상기 메모리 셀 전류가 임계 값 이상일 때 제 1 레벨을 갖는 상기 감지 신호를 생성하고, 상기 메모리 셀 전류가 임계 값 이하일 때 제 2 레벨을 갖는 상기 감지 신호를 생성하는 비휘발성 메모리 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2 항에 있어서,
    상기 프로그램 제어부는 제 1 레벨을 갖는 상기 감지 신호를 수신할 때마다 상기 전류 업데이트 신호의 값을 단계적으로 증가시키는 비휘발성 메모리 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서,
    상기 프로그램 제어부는 상기 제 1 레벨을 갖는 상기 감지 신호의 수신 횟수를 카운트하고, 상기 카운트 값이 상한에 도달했을 때 상기 프로그램 종료 신호를 생성하는 비휘발성 메모리 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서,
    상기 프로그램 제어부는 상기 전류 업데이트 신호의 값이 상한에 도달했을 때 상기 프로그램 종료 신호를 생성하는 비휘발성 메모리 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서,
    상기 프로그램 제어부는 제 2 레벨을 갖는 상기 감지 신호를 수신했을 때 상기 프로그램 종료 신호를 생성하는 비휘발성 메모리 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2 항에 있어서,
    상기 클램핑 제어부는 상기 전류 업데이트 신호에 기초하여 상기 프로그램 전류를 증가시키는 가변 전류원; 및
    상기 프로그램 전류의 크기에 대응하는 전압 레벨을 갖는 상기 클램핑 제어신호를 생성하는 클램핑 제어신호 생성부를 포함하는 비휘발성 메모리 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2 항에 있어서,
    상기 클램핑부는 상기 클램핑 제어신호에 응답하여 상기 클램핑 전류를 상기 전압 생성부로 인가하는 비휘발성 메모리 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 검증 라이트 전압은 리드 전압보다 높은 레벨을 갖는 비휘발성 메모리 장치.
  11. 클램핑 제어신호에 기초하여 메모리 셀로 프로그램 전류 이상의 전류가 흐르는 것을 방지하는 클램핑부;
    검증 라이트 전압을 수신하여 센싱 전압을 상기 메모리 셀로 인가하는 전압 생성부;
    상기 메모리 셀을 통해 흐르는 메모리 셀 전류를 감지하여 감지 신호를 생성하는 센스앰프;
    상기 감지 신호에 기초하여 전류 업데이트 신호 및 프로그램 종료신호를 생성하는 프로그램 제어부; 및
    상기 전류 업데이트 신호에 기초하여 상기 프로그램 전류를 증가시켜 클램핑 제어신호를 생성하는 클램핑 제어부를 포함하는 비휘발성 메모리 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 프로그램 제어부는 제 1 레벨을 갖는 상기 감지 신호를 수신할 때마다 상기 전류 업데이트 신호를 단계적으로 증가시키는 비휘발성 메모리 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 프로그램 제어부는 제 1 레벨을 갖는 감지 신호의 수신 횟수를 카운트하고, 상기 카운트 값이 상한에 도달했을 때 상기 프로그램 종료신호를 생성하는 비휘발성 메모리 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 프로그램 제어부는 상기 전류 업데이트 신호의 값이 상한에 도달했을 때 상기 프로그램 종료신호를 생성하는 비휘발성 메모리 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 프로그램 제어부는 제 2 레벨을 갖는 상기 감지 신호를 수신하였을 때 상기 프로그램 종료신호를 생성하는 비휘발성 메모리 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 클램핑 제어부는 상기 전류 업데이트 신호에 기초하여 상기 프로그램 전류를 증가시키는 가변 전류원; 및
    상기 프로그램 전류의 크기에 대응하는 전압 레벨을 갖는 상기 클램핑 제어신호를 생성하는 클램핑 제어신호 생성부를 포함하는 비휘발성 메모리 장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 클램핑부는 상기 클램핑 제어신호에 응답하여 상기 프로그램 전류와 실질적으로 동일한 크기를 갖는 클램핑 전류를 상기 전압 생성부로 인가하는 비휘발성 메모리 장치.
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