KR101095829B1 - 비휘발성 메모리 장치 - Google Patents

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Abstract

본 발명은 비휘발성 메모리 장치에 관한 것으로서, 히스테리시스(Hysteresis) 특성을 갖는 소자를 메모리의 정보 저장 소자로 사용하는 메모리에 있어서 별도의 검증(Verify) 시간을 소모하지 않고 안정적인 동작 레벨을 확보할 수 있도록 하는 기술을 개시한다. 이러한 본 발명은 비트라인 및 소스라인에 인가되는 쓰기 전류에 따라 자기저항 소자에 데이터를 리드 및 라이트 하는 메모리 셀, 비트라인 및 소스라인의 전압을 검출하는 전압 검출부, 전압 검출부의 출력에 따라 라이트 제어신호의 활성화 여부를 제어하는 쓰기 전류 제어부, 및 라이트 제어신호의 활성화 여부에 따라 메모리 셀에 공급되는 쓰기 전류의 양을 제어하는 라이트 구동부를 포함하는 것을 특징으로 한다.

Description

비휘발성 메모리 장치{Nonvolatile memory device}
본 발명은 비휘발성 메모리 장치에 관한 것으로서, 특히, 자기 터널 접합 소자(Magnetic Tunnel Junction element, MTJ)를 이용하는 자기저항 램(Magnetoresistive random access memory, 이하 'MRAM' 이라 함)에 관한 기술이다.
대부분의 반도체 메모리 제조 업체들은 차세대 기억소자의 하나로 강자성체 물질을 이용한 MRAM을 개발하고 있다. MRAM은 강자성 박막을 다층으로 형성하여 각 박막층의 자화방향에 따른 전류 변화를 감지함으로써 데이터를 읽고 쓸 수 있는 기억소자이다.
즉, MRAM은 자기 물질의 박막에 자기 분극(Magnetic Polarization) 상태를 저장시키는 메모리 형태로서, 비트라인 전류와 워드라인 전류의 조합에 따라 생성된 자기장에 의해 자기 분극 상태를 바꾸거나 감지해 냄으로써 쓰기와 읽기 동작이 수행된다. 이러한 MRAM은 자성 박막 고유의 특성에 의해 고속, 저전력 및 고집적이 가능할 뿐만 아니라 플래시 메모리와 같이 비휘발성 메모리 동작이 가능한 소자이다.
MRAM은 일반적으로 GMR(Giant Magneto Resistance), MTJ(Magnetic Tunnel Junction, 이하 'MTJ'라 함)등 여러 가지 셀 종류로 구성된다.
즉, MRAM은 스핀이 전자의 전달 현상에 지대한 영향을 미치기 때문에 생기는 거대자기저항(GMR) 현상이나 스핀 편극 자기투과 현상을 이용해 메모리 소자를 구현한다.
먼저, 거대자기 저항(GMR) 현상을 이용한 MRAM은 비자성층을 사이에 둔 두 자성층에서 스핀방향이 같은 경우보다 다른 경우의 저항이 크게 다른 현상을 이용해 구현된다.
그리고, 스핀 편극 자기 투과 현상을 이용한 MRAM은 절연층을 사이에 둔 두자성층에서 스핀 방향이 같은 경우가 다른 경우보다 전류 투과가 훨씬 잘 일어난다는 현상을 이용해 구현된다.
이러한 종래의 MRAM은 도 1과 같이 하나의 스위칭 소자 T와 하나의 MTJ 소자를 갖는 1T+1MTJ 구조를 갖는다.
MRAM 셀 어레이는 복수개의 워드라인 WL1~WL4과, 복수개의 비트라인 BL1,BL2과, 이들에 의하여 선택되는 셀(1) 및 복수개의 비트라인 BL1, BL2과 연결되는 센스 앰프 SA1, SA2를 포함한다.
구체적으로, 복수개의 비트라인 BL1,BL2이 로오 방향으로 배열되고, 복수개의 워드라인 WL1~WL4이 컬럼 방향으로 배열된다. 그리고, 복수개의 비트라인 BL1,BL2과, 복수개의 워드라인 WL1~WL4이 교차하는 영역에 복수개의 단위 셀(1)이 각각 형성된다.
각각의 단위 셀(1)은 워드라인 WL의 상태에 따라 스위칭 동작하는 스위칭 소 자 T와, 스위칭 소자 T의 일단과 비트라인 BL 사이에 연결된 하나의 MTJ 소자를 포함한다. 여기서, 스위칭 소자는 게이트 제어신호에 의해 스위칭 동작이 제어되는 NMOS트랜지스터를 주로 사용한다.
그리고, 각각의 비트라인 BL1,BL2에는 센스앰프 SA1,SA2가 연결되어 비트라인 BL1,BL2으로부터 인가되는 셀 데이터를 센싱 및 증폭한다.
여기에서 MTJ는 도 2a 및 도 2b와 같은 원리로 동작한다.
종래의 MTJ의 구조는 두 층의 자화 방향의 정렬에 따라 저항이 달라지는 특성을 지니고 있다. 즉, MTJ는 외부의 자기장 또는 MTJ를 관통하여 흐르는 전류의 양과 방향에 의해 자화 방향이 바뀌는 자유 강자성층(Free magnetic layer;2)과, 터널 접합층(Tunnel junction layer;3) 및 자화 방향이 고정된 고정 강자성층(Fixed magnetic layer;4)이 적층되어 이루어진다.
여기서, 자유 강자성층(2)과 고정 강자성층(4)은 대개 NiFeCo/CoFe와 같은 재료를 가지며, 터널 접합층(3)은 Al2O3와 같은 재질을 갖는다. 자유 강자성층(2)과 고정 강자성층(4)은 절연층인 터널 접합층(3)에 의해 분리되어 있다.
그리고, 자유 강자성층(2)과 고정 강자성층(4)은 서로 다른 두께를 가지며, 그에 따라서 고정 강자성층(4)은 강한 자기장에서 자기 분극 상태가 변화되고, 자유 강자성층(2)은 약한 자기장에서 자기 분극 상태가 변화된다.
이 자유 강자성층(2)과 고정 강자성층(4)에 수직 방향으로 전압을 인가하면, 터널 접합층(3)의 두께가 매우 얇기 때문에 전자의 터널링(Tunneling) 현상에 의해 전류가 흐르게 된다.
도 2a에서와 같이, 자유 강자성층(2)과 고정 강자성층(4)의 자화 방향이 같을 경우, 터널 접합층(3)의 터널링 저항이 낮아져 큰 터널링 전류가 흐르게 되므로 센싱 전류가 커진다.
반면에, 도 2b에서와 같이, 자유 강자성층(2)과 고정 강자성층(4)의 자화 방향이 다를 경우, 터널 접합층(3)의 터널링 저항이 높아져 낮은 터널링 전류가 흐르게 되므로 센싱 전류가 작아진다.
여기서, 자유 강자성층(2)은 외부 자장에 의해 자화 극성 방향이 바뀌며, 이 자유 강자성층(2)의 자화 극성 방향에 따라 "0" 또는 "1"의 정보가 기억된다. 따라서, 라이트시에 고정강자성층(4)은 자기 분극 상태가 변하지 않고 자유강자성층(2)만 자기 분극 상태가 변화되는 자기장만 발생시킨다.
도 3은 MTJ의 전류에 따른 저항 특성을 설명하기 위한 도면이다.
MTJ 소자는 히스테리시스(Hysteresis) 특성을 갖는 대표적인 소자이다. MTJ 소자는 고정 강자성층(4)에 접한 버텀 전극(Bottom electrode)에서 자유 강자성층(2)에 접한 탑 전극(Top electrode)으로 양의 전류가 흐를 경우 저항값이 하이 저항(RH)이 되어 데이터 '1'이 써지게 된다.
반면에, MTJ 소자는 자유 강자성층(2)에 접한 탑 전극(Top electrode)에서 고정 강자성층(4)에 접한 버텀 전극(Bottom electrode)으로 음의 전류가 흐를 경우 저항값이 로우 저항(RL)이 되어 데이터 '0'이 써지게 된다.
이러한 MTJ 소자는 양의 전류가 IswH가 될 때 저항값이 RL에서 RH로 천이하 게 된다. 반대로, MTJ 소자는 음의 전류가 IswL가 될 때 저항값이 RH에서 RL로 천이하게 된다.
따라서, 전류에 따라 MTJ 소자가 스위칭했을 때, 저항의 천이 시점에서 MTJ 양단에 걸리는 전압이 순간적으로 변하게 된다.
도 3의 히스테리시스 특성을 보면, 데이터 '1'을 쓰기 위해 전류 IswH에 일정 마진을 두고 전류 IH를 공급하여 저항 RL을 저항 RH로 천이시키게 된다. 이때, MTJ 소자의 양단에 걸리는 전압이 IH×RL에서 데이터가 바뀌면서 전압이 1H×RH로 증가하게 된다.
여기서, 저항 RH은 저항 RL의 두 배 이상의 전압 값에 해당하며, 이는 물질의 발전과 공정의 안정화와 함께 센싱 마진의 증가를 위해 계속해서 증가하게 된다.
또한, 메모리 동작 특성상 여러 가지 에러(Error) 요인과 함께 기준 저항 RH 보다 큰 값을 갖는 저항 RH가 칩 내에 존재한다. 그리고, 목표로 하는 전류 IH 보다 큰 전류 IH가 흐르는 셀도 존재하게 된다. 이에 따라, MTJ의 양단 전압 IH×RH가 MTJ 소자의 신뢰성(Reliability)을 저하시킬 만큼 커질 수 있는 가능성이 있다.
이러한 경우 MTJ 소자를 구성하는 레이어(Layer) 중 옥사이드(Oxide) 층에 걸리는 전압을 변화시키게 된다. 여기에 확실한 데이터를 쓰기 위한 필요 이상의 전류가 공급되거나 PVT(Process, Voltage, Temperature) 변화 등의 에러 요인이 추가될 수도 있다. 그러면, 소자의 집적화와 함께 얇아지는 옥사이드 층에 브레이크 다운 필드(Break down field) 이상의 스트레스를 유발시켜 셀의 신뢰성이 저하된 다.
특히, MTJ 소자에 쓰기 전류를 공급하는 라이트 구동부(Write driver)는 이미 셀에 라이트 된 데이터의 값은 고려하지 않고 현재 쓰려고 하는 데이터 값에만 의존하게 된다. 이에 따라, 데이터의 천이 이전에는 큰 필드(Field)가 옥사이드 층에 인가되어 셀의 내구성(Endurance)이 저하되는 문제점이 있다.
또한, 종래의 라이트 구동부는 쓰기 동작시 MTJ 소자의 양단에 걸리는 전압을 고려하지 않는다. 이 때문에 실제 여러 가지 요인으로 인한 전류의 감소시 쓰기 동작의 오동작을 유발하거나, 불가피한 전류의 증가시 셀 소자가 파괴될 수도 있다.
본 발명은 다음과 같은 특징을 갖는다.
첫째, 본 발명은 히스테리시스(Hysteresis) 특성을 갖는 소자를 메모리의 정보 저장 소자로 사용하는 메모리에 있어서 별도의 검증(Verify) 시간을 소모하지 않고 안정적인 동작 레벨을 확보할 수 있도록 하는데 그 특징이 있다.
둘째, 본 발명은 MTJ 소자의 전압이 천이하는 시점을 감지하여 라이트 구동부의 전류 양을 조절함으로써 안전한 쓰기 동작이 가능하도록 하는데 그 특징이 있다.
셋째, MTJ 소자의 양단에 큰 전압이 인가되어 신뢰성이 저하되는 문제를 해결할 수 있도록 하는데 그 특징이 있다.
넷째, 스위칭 동작을 위한 최소 마진(Margin)의 전류를 보장하도록 하여 메모리 소자의 동작 중 여러 방해 요인에 의해 스위칭 확률이 감소하는 현상을 방지할 수 있도록 하는데 그 특징이 있다.
다섯째, 본 발명은 쓰기 동작을 수행하면서 바로 현재 상황을 검출하여 쓰기 전류를 제어하게 되므로, 고속, 고집적 메모리 저장 장치의 설계가 가능하도록 하는데 그 특징이 있다.
본 발명에 따른 비휘발성 메모리 장치는, 비트라인 및 소스라인에 인가되는 쓰기 전류에 따라 자기저항 소자에 데이터를 리드 및 라이트 하는 메모리 셀; 비트라인 및 소스라인의 전압을 검출하는 전압 검출부; 전압 검출부의 출력에 따라 라이트 제어신호의 활성화 여부를 제어하는 쓰기 전류 제어부; 및 라이트 제어신호의 활성화 여부에 따라 메모리 셀에 공급되는 쓰기 전류의 양을 제어하는 라이트 구동부를 포함하고, 쓰기 전류 제어부는 소스라인의 전압이 전압 검출부의 로직 문턱전압에 해당하는 브레이크다운 전압 이상일 경우 라이트 제어신호를 비활성화시키고, 소스라인의 전압이 데이터 '1'의 쓰기 전압보다 작을 경우 라이트 제어신호를 활성화시키는 것을 특징으로 한다.
그리고, 본 발명은 비트라인과 연결되는 자기저항 소자와, 자기저항 소자와 소스라인 사이에 연결되어 워드라인에 의해 제어되는 스위칭 소자를 포함하고, 비트라인과 소스라인에 인가되는 쓰기 전류에 따라 데이터의 리드 및 라이트가 이루어지는 메모리 셀; 비트라인 및 소스라인의 전압을 검출하는 전압 검출부; 전압 검출부의 출력에 따라 라이트 제어신호의 전압 레벨을 제어하는 쓰기 전류 제어부; 및 메모리 셀에 쓰기 전류를 공급하는 라이트 구동부를 포함하고, 스위칭 소자의 게이트 단자를 통해 라이트 제어신호가 인가되어 메모리 셀에 흐르는 전류의 레벨이 조정되며, 쓰기 전류 제어부는 소스라인의 전압이 전압 검출부의 로직 문턱전압에 해당하는 브레이크다운 전압 이상일 경우 라이트 제어신호의 전압 레벨을 스위칭 소자의 게이트 전압보다 낮은 레벨로 출력하고, 소스라인의 전압이 데이터 '1'의 쓰기 전압보다 작을 경우 라이트 제어신호의 전압 레벨을 게이트 전압보다 높은 레벨로 출력하는 것을 특징으로 한다.
본 발명은 다음과 같은 효과를 갖는다.
첫째, 히스테리시스(Hysteresis) 특성을 갖는 소자를 메모리의 정보 저장 소자로 사용하는 메모리에 있어서, 별도의 검증(Verify) 시간을 소모하지 않고 안정적인 동작 레벨을 확보할 수 있도록 한다.
둘째, 본 발명은 MTJ 소자의 전압이 천이하는 시점을 감지하여 라이트 구동부의 전류 양을 조절함으로써 안전한 쓰기 동작이 가능하도록 한다.
셋째, MTJ 소자의 양단에 큰 전압이 인가되어 신뢰성이 저하되는 문제를 해 결할 수 있도록 한다.
넷째, 스위칭 동작을 위한 최소 마진(Margin)의 전류를 보장하도록 하여 메모리 소자의 동작 중 여러 방해 요인에 의해 스위칭 확률이 감소하는 현상을 방지할 수 있도록 한다.
다섯째, 기존의 검증(Verify) 라이트 구조에서는 읽기 동작 수행 이후에, 조건부 쓰기 동작의 반복 과정으로 인해 라이트 동작시간이 증가하였다. 하지만, 본 발명은 쓰기 동작을 수행하면서 바로 현재 상황을 검출하여 쓰기 전류를 제어하게 되므로, 고속, 고집적 메모리 저장 장치의 설계가 가능하도록 하는 효과를 제공한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 4는 본 발명에 따른 비휘발성 메모리 장치의 구성도이다.
본 발명은 메모리 셀(100), 라이트 구동부 WD1,WD2, 전압 검출부(110) 및 쓰기 전류 제어부(120)를 포함한다.
여기서, 메모리 셀(100)은 자기저항 소자와 스위칭 소자 T를 포함한다. 여기서, 자기저항 소자는 MTJ(Magnetic Tunnel Junction) 소자를 포함하는 것이 바람직하다.
스위칭 소자 T는 MTJ 소자와 소스라인 SL 사이에 연결되어 게이트 단자가 워드라인 WL과 연결된다. 그리고, MTJ 소자는 스위칭 소자 T의 일단과 비트라인 BL 사이에 연결된다. 스위칭 소자 T는 게이트 제어신호에 의해 스위칭 동작이 제어되는 NMOS트랜지스터를 주로 사용한다.
그리고, 양방향 라이트 구동부 WD1,WD2는 메모리 셀(100)을 사이에 두고 양측에 구비된다. 양방향 라이트 구동부 WD1,WD2는 쓰기 전류 제어부(120)로부터 인가되는 라이트 제어신호 CTRL_WRDH,CTRL_WRDL에 따라 라이트 동작시 전류의 양이 조절된다.
이러한 라이트 구동부 WD1,WD2는 쓰고자 하는 데이터가 '1'일 경우 구동부 DH가 하이가 된다. 반면에, 라이트 구동부 WD1,WD2는 쓰고자 하는 데이터가 '0'일 경우 구동부 DL가 하이가 된다. 따라서, 쓰고자 하는 데이터에 따라 MTJ 소자에 흐르는 전류의 방향을 변화시키고 일정한 쓰기 전류의 폭을 갖도록 한다. 여기서, 구동부 DH,DL은 전류를 공급하는 전류원에 해당한다.
또한, 전압 검출부(110)는 비트라인 BL과 소스라인 SL 사이에 연결되어, 라이트 인에이블 신호 /WE의 활성화시 비트라인 BL과 소스라인 SL의 전압을 검출하여 검출신호 ENSL,ENBL 및 구동신호 WRDH,WRDL를 출력한다.
MTJ 소자는 자유 강자성층에 접한 탑 전극(Top electrode)이 비트라인 BL과 연결된다. 그리고, MTJ 소자는 고정 강자성층에 접한 버텀 전극(Bottom electrode)이 스위칭 소자 T를 통해 소스라인 SL과 연결된다. 이러한 MTJ 소자는 비트라인 BL과 소스라인 SL의 전압이 변하는 시점을 검출하여 검출신호 ENSL,ENBL 및 구동신호 WRDH,WRDL를 출력한다.
그리고, 쓰기 전류 제어부(120)는 입력 데이터 IDH,IDL, 전압 검출부(110)로 부터 인가되는 검출신호 ENSL,ENBL 및 구동신호 WRDH,WRDL에 따라 라이트 구동부 WD1,WD2의 전류 양을 조절하기 위한 라이트 제어신호 CTRL_WRDH,CTRL_WRDL를 출력한다.
이러한 본 발명은 MTJ 소자의 전압이 천이하는 시점을 감지하여 라이트 구동부의 전류 양을 조절함으로써 안전한 쓰기 동작이 가능하도록 한다. 그리고, MTJ 소자의 양단에 큰 전압이 인가되어 신뢰성이 저하되는 문제를 해결할 수 있도록 한다. 또한, 스위칭 동작을 위한 최소 마진(Margin)의 전류를 보장하도록 하여 메모리 소자의 동작 중 여러 방해 요인에 의해 스위칭 확률이 감소하는 현상을 방지할 수 있도록 한다.
또한, 기존의 검증(Verify) 라이트 구조에서는 읽기 동작 수행 이후에, 조건부 쓰기 동작의 반복 과정으로 인해 라이트 동작시간이 증가하였다. 하지만, 본 발명은 쓰기 동작을 수행하면서 바로 현재 상황을 검출하여 쓰기 전류를 제어하게 되므로, 고속, 고집적 메모리 저장 장치의 설계가 가능하도록 한다.
도 5는 도 4의 전압 검출부(110)에 관한 상세 회로도이다.
전압 검출부(110)는 소스라인 전압 검출부(111), 비트라인 전압 검출부(112)를 포함한다.
여기서, 소스라인 전압 검출부(111)는 인버터 IV1,IV2와, 배타적 노아게이트 XNOR1 및 낸드게이트 ND1를 포함한다.(여기서, 배타적 노아게이트 XNOR1와 낸드게이트 ND1는 제 1논리조합소자들에 해당함) 인버터 IV1는 소스라인 SL의 신호를 반전하여 노드 NODE1에 출력한다. 인버터 IV2는 소스라인 SL의 신호를 반전하여 노드 NODE2에 출력한다.
배타적 노아게이트 XNOR1는 노드 NODE1의 신호, 라이트 인에이블 신호 /WE 및 노드 NODE2의 신호를 배타적 노아연산하여 검출신호 ENSL를 출력한다. 낸드게이트 ND1는 노드 NODE1의 신호 및 노드 NODE2의 신호를 낸드연산하여 구동신호 WRDH를 출력한다.
그리고, 비트라인 전압 검출부(112)는 인버터 IV3,IV4, 배타적 노아게이트 XNOR2 및 낸드게이트 ND2를 포함한다.(여기서, 배타적 노아게이트 XNOR2와 낸드게이트 ND2는 제 2논리조합소자들에 해당함) 인버터 IV3는 비트라인 BL의 신호를 반전하여 노드 NODE3에 출력한다. 인버터 IV4는 비트라인 BL의 신호를 반전하여 노드 NODE4에 출력한다.
배타적 노아게이트 XNOR2는 노드 NODE3의 신호, 라이트 인에이블 신호 /WE 및 노드 NODE4의 신호를 배타적 노아연산하여 검출신호 ENBL를 출력한다. 낸드게이트 ND2는 노드 NODE3의 신호 및 노드 NODE4의 신호를 낸드연산하여 구동신호 WRDL를 출력한다.
도 6은 도 4의 쓰기 전류 제어부(120)에 관한 상세 회로도이다.
쓰기 전류 제어부(120)는 소스라인 전류 제어부(121), 비트라인 전류 제어부(122)를 포함한다.
여기서, 소스라인 전류 제어부(121)는 인버터 IV5,IV6, PMOS트랜지스터 P1~P3 및 NMOS트랜지스터 N1,N2를 포함한다. PMOS트랜지스터 P1~P3 및 NMOS트랜지스터 N1,N2는 전원단과 접지단 사이에 직렬 연결된다.
그리고, PMOS트랜지스터 P1의 게이트 단자에는 인버터 IV5에 의해 반전된 입력 데이터 IDH가 인가된다. 그리고, PMOS트랜지스터 P2, NMOS트랜지스터 N2의 공 통 게이트 단자에는 구동신호 WRDH가 인가된다.
또한, PMOS트랜지스터 P3의 게이트 단자에는 인버터 IV6에 의해 반전된 검출신호 ENSL가 인가된다. 또한, NMOS트랜지스터 N1의 게이트 단자에는 검출신호 ENSL가 인가된다. 그리고, PMOS트랜지스터 P3, NMOS트랜지스터 N1는 공통 드레인 단자를 통해 라이트 제어신호 CTRL_WRDH가 출력된다.
또한, 비트라인 전류 제어부(122)는 인버터 IV7,IV8, PMOS트랜지스터 P4~P6 및 NMOS트랜지스터 N3,N4를 포함한다. PMOS트랜지스터 P4~P6 및 NMOS트랜지스터 N3,N4는 전원단과 접지단 사이에 직렬 연결된다.
그리고, PMOS트랜지스터 P4의 게이트 단자에는 인버터 IV7에 의해 반전된 입력 데이터 IDL가 인가된다. 그리고, PMOS트랜지스터 P5, NMOS트랜지스터 N4의 공통 게이트 단자에는 구동신호 WRDL가 인가된다.
또한, PMOS트랜지스터 P6의 게이트 단자에는 인버터 IV8에 의해 반전된 검출신호 ENBL가 인가된다. 또한, NMOS트랜지스터 N3의 게이트 단자에는 검출신호 ENBL가 인가된다. 그리고, PMOS트랜지스터 P6, NMOS트랜지스터 N3는 공통 드레인 단자를 통해 라이트 제어신호 CTRL_WRDL가 출력된다.
이러한 구성을 갖는 전압 검출부(110), 쓰기 전류 제어부(120)의 동작 과정을 설명하면 다음과 같다.
본 발명은 데이터 '1'을 쓰는 경우와 데이터 '0'을 쓰는 경우 고려해야 할 노드가 달라지게 된다. 이에 따라, 소스라인용 소스라인 전압 검출부(111), 소스라인 전류 제어부(121)를 별도로 구비하고, 비트라인용 비트라인 전압 검출 부(112), 비트라인 전류 제어부(122)를 별도로 구비하게 된다.
먼저, 데이터 '1'을 쓰는 경우 소스라인 SL에서 비트라인 BL으로 전류가 흐르게 된다. 이때, 비트라인 BL의 전압은 거의 그라운드 전압 레벨이 되고, 소스라인 SL의 전압은 IH×RL, IH×RH의 두 값을 갖는다. 따라서, 소스라인 SL 노드에서 전압을 검출하여 제어신호를 생성하게 된다.
반대로, 데이터 '0'을 쓰는 경우 비트라인 BL에서 소스라인 SL으로 전류가 흐르게 된다. 이때, 소스라인 SL의 전압은 거의 그라운드 전압 레벨이 되고, 비트라인 BL의 전압은 IL×RL, IL×RH의 두 값을 갖는다. 따라서, 비트라인 BL 노드에서 전압을 검출하여 제어신호를 생성하게 된다.
즉, 데이터 '1'을 쓰는 경우 소스라인 전압 검출부(111), 소스라인 전류 제어부(121)가 동작하게 되고, 데이터 '0'을 쓰는 경우 비트라인 전압 검출부(112), 비트라인 전류 제어부(122)가 동작하게 된다.
이러한 구성을 갖는 본 발명의 동작 과정을 도 7a,도 7b를 참조하여 설명하면 다음과 같다.
먼저, 소스라인 전압 검출부(111)는 소스라인 SL이 서로 다른 문턱 전압을 갖는 인버터 IV1,IV2에 연결된다. 여기서, 인버터 IV1의 문턱전압은 Vt1이고, 인버터 IV2의 문턱전압은 Vt2이다. 인버터 IV1,IV2에서 출력된 신호는 배타적 노아게이트 XNOR1 및 낸드게이트 ND1에 각각 입력된다.
이때, 문턱전압 Vt1이 문턱전압 Vt2 보다 높은 전압 레벨일 경우, 문턱전압 Vt1 보다 큰 전압이 소스라인 SL에 인가되면, 노드 NODE1,NODE2의 전압 레벨이 모 두 로우 레벨이 된다. 반면에, 문턱전압 Vt2 보다 작은 전압이 소스라인 SL에 인가되면, 노드 NODE1,NODE2의 전압 레벨이 모두 하이 레벨이 된다. 또한, 소스라인 SL의 전압이 문턱전압 Vt1,Vt2 사이의 전압 값을 갖게 되면, 노드 NODE1은 하이 레벨이 되고, 노드 NODE2는 로우 레벨이 된다.
소스라인 전압 검출부(111)는 이렇게 로직 문턱전압이 서로 다르게 설정된 인버터 IV1,IV2를 포함하여 안전한 동작 구간을 설정하게 된다.
도 7a는 데이터 '1'을 쓰는 경우를 나타낸다. 기존의 데이터 저항이 RL일 경우와 RH일 경우, 데이터 '1'을 쓰기 위한 전류 IH가 흐를 때 소스라인 SL에 걸리는 전압은 IH×RL, IH×RH가 된다.
여기서, 기존의 데이터 저항이 RH인 소자는 이미 데이터 '1'이 쓰여진 상태에서 데이터 '1'을 쓰는 경우에 해당한다.
이러한 경우 구동 이슈(Drivability Issue)는 없으나, IH×RH의 큰 전압으로 인해 신뢰성 이슈(Reliability Issue)가 있을 수 있다. 따라서, 브레이크다운(Breakdown) 전압 VBKD 보다 큰 전압이 소스라인 SL에 인가될 경우 쓰기 전류를 감소시켜 소스라인 SL의 전압을 감소시켜야 한다. 여기서, 브레이크다운 전압 VBKD은 문턱전압 Vt1에 해당한다.
반대로, 기존의 데이터 저항이 RL인 소자는 이미 데이터 '0'이 쓰여진 상태에서 데이터 '1'을 쓰는 경우에 해당하므로, 데이터 저항이 RL에서 RH로 천이해야 한다. 이러한 경우 구동 이슈(Drivability Issue)도 함께 고려해야 한다.
즉, 스위칭 마진을 고려한 전류 IH의 양이 감소 되더라도, 데이터 '1'을 쓰 기 위해 최소한으로 필요한 전류 IswH 보다는 큰 전류가 흘러야 한다. 이에 따라, IswH×RL, 즉, 전압 VswH 보다 작은 전압이 소스라인 SL에 인가될 경우 라이트 전류를 증가시켜 소스라인 SL의 전압을 증가시켜야 한다. 여기서, 전압 VswH은 문턱전압 Vt2에 해당한다.
따라서, 본 발명은 도 5의 소스라인 전압 검출부(111)를 통해 안전한 동작 구간을 확보하게 된다. 그리고, 소스라인 전압 검출부(111)의 출력인 검출신호 ENSL, 구동신호 WRDH는 소스라인 전류 제어부(121)에 출력된다. 그리고, 소스라인 전류 제어부(121)는 검출신호 ENSL, 구동신호 WRDH에 따라 라이트 제어신호 CTRL_WRDH를 출력한다.
즉, 소스라인 SL의 전압이 문턱전압 Vt1 보다 클 경우 라이트 제어신호 CTRL_WRDH가 로우 레벨이 된다. 그러면, 라이트 구동부 WD2의 구동부 DH가 동작하지 않게 되어 라이트 전류가 감소 됨으로써 소스라인 SL에 흐르는 전압이 감소된다.
반면에, 소스라인 SL의 전압이 문턱전압 Vt2 보다 작을 경우 라이트 제어신호 CTRL_WRDH가 하이 레벨이 된다. 그러면, 라이트 구동부 WD2의 구동부 DH가 동작하게 되어 라이트 전류가 증가 됨으로써 소스라인 SL에 흐르는 전압이 증가된다.
그런데, 데이터 '0' 쓰기 동작시에도 소스라인 SL의 전압이 문턱전압 Vt2 보다 작긴 하지만, 구동부 DH의 전류 원이 인에이블 되어서는 않 된다. 따라서, 소스라인 전류 제어부(121)의 PMOS트랜지스터 P1는 인버터 IV5에 의해 반전된 입력 데이터 IDH가 인가된다. 즉, 입력 데이터 IDH가 하이 레벨인 구간에서, 데이터 '1'의 쓰기 동작시에만 PMOS트랜지스터 P1가 턴 온 되어 소스라인 전류 제어부(121)가 동작하게 된다.
한편, 비트라인 전압 검출부(112)는 비트라인 BL이 서로 다른 문턱 전압을 갖는 인버터 IV3,IV4에 연결된다. 여기서, 인버터 IV3의 문턱전압은 Vt3이고, 인버터 IV4의 문턱전압은 Vt4이다. 인버터 IV3,IV4에서 출력된 신호는 배타적 노아게이트 XNOR2 및 낸드게이트 ND2에 각각 입력된다.
이때, 문턱전압 Vt3이 문턱전압 Vt4 보다 높은 전압 레벨일 경우, 문턱전압 Vt3 보다 큰 전압이 비트라인 BL에 인가되면, 노드 NODE3,NODE4의 전압 레벨이 모두 로우 레벨이 된다. 반면에, 문턱전압 Vt4 보다 작은 전압이 비트라인 BL에 인가되면, 노드 NODE3,NODE4의 전압 레벨이 모두 하이 레벨이 된다. 또한, 비트라인 BL의 전압이 문턱전압 Vt3,Vt4 사이의 전압 값을 갖게 되면, 노드 NODE3은 하이 레벨이 되고, 노드 NODE4는 로우 레벨이 된다.
비트라인 전압 검출부(112)는 이렇게 로직 문턱전압이 서로 다르게 설정된 인버터 IV3,IV4를 포함하여 안전한 동작 구간을 설정하게 된다.
도 7b는 데이터 '0'을 쓰는 경우를 나타낸다. 기존의 데이터 저항이 RL일 경우와 RH일 경우, 데이터 '0'을 쓰기 위한 전류 IL가 흐를 때 비트라인 BL에 걸리는 전압은 IL×RL, IL×RH가 된다.
여기서, 기존의 데이터 저항이 RL인 소자는 이미 데이터 '0'이 쓰여진 상태에서 데이터 '0'을 쓰는 경우에 해당한다. 이러한 경우 구동 이슈(Drivability Issue)는 없을 뿐만 아니라, IL×RH에 비해 작은 값을 가지므로 신뢰성 이 슈(Reliability Issue)도 없게 된다.
이와 같이, 데이터 '0'의 쓰기 동작에서는 기존의 데이터 저항이 RH 일 때 IL×RH의 큰 전압으로 인한 구동 이슈(Drivability Issue)와, 저항 RL으로의 천이를 위한 구동 이슈를 모두 고려해야 한다.
데이터 '1'의 쓰기 동작과 마찬가지로, 브레이크다운(Breakdown) 전압 VBKD 보다 큰 전압이 비트라인 BL에 인가될 경우 쓰기 전류를 감소시켜 비트라인 BL의 전압을 감소시켜야 한다. 여기서, 브레이크다운 전압 VBKD은 문턱전압 Vt3에 해당한다.
반대로, 기존의 데이터 저항이 RH인 소자는 이미 데이터 '1'이 쓰여진 상태에서 데이터 '0'을 쓰는 경우에 해당하므로, 데이터 저항이 RH에서 RL로 천이해야 한다.
즉, 스위칭 마진을 고려한 전류 IL의 양이 감소 되더라도, 데이터 '0'을 쓰기 위해 최소한으로 필요한 전류 IswL 보다는 큰 전류가 흘러야 한다. 이에 따라, IswL×RH, 즉, 전압 VswL 보다 작은 전압이 비트라인 BL에 인가될 경우 라이트 전류를 증가시켜 비트라인 BL의 전압을 증가시켜야 한다. 여기서, 전압 VswL은 문턱전압 Vt4에 해당한다.
따라서, 본 발명은 도 5의 비트라인 전압 검출부(112)를 통해 안전한 동작 구간을 확보하게 된다. 그리고, 비트라인 전압 검출부(112)의 출력인 검출신호 ENBL, 구동신호 WRDL는 비트라인 전류 제어부(122)에 출력된다. 그리고, 비트라인 전류 제어부(122)는 검출신호 ENBL, 구동신호 WRDL에 따라 라이트 제어신호 CTRL_WRDL를 출력한다.
즉, 비트라인 BL의 전압이 문턱전압 Vt3 보다 클 경우 라이트 제어신호 CTRL_WRDL가 로우 레벨이 된다. 그러면, 라이트 구동부 WD1의 구동부 DL가 동작하지 않게 되어 라이트 전류가 감소 됨으로써 비트라인 BL에 흐르는 전압이 감소된다.
반면에, 비트라인 BL의 전압이 문턱전압 Vt4 보다 작을 경우 라이트 제어신호 CTRL_WRDL가 하이 레벨이 된다. 그러면, 라이트 구동부 WD1의 구동부 DL가 동작하게 되어 라이트 전류가 증가 됨으로써 비트라인 BL에 흐르는 전압이 증가된다.
한편, 데이터 '1' 쓰기 동작시에도 비트라인 BL의 전압이 문턱전압 Vt4 보다 작긴 하지만, 구동부 DL의 전류 원이 인에이블 되어서는 않 된다. 따라서, 비트라인 전류 제어부(122)의 PMOS트랜지스터 P4는 인버터 IV7에 의해 반전된 입력 데이터 IDL가 인가된다. 즉, 입력 데이터 IDL가 하이 레벨인 구간에서, 데이터 '0'의 쓰기 동작시에만 PMOS트랜지스터 P4가 턴 온 되어 비트라인 전류 제어부(122)가 동작하게 된다.
도 8은 본 발명에 따른 비휘발성 메모리 장치의 다른 실시예이다.
도 8의 실시예에 따른 본 발명은 도 4에 비해 라이트 구동부 WD3,WD4의 구성이 상이하다.
양방향 라이트 구동부 WD3,WD4는 메모리 셀(100)을 사이에 두고 양측에 구비된다. 양방향 라이트 구동부 WD3,WD4는 쓰기 전류 제어부(120)로부터 인가되는 라이트 제어신호 CTRL_WRDH,CTRL_WRDL에 따라 라이트 동작시 전류의 양이 조절된다.
이러한 라이트 구동부 WD3,WD4는 쓰고자 하는 데이터가 '1'일 경우 라이트 구동부 WD4의 전류원 Iinc, 전류원 Idrv, 또는 전류원 Idec가 구동된다. 반면에, 라이트 구동부 WD3,WD4는 쓰고자 하는 데이터가 '0'일 경우 라이트 구동부 WD3의 전류원 Iinc, 전류원 Idrv, 또는 전류원 Idec가 구동된다. 따라서, 쓰고자 하는 데이터에 따라 MTJ 소자에 흐르는 전류의 방향을 변화시키고 일정한 쓰기 전류의 폭을 갖도록 한다.
즉, 소스라인 SL의 전압이 문턱전압 Vt1 보다 클 경우 라이트 제어신호 CTRL_WRDH가 로우 레벨이 된다. 그러면, 라이트 구동부 WD4의 전류원 Idec가 구동되어 라이트 전류가 감소 됨으로써 소스라인 SL에 흐르는 전압이 감소된다.
반면에, 소스라인 SL의 전압이 문턱전압 Vt2 보다 작을 경우 라이트 제어신호 CTRL_WRDH가 하이 레벨이 된다. 그러면, 라이트 구동부 WD4의 전류원 Iinc가 동작하게 되어 라이트 전류가 증가 됨으로써 소스라인 SL에 흐르는 전압이 증가된다.
또한, 소스라인 SL의 전압이 문턱전압 Vt1과 문턱전압 Vt2 사이일 경우에는 라이트 제어신호 CTRL_WRDH가 하이 임피던스(Hi-Z) 상태가 된다. 그러면, 라이트 구동부 WD4의 전류원 Iinc,Idec가 모두 디스에이블 되고, 기본 전류원 Idrv만 구동된다.
한편, 비트라인 BL의 전압이 문턱전압 Vt3 보다 클 경우 라이트 제어신호 CTRL_WRDL가 로우 레벨이 된다. 그러면, 라이트 구동부 WD3의 전류원 Idec가 구동되어 라이트 전류가 감소 됨으로써 비트라인 BL에 흐르는 전압이 감소된다.
반면에, 비트라인 BL의 전압이 문턱전압 Vt4 보다 작을 경우 라이트 제어신호 CTRL_WRDL가 하이 레벨이 된다. 그러면, 라이트 구동부 WD3의 전류원 Iinc가 동작하게 되어 라이트 전류가 증가 됨으로써 비트라인 BL에 흐르는 전압이 증가된다.
또한, 비트라인 BL의 전압이 문턱전압 Vt3과 문턱전압 Vt4 사이일 경우에는 라이트 제어신호 CTRL_WRDL가 하이 임피던스(Hi-Z) 상태가 된다. 그러면, 라이트 구동부 WD3의 전류원 Iinc,Idec가 모두 디스에이블 되고, 기본 전류원 Idrv만 구동된다.
도 9는 본 발명에 따른 비휘발성 메모리 장치의 또 다른 실시예이다.
본 발명은 메모리 셀(200), 라이트 구동부 WD5,WD6, 전압 검출부(210) 및 쓰기 전류 제어부(220)를 포함한다.
여기서, 메모리 셀(200)은 자기저항 소자와 스위칭 소자 T를 포함한다. 여기서, 자기저항 소자는 MTJ(Magnetic Tunnel Junction) 소자를 포함하는 것이 바람직하다.
스위칭 소자 T는 MTJ 소자와 소스라인 SL 사이에 연결되어 게이트 단자가 워드라인 WL과 연결된다. 그리고, MTJ 소자는 스위칭 소자 T의 일단과 비트라인 BL 사이에 연결된다. 스위칭 소자 T는 게이트 제어신호에 의해 스위칭 동작이 제어되는 NMOS트랜지스터를 주로 사용한다.
그리고, 양방향 라이트 구동부 WD5,WD6는 메모리 셀(200)을 사이에 두고 양측에 구비된다. 이러한 라이트 구동부 WD5,WD6는 쓰고자 하는 데이터가 '1'일 경 우 구동부 DH가 하이가 된다. 반면에, 라이트 구동부 WD5,WD6는 쓰고자 하는 데이터가 '0'일 경우 구동부 DL가 하이가 된다. 따라서, 쓰고자 하는 데이터에 따라 MTJ 소자에 흐르는 전류의 방향을 변화시키고 일정한 쓰기 전류의 폭을 갖도록 한다.
또한, 전압 검출부(210)는 비트라인 BL과 소스라인 SL 사이에 연결되어, 라이트 인에이블 신호 /WE의 활성화시 비트라인 BL과 소스라인 SL의 전압을 검출하여 쓰기 전류 제어부(220)에 출력한다.
MTJ 소자는 자유 강자성층에 접한 탑 전극(Top electrode)이 비트라인 BL과 연결된다. 그리고, MTJ 소자는 고정 강자성층에 접한 버텀 전극(Bottom electrode)이 스위칭 소자 T를 통해 소스라인 SL과 연결된다. 전압 검출부(210)는 이러한 MTJ 소자의 비트라인 BL과 소스라인 SL의 전압이 변하는 시점을 검출하여 쓰기 전류 제어부(220)에 출력한다.
그리고, 쓰기 전류 제어부(220)는 전압 검출부(210)로부터 인가되는 검출신호에 따라 스위칭 소자 T에 흐르는 전류 양을 조절하기 위한 라이트 제어신호를 스위칭 소자 T의 게이트 단자인 워드라인 WL에 출력한다.
즉, 데이터 '1'의 쓰기 동작시 소스라인 SL의 전압이 문턱전압 Vt1 보다 클 경우, 스위칭 소자 T의 게이트 단자에 인가되는 라이트 제어신호를 기준 게이트 전압보다 낮은 전압 레벨로 제어한다.
스위칭 소자 T의 게이트 단자에 인가되는 라이트 제어신호의 전압 레벨이 낮아질 경우 스위칭 소자 T의 양단에 흐르는 전류가 낮아지게 되어 MTJ 소자에 흐르 는 전류가 감소 된다.
반면에, 데이터 '1'의 쓰기 동작시 소스라인 SL의 전압이 문턱전압 Vt2 보다 작을 경우, 스위칭 소자 T의 게이트 단자에 인가되는 라이트 제어신호를 기준 게이트 전압보다 높은 전압 레벨로 제어한다.
스위칭 소자 T의 게이트 단자에 인가되는 라이트 제어신호의 전압 레벨이 높아질 경우 스위칭 소자 T의 양단에 흐르는 전류가 높아지게 되어 MTJ 소자에 흐르는 전류가 증가 된다.
한편, 데이터 '0'의 쓰기 동작시 비트라인 BL의 전압이 문턱전압 Vt3 보다 클 경우, 스위칭 소자 T의 게이트 단자에 인가되는 라이트 제어신호를 기준 게이트 전압보다 낮은 전압 레벨로 제어한다.
스위칭 소자 T의 게이트 단자에 인가되는 라이트 제어신호의 전압 레벨이 낮아질 경우 스위칭 소자 T의 양단에 흐르는 전류가 낮아지게 되어 MTJ 소자에 흐르는 전류가 감소 된다.
반면에, 데이터 '0'의 쓰기 동작시 비트라인 BL의 전압이 문턱전압 Vt4 보다 작을 경우, 스위칭 소자 T의 게이트 단자에 인가되는 라이트 제어신호를 기준 게이트 전압보다 높은 전압 레벨로 제어한다.
스위칭 소자 T의 게이트 단자에 인가되는 라이트 제어신호의 전압 레벨이 높아질 경우 스위칭 소자 T의 양단에 흐르는 전류가 높아지게 되어 MTJ 소자에 흐르는 전류가 증가 된다.
도 1은 종래의 MRAM 셀 어레이를 나타낸 도면.
도 2a, 도 2b는 일반적인 MTJ의 구성도.
도 3은 MTJ의 전류에 따른 저항의 특성을 설명하기 위한 그래프.
도 4는 본 발명에 따른 비휘발성 메모리 장치의 구성도.
도 5는 도 4의 전압 검출부에 관한 상세 회로도.
도 6은 도 4의 쓰기 전류 제어부에 관한 상세 회로도.
도 7a 및 도 7b는 본 발명에 따른 비휘발성 메모리 장치의 전압 레벨을 설명하기 위한 도면.
도 8은 본 발명에 따른 비휘발성 메모리 장치의 다른 실시예.
도 9는 본 발명에 따른 비휘발성 메모리 장치의 또 다른 실시예.

Claims (20)

  1. 비트라인 및 소스라인에 인가되는 쓰기 전류에 따라 자기저항 소자에 데이터를 리드 또는 라이트 하는 메모리 셀;
    상기 비트라인 및 상기 소스라인의 전압을 검출하는 전압 검출부;
    상기 전압 검출부의 출력에 따라 라이트 제어신호의 활성화 여부를 제어하는 쓰기 전류 제어부; 및
    상기 라이트 제어신호의 활성화 여부에 따라 상기 메모리 셀에 공급되는 상기 쓰기 전류의 양을 제어하는 라이트 구동부를 포함하고,
    상기 쓰기 전류 제어부는
    상기 소스라인의 전압이 상기 전압 검출부의 로직 문턱전압에 해당하는 브레이크다운 전압 이상일 경우 상기 라이트 제어신호를 비활성화시키고, 상기 소스라인의 전압이 데이터 '1'의 쓰기 전압보다 작을 경우 상기 라이트 제어신호를 활성화시키는 것을 특징으로 하는 비휘발성 메모리 장치.
  2. 제 1항에 있어서, 상기 메모리 셀은
    상기 비트라인과 연결되는 MTJ 소자; 및
    상기 MTJ 소자와 상기 소스라인 사이에 연결되어 게이트가 워드라인과 연결되는 스위칭 소자를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  3. 제 1항에 있어서, 상기 전압 검출부는
    라이트 인에이블 신호의 활성화시 상기 소스라인의 전압을 검출하여 제 1검출신호 및 제 1구동신호를 출력하는 소스라인 전압 검출부; 및
    상기 라이트 인에이블 신호의 활성화시 상기 비트라인의 전압을 검출하여 제 2검출신호 및 제 2구동신호를 출력하는 비트라인 전압 검출부를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  4. 제 3항에 있어서, 상기 소스라인 전압 검출부는
    상기 소스라인과 연결되며 서로 다른 문턱전압을 갖는 다수의 인버터; 및
    상기 다수의 인버터의 출력을 논리조합하여 상기 제 1검출신호와 상기 제 1구동신호를 출력하는 다수의 제 1논리조합소자들을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  5. 제 3항에 있어서, 상기 소스라인 전압 검출부는 상기 소스라인의 전압이 상기 브레이크다운 전압보다 작고 데이터 '1'의 쓰기 전압보다 큰 구간을 감지하는 것을 특징으로 하는 비휘발성 메모리 장치.
  6. 제 3항에 있어서, 상기 비트라인 전압 검출부는
    상기 비트라인과 연결되며 서로 다른 문턱전압을 갖는 다수의 인버터; 및
    상기 다수의 인버터의 출력을 논리조합하여 상기 제 2검출신호와 상기 제 2구동신호를 출력하는 다수의 제 2논리조합소자들을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  7. 제 3항에 있어서, 상기 소스라인 전압 검출부는 상기 소스라인의 전압이 상기 브레이크다운 전압보다 작고 데이터 '0'의 쓰기 전압보다 큰 구간을 감지하는 것을 특징으로 하는 비휘발성 메모리 장치.
  8. 삭제
  9. 제 1항에 있어서, 상기 쓰기 전류 제어부는
    상기 비트라인의 전압이 상기 브레이크다운 전압 이상일 경우 상기 라이트 제어신호를 비활성화시키고, 상기 비트라인의 전압이 데이터 '0'의 쓰기 전압보다 작을 경우 상기 라이트 제어신호를 활성화시키는 것을 특징으로 하는 비휘발성 메모리 장치.
  10. 제 1항에 있어서, 상기 쓰기 전류 제어부는
    상기 전압 검출부의 출력에 따라 상기 소스라인에 공급되는 상기 쓰기 전류의 양을 제어하기 위한 제 1라이트 제어신호를 출력하는 소스라인 전류 제어부; 및
    상기 전압 검출부의 출력에 따라 상기 비트라인에 공급되는 상기 쓰기 전류의 양을 제어하기 위한 제 2라이트 제어신호를 출력하는 비트라인 전류 제어부를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  11. 제 10항에 있어서, 상기 소스라인 전류 제어부는 데이터 '1'의 쓰기 동작시에만 동작하는 것을 특징으로 하는 비휘발성 메모리 장치.
  12. 제 10항에 있어서, 상기 비트라인 전류 제어부는 데이터 '0'의 쓰기 동작시에만 동작하는 것을 특징으로 하는 비휘발성 메모리 장치.
  13. 제 1항에 있어서, 상기 라이트 구동부는 상기 라이트 제어신호에 따라 전류원의 동작 여부가 제어되어 상기 쓰기 전류의 양이 조절되는 것을 특징으로 하는 비휘발성 메모리 장치.
  14. 제 1항에 있어서, 상기 라이트 구동부는
    상기 라이트 제어신호 중 제 1라이트 제어신호에 따라 상기 비트라인에 상기 쓰기 전류를 공급하는 제 1라이트 구동부; 및
    상기 라이트 제어신호 중 제 2라이트 제어신호에 따라 상기 소스라인에 상기 쓰기 전류를 공급하는 제 2라이트 구동부를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  15. 제 1항에 있어서, 상기 라이트 구동부는
    상기 라이트 제어신호의 활성화시 상기 쓰기 전류의 양을 증가시키는 제 1전류원;
    상기 라이트 제어신호의 비활성화시 상기 쓰기 전류의 양을 감소시키는 제 2전류원; 및
    상기 라이트 제어신호가 하이 임피던스 상태일 경우 상기 쓰기 전류의 양을 기준 값으로 공급하는 제 3전류원을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  16. 비트라인과 연결되는 자기저항 소자와, 상기 자기저항 소자와 소스라인 사이에 연결되어 워드라인에 의해 제어되는 스위칭 소자를 포함하고, 상기 비트라인과 상기 소스라인에 인가되는 쓰기 전류에 따라 데이터의 리드 또는 라이트가 이루어지는 메모리 셀;
    상기 비트라인 및 상기 소스라인의 전압을 검출하는 전압 검출부;
    상기 전압 검출부의 출력에 따라 라이트 제어신호의 전압 레벨을 제어하는 쓰기 전류 제어부; 및
    상기 메모리 셀에 상기 쓰기 전류를 공급하는 라이트 구동부를 포함하고,
    상기 스위칭 소자의 게이트 단자를 통해 상기 라이트 제어신호가 인가되어 상기 메모리 셀에 흐르는 전류의 레벨이 조정되며,
    상기 쓰기 전류 제어부는
    상기 소스라인의 전압이 상기 전압 검출부의 로직 문턱전압에 해당하는 브레이크다운 전압 이상일 경우 상기 라이트 제어신호의 전압 레벨을 상기 스위칭 소자의 게이트 전압보다 낮은 레벨로 출력하고, 상기 소스라인의 전압이 데이터 '1'의 쓰기 전압보다 작을 경우 상기 라이트 제어신호의 전압 레벨을 상기 게이트 전압보다 높은 레벨로 출력하는 것을 특징으로 하는 비휘발성 메모리 장치.
  17. 제 16항에 있어서, 상기 자기저항 소자는 MTJ 소자를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  18. 제 16항에 있어서, 상기 스위칭 소자는
    상기 라이트 제어신호의 전압 레벨이 증가하면 상기 메모리 셀에 흐르는 전류를 증가시키고, 상기 라이트 제어신호의 전압 레벨이 감소하면 상기 메모리 셀에 흐르는 전류를 감소시키는 것을 특징으로 하는 비휘발성 메모리 장치.
  19. 삭제
  20. 제 16항에 있어서, 상기 쓰기 전류 제어부는
    상기 비트라인의 전압이 상기 브레이크다운 전압 이상일 경우 상기 라이트 제어신호의 전압 레벨을 상기 스위칭 소자의 게이트 전압보다 낮은 레벨로 출력하고, 상기 비트라인의 전압이 데이터 '0'의 쓰기 전압보다 작을 경우 상기 라이트 제어신호의 전압 레벨을 상기 게이트 전압보다 높은 레벨로 출력하는 것을 특징으로 하는 비휘발성 메모리 장치.
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