KR101083302B1 - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 자기 터널 접합 소자(Magnetic Tunnel Junction device, MTJ)를 이용하는 반도체 메모리 장치에 관한 것으로, 제1 및 제2 구동라인에 흐르는 전류 방향에 대응하는 극성의 데이터를 저장하기 위한 다수의 메모리 셀; 예정된 읽기전류를 생성하여 상기 다수의 메모리 셀에 공급하고, 상기 데이터에 따른 상기 읽기전류에 응답하여 데이터전류를 생성하는 전류생성수단; 및 상기 읽기전류의 전류 경로 상에 접속되며, 온도정보에 따라 상기 읽기전류의 전류량을 제어하기 위한 전류제어수단을 구비하는 반도체 메모리 장치를 제공한다.
MRAM, 자기 터널 접합 소자, 메모리 셀, 기준 메모리 셀

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 자기 터널 접합 소자(Magnetic Tunnel Junction device, MTJ)를 이용하는 반도체 메모리 장치에 관한 것이다.
일반적으로, DRAM(Dynamic Random Access Memory) 장치와 SRAM(Static Random Access Memory) 장치는 휘발성 메모리 장치로서 전원을 인가받지 않는 경우 메모리 셀(memory cell)에 저장된 데이터를 잃어버리는 단점을 갖는다. 따라서, 요즈음에는 비휘발성 메모리 장치에 관한 연구가 활발히 진행중이며, 이 중에는 자기 메모리 장치의 일종인 MRAM(Magnetic Random Access Memory) 장치가 있다. 특히, MRAM 장치는 비휘발성 특성뿐 아니라 고집적화가 가능하고 고속 동작 및 저전력 소모 특성을 가지기 때문에, 차세대 반도체 메모리 장치로 주목받고 있다.
MRAM 장치의 메모리 셀은 외부에서 인가되는 어드레스에 대응하여 스위칭 동작을 수행하는 하나의 트랜지스터(transistor)와 정보를 저장하는 자기 터널 접합 소자(MTJ)로 구성된다. 자기 메모리 소자의 일종인 자기 터널 접합 소자(MTJ)는 두 강자성체의 자화 방향(magnetization direction)에 따라 자기저항비(MagnetoResistance, MR)가 달라지는데, MRAM 장치 내부에서는 이러한 자기저항비 변화에 따른 전류을 감지하여 자기 터널 접합 소자에 저장된 데이터가 '1' 인지 '0' 인지를 판단한다.
도 1 은 일반적인 반도체 메모리 장치의 메모리 셀 구조를 설명하기 위한 도면이다.
도 1 을 참조하면, 메모리 셀은 하나의 NMOS 트랜지스터(110)와 하나의 자기 터널 접합 소자(MTJ, 130)로 구성된다.
NMOS 트랜지스터(110)는 소오스 라인(SL)과 자기 터널 접합 소자(130) 사이에 소오스-드레인 경로가 형성되고 워드 라인(WL)에 게이트가 접속되어, 워드 라인(WL)의 활성화 유무에 따라 턴 온/오프(turn on/off) 된다. 이때, 워드 라인(WL)은 로우 어드레스(row address)에 의하여 선택된다.
자기 터널 접합 소자(130)는 자유막(free layer, 132)과, 터널절연막(134), 및 핀드막(pinned layer, 136)으로 구성된다. 여기서, 자유막(132)은 강자성체로 이루어지며 외부 자극(예컨대, 자기 터널 접합 소자(130)에 투과되는 전류)에 의하여 자화방향이 변하고, 핀드막(136)은 외부 자극이 가해지더라도 자화방향이 변하지 않는다. 참고로, 핀드막(136)은 반강자성체로 이루어진 피닝막(도시되지 않음)에 의하여 자화방향이 고정되며, 터널절연막(134)은 예컨대, 마그네슘 산화막(MgO)으로 형성될 수 있다.
이러한, 자기 터널 접합 소자(130)는 양단에 걸리는 전압에 따라 투과 전류가 흐르게 되는데 이 전류 방향에 따라 자유막(132)의 자화방향이 결정된다. 만약, 자유막(132)의 자화방향이 핀드막(136)의 자화방향과 일치하는 경우 자기 터널 접합 소자(130)의 저항 값은 작아지게 되고, 자유막(132)의 자화방향이 핀드막(136)의 자화방향과 일치하지 않는 경우 자기 터널 접합 소자(130)의 저항 값은 커지게 된다. 일반적으로 자유막(132)과 핀드막(136)의 자화방향이 일치하는 상태가 '0' 데이터에 해당하며, 그 반대의 경우가 '1' 데이터에 해당한다.
다시 말하면, 핀드막(136) 대비 자유막(132)에 일정한 크기 이상의 양의 전압을 인가하여 임계 전류 이상의 양의 전류가 흐르는 경우, 자유막(132)과 핀드막(136)의 자화방향은 동일하게 된다. 즉, '0' 데이터의 쓰기 동작이 이루어지고 자기 터널 접합 소자(130)의 저항 값은 작아진다. 이와 반대로, 핀드막(136) 대비 자유막(132)에 일정한 크기 이상의 음의 전압을 인가하여 임계전류 이상의 음의 전류가 흐르는 경우, 자유막(132)과 핀드막(136)의 자화방향은 서로 반대가 된다. 즉, '1' 데이터의 쓰기 동작이 이루어지고 자기 터널 접합 소자(130)의 저항 값은 커진다.
도 2 는 도 1 의 자기 터널 접합 소자(130)의 온도에 따른 투과 자기 저항(Tunnel MagnetoResistance, TMR) 특성을 나타낸 도면이다.
도 2 에서 알 수 있듯이, 자기 터널 접합 소자(130)는 이력현상(hysteresisi)을 가지고 있으며, 임계전압 이상의 양/음의 전류에 따라 두 가지 안정적인 상태, 즉 저항 값이 작은 상태와 저항 값이 큰 상태를 갖는다. 이러한 안 정적인 상태는 전원이 인가되지 않더라도 계속 유지된다.
한편, 자기 터널 접합 소자(130)는 온도에 따라 저항 값이 달라진다. 특히, 자화방향이 서로 반대인 상태에서 온도가 증가하게 되면 저항 값이 낮아지는 것을 볼 수 있다. 즉, 투과 자기 저항 특성은 온도에 따라 달라진다. 온도에 따른 투과 자기 저항 특성의 변화는 '1' 데이터와 '0' 데이터의 저항 값의 차이를 점점 작게하기 때문에, 자기 터널 접합 소자(130)가 큰 저항 값을 유지하는지 작은 저항 값을 유지하는지를 판단하기 어렵게 만드는 문제점을 야기한다. 이는 곧 반도체 메모리 장치의 읽기 동작시 저장된 데이터를 제대로 읽지 못하는 오동작으로 연결된다.
본 발명은 상기와 같은 문제점을 해결하기 위해 제안된 것으로, 데이터의 읽기 동작시 자기 터널 접합 소자에 흐르는 전류를 온도에 따라 조절할 수 있는 반도체 메모리 장치를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 반도체 메모리 장치는, 제1 및 제2 구동라인에 흐르는 전류 방향에 대응하는 극성의 데이터를 저장하기 위한 다수의 메모리 셀; 예정된 읽기전류를 생성하여 상기 다수의 메모리 셀에 공급하고, 상기 데이터에 따른 상기 읽기전류에 응답하여 데이터전류를 생성하는 전류생성수단; 및 상기 읽기전류의 전류 경로 상에 접속되며, 온도정보에 따라 상기 읽기전류의 전류량을 제어하기 위한 전류제어수단을 구비한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 반도체 메모리 장치는, 소오스라인과 비트라인에 흐르는 전류 방향에 대응하는 극성의 데이터를 저장하기 위한 다수의 메모리 셀; 예정된 읽기전류를 생성하여 상기 다수의 메모리 셀에 공급하고, 상기 데이터에 따른 상기 읽기전류에 응답하여 데이터전류를 생성하는 셀전류생성수단; 상기 읽기전류의 전류 경로 상에 접속되며, 온도정보에 따라 상기 읽기전류의 전류량을 제어하기 위한 전류제어수단; 기준 소오스라인과 기준 비트라인에 흐르는 전류 방향에 대응하는 극성의 기준 데이터를 저장하기 위한 다수의 기준 메모리 셀 그룹; 예정된 전류를 생성하여 상기 다수의 기준 메모리 셀에 공급하고, 상기 기준 데이터에 대응하는 기준전류를 생성하기 위한 기준전류 생성수단; 상기 기준전류 생성수단에서 상기 다수의 기준 메모리 셀로 공급되는 전류를 상기 온도정보에 따라 제어하기 위한 기준전류제어수단; 및 상기 데이터전류와 상기 기준전류를 감지하여 증폭하기 위한 감지증폭수단을 구비한다.
본 발명은 데이터의 읽기 동작시 자기 터널 접합 소자에 흐르는 읽기전류를 온도에 따라 조절해 줌으로써, 반도체 메모리 장치에 구비되는 자기 접합 소자의 투과 자기 저항 특성을 개선할 수 있다.
본 발명은 자기 접합 소자의 온도에 따른 투가 자기 저항 특성을 개선하여 온도가 변하더라도 안정적인 데이터의 읽기 동작을 수행함으로써, 반도체 메모리 장치의 신뢰성을 높여줄 수 있는 효과를 얻을 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부 도면을 참조하여 설명하기로 한다.
도 3 은 본 발명에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 3 을 참조하면, 반도체 메모리 장치는, 전류 생성부(310)와, 전류 제어부(330), 및 메모리 셀 어레이(350)를 구비한다.
전류 생성부(310)는 읽기 동작시 예정된 크기의 읽기전류(I_RD)를 생성하여 메모리 셀 어레이(350)에 공급하고, 메모리 셀 어레이(350)에 저장된 데이터에 따른 읽기전류(I_RD)의 변화량을 데이터전류(I_DAT)로서 생성한다. 여기서, 데이터전류(I_DAT)는 메모리 셀 어레이(350)에 저장된 데이터에 따라 전류량이 결정되며, 이후에 다시 설명하겠지만 반도체 메모리 장치는 이렇게 생성된 데이터전류(I_DAT)와 기준전류(I_REF, 도 참조)를 비교하여 메모리 셀 어레이(350)에 저장된 데이터를 판단한다.
전류 제어부(330)는 읽기전류(I_RD)의 전류 경로 상에 접속되며, 온도 정보(INF_TMP)에 따라 메모리 셀 어레이(350)에 공급되는 읽기전류(I_RD)의 전류량을 제어하기 위한 것으로, 온도 정보(INF_TMP)에 대응하는 전류제어신호(CTR_I)를 생성하기 위한 제어신호 생성부(332)와, 전류제어신호(CTR_I)에 응답하여 읽기전류(I_RD)의 전류량을 조절하기 위한 전류 조절부(334)를 구비한다. 여기서, 온도 정보(INF_TMP)는 반도체 메모리 장치 외부 또는 내부에서 생성되는 신호이다.
메모리 셀 어레이(350)는 자기 터널 접합 소자를 구비하며, 소오스 라인(SL)과 비트 라인(BL)에 흐르는 전류 방향에 대응하는 극성의 데이터를 자기 터널 접합 소자에 저장한다. 메모리 셀 어레이(350)에 관한 데이터의 쓰기 동작과 읽기 동작은 도 5 에서 자세히 알아보기로 한다.
도 4 는 도 3 의 제어신호 생성부(332)를 설명하기 위한 블록도이다.
도 4 를 참조하면, 제어신호 생성부(332)는 다수의 바이어스 전압(V_BIAS0, V_BIAS1, … V_BIASn)을 생성하기 위한 전압 발생부(410)와, 온도 정보(INF_TMP)에 대응하는 선택신호(SEL<0:n>, 여기서 n 은 자연수)를 생성하기 위한 선택신호 생성부(430), 및 선택신호(SEL<0:n>)에 대응하여 다수의 바이어스 전압(V_BIAS0, V_BIAS1, … V_BIASn) 중 어느 하나를 전류제어신호(CTR_I)로서 출력하기 위한 다중화부(450)를 구비한다.
여기서, 다수의 바이어스 전압(V_BIAS0, V_BIAS1, … V_BIASn)은 각각 서로 다른 전압 레벨을 가지고, 선택신호(SEL<0:n>)는 온도 정보(INF_TMP) 따라 서로 다른 값을 가지며, 선택신호(SEL<0:n>)는 다수의 바이어스 전압(V_BIAS0, V_BIAS1, … V_BIASn)을 각각 선택하는 것이 가능하다. 결국, 제어신호 생성부(332)는 온도 정보(INF_TMP)에 대응하는 바이어스 전압을 전류제어신호(CTR_I)로서 출력하는 것이 가능하다.
도 5 는 도 3 의 일부 블록에 대응하는 회로도로서, 도 5 에는 도 3 의 제어신호 생성부(332)를 제외한 부분이 도시되어 있다.
도 5 를 참조하면, 반도체 메모리 장치는 다수의 메모리 셀(510A)과, 다수의 기준 메모리 셀(510B)과, 제1 및 제2 쓰기 구동부(530A, 530B)와, 셀전류 생성부(550A)와, 기준전류 생성부(550B)와, 제1 및 제2 전류 조절부(570A, 570B), 및 감지증폭부(590)를 구비한다.
참고로, 도 3 에서 설명한 본 발명은 온도 정보(INF_TMP)에 따라 메모리 셀 어레이(350)에 공급되는 읽기전류(I_RD)의 전류량을 제어한다. 도 5 에서는 이러한 특징을 다수의 메모리 셀(510)에 적용할 수 있을 뿐 아니라, 다수의 기준 메모리 셀(520)에도 적용하였다. 다시 말하면, 도 3 의 전류 생성부(310)는 도 5 의 셀전류 생성부(550A)와 기준전류 생성부(550B)에 대응하고, 도 3 의 전류 조절부(334)는 도 5 의 제1 및 제2 전류 조절부(570A, 570B)에 대응하며, 메모리 셀 어레이(350)는 다수의 메모리 셀(510A)과 다수의 기준 메모리 셀(510B)에 대응한다.
이하, 도 5 의 각 구성 요소에 대하여 살펴보기로 한다.
다수의 메모리 셀(510A)은 데이터를 저장하기 위한 것으로 도 1 에서 설명한 바와 같이, 각각 어드레스에 대응하여 스위칭 동작을 수행하는 NMOS 트랜지스터(NM)와 데이터를 저장하는 자기 터널 접합 소자(MTJ)를 각각 구비한다. 다수의 메모리 셀(510A) 각각은 다수의 워드 라인(WL0, WL1, … WLn)에 대응하며, 소오스 라인(SL)과 비트 라인(BL) 사이에 연결된다. 다수의 메모리 셀(510A)과 관련하여 데이터의 쓰기 동작과 읽기 동작은 이후에 설명하기로 한다.
제1 쓰기 구동부(530A)는 데이터에 따라 소오스 라인(SL)과 비트 라인(BL)을 구동하기 위한 것으로, 소오스라인 구동부(530A_1)와 비트라인 구동부(530A_2)를 구비한다.
여기서, 소오스라인 구동부(530A_1)는 데이터에 응답하여 소오스 라인(SL)을 코어전압(VCORE) 또는 접지전압(VSS)으로 구동하고, 비트라인 구동부(530A_2)는 데이터에 응답하여 비트 라인(BL)을 코어전압(VCORE) 또는 접지전압(VSS)으로 구동한다.
이하, 다수의 메모리 셀(510A)에 관한 데이터의 쓰기 동작을 간단하게 살펴 보기로 한다. 설명의 편의를 위하여 다수의 워드 라인(WL0, WL1, … WLn) 중 쓰기 동작이 이루어지는 메모리 셀에 대응하는 어느 하나의 워드 라인이 활성화되었다고 가정하기로 한다. 쓰기 동작시 비트라인 선택신호(BS)는 활성화되기 때문에 비트 라인(BL)은 비트라인 구동부(530A_2)에 의하여 구동될 수 있다.
우선, '1' 데이터의 쓰기 동작시 소오스라인 구동부(530A_1)는 소오스 라인(SL)을 코어전압(VCORE)으로 구동하고, 비트라인 구동부(530A_2)는 비트 라인(BL)을 접지전압(VSS)으로 구동한다. 따라서, 전류는 소오스 라인(SL)에서 자기 터널 접합 소자(MTJ)를 거쳐 비트 라인(BL)으로 흐르게 되며, 도 1 에서 설명하였듯이 메모리 셀에는 '1' 데이터가 저장된다.
다음으로, '0' 데이터의 쓰기 동작시 소오스라인 구동부(530A_1)는 소오스 라인(SL)을 접지전압(VSS)으로 구동하고, 비트라인 구동부(530A_2)는 비트 라인(BL)을 코어전압(VCORE)으로 구동한다. 따라서, 전류는 비트 라인(BL)에서 자기 터널 접합 소자(MTJ)를 거쳐 소오스 라인(SL)으로 흐르게 되며, 메모리 셀에는 '0' 데이터가 저장된다.
한편, 다수의 기준 메모리 셀(510B)은 기준전류(I_REF)를 생성하기 위한 것으로 다수의 메모리 셀(510A)과 유사한 구성을 가지며, 하나의 워드 라인에 대응하여 두 개의 기준 메모리 셀이 그룹 지어 배치된다. 설명의 편의를 위하여 하나의 워드 라인에 대응하는 두 개의 기준 메모리 셀을 '기준 메모리 셀 그룹'이라 칭하기로 한다.
일반적으로, 반도체 메모리 장치를 제품화하기 이전에 모든 기준 메모리 셀 그룹에 포함되는 두 개의 기준 메모리 셀에는 '1' 데이터와 '0' 데이터가 저장되어야 한다. 즉, 기준 메모리 셀 그룹 중 하나의 기준 메모리 셀은 큰 저항 값을 가지는 자기 터널 접합 소자(RH)가 되어야 하고, 다른 하나의 기준 메모리 셀은 작은 저항 값을 가지는 자기 터널 접합 소자(RL)가 되어야 한다. 모든 기준 메모리 셀 그룹에 서로 다른 극성의 '0' 과 '1' 데이터를 저장해야하는 이유는 자기 터널 접합 소자가 도 2 와 같은 저항 값 변화 특성을 가지기 때문이며, 다수의 기준 메모리 셀(320)은 선택된 메모리 셀의 저항값 변화 상태에 따라 이에 대응하는 기준전류(I_REF)를 생성하기 위하여 '0' 데이터와 '1' 데이터가 저장되어야 한다.다수의 기준 메모리 셀(320)과 관련하여 데이터의 쓰기 동작고 읽기 동작은 이후에 설명하기로 한다.
제2 쓰기 구동부(530B)는 다수의 기준 메모리 셀(510B)에 해당하는 '1' 데이터와 '0' 데이터를 저장하기 위한 것으로, 제1 및 제2 라인 구동부(530B_1, 530B_2)를 구비한다.
여기서, 제1 라인 구동부(530B_1)는 저장될 데이터에 따라 기준 소오스 라인(REF_SL)을 코어전압(VCORE) 또는 접지전압(VSS)으로 구동하고, 제2 라인 구동부(530B_2)는 저장될 데이터에 따라 제1 및 제2 기준 비트 라인(REF_BL1, REF_BL2)을 코어전압(VCORE) 또는 접지전압(VSS)으로 구동한다.
이하, 기준 메모리 셀에 관한 데이터의 쓰기 동작을 간단하게 살펴보기로 한다. 설명의 편의를 위하여 다수의 워드 라인(WL0, WL1, … WLn) 중 어느 하나가 활성화되었다고 가정하기로 한다.
우선, '1' 데이터의 쓰기 동작시 제1 구동제어신호(REF_H)가 논리'하이'가 되어 제1 NMOS 트랜지스터(NM1)가 턴 온 된다. 한편, 제1 라인 구동부(530B_1)는 기준 소오스 라인(REF_SL)을 코어전압(VCORE)으로 구동하고, 제2 라인 구동부(530B_2)는 제1 기준 비트 라인(REF_BL1)을 접지전압(VSS)으로 구동한다. 따라서, 전류는 기준 소오스 라인(REF_SL)에서 자기 터널 접합 소자(RH)를 거쳐 제1 기준 비트 라인(REF_BL1)으로 흐르게 되며, 자기 터널 접합 소자(RH)에는 '1' 데이터가 저장된다. 즉, 자기 터널 접합 소자(RH)는 큰 저항 값을 갖는다.
다음으로, '0' 데이터의 쓰기 동작시 제2 구동제어신호(REF_L)가 논리'하이'가 되어 제2 NMOS 트랜지스터(NM2)가 턴 온 된다. 한편, 제1 라인 구동부(530B_1)는 기준 소오스 라인(REF_SL)을 접지전압(VSS)으로 구동하고, 제2 라인 구동부(530B_2)는 제2 기준 비트 라인(REF_BL2)을 코어전압(VCORE)으로 구동한다. 따라서, 전류는 제2 기준 비트 라인(REF_BL2)에서 자기 터널 접합 소자(RL)를 거쳐 기준 소오스 라인(REF_SL)으로 흐르게 되며, 자기 터널 접합 소자(RL)에는 '0' 데이터가 저장된다. 즉, 자기 터널 접합 소자(RL)는 작은 저항 값을 갖는다.
다수의 기준 메모리 셀(320)은 이와 같은 동작을 통해 큰 저항 값을 가지는 자기 터널 접합 소자(RH)와 작은 저항 값을 가지는 자기 터널 접합 소자(RL)를 갖는다. 다시 말하면, 하나의 워드 라인에 대응하는 기준 메모리 셀 그룹에 '1' 데이터와 '0' 데이터가 저장되기 위해서는 하나의 워드 라인이 활성화되고 제1 및 제2 구동제어신호(REF_H, REF_L)에 의하여 해당 기준 메모리 셀이 선택된 다음 제1 및 제2 라인 구동부(380, 390)가 동작을 수행하여야 한다. 이후 다른 기준 메모리 셀 그룹에 '1' 데이터와 '0' 데이터를 저장하기 위해서는 해당 워드 라인에 대응하여 위와 같은 동작을 반복한다.
셀전류 생성부(550A)는 다수의 메모리 셀(510A) 중 다수의 워드 라인(WL0, WL1, … WLn)에 의하여 선택된 메모리 셀에 대응하는 데이터전류(I_DAT)를 생성하기 위한 것으로, 커런트 미러(current mirror)로 구성된다. 여기서, 셀전류 생성부(550A)는 데이터전류(I_DAT) 뿐 아니라 읽기전류(I_RD) 역시 생성하는데, 커런트 미러 구조를 통해 읽기 동작시 읽기전류(I_RD)의 변화량은 데이터전류(I_DAT)에 반영된다.
기준전류 생성부(550B)는 다수의 워드 라인(WL0, WL1, … WLn)에 의하여 선택된 기준 메모리 셀 그룹에 대응하는 기준전류(I_REF)를 생성한다. 여기서, 기준전류(I_REF)의 양은 선택된 기준 메모리 셀 그룹에 흐르는 전류의 양에 절반 값을 갖는다. 즉, 기준전류(I_REF)는 큰 저항 값을 가지는 자기 터널 접합 소자(RH)에 흐르는 전류량과 작은 저항 값을 가지는 자기 터널 접합 소자(RL)에 흐르는 전류량을 합한 값에 절반 값을 갖는다.
참고로, 셀전류 생성부(550A)와 기준전류 생성부(550B)는 읽기 동작시 활성화되는 전류공급 제어신호(CSE)에 응답하여 인에이블된다.
제1 전류 조절부(570A)는 전류제어신호(CTR_I)에 응답하여 셀전류 생성부(550A)에서 생성되는 읽기전류(I_RD)의 전류량을 조절하고 이를 다수의 메모리 셀(510A)로 전달하기 위한 것으로, 셀전류 생성부(550A)와 다수의 메모리 셀(510A) 사이에 소오스-드레인 경로가 형성되고 전류제어신호(CTR_I)를 게이트로 입력받는 제3 NMOS 트랜지스터(NM3)를 구비한다. 본 발명에 따른 전류제어신호(CTR_I)는 온도 정보(INF_TMP)에 따라 전압 레벨이 결정되며, 이는 곧 읽기전류(I_RD)가 온도에 따라 제어될 수 있음을 알 수 있다.
제2 전류 조절부(570B)는 전류제어신호(CTR_I)에 응답하여 기준전류 생성부(550B)에서 생성되는 전류를 조절하고 이를 다수의 기준 메모리 셀(510B)로 전달하기 위한 것으로, 기준전류 생성부(550B)와 다수의 기준 메모리 셀(510B) 사이에 접속된 제4 및 제5 NMOS 트랜지스터(NM4, NM5)를 구비한다. 여기서, 제4 NMOS 트랜지스터(NM4)는 기준전류 생성부(550B)와 제1 기준 비트 라인(REF_BL1) 사이에 소오스-드레인 경로가 형성되고 전류제어신호(CTR_I)를 게이트로 입력받으며, 제5 NMOS 트랜지스터(NM5)는 기준전류 생성부(550B)와 제2 기준 비트 라인(REF_BL2) 사이에 소오스-드레인 경로가 형성되고 전류제어신호(CTR_I)를 게이트로 입력받는다. 제2 전류 조절부(570B)는 제1 전류 조절부(570A)와 마찬가지로 다수의 기준 메모리 셀(510B)로 흐르는 전류를 온도에 따라 제어할 수 있다.
감지증폭부(590)는 데이터전류(I_DAT)와 기준전류(I_REF)를 감지하여 증폭한다. 즉, 감지증폭부(590)는 선택된 워드 라인에 대응하는 기준 메모리 셀 그룹의 기준전류(I_REF)와 선택된 워드 라인에 대응하는 메모리 셀의 데이터에 따라 가변하는 데이터전류(I_DAT)를 입력받아 이를 비교하여 출력하고, 외부에서는 이를 통해 메모리 셀에 저장된 데이터를 판단할 수 있다.
이하, 다수의 메모리 셀(510A)에 관한 데이터의 읽기 동작을 간단하게 살펴보기로 한다. 설명의 편의를 위하여 제1 워드 라인(WL1)이 활성화되었다고 가정하 기로 하며, 읽기 동작시 읽기 활성화신호(RD)도 활성화된다.
우선, 제1 워드 라인(WL1)이 활성화되면 해당하는 메모리 셀의 NMOS 트랜지스터가 턴 온 되고, 해당하는 메모리 셀의 자기 터널 접합 소자에 저장된 데이터에 따라 셀전류 생성부(550A)에서 생성된 읽기전류(I_RD)의 양이 결정된다. 만약, 자기 터널 접합 소자에 저장된 데이터가 '1' 이라면 자기 터널 접합 소자의 저항 값이 크다는 것을 의미하며 읽기전류(I_RD)는 작아지게 된다. 자기 터널 접합 소자에 저장된 데이터가 '0' 이라면 자기 터널 접합 소자의 저항 값이 작다는 것을 의미하며 읽기전류(I_RD)는 커지게 된다. 본 발명에서는 이러한 읽기전류(I_RD)를 온도 정보(INF_TMP)에 대응하는 전류제어신호(CTR_I)의 전압에 따라 다시 조절한다. 이어서, 읽기전류(I_RD)의 전류량은 데이터전류(I_DAT)에 반영되고, 데이터전류(I_DAT)는 감지증폭부(590)로 전달된다. 참고로, 셀 선택신호(YI)는 컬럼 어드레스에 대응하여 활성화된다.
한편, 제1 워드 라인(WL1)이 활성화되면 해당하는 기준 메모리 셀 그룹의 NMOS 트랜지스터가 턴 온 되고, 큰 저항 값을 가지는 자기 터널 접합 소자(RH)와 작은 저항 값을 가지는 자기 터널 접합 소자(RL)를 거쳐 기준 소오스 라인(REF_SL)으로 전류가 흐르게 된다. 결국, 제1 워드 라인에 대응하여 배치된 큰 저항 값을 가지는 자기 터널 접합 소자(RH)와 작은 저항 값을 가지는 자기 터널 접합 소자(RL)를 통해 전류가 흐르게 되며, 기준전류 생성부(570B)는 큰 저항 값을 가지는 자기 터널 접합 소자(RH)에 흐르는 전류량과 작은 저항 값을 가지는 자기 터널 접합 소자(RL)에 흐르는 전류량을 합한 값에 절반 값을 가지는 기준전류(I_REF)를 생 성한다. 본 발명에서는 다수의 기준 메모리 셀(510B)로 공급되는 전류를 전류제어신호(CTR_I)의 전압에 따라 조절 가능하다. 참고로, 기준셀 활성화신호(YREF)는 읽기 동작시 기준전류(I_REF)를 감지증폭부(590)로 전달하기 위하여 활성화된다.
이어서, 감지증폭부(590)는 제1 워드 라인(WL1)에 대응하여 선택된 메모리 셀의 데이터전류(I_DAT)와, 제1 워드 라인(WL1)에 대응하여 선택된 큰 저항 값을 가지는 자기 터널 접합 소자(RH)와 작은 저항 값을 가지는 자기 터널 접합 소자(RL)의 기준전류(I_REF)를 감지하여 증폭한다. 반도체 메모리 장치는 이러한 과정을 통해 읽기 동작을 수행한다.
전술한 바와 같이 본 발명에 따른 반도체 메모리 장치는 다수의 메모리 셀(510A)에 인가되는 읽기전류(I_RD)의 양을 온도에 따라 조절하는 것이 가능하다. 따라서, 다수의 메모리 셀(510A)에 포함되는 자기 터널 접합 소자가 도 2 와 같이 은 온도 특성을 가지더라도 읽기전류(I_RD)의 양을 조절함으로써, 읽기전류(I_RD)에 온도 보상 동작이 반영되며 이를 통해 데이터를 보다 명확하게 판단하는 것이 가능하다.
또한, 본 발명에 따른 반도체 메모리 장치는 다수의 기준 메모리 셀(510B)에 인가되는 전류량 역시 온도에 따라 조절하는 것이 가능하다. 따라서, 이에 대응하는 기준전류(I_REF)에 온도 보상 동작을 반영할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
뿐만 아니라, 전술한 실시 예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
도 1 은 일반적인 반도체 메모리 장치의 메모리 셀 구조를 설명하기 위한 도면.
도 2 는 도 1 의 자기 터널 접합 소자(130)의 온도에 따른 투과 자기 저항(Tunnel MagnetoResistance, TMR) 특성을 나타낸 도면.
도 3 은 본 발명에 따른 반도체 메모리 장치를 설명하기 위한 블록도.
도 4 는 도 3 의 제어신호 생성부(332)를 설명하기 위한 블록도.
도 5 는 도 3 의 일부 블록에 대응하는 회로도.
* 도면의 주요 부분에 대한 부호의 설명
310 : 전류 생성부
330 : 전류 제어부
332 : 제어신호 생성부
334 : 전류 조절부
350 : 메모리 셀 어레이

Claims (15)

  1. 제1 및 제2 구동라인에 흐르는 전류 방향에 대응하는 극성의 데이터를 저장하기 위한 다수의 메모리 셀;
    예정된 읽기전류를 생성하여 상기 다수의 메모리 셀에 공급하고, 상기 데이터에 따른 상기 읽기전류에 응답하여 데이터전류를 생성하는 전류생성수단; 및
    상기 읽기전류의 전류 경로 상에 접속되며, 온도정보에 따라 상기 읽기전류의 전류량을 제어하기 위한 전류제어수단을 구비하고,
    상기 전류제어수단은
    상기 온도정보에 대응하는 전류제어신호를 생성하기 위한 제어신호 생성부; 및
    상기 전류제어신호에 응답하여 상기 읽기전류의 전류량을 조절하기 위한 전류 조절부를 구비하고,
    상기 제어신호 생성부는
    상기 온도정보에 대응하는 선택신호를 생성하기 위한 선택신호 생성부;
    다수의 바이어스 전압을 생성하기 위한 전압 발생부; 및
    상기 선택신호에 대응하여 상기 다수의 바이어스 전압 중 어느 하나를 상기 전류제어신호로서 출력하기 위한 다중화부를 구비하는 것을 특징으로 하는
    반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 제1 및 제2 구동라인을 상기 데이터에 대응하는 전원으로 구동하기 위한 쓰기구동수단을 더 구비하는 반도체 메모리 장치.
  3. 삭제
  4. 삭제
  5. 삭제
  6. 제1항에 있어서,
    상기 다수의 메모리 셀 각각은,
    어드레스에 응답하여 스위칭 동작을 수행하는 스위칭부; 및
    상기 스위칭부에 연결된 자기 터널 접합 소자(Magnetic Tunnel Junction device)를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 소오스라인과 비트라인에 흐르는 전류 방향에 대응하는 극성의 데이터를 저장하기 위한 다수의 메모리 셀;
    예정된 읽기전류를 생성하여 상기 다수의 메모리 셀에 공급하고, 상기 데이터에 따른 상기 읽기전류에 응답하여 데이터전류를 생성하는 셀전류생성수단;
    상기 읽기전류의 전류 경로 상에 접속되며, 온도정보에 따라 상기 읽기전류의 전류량을 제어하기 위한 전류제어수단;
    기준 소오스라인과 기준 비트라인에 흐르는 전류 방향에 대응하는 극성의 기준 데이터를 저장하기 위한 다수의 기준 메모리 셀 그룹;
    예정된 전류를 생성하여 상기 다수의 기준 메모리 셀에 공급하고, 상기 기준 데이터에 대응하는 기준전류를 생성하기 위한 기준전류 생성수단;
    상기 기준전류 생성수단에서 상기 다수의 기준 메모리 셀로 공급되는 전류를 상기 온도정보에 따라 제어하기 위한 기준전류제어수단;
    상기 데이터전류와 상기 기준전류를 감지하여 증폭하기 위한 감지증폭수단; 및
    상기 온도정보에 대응하는 전류제어신호를 생성하기 위한 제어신호 생성부를 구비하고,
    상기 전류제어수단 및 기준전류제어수단 각각은
    상기 전류제어신호에 따라 해당 전류의 전류량을 조절하기 위한 전류 조절부를 구비하고,
    상기 제어신호 생성부는
    상기 온도정보에 대응하는 선택신호를 생성하기 위한 선택신호 생성부;
    다수의 바이어스 전압을 생성하기 위한 전압 발생부; 및
    상기 선택신호에 대응하여 상기 다수의 바이어스 전압 중 어느 하나를 상기 전류제어신호로서 출력하기 위한 다중화부를 구비하는 것을 특징으로 하는
    반도체 메모리 장치.
  8. 제7항에 있어서,
    상기 소오스라인과 상기 비트라인을 상기 데이터에 대응하는 전원으로 구동하기 위한 제1 쓰기구동수단; 및
    상기 기준 소오스라인과 상기 기준 비트라인을 상기 기준 데이터에 대응하는 전원으로 구동하기 위한 제2 쓰기구동수단을 더 구비하는 반도체 메모리 장치.
  9. 삭제
  10. 삭제
  11. 제7항에 있어서,
    상기 전류제어신호는 상기 온도정보에 대응하는 전압레벨을 갖는 것을 특징으로 하는 반도체 메모리 장치.
  12. 삭제
  13. 제7항에 있어서,
    상기 다수의 메모리 셀 각각은,
    어드레스에 응답하여 스위칭 동작을 수행하는 스위칭부; 및
    상기 스위칭부에 연결된 자기 터널 접합 소자(Magnetic Tunnel Junction device)를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제7항에 있어서,
    상기 다수의 기준 메모리 셀 그룹 각각은,
    어드레스에 응답하여 스위칭 동작을 수행하는 제1 및 제2 스위칭부; 및
    상기 제1 및 제2 스위칭부 각각에 연결된 제1 및 제2 자기 터널 접합 소자(Magnetic Tunnel Junction device)를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제14항에 있어서,
    상기 제1 및 제2 자기 터널 접합 소자는 서로 다른 극성의 데이터가 저장되는 것을 특징으로 하는 반도체 메모리 장치.
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110046808A (ko) * 2009-10-29 2011-05-06 삼성전자주식회사 상 변화 메모리 장치의 데이터 리드 회로 및 이를 포함하는 장치들
US8625338B2 (en) * 2010-04-07 2014-01-07 Qualcomm Incorporated Asymmetric write scheme for magnetic bit cell elements
KR101218285B1 (ko) * 2011-01-05 2013-01-03 에스케이하이닉스 주식회사 반도체 메모리 장치
WO2013032488A1 (en) * 2011-09-02 2013-03-07 Hewlett-Packard Development Company, L.P. Apparatus to store data and methods to read memory cells
KR101962784B1 (ko) 2012-10-09 2019-03-27 삼성전자주식회사 온도에 따라 차별화된 리드 동작 및 라이트 동작을 갖는 반도체 메모리 장치
KR20140108800A (ko) 2013-02-28 2014-09-15 에스케이하이닉스 주식회사 기준 컬럼, 반도체 장치 및 프로세서와 시스템
US9165629B2 (en) * 2013-03-12 2015-10-20 Taiwan Semiconductor Manufacturing Co., Ltd. Method and apparatus for MRAM sense reference trimming
KR102011138B1 (ko) 2013-04-25 2019-10-21 삼성전자주식회사 전류 생성기를 포함하는 불휘발성 메모리 장치 및 그것의 동작 전류 보정 방법
US9583170B2 (en) * 2015-02-12 2017-02-28 Qualcomm Incorporated Adjusting resistive memory write driver strength based on a mimic resistive memory write operation
IT201600084790A1 (it) * 2016-08-11 2018-02-11 St Microelectronics Srl Dispositivo di memoria a cambiamento di fase, sistema includente il dispositivo di memoria e metodo di funzionamento del dispositivo di memoria a cambiamento di fase
CN108630266B (zh) * 2017-03-24 2022-10-11 铠侠股份有限公司 存储设备及其控制方法
WO2019023101A1 (en) * 2017-07-28 2019-01-31 Intel Corporation PRINTING WRITING CONTROL DEVICE FOR FERROELECTRIC MEMORY
KR102384161B1 (ko) * 2017-08-24 2022-04-08 삼성전자주식회사 비트 라인 누설 전류에 의한 읽기 페일을 방지하도록 구성되는 메모리 장치 및 그 동작 방법
KR102532204B1 (ko) * 2017-09-15 2023-05-16 삼성전자 주식회사 레퍼런스 셀을 포함하는 저항성 메모리 장치 및 그것의 동작 방법
US10510393B2 (en) * 2017-09-15 2019-12-17 Samsung Electronics Co., Ltd Resistive memory device including reference cell and operating method thereof
TWI693766B (zh) 2018-04-18 2020-05-11 力旺電子股份有限公司 靜電放電防護裝置
US10839879B2 (en) * 2018-09-27 2020-11-17 Taiwan Semiconductor Manufacturing Co., Ltd. Read techniques for a magnetic tunnel junction (MTJ) memory device with a current mirror
US11074968B2 (en) * 2019-11-22 2021-07-27 International Business Machines Corporation Method and system to improve read reliability in memory devices
IT202000020416A1 (it) * 2020-08-25 2022-02-25 St Microelectronics Srl Dispositivo di memoria

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2801719B1 (fr) * 1999-11-30 2002-03-01 St Microelectronics Sa Dispositif de lecture pour memoire en circuit integre
US6646911B2 (en) * 2001-10-26 2003-11-11 Mitsubishi Denki Kabushiki Kaisha Thin film magnetic memory device having data read current tuning function
US6608790B2 (en) * 2001-12-03 2003-08-19 Hewlett-Packard Development Company, L.P. Write current compensation for temperature variations in memory arrays
JP3812498B2 (ja) * 2001-12-28 2006-08-23 日本電気株式会社 トンネル磁気抵抗素子を利用した半導体記憶装置
JP2003257192A (ja) * 2002-03-06 2003-09-12 Mitsubishi Electric Corp 半導体記憶装置および不揮発性半導体記憶装置
JP3736483B2 (ja) * 2002-03-20 2006-01-18 ソニー株式会社 強磁性トンネル接合素子を用いた磁気記憶装置
JP3914869B2 (ja) * 2002-12-20 2007-05-16 スパンション インク 不揮発性メモリ及びその書き換え方法
US6868025B2 (en) * 2003-03-10 2005-03-15 Sharp Laboratories Of America, Inc. Temperature compensated RRAM circuit
US6775186B1 (en) * 2003-07-03 2004-08-10 Tower Semiconductor Ltd. Low voltage sensing circuit for non-volatile memory device
JP3869430B2 (ja) * 2004-05-11 2007-01-17 株式会社東芝 磁気ランダムアクセスメモリ
DE102004045207B3 (de) * 2004-09-17 2006-05-04 Infineon Technologies Ag Verfahren und Schaltungsanordnung zum Auslesen einer Flash-/EEPROM-Speicherzelle
US7359254B2 (en) * 2005-10-13 2008-04-15 Sigmatel, Inc. Controller for controlling a source current to a memory cell, processing system and methods for use therewith
ITTO20070109A1 (it) * 2007-02-14 2008-08-15 St Microelectronics Srl Circuito e metodo di lettura per un dispositivo di memoria non volatile basati sulla generazione adattativa di una grandezza elettrica di riferimento
US7764537B2 (en) * 2007-04-05 2010-07-27 Qualcomm Incorporated Spin transfer torque magnetoresistive random access memory and design methods
JP4739360B2 (ja) * 2008-02-21 2011-08-03 キヤノン株式会社 不揮発磁気薄膜メモリ装置

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Publication number Publication date
US20100290280A1 (en) 2010-11-18
CN101887745A (zh) 2010-11-17
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