KR102532204B1 - 레퍼런스 셀을 포함하는 저항성 메모리 장치 및 그것의 동작 방법 - Google Patents

레퍼런스 셀을 포함하는 저항성 메모리 장치 및 그것의 동작 방법 Download PDF

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Abstract

본 개시의 예시적 실시예에 따라 독출 커맨드에 응답하여 메모리 셀에 저장된 값을 출력하는 저항성 메모리 장치는, 메모리 셀 및 레퍼런스 셀을 포함하는 셀 어레이, 상기 레퍼런스 셀과 전기적으로 연결되도록 구성된 레퍼런스 저항 회로, 상기 레퍼런스 저항 회로에 제공되는 독출 전류에 오프셋 전류를 부가하거나 인출하도록 구성된 오프셋 전류원 회로, 및 상기 메모리 셀의 저항치의 변동을 보상하도록, 상기 오프셋 전류원 회로를 제어하도록 구성된 제어 회로를 포함할 수 있다.

Description

레퍼런스 셀을 포함하는 저항성 메모리 장치 및 그것의 동작 방법 {RESISTIVE MEMORY DEVICE INCLUDING REFERENCE CELL AND OPERATING METHOD THEREOF}
본 개시의 기술적 사상은 저항성 메모리 장치에 관한 것으로서, 자세하게는 레퍼런스 셀을 포함하는 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법에 관한 것이다.
저항성 메모리 장치는 가변 저항치 소자(variable resistance element)를 포함하는 메모리 셀에 데이터를 저장할 수 있다. 저항성 메모리 장치의 메모리 셀에 저장된 데이터를 검출하기 위하여, 예컨대 메모리 셀에 독출 전류가 공급될 수 있고, 독출 전류 및 메모리 셀의 가변 저항치 소자에 의한 전압이 검출될 수 있다.
특정 값이 저장된 메모리 셀들에서 가변 저항치 소자의 저항치는 산포를 가질 수 있고, 산포는 PVT(Process Voltage Temperature) 등에 기인하여 변동할 수 있다. 이러한 저항치 산포의 변동은 메모리 셀에 저장된 값을 정확하게 독출하는 것을 방해할 수 있다.
본 개시의 기술적 사상은 저항성 메모리 장치에 관한 것으로서, 메모리 셀의 저항치의 변동을 보상함으로써 메모리 셀에 저장된 값을 정확하게 독출할 수 있는 저항성 메모리 장치 및 메모리 장치의 동작 방법에 관한 것이다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따라, 독출 커맨드에 응답하여 메모리 셀에 저장된 값을 출력하는 저항성 메모리 장치는, 메모리 셀 및 레퍼런스 셀을 포함하는 셀 어레이, 상기 레퍼런스 셀과 전기적으로 연결되도록 구성된 레퍼런스 저항 회로, 상기 레퍼런스 저항 회로에 제공되는 독출 전류에 오프셋 전류를 부가하거나 인출하도록 구성된 오프셋 전류원 회로, 및 상기 메모리 셀의 저항치의 변동을 보상하도록, 상기 오프셋 전류원 회로를 제어하도록 구성된 제어 회로를 포함할 수 있다.
또한, 본 개시의 기술적 사상의 일측면에 따라, 독출 커맨드에 응답하여 메모리 셀에 저장된 값을 출력하는 저항성 메모리 장치는, 제1 독출 전류가 통과하는 메모리 셀 및 레퍼런스 전류가 통과하는 레퍼런스 셀을 포함하는 셀 어레이, 상기 제1 독출 전류 및 제2 독출 전류를 생성하는 전류원 회로, 상기 제2 독출 전류에 오프셋 전류를 부가하거나 인출함으로써 상기 레퍼런스 전류를 생성하도록 구성된 오프셋 전류원 회로, 및 상기 메모리 셀의 저항치의 변동을 보상하도록, 상기 오프셋 전류원 회로를 제어하는 제어 회로를 포함할 수 있다.
또한, 본 개시의 기술적 사상의 일측면에 따라, 독출 커맨드에 응답하여 메모리 셀에 저장된 값을 출력하는 저항성 메모리 장치는, 제1 독출 전류가 통과하는 메모리 셀 및 제2 독출 전류가 통과하는 레퍼런스 셀을 포함하는 셀 어레이, 상기 제2 독출 전류에 오프셋 전류를 부가하거나 인출함으로써 레퍼런스 전류를 생성하도록 구성된 오프셋 전류원 회로, 상기 레퍼런스 셀과 전기적으로 연결되고, 상기 레퍼런스 전류가 통과하는 레퍼런스 저항 회로, 및 상기 메모리 셀의 저항치의 변동을 보상하도록, 상기 오프셋 전류원 회로를 제어하도록 구성된 제어 회로를 포함할 수 있다.
본 개시의 예시적 실시예에 따라, 레퍼런스 저항에 제공되는 전류를 조절함으로써 메모리 셀의 저항치의 변동을 단순하고 용이하게 보상할 수 있다.
또한, 본 개시의 예시적 실시예에 따라, 메모리 셀의 저항치의 변동을 보상함으로써 메모리 셀에 저장된 값은 PVT 등에 독립적으로 정확하게 독출될 수 있다.
또한, 본 개시의 예시적 실시예에 따라, 메모리 셀에 저장된 값을 PVT 등에 독립적으로 정확하게 독출함으로써, 저항성 메모리 장치는 향상된 동작 신뢰도를 가질 수 있다.
본 개시의 예시적 실시예들에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 아니하며, 언급되지 아니한 다른 효과들은 이하의 본 개시의 예시적 실시예들에 대한 기재로부터 본 개시의 예시적 실시예들이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 도출되고 이해될 수 있다. 즉, 본 개시의 예시적 실시예들을 실시함에 따른 의도하지 아니한 효과들 역시 본 개시의 예시적 실시예들로부터 당해 기술분야의 통상의 지식을 가진 자에 의해 도출될 수 있다.
도 1은 본 개시의 예시적 실시예에 따른 메모리 장치 및 컨트롤러를 나타내는 블록도이다.
도 2는 본 개시의 예시적 실시예에 따라 도 1의 메모리 셀의 예시를 나타내는 도면이다.
도 3은 본 개시의 예시적 실시예에 따라 도 2의 메모리 셀이 제공하는 저항치 산포를 나타내는 그래프이다.
도 4는 본 개시의 예시적 실시예에 따라 도 1의 메모리 장치의 예시를 나타내는 블록도이다.
도 5는 본 개시의 예시적 실시예에 따라 도 1의 메모리 장치의 예시를 나타내는 블록도이다.
도 6은 본 개시의 예시적 실시예에 따라 도 1의 메모리 장치의 예시를 나타내는 블록도이다.
도 7a 내지 도 7d는 본 개시의 예시적 실시예들에 따른 도 1의 제어 회로의 예시들을 나타내는 블록도들이다.
도 8a, 도 8b 및 도 8c는 본 개시의 예시적 실시예들에 따른 도 1의 오프셋 전류 회로의 예시들을 나타내는 블록도들이다.
도 9는 본 개시의 예시적 실시예에 따른 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 10은 본 개시의 예시적 실시예에 따른 메모리 장치를 포함하는 시스템-온-칩을 나타내는 블록도이다.
도 11은 본 개시의 예시적 실시예에 따른 메모리 장치를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 1은 본 개시의 예시적 실시예에 따른 메모리 장치(100) 및 컨트롤러(200)를 나타내는 블록도이다.
도 1을 참조하면, 메모리 장치(100)는 컨트롤러(200)와 통신할 수 있다. 메모리 장치(100)는 컨트롤러(200)로부터, 예컨대 기입(write) 커맨드, 독출(read) 커맨드 등과 같은 커맨드(CMD) 및 어드레스(ADDR)를 수신할 수 있고, 컨트롤러(200)로부터 데이터(DATA)(즉, 기입 데이터)를 수신하거나 컨트롤러(200)에 데이터(DATA)(즉, 독출 데이터)를 전송할 수 있다. 비록 도 1에서 커맨드(CMD), 어드레스(ADDR) 및 데이터(DATA) 각각은 분리되어 도시되었으나, 일부 실시예들에서 커맨드(CMD), 어드레스(ADDR) 및 데이터(DATA) 중 적어도 2개 이상이 동일한 채널을 통해서 전달될 수 있다. 도 1에 도시되 바와 같이, 메모리 장치(100)는 셀 어레이(110), 전류원 회로(120), 레퍼런스 저항 회로(130), 오프셋 전류 회로(140) 및 증폭 회로(150) 및 제어 회로(160)를 포함할 수 있다.
셀 어레이(110)는 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀(M)은 가변 저항치 소자(예컨대, 도 2의 MTJ)를 포함할 수 있고, 가변 저항치 소자는 메모리 셀(M)에 저장된 값에 대응하는 저항치를 가질 수 있다. 이에 따라 메모리 장치(100)는 저항성(resistive) 메모리 장치, RRAM(Resistive Random Access Memory)(또는 ReRAM) 장치로 지칭될 수 있다. 예를 들면, 메모리 장치(100)는 비제한적인 예시로서 PRAM(Phase Change Random Access Memory), FRAM(Ferroelectric Random Access Memory) 등과 같은 구조의 셀 어레이(110)를 포함할 수도 있고, STT-MRAM(Spin-Transfer Torque Magnetic Random Access Memory), Spin-RAM(Spin Torque Transfer Magnetization Switching RAM) 및 SMT-RAM(Spin Momentum Transfer) 등과 같이 MRAM(Magnetic Random Access Memory) 구조의 셀 어레이(110)를 포함할 수 있다. 도 2를 참조하여 후술되는 바와 같이, 본 개시의 예시적 실시예들은 MRAM을 주로 참조하여 설명될 것이나, 본 개시의 예시적 실시예들이 이에 제한되지 아니하는 점이 유의된다.
셀 어레이(110)는 메모리 셀(M)에 저장된 값을 판정하는데 사용되는 레퍼런스 셀(R)을 포함할 수 있다. 예를 들면, 도 1에 도시된 바와 같이, 셀 어레이(110)는 워드 라인(WLi)에 공통으로 연결된 복수의 메모리 셀들(M) 및 레퍼런스 셀(R)을 포함할 수 있고, 이에 따라 워드 라인(WLi)에 공통으로 연결된 복수의 메모리 셀들(M) 및 레퍼런스 셀(R)은, 활성화된 워드 라인(WLi)에 의해서 동시에 선택될 수 있다. 비록 도 1에서는 하나의 레퍼런스 셀(R)만이 도시되었으나, 일부 실시예들에서 셀 어레이(110)는 워드 라인(WLi)에 연결된 2이상의 레퍼런스 셀들을 포함할 수 있다. 일부 실시예들에서, 도 4 내지 도 6을 참조하여 후술되는 바와 같이, 레퍼런스 셀(R)은 가변 저항치 소자와 같은 저항 소자를 포함하지 아니하는 단락된 셀(shorted cell)일 수 있다.
전류원 회로(120)는 셀 어레이(110)에 제1 독출 전류(I_RD1) 및 제2 독출 전류(I_RD2)를 제공할 수 있다. 예를 들면, 전류원 회로(120)는, 독출 커맨드에 응답하여, 메모리 셀(M)에 제1 독출 전류(I_RD1)를 제공할 수 있고, 레퍼런스 셀(R)에 제2 독출 전류(I_RD2)의 적어도 일부를 제공할 수 있다. 일부 실시예들에서, 전류원 회로(120)는 동일한 크기의 제1 독출 전류(I_RD1) 및 제2 독출 전류(I_RD2)를 생성할 수 있다. 또한, 일부 실시예들에서, 전류원 회로(120)는 제어 회로(160)의 제어에 따라 제1 독출 전류(I_RD1) 및/또는 제2 독출 전류(I_RD2)의 크기를 조절할 수 있다.
레퍼런스 저항 회로(130)는, 독출 커맨드에 응답하여, 레퍼런스 셀(R)과 전기적으로 연결될 수 있고, 레퍼런스 전류(I_REF)가 통과하는 저항을 제공할 수 있다. 후술되는 바와 같이, 레퍼런스 전류(I_REF)는, 전류원 회로(120)가 생성하는 제2 독출 전류(I_RD2)로부터 오프셋 전류(I_OFF)가 부가되거나 인출된 전류일 수 있다. 예를 들면, 도 1에 도시된 바와 같이, 레퍼런스 저항 회로(130)는 레퍼런스 전류(I_REF)가 공급되는 제1 노드(N1) 및 레퍼런스 전류(I_REF)가 출력되는 제2 노드(N2) 사이 레퍼런스 저항치(RREF)를 가지는 저항을 제공할 수 있다. 또한, 일부 실시예들에서, 레퍼런스 저항 회로(130)는 제어 회로(160)의 제어에 따라 레퍼런스 저항치(RREF)를 조절할 수 있다. 레퍼런스 저항 회로(130)의 저항은 셀 어레이(110) 내부에서 형성되는 저항(예컨대, 도 2의 MTJ)과 상이한 특성을 가질 수 있고, 예컨대 셀 어레이(110) 내부에서 형성되는 저항보다 양호한 특성, 예컨대 PVT 변동에 보다 둔감한 특성을 가질 수 있다.
오프셋 전류 회로(140)는 제2 독출 전류(I_RD2)에 오프셋 전류(I_OFF)를 부가하거나 인출함으로써 레퍼런스 전류(I_REF)를 생성할 수 있다. 오프셋 전류 회로(140)는 오프셋 전류(I_OFF)를 생성하는 적어도 하나의 전류원을 포함할 수 있고, 제어 회로(160)로부터 제공되는 제어 신호(CTRL)에 따라 오프셋 전류(I_OFF)의 크기가 조절될 수 있다. 후술되는 바와 같이, 오프셋 전류(I_OFF)는 메모리 셀(M)에 포함되는 가변 저항치 소자의 변동에 대응하는 크기 및 방향을 가질 수 있다. 일부 실시예들에서, 도 4를 참조하여 후술되는 바와 같이, 제2 독출 전류(I_RD2)가 레퍼런스 셀(R)을 통과할 수도 있고, 일부 실시예들에서, 도 5 및 도 6을 참조하여 후술되는 바와 같이, 레퍼런스 전류(I_REF)가 레퍼런스 셀(R)을 통과할 수도 있다.
증폭 회로(150)는 독출 전압(V_RD) 및 레퍼런스 전압(V_REF)을 수신할 수 있고, 독출 전압(V_RD) 및 레퍼런스 전압(V_REF)에 기초하여 메모리 셀(M)에 저장된 값을 판정할 수 있다. 예를 들면, 증폭 회로(150)는 독출 전압(V_RD) 및 레퍼런스 전압(V_REF)을 비교함으로써 메모리 셀(M)에 저장된 값에 대응하는 신호를 출력할 수 있다. 독출 전압(V_RD)은, 전류원 회로(120)가 제공하는 제1 독출 전류(I_RD1)가 메모리 셀(M)을 통과함으로써 발생한 전압 강하(voltage drop)를 포함할 수 있다. 또한, 독출 전압(V_RD)은 메모리 셀(M)에 의한 전압 강하뿐만 아니라, 제1 독출 전류(I_RD1)가 통과하는 경로에서의 기생 저항(예컨대, 도 4의 컬럼 디코더(170a), 소스 라인(SLj), 비트 라인(BLj))에 의해서 발생하는 전압 강하를 더 포함할 수 있다.
독출 전압(V_RD)과 유사하게, 레퍼런스 전압(V_REF)은, 전류원 회로(120)가 제공하는 제2 독출 전류(I_RD2) 또는 레퍼런스 전류(I_REF)가 레퍼런스 셀(R)뿐만 아니라 전류가 통과하는 경로의 기생 저항(예컨대, 도 4의 컬럼 디코더(170a), 단락 소스 라인(SSL), 단락 비트 라인(SBL))에 의해서 발생하는 전압 강하를 포함할 수 있다. 또한, 레퍼런스 전압(V_REF)은 레퍼런스 저항 회로(130)에서 제공하는 레퍼런스 저항치(RREF)에 의해서 발생하는 전압 강하를 더 포함할 수 있다. 이에 따라, 레퍼런스 전류(I_REF) 및 레퍼런스 저항 회로(130)의 레퍼런스 저항치(RREF)를 제어함으로써 레퍼런스 전압(V_REF)이 조절될 수 있고, 메모리 셀(M)에 저장된 값을 판정하는 기준이 조절될 수 있다.
제어 회로(160)는 제어 신호(CTRL)를 통해서 오프셋 전류 회로(140)를 제어할 수 있다. 일부 실시예들에서, 제어 회로(160)는 PVT 변동 등에 기인하여 메모리 셀(M)에 포함된 가변 저항치 소자가 가지는 저항치 변동을 보상하기 위하여, 제어 신호(CTRL)를 생성할 수 있다. 예를 들면, 메모리 셀(M)에 포함된 가변 저항치 소자가 온도에 비례하는 저항치를 가지는 경우, 즉 양의 온도 계수(positive temperature coefficient)를 가지는 경우, 제어 회로(160)는 온도가 상승함에 따라 레퍼런스 저항 회로(130)에 공급되는 레퍼런스 전류(I_REF)가 증가하도록, 제어 신호(CTRL)를 통해서, 제2 독출 전류(I_RD2)로부터 인출되는 오프셋 전류(I_OFF)의 크기를 감소시키거나 제2 독출 전류(I_RD2)에 부가되는 오프셋 전류(I_OFF)의 크기를 증가시킬 수 있다. 다른 한편으로, 메모리 셀(M)에 포함된 가변 저항치 소자가 온도에 반비례하는 저항치를 가지는 경우, 즉 음의 온도 계수(negative temperature coefficient)를 가지는 경우, 제어 회로(160)는 온도가 상승함에 따라 레퍼런스 저항 회로(130)에 공급되는 레퍼런스 전류(I_REF)가 감소하도록, 제어 신호(CTRL)를 통해서 제2 독출 전류(I_RD2)로부터 인출되는 오프셋 전류(I_OFF)의 크기를 증가시키거나 제2 독출 전류(I_RD2)에 부가되는 오프셋 전류(I_OFF)의 크기를 감소시킬 수 있다.
일부 실시예들에서, 제어 회로(160)는 컨트롤러(200)로부터 오프셋 전류(I_OFF)에 대한 정보를 수신할 수 있다. 예를 들면, 컨트롤러(200)는 메모리 장치(100)의 공정 변동을 보상하기 위하여 메모리 장치(100)의 독출 동작에 사용되는 오프셋 전류(I_OFF)의 크기를 추정할 수 있고, 추정된 오프셋 전류(I_OFF)에 대한 정보를 메모리 장치(100)에 제공할 수 있다. 오프셋 전류(I_OFF)에 대한 정보는 메모리 장치(100)에 포함된 비휘발성 메모리 소자(예컨대, 도 7b의 NVM)에 저장될 수 있고, 제어 회로(160)는 비휘발성 메모리 소자에 저장된 오프셋 전류(I_OFF)에 대한 정보에 따라 제어 신호(CTRL)를 생성할 수 있다.
PVT 변동 등에 기인하여 메모리 셀(M)에 포함된 가변 저항치 소자가 가지는 저항치 변동을 보상하기 위하여 레퍼런스 저항 회로(130)의 레퍼런스 저항치(RREF)가 조절되는 경우, 조절가능한 유한한 저항치들에 의해서 저항치의 양자화가 발생할 수 있고, 이에 따라 보상의 정확도가 감소할 수 있다. 또한, 조절가능한 다수의 레퍼런스 저항치들을 제공하기 위하여, 레퍼런스 저항 회로(130)는 다수의 저항들 및 스위치 소자들을 포함할 수 있고, 이에 따라 레퍼런스 저항 회로(130)에 의한 공간 및 전력 소가 증가할 수 있다. 다른 한편으로, 오프셋 전류 회로(140)의 오프셋 전류(I_OFF)를 통해서 메모리 셀(M)에 포함된 가변 저항치 소자가 가지는 저항치 변동을 보상하는 경우, 후술되는 바와 같이 단순한 구조로서 오프셋 전류(I_OFF)의 연속적인 특성에 기인하여 높은 정확도의 보상이 가능할 수 있다.
도 2는 본 개시의 예시적 실시예에 따라 도 1의 메모리 셀(M)의 예시를 나타내는 도면이고, 도 3은 본 개시의 예시적 실시예에 따라 도 2의 메모리 셀(M)이 제공하는 저항치 산포를 나타내는 그래프이다. 구체적으로, 도 2는 가변 저항치 소자로서 MTJ(Magnetic Tunnel Junction) 소자를 포함하는 메모리 셀(M')을 나타내고, 도 3은 도 2의 가변 저항치 소자(MTJ)의 저항치 산포를 나타낸다.
도 2에 도시된 바와 같이, 메모리 셀(M')은 비트 라인(BLj) 및 소스 라인(SLj) 사이에서 직렬 연결된 가변 저항치 소자(MTJ) 및 셀 트랜지스터(CT)를 포함할 수 있다. 일부 실시예들에서 도 2에 도시된 바와 같이, 비트 라인(BLj) 및 소스 라인(SLj) 사이에서 가변 저항치 소자(MTJ) 및 셀 트랜지스터(CT) 순서로 연결될 수도 있고, 일부 실시예들에서 도 3에 도시된 바와 상이하게, 비트 라인(BLj) 및 소스 라인(SLj) 사이에서 셀 트랜지스터(CT) 및 가변 저항치 소자(MTJ) 순서로 연결될 수도 있다.
가변 저항치 소자(MTJ)는 자유층(free layer)(FL) 및 고정층(pined layer)(PL)을 포함할 수 있고, 자유층(FL)과 고정층(PL)사이에 장벽층(barrier layer)(BL)을 포함할 수 있다. 도 2에서 화살표들로 표시된 바와 같이, 고정층(PL)의 자화 방향은 고정되어 있을 수 있는 한편, 자유층(FL)은 고정층(PL)의 자화 방향과 동일하거나 반대의 자화 방향을 가질 수 있다. 고정층(PL) 및 자유층(FL)이 동일한 방향의 자화 방향들을 가지는 경우 가변 저항치 소자(MTJ)는 평행(parallel) 상태(P)에 있는 것으로 지칭될 수 있는 한편, 고정층(PL) 및 자유층(FL)이 상호 반대 방향의 자화 방향들을 가지는 경우 가변 저항치 소자(MTJ)는 반평행(anti-parallel) 상태(AP)에 있는 것으로 지칭될 수 있다. 일부 실시예들에서, 가변 저항치 소자(MTJ)는 고정층(PL)이 고정된 자화 방향을 가지도록, 반강자성층(anti-ferromagnetic layer)를 더 포함할 수 있다.
가변 저항치 소자(MTJ)는 평행 상태(P)에서 상대적으로 낮은 저항치(RP)를 가질 수 있는 한편, 반평행 상태(AP)에서 상대적으로 높은 저항치(RAP)를 가질 수 있다. 본 명세서에서, 평행 상태(P)의 가변 저항치 소자(MTJ)가 낮은 저항치(RP)를 가지는 경우 메모리 셀(M')은 '0'을 저장하고, 반평행 상태(AP)의 가변 저항치 소자(MTJ)가 높은 저항치(RAP)를 가지는 경우 메모리 셀(M')은 '1'을 저장하는 것으로 가정된다. 또한, 본 명세서에서, '0'에 대응하는 저항치(RP)는 평행 저항치(RP)로서 지칭될 수 있고, '1'에 대응하는 저항치(RAP)는 반평행 저항치(RAP)로서 지칭될 수 있다.
셀 트랜지스터(CT)는 워드 라인(WLi)에 연결된 게이트, 소스 라인(SLj) 및 가변 저항치 소자(MTJ)에 연결된 소스 및 드레인을 가질 수 있다. 셀 트랜지스터(CT)는 워드 라인(WLi)에 인가된 신호에 따라 가변 저항치 소자(MTJ) 및 소스 라인(SLj)을 전기적으로 연결하거나 차단할 수 있다. 예를 들면, 기입 동작에 있어서 메모리 셀(M')에 '0'을 기입하기 위하여, 셀 트랜지스터(CT)는 턴-온될 수 있고, 비트 라인(BLj)으로부터 소스 라인(SLj)으로 향하는 전류가 가변 저항치 소자(MTJ) 및 셀 트랜지스터(CT)를 통과할 수 있다. 또한, 메모리 셀(M')에 '1'을 기입하기 위하여, 셀 트랜지스터(CT)는 턴-온될 수 있고, 소스 라인(SLj)으로부터 비트 라인(BLj)으로 향하는 전류가 셀 트랜지스터(CT) 및 가변 저항치 소자(MTJ)를 통과할 수 있다. 독출 동작에 있어서, 셀 트랜지스터(CT)는 턴-온될 수 있고, 비트 라인(BLj)으로부터 소스 라인(SLj)으로 향하는 전류, 또는 소스 라인(SLj)으로부터 비트 라인(BLj)으로 향하는 전류, 즉 제1 독출 전류(I_RD1)가 셀 트랜지스터(CT) 및 가변 저항치 소자(MTJ)를 통과할 수 있다. 본 명세서에서 제1 독출 전류(I_RD1)는 소스 라인(SLj)으로부터 비트 라인(BLj)으로 향하여 흐르는 것으로 가정된다.
도 3을 참조하면, 가변 저항치 소자(MTJ)의 저항치는 산포를 가질 수 있다. 예를 들면, 도 3에 도시된 바와 같이, '0'을 저장하는 메모리 셀들에서 평균(RP')을 가지는 평행 저항치(RP)의 산포가 존재할 수 있고, '1'을 저장하는 메모리 셀들에서 평균(RAP' 또는 RAP")을 가지는 반평행 저항치(RAP)의 산포가 존재할 수 있다. 또한, 평행 저항치(RP)의 산포 및 반평행 저항치(RAP)의 산포 사이에서 평균(RREF')을 가지는 레퍼런스 저항치(RREF)의 산포가 존재할 수 있다. 도 3에 도시된 바와 같이, 레퍼런스 저항 회로(130)의 특성에 기인하여, 레퍼런스 저항치(RREF)는 가변 저항치 소자(MTJ)의 저항치들(RP, RAP) 보다 상대적으로 양호한 산포, 즉 더 낮은 분산을 가지는 산포를 가질 수 있다. 또한, 일부 실시예들에서, 도 3에 도시된 바와 같이, 반평행 저항치(RAP)는 평행 저항치(RP)보다 열화된 산포, 즉 더 높은 분산을 가지는 산포를 가질 수 있다.
도 3의 예시에서, 가변 저항치 소자(MTJ)의 반평행 저항치(RAP)는 가변 저항치 소자(MTJ)의 온도가 상승할수록 감소할 수 있다. 또한, 이러한 저항치의 변동은 평행 저항치(RP)보다 반평행 저항치(RAP)에서 더욱 현저하게 나타날 수 있다. 예를 들면, 도 3에서 화살표로 표시된 바와 같이, 낮은 온도에서의 반평행 저항치(RAP)의 산포는 높은 온도에서의 반평행 저항치(RAP)의 산포를 향하여 온도가 상승함에 따라 좌측으로 이동할 수 있고, 반평행 저항치(RAP)의 산포의 평균은 RAP'로부터 RAP"로 이동할 수 있다. 이에 따라, 높은 온도에서 레퍼런스 저항치(RREF)를 사용하여 반평행 저항치(RAP)를 검출하기 위한 센싱 마진은 감소할 수 있고, 예컨대 도 3에서 점선으로 도시된 바와 같이 레퍼런스 저항치(RREF)의 산포 및 반평행 저항치(RAP)의 산포가 중첩되는 부분이 발생할 수도 있다.
높은 온도에서도 메모리 셀(M')에 저장된 '1'이 정확하게 독출하기 위하여, 높은 온도에서 레퍼런스 저항치(RREF)의 산포가 좌측으로 이동할 수 있다. 도 1을 참조하여 전술된 바와 같이, 높은 온도에서 레퍼런스 저항치(RREF)의 산포를 좌측으로 이동시키기 위하여, 레퍼런스 저항 회로(130)의 레퍼런스 저항치(RREF)가 감소하는 대신, 높은 온도에서 오프셋 전류(I_OFF)에 따라 레퍼런스 전류(I_REF)의 크기가 감소할 수 있다. 즉, 메모리 셀(M')에 저장된 값의 판정은 독출 전압(V_RD) 및 레퍼런스 전압(V_REF)에 기초하므로, 레퍼런스 전류(I_REF)의 감소에 따른 레퍼런스 전압(V_REF)의 감소는 도 3의 레퍼런스 저항치(RREF)의 산포가 좌측으로 이동하는 것과 동일한 효과를 유발할 수 있다. 비록 도 3은 온도에 따른 가변 저항치 소자(MTJ)의 저항치의 변동을 예시하였으나, 가변 저항치 소자(MTJ)의 저항치의 변동을 유발하는 다른 요소, 예컨대 공정, 공급 전압 등도, 온도와 유사하게 레퍼런스 전류(I_REF)의 조절을 통해서 보상될 수 있다.
이하에서, 도 4 내지 도 6을 참조하여, 독출 동작에서 도 1의 메모리 장치(100)의 예시들이 설명될 것이다. 도 4 내지 도 6의 예시들에서, 오프셋 전류(I_OFF)는 양의 값 또는 음의 값을 가질 수 있다. 즉, 레퍼런스 전류(I_REF)는 아래 [수학식 1]과 같이, 제2 독출 전류(I_RD2) 및 오프셋 전류(I_OFF)의 합과 동일할 수 있다.
Figure 112018017900640-pat00001
이에 따라, 양의 오프셋 전류(I_OFF)는 제2 독출 전류(I_RD2)에 오프셋 전류(I_OFF)의 크기에 대응하는 전류가 부가됨으로써 레퍼런스 전류(I_REF)가 생성되는 것(즉, I_REF > I_RD2)을 의미할 수 있는 한편, 음의 오프셋 전류(I_OFF)는 제2 독출 전류(I_RD2)에 오프셋 전류(I_OFF)의 크기에 대응하는 전류가 인출됨으로써 레퍼런스 전류(I_REF)가 생성되는 것(즉, I_REF < I_RD2)을 의미할 수 있다. 또한, 제어 신호(CTRL)에 따라 오프셋 전류(I_OFF)의 크기가 영(zero)일 수도 있다.
도 4는 본 개시의 예시적 실시예에 따라 도 1의 메모리 장치(100)의 예시를 나타내는 블록도이다. 구체적으로, 도 4는 레퍼런스 셀(R) 및 레퍼런스 저항 회로(130a) 사이에 배치된 오프셋 전류 회로(140a)를 포함하는 메모리 장치(100a)를 도시한다. 도 4에 도시된 바와 같이, 메모리 장치(100a)는 셀 어레이(110a), 전류원 회로(120a), 레퍼런스 저항 회로(130a), 오프셋 전류 회로(140a), 증폭 회로(150a) 및 컬럼 디코더(170a)를 포함할 수 있다.
셀 어레이(110a)는 워드 라인(WLi)에 공통으로 연결된 메모리 셀(M) 및 레퍼런스 셀(R)을 포함할 수 있다. 메모리 셀(M)은 비트 라인(BLj) 및 소스 라인(SLj)에 각각 연결될 수 있고, 레퍼런스 셀(R)은 단락 비트 라인(SBL) 및 단락 소스 라인(SSL)에 각각 연결될 수 있다. 비트 라인(BLj), 소스 라인(SLj), 단락 비트 라인(SBL) 및 단락 소스 라인(SSL)은 컬럼 디코더(170a)로 연장될 수 있다. 메모리 셀(M)은 비트 라인(BLj) 및 소스 라인(SLj) 사이에서 직렬 연결된 가변 저항치 소자(MTJ) 및 셀 트랜지스터(CT)를 포함할 수 있는 한편, 레퍼런스 셀(R)은 단락 비트 라인(SBL) 및 단락 소스 라인(SSL)에 연결된 셀 트랜지스터(CT)를 포함할 수 있다. 이에 따라, 레퍼런스 셀(R)의 셀 트랜지스터(CT)에 의해서 단락 비트 라인(SBL) 및 단락 소스 라인(SSL)은 전기적으로 단락되거나 개방될 수 있고, 이와 같이 저항 소자가 없는 레퍼런스 셀(R)은 단락된 셀(shorted cell)로서 지칭될 수 있다.
메모리 셀(M)에 연결된 비트 라인(BLj) 및 소스 라인(SLj) 등에 의한 전압 강하를 보상하기 위하여, 도 4에 도시된 바와 같이 단락 비트 라인(SBL) 및 단락 소스 라인(SSL)에 연결된 레퍼런스 셀(R)은 셀 어레이(110a)에 배치될 수 있다. 도 4에 도시된 바와 같이, 레퍼런스 셀(R)은 단락된 셀일 수 있고, 이에 따라 메모리 셀(M)의 가변 저항치 소자(MTJ)에 의한 전압 강하는 셀 어레이(110a)의 외부에 배치되는 레퍼런스 저항 회로(130a)에 의한 전압 강하와 비교될 수 있다. 셀 어레이(110)의 공간적 구조적 제약으로부터 벗어남에 따라, 셀 어레이(110a)의 외부에 배치되는 레퍼런스 저항 회로(130a)는, PVT 등에 둔감한 레퍼런스 저항치(RREF)를 제공할 수 있고, 이에 따라 레퍼런스 전압(V_REF)은 레퍼런스 전류(I_REF)에 의해서 정확하게 조절될 수 있다.
컬럼 디코더(170a)는 컬럼 어드레스(COL)에 따라 비트 라인(BLj), 소스 라인(SLj), 단락 비트 라인(SBL) 및 단락 소스 라인(SSL)을 라우팅할 수 있다. 컬럼 어드레스(COL)는 도 1의 컨트롤러(200)로부터 수신된 어드레스(ADDR)로부터 생성될 수 있고, 컬럼 디코더(170a)는, 셀 어레이(110a)에서 활성화된 워드 라인(WLi)에 따라 선택된 메모리 셀들 및 레퍼런스 셀들 중 적어도 일부를 컬럼 어드레스(COL)에 따라 선택할 수 있다. 예를 들면, 도 4에 도시된 바와 같이, 컬럼 디코더(170a)는 메모리 셀(M)의 비트 라인(BLj)을 음의 공급 전압(VSS)에 연결할 수 있고, 소스 라인(SLj)을 전류원 회로(120)a)에 연결할 수 있다. 또한, 컬럼 디코더(170a)는 레퍼런스 셀(R)의 단락 비트 라인(SBL)을 레퍼런스 저항 회로(130a)와 오프셋 전류 회로(140a)가 연결된 노드에 연결할 수 있고, 단락 소스 라인(SSL)을 전류원 회로(120a)에 연결할 수 있다. 이에 따라, 제1 독출 전류(I_RD1)는 소스 라인(SLj), 메모리 셀(M) 및 비트 라인(BLj)을 통과하여 음의 공급 전압(VSS)로 흐를 수 있고, 제2 독출 전류(I_RD2)는 단락 소스 라인(SSL), 레퍼런스 셀(R) 및 단락 비트 라인(SBL)을 통과할 수 있으며, 제2 독출 전류(I_RD2) 및 오프셋 전류(I_OFF)의 합인 레퍼런스 전류(I_REF)는 레퍼런스 저항 회로(130a)를 통과하여 음의 공급 전압(VSS)로 흐를 수 있다.
증폭 회로(150a)는 전류 공급 회로(120a)로부터 제1 독출 전류(I_RD1) 및 제2 독출 전류(I_RD2)가 출력되는 노드들에 각각 연결될 수 있고, 노드들의 전압, 즉 독출 전압(V_RD) 및 레퍼런스 전압(V_REF)에 따라 출력 신호(Q)를 생성할 수 있다. 독출 전압(V_RD)은 메모리 셀(M)의 가변 저항치 소자(MTJ)의 저항치 및 제1 독출 전류(I_RD1)에 의해서 결정될 수 있는 한편, 레퍼런스 전압(V_REF)은 레퍼런스 저항치(RREF) 및 레퍼런스 전류(I_REF)에 의해서 결정될 수 있다. 증폭 회로(140a)는, 독출 전압(V_RD)이 레퍼런스 전압(V_REF)보다 높은 경우 '1'에 대응하는 출력 신호(Q)를 생성할 수 있는 한편, 독출 전압(V_RD)이 레퍼런스 전압(V_REF)보다 낮은 경우 '0'에 대응하는 출력 신호(Q)를 생성할 수 있다.
오프셋 전류 회로(140a)는 소스 전류(I_SC)를 제공하는 제1 전류원(141a) 및 싱크 전류(I_SK)를 제공하는 제2 전류원(142a)을 포함할 수 있다. 이에 따라 오프셋 전류(I_OFF)는 아래 [수학식 2]와 같이, 소스 전류(I_SC) 및 싱크 전류(I_SK)의 차와 동일할 수 있다.
Figure 112018017900640-pat00002
제1 전류원(141a) 및/또는 제2 전류원(142a)은 제어 신호(CTRL)에 따라 소스 전류(I_SC) 및/또는 싱크 전류(I_SK)를 조절할 수 있고, 이에 따라 오프셋 전류(I_OFF)가 조절될 수 있다. 일부 실시예들에서, 오프셋 전류 회로(140a)는, 도 8b 및 도 8c를 참조하여 후술되는 바와 같이, 제1 전류원(141a) 및 제2 전류원(142a) 중 하나만을 포함할 수도 있다.
도 5는 본 개시의 예시적 실시예에 따라 도 1의 메모리 장치(100)의 예시를 나타내는 블록도이다. 구체적으로 도 5는 전류원 회로(120b) 및 레퍼런스 셀(R) 사이에 배치된 오프셋 전류 회로(140b)를 포함하는 메모리 장치(100b)를 도시한다. 도 5에 도시된 바와 같이, 메모리 장치(100b)는 셀 어레이(110b), 전류원 회로(120b), 레퍼런스 저항 회로(130b), 오프셋 전류 회로(140b), 증폭 회로(150b) 및 컬럼 디코더(170b)를 포함할 수 있다. 이하에서 도 5에 대한 설명 중 도 4에 대한 설명과 중복되는 내용은 생략될 것이다.
오프셋 전류 회로(140b)가 전류원 회로(120b) 및 레퍼런스 셀(R) 사이에 배치됨에 따라, 제2 독출 전류(I_RD2)에 오프셋 전류(I_OFF)가 반영된 레퍼런스 전류(I_REF)가 단락 소스 라인(SSL), 레퍼런스 셀(R), 단락 비트 라인(SBL) 및 레퍼런스 저항 회로(130b)를 통과하여 음의 공급 전압(VSS)으로 흐를 수 있다. 오프셋 전류 회로(140b)는 소스 전류(I_SC)를 제공하는 제1 전류원(141b) 및 싱크 전류(I_SK)를 제공하는 제2 전류원(142b)을 포함할 수 있고, 오프셋 전류(I_OFF)는 [수학식 2]와 같이 결정될 수 있다. 제1 전류원(141b) 및/또는 제2 전류원(142b)은 제어 신호(CTRL)에 따라 소스 전류(I_SC) 및/또는 싱크 전류(I_SK)를 조절할 수 있고, 이에 따라 오프셋 전류(I_OFF)가 조절될 수 있다. 일부 실시예들에서, 오프셋 전류 회로(140b)는, 도 5에 도시된 바와 상이하게, 제1 전류원(141b) 및 제2 전류원(142b) 중 하나만을 포함할 수도 있다.
도 6은 본 개시의 예시적 실시예에 따라 도 1의 메모리 장치(100)의 예시를 나타내는 블록도이다. 구체적으로 도 6은 전류원 회로(120c) 및 레퍼런스 저항 회로(130c) 사이에 배치된 오프셋 전류 회로(140c)를 포함하는 메모리 장치(100c)를 도시한다. 도 5의 메모리 장치(100b)와 비교할 때, 레퍼런스 저항 회로(130c)가 레퍼런스 셀(R) 및 음의 공급 전압(VSS) 사이에 배치되는 대신, 전류원 회로(120c) 및 레퍼런스 셀(R) 사이에 배치될 수 있다. 도 6에 도시된 바와 같이, 메모리 장치(100c)는 셀 어레이(110c), 전류원 회로(120c), 레퍼런스 저항 회로(130c), 오프셋 전류 회로(140c), 증폭 회로(150c) 및 컬럼 디코더(170c)를 포함할 수 있다. 이하에서 도 6에 대한 설명 중 도 4 및 도 5에 대한 설명과 중복되는 내용은 생략될 것이다.
오프셋 전류 회로(140c)가 전류원 회로(120c) 및 레퍼런스 저항 회로(130c) 사이에 배치됨에 따라, 제2 독출 전류(I_RD2)에 오프셋 전류(I_OFF)가 반영된 레퍼런스 전류(I_REF)가 레퍼런스 저항 회로(130c), 단락 소스 라인(SSL), 레퍼런스 셀(R) 및 단락 비트 라인(SBL)을 통과하여 음의 공급 전압(VSS)으로 흐를 수 있다. 오프셋 전류 회로(140c)는 소스 전류(I_SC)를 제공하는 제1 전류원(141c) 및 싱크 전류(I_SK)를 제공하는 제2 전류원(142c)을 포함할 수 있고, 오프셋 전류(I_OFF)는 [수학식 2]와 같이 결정될 수 있다. 제1 전류원(141c) 및/또는 제2 전류원(142c)은 제어 신호(CTRL)에 따라 소스 전류(I_SC) 및/또는 싱크 전류(I_SK)를 조절할 수 있고, 이에 따라 오프셋 전류(I_OFF)가 조절될 수 있다. 일부 실시예들에서, 오프셋 전류 회로(140c)는, 도 6에 도시된 바와 상이하게, 제1 전류원(141c) 및 제2 전류원(142c) 중 하나만을 포함할 수도 있다.
도 7a 내지 도 7d는 본 개시의 예시적 실시예들에 따른 도 1의 제어 회로(160)의 예시들을 나타내는 블록도들이다. 도 1을 참조하여 전술된 바와 같이, 도 7a 내지 도 7d의 제어 회로들(160a, 160b, 160c, 160d)은 제어 신호(CTRL)를 생성할 수 있고, 제어 신호(CTRL)를 통해서 도 1의 오프셋 전류 회로(140)가 생성하는 오프셋 전류(I_OFF)를 제어할 수 있다. 이하에서, 도 7a 내지 도 7d는 도 1을 참조하여 설명될 것이다.
도 7a를 참조하면, 제어 회로(160a)는 1 신호 생성기(161a), 제2 신호 생성기(162a) 및 조합 회로(163a)를 포함할 수 있고, PVT 변동에 따라 크기(예컨대, 전압, 전류 등)가 변하는 신호에 기초하여 제어 신호(CTRL)를 생성할 수 있다. 일부 실시예들에서, 제1 신호 생성기(161a)는 온도에 비례하는 크기를 가지는 제1 신호(SIG1)를 생성할 수 있는 한편, 제2 신호 생성기(162a)는 온도에 반비례하는 크기를 가지는 제2 신호(SIG2)를 생성할 수 있다. 일부 실시예들에서, 제1 신호 생성기(161a)는 공급 전압, 예컨대 양의 공급 전압(VDD)에 비례하는 크기를 가지는 제1 신호(SIG1)를 생성할 수 있는 한편, 제2 신호 생성기(162a)는 양의 공급 전압(VDD)에 반비례하는 크기를 가지는 제2 신호(SIG2)를 생성할 수 있다. 조합 회로(163a)는 제1 가중치(w1) 및 제2 가중치(w2)에 따라 제1 신호(SIG1) 및 제2 신호(SIG2)의 가중합으로서 제어 신호(CTRL)를 생성할 수 있다. 조합 회로(163a)의 제1 가중치(w1) 및 제2 가중치(w2)는 메모리 셀(M)의 저항치의 변동 특성에 따라 결정될 수 있다.
도 7b를 참조하면, 제어 회로(160b)는 비휘발성 메모리 소자(161b)를 포함할 수 있고, 공정 정보(P_INFO)를 수신할 수 있다. 예를 들면, 도 1의 메모리 장치(100)가 제조된 공정으로부터 공정 정보(P_INFO)가 생성될 수 있고, 공정 정보(P_INFO)가 메모리 장치(100)의 제조 과정에서 제공될 수 있다. 제어 회로(160b)는 공정 정보(P_INFO)를 비휘발성 메모리 소자(161b)에 저장할 수 있고, 메모리 장치(100)의 독출 동작에서 비휘발성 메모리 소자(161b)에 저장된 공정 정보(P_INFO)에 기초하여 제어 신호(CTRL)를 생성할 수 있다. 일부 실시예들에서, 공정 정보(P_INFO)는 오프셋 전류(I_OFF)에 대한 정보를 포함할 수 있고, 제어 회로(160b)는 오프셋 전류(I_OFF)에 대한 정보에 기초하여 제어 신호(CTRL)를 생성할 수 있다.
도 7c를 참조하면, 제어 회로(160c)는 룩업 테이블(161c)을 포함할 수 있고, 감지 신호(SEN)를 수신할 수 있다. 감지 신호(SEN)는 메모리 장치(100)의 동작 환경을 감지함으로써 생성된 신호로서, 아날로그 신호일 수도 있고, 디지털 신호일 수도 있다. 예를 들면, 메모리 장치(100)에 포함된 온도 센서가 메모리 장치(100)의 온도를 감지함으로써 감지 신호(SEN)를 생성할 수도 있고, 메모리 장치(100)에 포함된 전압 센서가 메모리 장치(100)에 제공되는 공급 전압을 감지함으로써 감지 신호(SEN)를 생성할 수도 있다. 룩업 테이블(161c)은 감지 신호(SEN) 및 제어 신호(CTRL)의 맵핑 정보를 포함할 수 있고, 이에 따라 제어 회로(160c)는 룩업 테이블(161c)을 참조함으로써 수신된 감지 신호(SEN)에 대응하는 제어 신호(CTRL)를 생성할 수 있다.
도 7d를 참조하면, 제어 회로(160d)는 신호 처리 회로(161d)를 포함할 수 있고, 감지 신호(SEN)를 수신할 수 있다. 도 7c를 참조하여 전술된 바와 같이, 감지 신호(SEN)는 메모리 장치(100)의 동작 환경을 감지함으로써 생성된 신호일 수 있다. 일부 실시예들에서, 감지 신호(SEN)는 아날로그 신호일 수 있고, 신호 처리 회로(161d)는 감지 신호(SEN)를 증폭, 감쇠 등과 같이 처리함으로써 제어 신호(CTRL)를 생성할 수 있다. 일부 실시예들에서, 감지 신호(SEN)는 디지털 신호일 수 있고, 신호 처리 회로(161d)는 감지 신호(SEN)를 연산, 변환 등과 같이 처리함으로써 제어 신호(CTRL)를 생성할 수 있다.
도 8a, 도 8b 및 도 8c는 본 개시의 예시적 실시예들에 따른 도 1의 오프셋 전류 회로(140)의 예시들을 나타내는 블록도들이다. 도 1을 참조하여 전술된 바와 같이, 도 8a, 도 8b 및 도 8c의 오프셋 전류 회로들(140d, 140e, 140f)은 제어 신호(CTRL)에 따라 크기가 조절되는 오프셋 전류(I_OFF)를 생성할 수 있다. 이하에서, 도 8a, 도 8b 및 도 8c는 도 1을 참조하여 설명될 것이다.
도 8a를 참조하면, 일부 실시예들에서 오프셋 전류 회로(140d)는 2개의 전류원들을 포함할 수 있다. 예를 들면, 도 8a에 도시된 바와 같이, 오프셋 전류 회로(140d)는 소스 전류(I_SC)를 생성하는 PMOS 트랜지스터(PT) 및 싱크 전류(I_SK)를 생성하는 NMOS 트랜지스터(NT)를 포함할 수 있다. PMOS 트랜지스터(PT)는 제어 회로(160e)로부터 제1 제어 신호(CTRL1)를 수신하는 게이트, 양의 공급 전압(VDD)에 연결된 소스 및 NMOS 트랜지스터(NT)와 연결된 드레인을 가질 수 있다. 또한, NMOS 트랜지스터(NT)는 제어 회로(160e)로부터 제2 제어 신호(CTRL2)를 수신하는 게이트, 음의 공급 전압(VSS)에 연결된 소스 및 PMOS 트랜지스터(PT)와 연결된 드레인을 가질 수 있다. PMOS 트랜지스터(PT)의 드레인 및 NMOS 트랜지스터(NT)의 드레인이 연결된 노드를 통해서 오프셋 전류(I_OFF)가 출력될 수 있고, 이에 따라, 도 8a에 도시된 바와 같이, 오프셋 전류(I_OFF)는 소스 전류(I_SC) 및 싱크 전류(I_SK)의 차와 일치할 수 있다. 컨트롤 회로(160e)는 제1 제어 신호(CTRL1) 및 제2 제어 신호(CTRL2)를 통해서, 양의 오프셋 전류(I_OFF), 즉 제2 독출 전류(I_RD2)보다 큰 레퍼런스 전류(I_REF)를 생성할 수 있는 한편, 음의 오프셋 전류(I_OFF), 즉 제2 독출 전류(I_RD2)보다 작은 레퍼런스 전류(I_REF)를 생성할 수도 있다.
도 8b를 참조하면, 일부 실시예들에서 오프셋 전류 회로(140e)는 하나의 전류원을 포함할 수 있다. 예를 들면, 도 8b에 도시된 바와 같이, 오프셋 전류 회로(140e)는 소스 전류(I_SC)를 생성하는 PMOS 트랜지스터(PT)를 포함할 수 있다. PMOS 트랜지스터(PT)는 제어 회로(160f)로부터 제어 신호(CTRL)를 수신하는 게이트, 양의 공급 전압(VDD)에 연결된 소스 및 오프셋 전류(I_OFF)를 출력하는 드레인을 가질 수 있다. 이에 따라, 오프셋 전류(I_OFF)는 소스 전류(I_SC)와 일치할 수 있다. 일부 실시예들에서, 메모리 셀(M)에 포함된 가변 저항치 소자가 양의 온도 계수를 가지고, 레퍼런스 저항치(RREF)가 낮은 온도(예컨대, 상온)에서의 가변 저항치 소자의 저항치의 판정에 적합한 크기를 가지도록 설정된 경우, 제어 회로(160f)는 온도가 상승함에 따라 제어 신호(CTRL)의 전압을 감소시킴으로써 오프셋 전류(I_OFF)의 크기를 증가시킬 수 있다. 이에 따라, 높은 온도에서 레퍼런스 전류(I_REF)의 크기가 증가할 수 있고, 결과적으로 레퍼런스 전압(V_REF)이 증가할 수 있다.
도 8c를 참조하면, 일부 실시예들에서 오프셋 전류 회로(140f)는 하나의 전류원을 포함할 수 있다. 예를 들면, 도 8c에 도시된 바와 같이, 오프셋 전류 회로(140f)는 싱크 전류(I_SK)를 생성하는 NMOS 트랜지스터(NT)를 포함할 수 있다. NMOS 트랜지스터(NT)는 제어 회로(160g)로부터 제어 신호(CTRL)를 수신하는 게이트, 음의 공급 전압(VSS)에 연결된 소스 및 오프셋 전류(I_OFF)를 출력하는 드레인을 가질 수 있다. 이에 따라, 오프셋 전류(I_OFF)는 싱크 전류(I_SK)와 크기가 일치할 수 있고, 싱크 전류(I_SK)와 반대되는 방향을 가질 수 있다. 일부 실시예들에서, 메모리 셀(M)에 포함된 가변 저항치 소자가 음의 온도 계수를 가지고, 레퍼런스 저항치(RREF)가 낮은 온도(예컨대, 상온)에서의 가변 저항치 소자의 저항치의 판정에 적합한 크기를 가지도록 설정된 경우, 제어 회로(160g)는 온도가 상승함에 따라 제어 신호(CTRL)의 전압을 증가시킴으로써 오프셋 전류(I_OFF)의 크기를 증가시킬 수 있다. 이에 따라, 높은 온도에서 레퍼런스 전류(I_REF)의 크기가 감소할 수 있고, 결과적으로 레퍼런스 전압(V_REF)이 감소할 수 있다.
도 9는 본 개시의 예시적 실시예에 따른 메모리 장치의 동작 방법을 나타내는 순서도이다. 구체적으로, 도 9는 독출 커맨드에 응답한 메모리 장치의 독출 동작의 예시를 나타낸다. 일부 실시예들에서, 도 9의 방법은 도 1의 메모리 장치(100)에 의해서 수행될 수 있고, 이하에서 도 9는 도 1을 참조하여 설명될 것이다.
단계 S200에서, 제1 독출 전류(I_RD1) 및 제2 독출 전류(I_RD2)를 생성하는 동작이 수행될 수 있다. 예를 들면, 메모리 장치(100)의 전류원 회로(120)는 독출 커맨드에 응답하여, 제1 독출 전류(I_RD1) 및 제2 독출 전류(I_RD2)를 생성할 수 있다. 제1 독출 전류(I_RD1)는 셀 어레이(110)의 메모리 셀(M)에 제공될 수 있고, 제2 독출 전류(I_RD2)의 적어도 일부는 셀 어레이(110)의 레퍼런스 셀(R)에 제공될 수 있다. 일부 실시예들에서, 제1 독출 전류(I_RD1) 및 제2 독출 전류(I_RD2)는 실질적으로 동일한 크기를 가질 수 있다.
단계 S400에서, 메모리 셀(M)의 저항치 변동에 따라 오프셋 전류(I_OFF)를 생성하는 동작이 수행될 수 있다. 예를 들면, 메모리 장치(100)의 제어 회로(160)는 메모리 장치(100)가 제조된 공정, 메모리 장치(100)가 동작하는 환경(예컨대, 공급 전압, 온도) 등에 기초하여 메모리 셀(M)의 저항치 변동을 보상하도록 제어 신호(CTRL)를 생성할 수 있고, 오프셋 전류 회로(140)는 제어 신호(CTRL)에 따라 오프셋 전류(I_OFF)를 생성할 수 있다. 오프셋 전류(I_OFF)에 의해서 제2 독출 전류(I_RD2)가 증가하거나 감소된 레퍼런스 전류(I_REF)가 생성될 수 있다.
단계 S600에서, 독출 전압(V_RD) 및 레퍼런스 전압(V_REF)을 생성하는 동작이 수행될 수 있다. 예를 들면, 제1 독출 전류(I_RD1)가 메모리 셀(M)을 통과함으로써 독출 전압(V_RD)이 생성될 수 있다. 또한 일부 실시예들에서, 제2 독출 전류(I_RD2)가 레퍼런스 셀(R)을 통과하고 레퍼런스 전류가 레퍼런스 저항 회로(130)를 통과함으로써 레퍼런스 전압(V_REF)이 생성될 수 있다. 일부 실시예들에서, 레퍼런스 전류(I_REF)가 레퍼런스 셀(R) 및 레퍼런스 저항 회로(130)를 통과함으로써 레퍼런스 전압(V_REF)이 생성될 수 있다.
단계 S800에서, 메모리 셀(M)에 저장된 값을 판정하는 동작이 수행될 수 있다. 예를 들면, 증폭 회로(150)는 독출 전압(V_RD) 및 레퍼런스 전압(V_REF)을 수신할 수 있고, 독출 전압(V_RD) 및 레퍼런스 전압(V_REF)을 비교함으로써 메모리 셀(M)에 저장된 값에 대응하는 출력을 생성할 수 있다. 오프셋 전류(I_OFF)에 의해서 메모리 셀(M)의 저항치 변동이 레퍼런스 전압(V_REF)에 반영됨으로써, 메모리 셀(M)에 저장된 값은 정확하게 독출될 수 있다.
도 10은 본 개시의 예시적 실시예에 따른 메모리 장치를 포함하는 시스템-온-칩(300)을 나타내는 블록도이다. 시스템-온-칩(System on Chip; SoC)(300)은 컴퓨팅 시스템이나 다른 전자 시스템의 부품들을 집적한 집적 회로를 지칭할 수 있다. 예를 들면, 시스템-온-칩(300) 중 하나로서 어플리케이션 프로세서(application processor; AP)는 프로세서 및 다른 기능들을 위한 부품들을 포함할 수 있다. 도 10에 도시된 바와 같이, 시스템-온-칩(300)은 코어(310), DSP(Digital Signal Processor)(320), GPU(Graphic Processing Unit)(330), 내장 메모리(340), 통신 인터페이스(350) 및 메모리 인터페이스(360)를 포함할 수 있다. 시스템-온-칩(300)의 구성요소들은 버스(370)를 통해서 상호 통신할 수 있다.
코어(310)는 명령어들을 처리할 수 있고, 시스템-온-칩(300)에 포함된 구성요소들의 동작을 제어할 수 있다. 예를 들면, 코어(310)는 일련의 명령어들을 처리함으로써, 운영체제를 구동할 수 있고, 운영체제 상의 어플리케이션들을 실행할 수 있다. DSP(320)는 디지털 신호, 예컨대 통신 인터페이스(350)로부터 제공되는 디지털 신호를 처리함으로써 유용한 데이터를 생성할 수 있다. GPU(330)는 내장 메모리(340) 또는 메모리 인터페이스(360)로부터 제공되는 이미지 데이터로부터 디스플레이 장치를 통해서 출력되는 영상을 위한 데이터를 생성할 수도 있고, 이미지 데이터를 인코딩할 수도 있다.
내장 메모리(340)는 코어(310), DSP(320) 및 GPU(330)가 동작하는데 필요한 데이터를 저장할 수 있다. 내장 메모리(340)는 본 개시의 예시적 실시예에 따른 저항성 메모리 장치를 포함할 수 있고, 이에 따라 내장 메모리(340)는 가변 저항치 소자의 변동을 보상함으로써 높은 동작 신뢰도를 가질 수 있다.
통신 인터페이스(350)는 통신 네트워크 또는 일대일 통신을 위한 인터페이스를 제공할 수 있다. 메모리 인터페이스(360)는 시스템-온-칩(300)의 외부 메모리, 예컨대 DRAM(Dynamic Random Access Memory), 플래시 메모리 등에 대한 인터페이스를 제공할 수 있다.
도 11은 본 개시의 예시적 실시예에 따른 메모리 장치를 포함하는 메모리 시스템(400)을 나타내는 블록도이다. 도 11에 도시된 바와 같이, 메모리 시스템(400)은 호스트(500)와 통신할 수 있고, 컨트롤러(410) 및 메모리 장치(420)를 포함할 수 있다.
메모리 시스템(400) 및 호스트(500)가 통신하는 인터페이스(600)는 전기적 신호 및/또는 광신호를 사용할 수 있고, 비제한적인 예시로서, SATA(serial advanced technology attachment) 인터페이스, SATAe(SATA express) 인터페이스, SAS(serial attached small computer system interface; serial attached SCSI), PCIe(peripheral component interconnect express) 인터페이스, NVMe(non-volatile memory Express) 인터페이스, AHCI(advanced host controller interface) 또는 이들의 조합으로 구현될 수 있다.
일부 실시예들에서, 메모리 시스템(400)은 호스트(500)와 제거가능하게(removable) 결합됨으로써 호스트(500)와 통신할 수 있다. 저항성 메모리로서 메모리 장치(420)는 비휘발성 메모리일 수 있고, 메모리 시스템(400)은 스토리지 시스템으로서 지칭될 수도 있다. 예를 들면, 메모리 시스템(400)은 비제한적인 예시로서 SSD(solid-state drive or solid-state disk), 임베디드 SSD(embedded SSD; eSSD), 멀티미디어 카드(multimedia card; MMC), 임베디드 멀티미디어 카드(embedded multimedia card; eMMC) 등으로 구현될 수 있다.
컨트롤러(410)는 인터페이스(600)를 통해서 호스트(500)로부터 수신된 요청에 응답하여 메모리 장치(420)를 제어할 수 있다. 예를 들면, 컨트롤러(410)는 기입 요청에 응답하여 기입 요청에 수반되어 수신된 데이터를 메모리 장치(420)에 기입할 수도 있고, 독출 요청에 응답하여 메모리 장치(420)에 저장된 데이터를 호스트(500)에 제공할 수도 있다.
메모리 시스템(400)은 적어도 하나의 메모리 장치(420)를 포함할 수 있고, 메모리 장치(420)는 레퍼런스 셀 및 가변 저항치 소자를 가지는 메모리 셀들을 포함할 수 있다. 본 개시의 예시적 실시예들을 참조하여 전술된 바와 같이, 메모리 장치(420)의 제조 공정에 따른 변동, 메모리 장치(420) 또는 메모리 시스템(400)의 동작 환경에 기인하는 메모리 셀의 저항치 변동은, 레퍼런스 셀에 연결된 레퍼런스 저항에 흐르는 레퍼런스 전류를 조절함으로써 단순하고 정확하게 보상될 수 있다. 이에 따라, 메모리 장치(420)는 컨트롤러(410)의 독출 커맨드에 응답하여 메모리 셀에 저장된 값을 정확하게 컨트롤러(410)에 제공할 수 있고, 결과적으로 메모리 시스템(400)의 동작 신뢰도를 향상시킬 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들이 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (10)

  1. 독출 커맨드에 응답하여 메모리 셀에 저장된 값을 출력하는 저항성 메모리 장치로서,
    메모리 셀 및 레퍼런스 셀을 포함하는 셀 어레이;
    상기 셀 어레이의 외부에 배치되고, 상기 레퍼런스 셀과 전기적으로 연결되도록 구성된 레퍼런스 저항 회로;
    상기 레퍼런스 저항 회로에 제공되는 독출 전류에 오프셋 전류를 부가하거나 인출하도록 구성된 오프셋 전류원 회로; 및
    상기 메모리 셀의 저항치의 변동을 보상하도록, 상기 오프셋 전류원 회로를 제어하도록 구성된 제어 회로를 포함하는 저항성 메모리 장치.
  2. 청구항 1에 있어서,
    상기 제어 회로는, 상기 저항성 메모리 장치의 온도에 기초하여 상기 오프셋 전류의 크기를 조절하도록 더 구성된 것을 특징으로 하는 저항성 메모리 장치.
  3. 독출 커맨드에 응답하여 메모리 셀에 저장된 값을 출력하는 저항성 메모리 장치로서,
    메모리 셀 및 레퍼런스 셀을 포함하는 셀 어레이;
    상기 레퍼런스 셀과 전기적으로 연결되도록 구성된 레퍼런스 저항 회로;
    상기 레퍼런스 저항 회로에 제공되는 독출 전류에 오프셋 전류를 부가하거나 인출하도록 구성된 오프셋 전류원 회로; 및
    상기 메모리 셀의 저항치의 변동을 보상하도록, 상기 오프셋 전류원 회로를 제어하도록 구성된 제어 회로를 포함하고,
    상기 오프셋 전류원 회로는 제어 신호에 따라 상기 오프셋 전류의 크기를 조절하도록 더 구성되고,
    상기 제어 회로는,
    온도에 비례하는 제1 신호를 생성하도록 구성된 제1 신호 생성기;
    온도에 반비례하는 제2 신호를 생성하도록 구성된 제2 신호 생성기; 및
    상기 제1 신호 및 상기 제2 신호의 가중합으로서 상기 제어 신호를 생성하는 조합 회로를 포함하고,
    상기 가중합의 가중치는 상기 메모리 셀의 저항치의 온도 변동 특성에 따라 결정되는 것을 특징으로 하는 저항성 메모리 장치.
  4. 청구항 2에 있어서,
    상기 오프셋 전류원 회로는 제어 신호에 따라 상기 오프셋 전류의 크기를 조절하도록 더 구성되고,
    상기 제어 회로는, 룩업 테이블을 포함하고, 상기 룩업 테이블을 참조함으로써 상기 저항성 메모리 장치의 온도에 따른 온도 신호로부터 상기 제어 신호를 생성하도록 더 구성된 것을 특징으로 하는 저항성 메모리 장치.
  5. 청구항 1에 있어서,
    상기 제어 회로에 의해서 액세스되고, 공정 정보를 저장하도록 구성된 비휘발성 메모리를 더 포함하고,
    상기 제어 회로는, 상기 공정 정보에 기초하여 상기 오프셋 전류의 크기를 조절하도록 더 구성된 것을 특징으로 하는 저항성 메모리 장치.
  6. 청구항 1에 있어서,
    상기 제어 회로는, 상기 저항성 메모리 장치의 양의 공급 전압의 크기에 기초하여 상기 오프셋 전류의 크기를 조절하도록 더 구성된 것을 특징으로 하는 저항성 메모리 장치.
  7. 독출 커맨드에 응답하여 메모리 셀에 저장된 값을 출력하는 저항성 메모리 장치로서,
    제1 독출 전류가 통과하는 메모리 셀 및 레퍼런스 전류가 통과하는 레퍼런스 셀을 포함하는 셀 어레이;
    상기 셀 어레이의 외부에 배치되고, 상기 레퍼런스 셀과 전기적으로 연결되고, 상기 레퍼런스 전류가 통과하는 레퍼런스 저항 회로;
    상기 제1 독출 전류 및 제2 독출 전류를 생성하는 전류원 회로;
    상기 제2 독출 전류에 오프셋 전류를 부가하거나 인출함으로써 상기 레퍼런스 전류를 생성하도록 구성된 오프셋 전류원 회로; 및
    상기 메모리 셀의 저항치의 변동을 보상하도록, 상기 오프셋 전류원 회로를 제어하는 제어 회로를 포함하는 저항성 메모리 장치.
  8. 삭제
  9. 청구항 7에 있어서,
    상기 전류원 회로는, 상기 제1 독출 전류 및 상기 제2 독출 전류를 동일하게 생성하도록 구성된 것을 특징으로 하는 저항성 메모리 장치.
  10. 독출 커맨드에 응답하여 메모리 셀에 저장된 값을 출력하는 저항성 메모리 장치로서,
    제1 독출 전류가 통과하는 메모리 셀 및 제2 독출 전류가 통과하는 레퍼런스 셀을 포함하는 셀 어레이;
    상기 제2 독출 전류에 오프셋 전류를 부가하거나 인출함으로써 레퍼런스 전류를 생성하도록 구성된 오프셋 전류원 회로;
    상기 셀 어레이의 외부에 배치되고, 상기 레퍼런스 셀과 전기적으로 연결되고, 상기 레퍼런스 전류가 통과하는 레퍼런스 저항 회로; 및
    상기 메모리 셀의 저항치의 변동을 보상하도록, 상기 오프셋 전류원 회로를 제어하도록 구성된 제어 회로를 포함하는 저항성 메모리 장치.
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