KR102354350B1 - 메모리 장치 및 이를 포함하는 메모리 시스템 - Google Patents

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Abstract

메모리 장치는 메모리 셀 어레이 및 센스 앰프를 포함한다. 메모리 셀 어레이는 데이터 영역 및 기준 영역을 포함한다. 데이터 영역은 비트 라인들과 소스 라인들 사이에 배치되는 데이터 메모리 셀들을 포함하고, 데이터를 저장한다. 기준 영역은 기준 비트 라인과 기준 소스 라인 사이에 배치되는 기준 메모리 셀들을 포함하고, 기준 소스 라인과 연결되는 저항 회로의 저항 값에 기초하여 기준 전압을 제공한다. 센스 앰프는 데이터에 상응하는 데이터 전압 및 기준 전압을 비교하여 출력 데이터를 제공한다. 본 발명의 실시예들에 따른 메모리 장치는 기준 소스 라인과 연결되는 저항 회로의 저항 값에 기초하여 생성되는 기준 전압을 센스 앰프에 제공함으로써 성능을 향상시킬 수 있다.

Description

메모리 장치 및 이를 포함하는 메모리 시스템{MEMORY DEVICE AND MEMORY SYSTEM INCLUDING THE SAME}
본 발명은 반도체 장치에 관한 것으로서, 보다 상세하게는 메모리 장치 및 이를 포함하는 메모리 시스템에 관한 것이다.
최근 전자 장치와 관련되는 기술의 발달에 따라서 메모리 장치의 고성능화가 진행되고 있다. 메모리 장치의 고성능화를 위해 다양한 연구들이 이루어지고 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 기준 소스 라인과 연결되는 저항 회로의 저항 값에 기초하여 생성되는 기준 전압을 센스 앰프에 제공함으로써 성능을 향상시킬 수 있는 메모리 장치를 제공하는 것이다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 기준 소스 라인과 연결되는 저항 회로의 저항 값에 기초하여 생성되는 기준 전압을 제공함으로써 성능을 향상시킬 수 있는 메모리 셀 어레이를 제공하는 것이다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 기준 소스 라인과 연결되는 저항 회로의 저항 값에 기초하여 생성되는 기준 전압을 센스 앰프에 제공함으로써 성능을 향상시킬 수 있는 메모리 시스템을 제공하는 것이다.
본 발명의 일 목적을 달성하기 위하여 본 발명의 실시예들에 따른 메모리 장치는 메모리 셀 어레이 및 센스 앰프를 포함한다. 상기 메모리 셀 어레이는 데이터 영역 및 기준 영역을 포함한다. 상기 데이터 영역은 비트 라인들과 소스 라인들 사이에 배치되는 데이터 메모리 셀들을 포함하고, 데이터를 저장한다. 상기 기준 영역은 기준 비트 라인과 기준 소스 라인 사이에 배치되는 기준 메모리 셀들을 포함하고, 상기 기준 소스 라인과 연결되는 저항 회로의 저항 값에 기초하여 기준 전압을 제공한다. 상기 센스 앰프는 상기 데이터에 상응하는 데이터 전압 및 상기 기준 전압을 비교하여 출력 데이터를 제공한다.
예시적인 실시예에 있어서, 상기 기준 메모리 셀들의 상태는 상기 기준 메모리 셀에 포함되는 제1 층의 스핀 방향 및 제2 층의 스핀 방향이 동일한 제1 상태일 수 있다.
예시적인 실시예에 있어서, 상기 기준 영역은 상기 기준 소스 라인과 상기 저항 회로를 연결하는 기준 트랜지스터를 포함할 수 있다. 상기 데이터 영역은 상기 소스 라인들과 접지 전압을 연결하는 데이터 트랜지스터를 포함할 수 있다.
예시적인 실시예에 있어서, 상기 기준 트랜지스터 및 상기 데이터 트랜지스터는 독출 신호에 기초하여 턴-온될 수 있다.
예시적인 실시예에 있어서, 상기 저항 회로는 상기 기준 트랜지스터와 접지 전압 사이에 연결될 수 있다.
예시적인 실시예에 있어서, 상기 저항 회로의 저항 값에 기초하여 상기 기준 비트 라인의 전압이 변동할 수 있다.
예시적인 실시예에 있어서, 상기 저항 회로의 저항 값이 증가함에 따라 상기 기준 비트 라인의 전압은 증가할 수 있다.
예시적인 실시예에 있어서, 상기 저항 회로의 저항 값이 감소함에 따라 상기 기준 비트 라인의 전압은 감소할 수 있다.
예시적인 실시예에 있어서, 상기 기준 트랜지스터는 엔-모스 트랜지스터일 수 있다.
예시적인 실시예에 있어서, 상기 메모리 장치는 저항 조절 신호에 기초하여 상기 저항 회로의 저항 값을 조절할 수 있다.
예시적인 실시예에 있어서, 상기 저항 조절 신호가 제1 로직 레벨인 경우, 상기 저항 회로의 저항 값은 증가할 수 있다.
예시적인 실시예에 있어서, 상기 저항 조절 신호가 제2 로직 레벨인 경우, 상기 저항 회로의 저항 값은 감소할 수 있다.
예시적인 실시예에 있어서, 상기 기준 메모리 셀들의 전압 산포 중 최소값에 해당하는 기준 최소 전압은 상기 데이터 메모리 셀들 중 제1 데이터를 갖는 제1 데이터 전압 메모리 셀들의 전압 산포 중 최대값에 해당하는 제1 데이터 최대 전압보다 클 수 있다.
예시적인 실시예에 있어서, 상기 기준 메모리 셀들의 전압 산포 중 최대값에 해당하는 기준 최대 전압이 상기 데이터 메모리 셀들 중 제2 데이터를 갖는 제2 데이터 전압 메모리 셀들의 전압 산포 중 최소값에 해당하는 제2 데이터 최소 전압보다 작을 수 있다.
예시적인 실시예에 있어서, 상기 기준 메모리 셀들의 상태는 상기 기준 메모리 셀에 포함되는 제1 층의 스핀 방향 및 제2 층의 스핀 방향이 상이한 제2 상태일 수 있다.
예시적인 실시예에 있어서, 상기 기준 영역은 상기 기준 소스 라인과 상기 저항 회로를 연결하는 기준 트랜지스터를 포함할 수 있다. 상기 기준 트랜지스터는 독출 신호에 기초하여 턴-온될 수 있다.
예시적인 실시예에 있어서, 상기 저항 회로는 상기 기준 트랜지스터와 역 바이어스 전압 사이에 연결될 수 있다.
예시적인 실시예에 있어서, 상기 역 바이어스 전압에 따라 상기 기준 비트 라인의 전압을 조절할 수 있다.
예시적인 실시예에 있어서, 상기 저항 회로의 저항 값이 증가함에 따라 상기 기준 비트 라인의 전압은 증가할 수 있다. 상기 저항 회로의 저항 값이 감소함에 따라 상기 기준 비트 라인의 전압은 감소할 수 있다.
예시적인 실시예에 있어서, 상기 메모리 장치는 저항 조절 신호에 기초하여 상기 저항 회로의 저항 값을 조절할 수 있다.
예시적인 실시예에 있어서, 상기 저항 조절 신호가 제1 로직 레벨인 경우, 상기 기준 비트 라인의 전압은 증가할 수 있다. 상기 저항 조절 신호가 제2 로직 레벨인 경우, 상기 기준 비트 라인의 전압은 감소할 수 있다.
예시적인 실시예에 있어서, 상기 기준 메모리 셀들의 전압 산포 중 최소값에 해당하는 기준 최소 전압이 상기 데이터 메모리 셀들 중 제1 데이터를 갖는 제1 데이터 전압 메모리 셀들의 전압 산포 중 최대값에 해당하는 제1 데이터 최대 전압보다 클 수 있다.
예시적인 실시예에 있어서, 상기 기준 메모리 셀들의 전압 산포 중 최대값에 해당하는 기준 최대 전압이 상기 데이터 메모리 셀들 중 제2 데이터를 갖는 제2 데이터 전압 메모리 셀들의 전압 산포 중 최소값에 해당하는 제2 데이터 최소 전압보다 작을 수 있다.
본 발명의 일 목적을 달성하기 위하여 본 발명의 실시예들에 따른 메모리 셀 어레이는 데이터 영역 및 기준 영역을 포함한다. 상기 데이터 영역은 비트 라인들과 소스 라인들 사이에 배치되는 데이터 메모리 셀들을 포함하고, 상기 데이터 메모리 셀들에 저장되는 데이터에 상응하는 데이터 전압을 제공한다. 상기 기준 영역은 기준 비트 라인과 기준 소스 라인 사이에 배치되는 기준 메모리 셀들을 포함하고, 상기 기준 소스 라인과 연결되는 저항 회로의 저항 값에 기초하여 기준 전압을 제공한다.
예시적인 실시예에 있어서, 상기 메모리 셀 어레이는 3차원 메모리 셀 어레이일 수 있다.
예시적인 실시예에 있어서, 상기 메모리 셀 어레이의 메모리 셀은 자기 터널 접합 소자를 포함할 수 있다.
본 발명의 일 목적을 달성하기 위하여 본 발명의 실시예들에 따른 메모리 시스템은 메모리 컨트롤러 및 메모리 장치를 포함한다. 상기 메모리 컨트롤러는 액세스 어드레스 신호 및 독출 신호를 제공한다. 상기 메모리 장치는 상기 액세스 어드레스 신호 및 상기 독출 신호에 기초하여 출력 데이터를 제공한다. 상기 메모리 장치는 메모리 셀 어레이 및 센스 앰프를 포함한다. 메모리 셀 어레이는 데이터 영역 및 기준 영역을 포함한다. 상기 데이터 영역은 비트 라인들과 소스 라인들 사이에 배치되는 데이터 메모리 셀들을 포함하고, 데이터를 저장한다. 상기 기준 영역은 기준 비트 라인과 기준 소스 라인 사이에 배치되는 기준 메모리 셀들을 포함하고, 상기 기준 소스 라인과 연결되는 저항 회로의 저항 값에 기초하여 기준 전압을 제공한다. 상기 센스 앰프는 상기 액세스 어드레스에 상응하는 상기 데이터의 데이터 전압 및 상기 기준 전압을 비교하여 상기 출력 데이터를 제공한다.
본 발명의 실시예들에 따른 메모리 장치는 기준 소스 라인과 연결되는 저항 회로의 저항 값에 기초하여 생성되는 기준 전압을 센스 앰프에 제공함으로써 성능을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 장치를 나타내는 도면이다.
도 2는 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 3은 도 2의 반도체 메모리 장치에 포함되는 메모리 셀 어레이의 일 예를 나타내는 회로도이다.
도 4는 도 3의 메모리 셀 어레이에 포함되는 스핀 전달 토크 자기 램 (STT-MRAM) 셀의 구현 예를 나타내는 도면이다.
도 5 및 도 6은 기입된 데이터에 따른 자기 터널 접합 소자 (MTJ) 소자의 자화 방향을 나타내는 도면이다.
도 7은 STT-MRAM의 라이트 동작을 나타내는 도면이다.
도 8 및 도 9는 STT-MRAM에서 MTJ 소자의 실시 예들을 나타내는 도면이다.
도 10은 STT-MRAM에서 MTJ 소자의 다른 실시 예를 나타내는 도면이다.
도 11은 STT-MRAM에서 MTJ 소자의 다른 실시 예를 나타내는 도면이다.
도 12는 STT-MRAM에서 MTJ 소자의 다른 실시 예를 나타내는 도면이다.
도 13은 본 발명의 일 실시 예에 따른 메모리 시스템을 나타내는 블록도이다.
도 14는 도 1의 메모리 장치의 기준 영역에 포함되는 기준 메모리 셀의 일 예를 나타내는 도면이다.
도 15는 도 1의 메모리 장치의 기준 영역의 일 동작 예를 설명하기 위한 도면이다.
도 16은 도 1의 메모리 장치의 데이터 영역에 포함되는 데이터 메모리 셀의 일 예를 나타내는 도면이다.
도 17은 도 1의 메모리 장치의 데이터 영역의 일 동작 예를 설명하기 위한 도면이다.
도 18은 데이터 영역 및 기준 영역을 포함하는 기존의 메모리 장치를 나타내는 도면이다.
도 19는 도 18의 메모리 장치의 제1 기준 영역에 포함되는 기준 메모리 셀의 일 예를 나타내는 도면이다.
도 20은 도 18의 메모리 장치의 제1 기준 영역의 일 동작 예를 설명하기 위한 도면이다.
도 21은 도 18의 메모리 장치의 제2 기준 영역에 포함되는 기준 메모리 셀의 일 예를 나타내는 도면이다.
도 22는 도 18의 메모리 장치의 제2 기준 영역의 일 동작 예를 설명하기 위한 도면이다.
도 23은 도 18의 메모리 장치의 데이터 영역에 포함되는 데이터 메모리 셀의 일 예를 나타내는 도면이다.
도 24는 도 18의 메모리 장치의 데이터 영역의 일 동작 예를 설명하기 위한 도면이다.
도 25 및 26은 도 18의 메모리 장치의 리드 디스터브 에러(read disturb error)를 설명하기 위한 도면들이다.
도 27은 도 1의 메모리 장치에 포함되는 저항 회로의 일 예를 나타내는 도면이다.
도 28은 기준 메모리 셀들이 제1 상태인 경우, 제1 데이터를 갖는 제1 데이터 전압 메모리 셀들의 전압 산포 및 기준 메모리 셀들의 전압 산포를 나타내는 도면이다.
도 29는 기준 메모리 셀들이 제1 상태인 경우, 제2 데이터를 갖는 제2 데이터 전압 메모리 셀들의 전압 산포 및 기준 메모리 셀들의 전압 산포를 나타내는 도면이다.
도 30은 본 발명의 일 실시예에 따른 메모리 장치를 나타내는 도면이다.
도 31은 도 30의 메모리 장치의 기준 영역에 포함되는 기준 메모리 셀의 일 예를 나타내는 도면이다.
도 32는 도 30의 메모리 장치의 기준 영역의 일 동작 예를 설명하기 위한 도면이다.
도 33은 도 30의 메모리 장치의 데이터 영역에 포함되는 데이터 메모리 셀의 일 예를 나타내는 도면이다.
도 34는 도 30의 메모리 장치의 데이터 영역의 일 동작 예를 설명하기 위한 도면이다.
도 35는 도 30의 메모리 장치에 포함되는 저항 회로의 일 예를 나타내는 도면이다.
도 36은 기준 메모리 셀들이 제2 상태인 경우, 제1 데이터를 갖는 제1 데이터 전압 메모리 셀들의 전압 산포 및 기준 메모리 셀들의 전압 산포를 나타내는 도면이다.
도 37은 기준 메모리 셀들이 제2 상태인 경우, 제2 데이터를 갖는 제2 데이터 전압 메모리 셀들의 전압 산포 및 기준 메모리 셀들의 전압 산포를 나타내는 도면이다.
도 38은 본 발명의 실시예들에 따른 메모리 셀 어레이를 나타내는 도면이다.
도 39는 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 40은 본 발명의 실시예들에 따른 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 41은 본 발명의 실시예들에 따른 메모리 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되지 않는다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 메모리 장치를 나타내는 도면이다.
도 1을 참조하면, 메모리 장치(10)는 메모리 셀 어레이(100) 및 센스 앰프(500)를 포함한다. 메모리 셀 어레이(100)는 데이터 영역(110, 120, 130, 140) 및 기준 영역(300)을 포함한다. 데이터 영역(110, 120, 130, 140)은 비트 라인들(BL0, BL1, BL2, BLn)과 소스 라인들(SL0, SL1, SL2, SLn) 사이에 배치되는 데이터 메모리 셀들(111내지 114, 121내지 124, 131내지 134, 141내지 144)을 포함하고, 데이터를 저장한다. 예를 들어, 데이터 영역(110, 120, 130, 140)은 제1 데이터 영역(110), 제2 데이터 영역(120), 제3 데이터 영역(130) 및 제4 데이터 영역(140)을 포함할 수 있다. 제1 데이터 영역(110)은 제1 비트 라인(BL0)과 제1 소스 라인(SL0) 사이에 배치되는 제1 내지 4 데이터 메모리 셀들(111 내지 114)을 포함할 수 있다. 또한, 제2 데이터 영역(120)은 제2 비트 라인(BL1)과 제2 소스 라인(SL1) 사이에 배치되는 제5 내지 8 데이터 메모리 셀들(121 내지 124)을 포함할 수 있다. 또한, 제3 데이터 영역(130)은 제3 비트 라인(BL2)과 제3 소스 라인(SL2) 사이에 배치되는 제9 내지 12 데이터 메모리 셀들(131 내지 134)을 포함할 수 있다. 또한, 제4 데이터 영역(140)은 제4 비트 라인(BLn)과 제4 소스 라인(SLn) 사이에 배치되는 제13 내지 16 데이터 메모리 셀들(141 내지 144)을 포함할 수 있다.
기준 영역(300)은 기준 비트 라인(REF0BL)과 기준 소스 라인(REF0SL) 사이에 배치되는 기준 메모리 셀들(301 내지 304)을 포함한다. 예를 들어, 기준 영역(300)은 기준 비트 라인(REF0BL)과 기준 소스 라인(REF0SL) 사이에 배치되는 제1 내지 4 기준 메모리 셀들(301 내지 304)을 포함할 수 있다. 도 12에서 후술하는 바와 같이, 제1 내지 4 기준 메모리 셀들(301 내지 304)의 각각의 상태는 동일할 수 있다. 예를 들어, 제1 내지 4 기준 메모리 셀들(301 내지 304)의 각각에 포함되는 제1 층(361)의 스핀 방향 및 제2 층(362)의 스핀 방향은 제1 방향(D1)일 수 있다.
기준 영역(300)은 기준 소스 라인(REF0SL)과 연결되는 저항 회로(370)의 저항 값에 기초하여 기준 전압(VREF)을 제공한다. 예를 들어, 제1 데이터 영역(110)에 포함되는 제3 데이터 메모리 셀(113)의 데이터를 독출하기 위하여 제3 워드 라인(WLn-1)은 인에이블될 수 있다.
이 경우, 데이터 영역(110, 120, 130, 140)에서는 독출 신호(READ)에 기초하여 제1 데이터 영역(110)의 데이터 스위치(115)가 턴-온될 수 있다. 독출 신호(READ)에 기초하여 제1 데이터 영역(110)의 데이터 스위치(115)가 턴-온되는 경우, 독출 전류(IREAD)가 제1 비트 라인(BL0)을 따라서 제1 데이터 영역(110)에 제공될 수 있다. 제3 워드 라인(WLn-1)이 인에이블되고, 독출 전류(IREAD)가 제1 비트 라인(BL0)을 따라서 제1 데이터 영역(110)에 제공되는 경우, 독출 전류(IREAD)는 제3 데이터 메모리 셀(113) 및 제3 데이터 셀 트랜지스터(118)를 통해서 제1 소스 라인(SL0)에 제공될 수 있다. 독출 전류(IREAD)가 제3 데이터 메모리 셀(113) 및 제3 데이터 셀 트랜지스터(118)를 통해서 제1 소스 라인(SL0)에 제공되는 경우, 독출 전류(IREAD)는 제1 데이터 영역(110)의 데이터 트랜지스터(151)를 통해서 접지 전압(VSS)에 제공될 수 있다. 이 경우, 제1 비트 라인(BL0)의 전압은 데이터 전압(DATA_V)일 수 있다.
이 경우, 기준 영역(300)에서는 독출 신호(READ)에 기초하여 기준 스위치(305)는 턴-온될 수 있다. 독출 신호(READ)에 기초하여 기준 스위치(305)가 턴-온되는 경우, 독출 전류(IREAD)가 기준 비트 라인(REF0BL)을 따라서 기준 영역(300)에 제공될 수 있다. 제3 워드 라인(WLn-1)이 인에이블되고, 독출 전류(IREAD)가 기준 비트 라인(REF0BL)을 따라서 기준 영역(300)에 제공되는 경우, 독출 전류(IREAD)는 제3 기준 메모리 셀(303) 및 제3 기준 셀 트랜지스터(308)를 통해서 기준 소스 라인(REF0SL)에 제공될 수 있다. 독출 전류(IREAD)가 제3 기준 메모리 셀(303) 및 제3 기준 셀 트랜지스터(308)를 통해서 기준 소스 라인(REF0SL)에 제공되는 경우, 독출 전류(IREAD)는 저항 회로(370) 및 기준 트랜지스터(351)를 통해서 접지 전압(VSS)에 제공될 수 있다. 이 경우, 기준 비트 라인(REF0BL)의 전압은 기준 전압(VREF)일 수 있다.
예를 들어, 저항 회로(370)의 저항 값이 0인 경우, 기준 영역(300)에서 제공되는 기준 전압(VREF)은 데이터 '0'에 상응하는 기준 전압일 수 있다. 저항 회로(370)의 저항 값이 증가함에 따라 기준 영역(300)에서 제공되는 기준 전압(VREF)은 증가할 수 있고, 저항 회로(370)의 저항 값이 감소함에 따라 기준 영역(300)에서 제공되는 기준 전압(VREF)은 감소할 수 있다. 따라서, 저항 회로(370)의 저항 값을 조절하는 경우, 기준 영역(300)에서 제공되는 기준 전압(VREF)은 데이터 영역(110, 120, 130, 140)에서 제공되는 데이터 전압(DATA_V)이 데이터 '0'에 상응하는 전압인지 데이터 '1에 상응하는 전압인지를 판단하는 전압으로 사용될 수 있다.
센스 앰프(500)는 데이터에 상응하는 데이터 전압(DATA_V) 및 기준 전압(VREF)을 비교하여 출력 데이터(D_OUT)를 제공한다. 예를 들어, 제1 데이터 영역(110)에 포함되는 제3 데이터 메모리 셀(113)에 저장되는 데이터는 '1'일 수 있다. 제1 데이터 영역(110)에 포함되는 제3 데이터 메모리 셀(113)의 데이터를 독출하기 위하여 제3 워드 라인(WLn-1)은 인에이블될 수 있다. 제3 워드 라인(WLn-1)이 인에이블되고, 독출 전류(IREAD)가 기준 비트 라인(REF0BL)을 따라서 기준 영역(300)에 제공되는 경우, 기준 영역(300)은 기준 전압(VREF)을 제공할 수 있다. 또한, 제3 워드 라인(WLn-1)이 인에이블되고, 독출 전류(IREAD)가 제1 비트 라인(BL0)을 따라서 제1 데이터 영역(110)에 제공되는 경우, 제1 데이터 영역(110)은 데이터 '1'에 상응하는 데이터 전압(DATA_V)을 제공할 수 있다. 이 경우, 센스 앰프(500)는 데이터 '1'에 상응하는 데이터 전압(DATA_V) 및 기준 전압(VREF)을 비교하여 출력 데이터(D_OUT)를 제공할 수 있다.
본 발명의 실시예들에 따른 메모리 장치(10)는 기준 소스 라인(REF0SL)과 연결되는 저항 회로(370)의 저항 값에 기초하여 생성되는 기준 전압(VREF)을 제공함으로써 성능을 향상시킬 수 있다.
도 2는 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2를 참조하면, 반도체 메모리 장치(900)는 커맨드 디코더(210), 어드레스 버퍼(220), 로우 디코더(230), 컬럼 디코더(240), 메모리 셀 어레이(250), 라이트 드라이브/센스 앰프(S/A, W/D)(260), 입출력 드라이버부(270), 데이터 입출력부(280) 및 모드 레지스터 세트(MRS)(290)를 포함할 수 있다.
모드 레지스터 세트(290)는 노멀 동작 모드 또는 테스트 모드로 반도체 메모리 장치(900)를 셋팅 할 수 있다. 테스트 모드는 리드 레벨링 동작 모드, 병렬 비트 테스트 모드 및 바운더리 스캔 테스트 모드 중 하나일 수 있다.
커맨드 디코더(210)는 외부로부터 수신되는 커맨드(CMD)를 입력 받아 디코딩 동작을 수행한다. 커맨드 디코더(210)는 메모리 컨트롤러로부터 수신되는 칩 선택 신호(chip select; /CS), 로우 어드레스 스트로브(Row Address Strobe; /RAS), 컬럼 어드레스 스트로브(Column Address strobe; /CAS), 라이트 인에이블 신호(Write enable; /WE) 및 클록 인에이블 신호(Clock enable; CKE)를 입력 받아 디코딩 동작을 수행한다. 디코딩이 완료된 후에, 메모리 장치(900)는 메모리 컨트롤러의 명령을 수행하도록 제어된다.
메모리 컨트롤러에서 수신된 어드레스 신호(ADD)는 어드레스 버퍼(220)에 저장된다. 이후, 어드레스 버퍼(220)는 로우 어드레스(Y-ADD)를 로우 디코더(230)에 전달하고, 컬럼 어드레스(X-ADD)를 컬럼 디코더(240)에 전달한다.
로우 디코더(230) 및 컬럼 디코더(240)는 각각 다수의 스위치들을 포함한다. 로우 디코더(230)는 로우 어드레스(Y-ADD)에 응답하여 스위칭 되어 워드라인(WL)을 선택하며, 컬럼 디코더(240)는 컬럼 어드레스(X-ADD)에 응답하여 스위칭 되어 비트라인(BL)을 선택한다. 메모리 셀 어레이(250)는 워드라인(WL) 및 비트라인(BL)의 교차점 영역에 위치하는 메모리 셀(251)을 포함하며, 일 예로서 상기 메모리 셀(251)은 STT-MRAM 셀일 수 있다.
STT-MRAM 셀(251)은 불휘발성 특성을 가지는 저항성 메모리 셀이다. 따라서 STT-MRAM 셀(251)은 기입된 데이터에 따라 상대적으로 큰 저항 값이나 작은 저항 값을 갖는다.
데이터 리드 시, 상기 저항 값에 따라 서로 다른 레벨을 갖는 데이터 전압이 생성되어 라이트 드라이브/센스 앰프(260)에 제공된다. 라이트 드라이브/센스 앰프(260)는 데이터 전압을 센싱/증폭하는 다수개의 센스 앰프 회로들을 포함하며, 상기 데이터 전압을 기반으로 디지털 레벨의 데이터 신호를 출력한다. 라이트 드라이브/센스 앰프(260)에서 처리된 데이터 신호는 입출력 드라이버부(270)를 거쳐 데이터 입출력부(280)로 전달된다. 입출력 드라이버부(270)는 입출력 드라이버(IODRV), 입출력 센스 앰프(IOSA) 및 게이팅 회로(GATEC)를 포함할 수 있다. 데이터 입출력부(280)는 출력 버퍼(DOUT) 및 입력 버퍼(DIN)을 포함할 수 있다. 데이터 입출력부(280)는 전달받은 데이터(DQ)를 메모리 컨트롤러로 출력한다.
도 3은 도 2의 반도체 메모리 장치에 포함되는 메모리 셀 어레이의 일 예를 나타내는 회로도이다.
도 3을 참조하면, 메모리 셀 어레이(330)는 복수 개의 워드라인들(WL0~WLN, N은 1 이상의 자연수), 복수 개의 비트라인들(BL0~BLM, M은 1 이상의 자연수) 및 상기 워드라인들(WL0~WLN)과 상기 비트라인들(BL0~BLM)이 교차하는 영역에 배치되는 복수의 메모리 셀(400)을 포함한다. 메모리 셀(400)이 STT-MRAM(Spin transfer torque magneto resistive random access memory)셀로 구현되는 경우, 각각의 메모리 셀(400)은 자성 물질을 가지는 자기 터널 접합 소자(magnetic tunnel junction, 이하 MTJ 소자)를 포함할 수 있다. 메모리 셀 어레이(330)의 메모리 셀(400)은 자기 터널 접합 소자를 포함할 수 있다.
메모리 셀(400)은 셀 트랜지스터 및 MTJ소자를 포함할 수 있다. 셀 트랜지스터는 워드라인 구동부(320)에서 출력되는 신호에 응답하여 스위칭 된다. 워드라인 구동부(320)는 워드라인들(WL0~WLN)을 선택하기 위한 워드라인 선택 전압을 출력하며, 워드라인 구동부(320) 내에 로우 어드레스를 디코딩 하는 수단이 구비되거나, 또는 도 2의 로우 디코더로부터의 디코딩 된 어드레스가 워드라인 구동부(320)로 제공될 수 있다. 또한, 각각의 메모리 셀(400)의 셀 트랜지스터와 MTJ 소자는 비트라인들(BL0~BLM) 중 하나의 비트라인과 소스라인(SL) 사이에 연결된다. 복수의 메모리 셀(400)은 동일한 소스 라인(SL)에 공통하게 연결될 수 있다. 또는, 메모리 셀 어레이(330)는 적어도 두 개의 셀 영역으로 구분되고, 각각의 셀 영역마다 서로 다른 소스 라인(SL)이 연결될 수 있다.
한편, 상기 MTJ 소자들은 상 변화 물질을 이용하는 PRAM(Phase Change Random Access Memory), 전이금속산화물(Complex Metal Oxide) 등의 가변 저항 물질을 이용한 RRAM(Resistive Random Access Memory) 또는 강자성체 물질을 이용한 MRAM(Magnetic Random Access Memory)등의 저항성 소자로 대체 될 수도 있다. 저항성 소자들을 구성하는 물질들은 전류 또는 전압의 크기 및/ 또는 방향에 따라서 그 저항 값이 가변 되며, 전류 또는 전압이 차단되어도 그 저항 값을 그대로 유지하는 불휘발성 특성을 갖는다.
복수의 비트라인들은 라이트 드라이버(360)와 연결된다. 라이트 드라이버(360)는 외부의 커맨드에 응답하여 라이트 동작을 하기 위한 전류를 메모리 셀(400)에 인가할 수 있다.
컬럼 디코더(350)에서는 컬럼 선택 신호(CSL0~CSLM)를 생성하여, 어느 하나의 비트라인을 선택할 수 있다. 일 예로서, 비트라인들(BL0~BLM)이 연결되는 스위치들을 포함하는 스위치부(340)가 구비되고, 컬럼 디코더(350)로부터의 컬럼 선택 신호(CSL0~CSLM)가 스위치부(340)로 제공될 수 있다. 데이터 리드 시에는 메모리 셀(400)의 저항 값에 영향을 받는 데이터 전압이 비트라인을 통해 센스 앰프(370)로 전달된다. 센스 앰프(370)에서는 레퍼런스 전압(VREF)을 기준으로 하여 상기 데이터 전압과의 차를 센싱, 증폭하여 디지털 신호를 출력할 수 있다. 이 때, 소스 전압 발생부(380)는 STT_MRAM 셀들의 소스 라인에 전기적으로 연결되어 전압으로 공급한다.
도 4는 도 3의 메모리 셀 어레이에 포함되는 스핀 전달 토크 자기 램 (STT-MRAM) 셀의 구현 예를 나타내는 도면이다.
도 4는 도 3의 불휘발성 메모리 셀(400)의 일 예로서, STT-MRAM(Spin transfer torque magneto resistive random access memory)의 구현 예를 나타낸다. 메모리 셀(400)은 MTJ(Magnetic Tunnel Junction) 소자(420) 및 셀 트랜지스터(CT)를 포함할 수 있다. 셀 트랜지스터(CT)의 게이트는 워드라인(WL0)에 연결되고, 셀 트랜지스터(CT)의 일 전극은 MTJ 소자(420)를 통해 비트라인(BL0)에 연결된다. 또한 셀 트랜지스터(CT)의 다른 전극은 소스라인(SL)에 연결된다.
MTJ 소자(420)는 고정 층(Pinned layer, 13)과 자유 층(free layer, 11) 및 이들 사이에 터널 층 또는 장벽 층(barrier layer, 12)을 포함할 수 있다. 고정 층(13)의 자화 방향은 고정되어 있으며, 자유 층(11)의 자화 방향은 조건에 따라 고정 층(13)의 자화 방향과 같거나 역 방향이 될 수 있다. 고정 층(13)의 자화 방향을 고정시켜 주기 위하여, 예컨대, 반강자성층(anti-ferromagnetic layer, 미도시)이 더 구비될 수 있다.
상기 STT-MRAM의 라이트 동작을 하기 위해서는, 워드라인(WL0)에 로직 하이의 전압을 주어 셀 트랜지스터(CT)를 턴 온 시키고, 비트라인(BL0)과 소스 라인(SL) 사이에 라이트 전류를 인가한다.
상기 STT-MRAM의 리드 동작을 하기 위해서는, 워드라인(WL0)에 로직 하이의 전압을 주어 셀 트랜지스터(CT)를 턴 온 시키고, 비트라인(BL0)으로부터 소스 라인(SL) 방향으로 리드 전류를 인가하여, 측정되는 저항 값에 따라 MTJ 소자(420)에 저장된 데이터를 판별할 수 있다.
도 5 및 도 6은 기입된 데이터에 따른 자기 터널 접합 소자 (MTJ) 소자의 자화 방향을 나타내는 도면이다.
도 5 및 도 6은 MTJ 소자의 자화 방향 및 리드 동작의 일 예를 나타낸다. MTJ 소자의 저항 값은 자유 층(11)의 자화 방향에 따라 달라진다. MTJ 소자에 리드 전류(I(A))를 인가하면 MTJ 소자의 저항 값에 따른 데이터 전압이 출력된다. 리드 전류(I(A))의 세기는 라이트 전류의 세기보다 매우 작기 때문에, 상기 리드 전류(I(A))에 의해 자유 층(11)의 자화 방향이 변화되지 않는다.
도 5를 참조하면, 상기 MTJ 소자에서 상기 자유 층(11)의 자화 방향과 고정층(13)의 자화 방향이 평행(parallel)하게 배치된다. 따라서, 상기 MTJ 소자는 상대적으로 낮은 저항 값을 가진다. 이 경우 리드 전류(I(A))의 인가에 의하여 데이터 '0'을 리드 할 수 있다.
도 6을 참조하면, 상기 MTJ 소자는 자유 층(11)의 자화 방향이 고정 층(13)의 자화 방향과 반 평행(anti-parallel)으로 배치된다. 이 때, 상기 MTJ 소자는 상대적으로 높은 저항 값을 가진다. 이 경우 리드 전류(I(A))의 인가에 의하여 데이터 '1'을 리드 할 수 있다.
도면에서는 MTJ 셀(10)의 자유 층(11)과 고정 층(13)을 수평 자기 소자로 도시하였으나, 다른 실시 예로서 자유 층(11)과 고정 층(13)은 수직 자기 소자를 이용할 수도 있다.
도 7은 STT-MRAM의 라이트 동작을 나타내는 도면이다.
MTJ 소자를 흐르는 라이트 전류(WC1, WC2)의 방향에 따라 자유 층(11)의 자화 방향이 결정될 수 있다. 예컨대, 제1 라이트 전류(WC1)을 인가하면, 고정층(13)과 동일한 스핀 방향을 갖는 자유 전자들이 자유 층(11)에 토크(torque)를 인가한다. 이로 인해, 자유 층(11)은 고정층(13)과 평행(Parallel)하게 자화 한다. 제2 라이트 전류(WC2)를 인가하면, 고정층(13)과 반대의 스핀을 갖는 전자들이 자유 층(11)으로 되돌아와 토크를 인가한다. 이로 인해, 자유 층(11)은 고정층(13)과 반 평행(Anti Parallel)하게 자화 된다. 즉, MTJ 소자에서 자유 층(11)의 자화 방향은 스핀 전달 토크(STT, Spin transfer torque)에 의해 변할 수 있다.
도 8 및 도 9는 STT-MRAM에서 MTJ 소자의 실시 예들을 나타내는 도면이다. 자화 방향이 수평인 MTJ 소자는 전류의 이동 방향과 자화 용이 축(easy axis)이 실질적으로 수직한 경우이다.
도 8을 참조하면, MTJ 소자(20)는 자유 층(21), 터널 층(22), 고정층(23) 및 반강자성층(24)을 포함할 수 있다.
자유 층(Free layer, 21)은 변화 가능한 자화 방향을 갖는 물질을 포함할 수 있다. 상기 자유 층(21)의 자화 방향은 메모리 셀의 외부 및/또는 내부에서 제공되는 전기적/자기적 요인에 의해 변경될 수 있다. 상기 자유 층(21)은 코발트(Co), 철(Fe) 및 니켈(Ni) 중 적어도 하나를 포함하는 강자성 물질을 포함할 수 있다. 예를 들어, 자유 층(21)은 FeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12중 선택된 적어도 하나를 포함할 수 있다.
터널 층(22)은 스핀 확산 길이(Spin Diffusion Distance) 보다 얇은 두께를 가질 수 있다. 상기 터널 층(22)은 비자성 물질을 포함할 수 있다. 일 예로 터널 층(22)은 마그네슘(Mg), 티타늄(Ti), 알루미늄(Al), 마그네슘-아연(MgZn) 및 마그네슘-붕소(MgB)의 산화물, 그리고 티타늄(Ti) 및 바나듐(V)의 질화물 중 선택된 적어도 하나를 포함할 수 있다.
고정층(pinned layer, 23)은 반강자성층(24)에 의해 고정된 자화 방향을 가질 수 있다. 또한, 고정층(23)은 강자성 물질(ferromagnetic material)을 포함할 수 있다. 예를 들어, 고정층(23)은 CoFeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12중 선택된 적어도 하나를 포함할 수 있다.
반강자성층(pinning layer, 24)은 반 강자성 물질(anti-Ferromagnetic material)을 포함할 수 있다. 예를 들어, 반강자성층(24)은 PtMn, IrMn, MnO, MnS, MnTe, MnF2, FeCl2, FeO, CoCl2, CoO, NiCl2, NiO 및 Cr에서 선택된 적어도 하나를 포함할 수 있다.
도 9를 참조하면, MTJ 소자(30)의 고정층(33)은 합성 반 강자성체(Synthetic Anti Ferromagnetic, SAF)로 구현될 수 있다. 상기 고정층(33)은 제 1 강자성층(33_1), 결합 층(33_2), 제 2 강자성층(33_3)을 포함한다. 제 1 및 제 2 강자성층은 각각 CoFeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12중 선택된 적어도 하나를 포함할 수 있다. 이 때, 제 1 강자성층(33_1)의 자화 방향과 제 2 강자성층(33_3)의 자화 방향은 서로 다른 방향을 가지며, 각각의 자화 방향은 고정된다. 상기 결합 층(33_2)은 루테늄(Ru)을 포함할 수 있다.
도 10은 STT-MRAM에서 MTJ 소자의 다른 실시 예를 나타내는 도면이다. 자화 방향이 수직인 MTJ 소자는 전류의 이동 방향과 자화 용이축(easy axis)이 실질적으로 평행하다. 도 8을 참조하면, MTJ 소자(40)는 자유 층(41), 고정층(43) 및 터널 층(42)을 포함한다.
자유 층(41)의 자화 방향과 고정층(43)의 자화 방향이 평행(Parallel) 하면 저항 값이 작아지고, 자유 층(41)의 자화 방향과 고정층(43)의 자화 방향이 반 평행(Anti-Parallel) 하면 저항 값이 커진다. 상기 저항 값에 따라 데이터가 저장 될 수 있다.
자화 방향이 수직인 MTJ 소자(40)을 구현하기 위해서 자유 층(41)과 고정 층(43)은 자기 이방성 에너지가 큰 물질로 구성되는 것이 바람직하다. 자기 이방성 에너지가 큰 물질로는, 비정질계 희토류 원소 합금, (Co/Pt)n 이나 (Fe/Pt)n과 같은 다층박막, 그리고 L10 결정 구조의 규칙격자 물질이 있다. 예를 들어, 자유 층(41)은 규칙 합금(ordered alloy)일 수 있으며, 철(Fe), 코발트(Co), 니켈(Ni), 팔라듐(Pa), 및 백금(Pt) 중 적어도 어느 하나를 포함할 수 있다. 예를 들어 자유 층(41)은 Fe-Pt 합금, Fe-Pd 합금, Co-Pd 합금, Co-Pt 합금, Fe-Ni-Pt 합금, Co-Fe-Pt 합금, 및 Co-Ni-Pt 합금 중 적어도 어느 하나를 포함할 수 있다. 상기 합금들은, 예를 들어 화학 정량적인 표현으로, Fe50Pt50, Fe50Pd50, Co50Pd50, Co50Pt50, Fe30Ni20Pt50, Co30Fe20Pt50, 또는 Co30Ni20Pt50 일 수 있다.
고정층(43)은 규칙합금(ordered alloy)일 수 있으며, 철(Fe), 코발트(Co), 니켈(Ni), 팔라듐(Pa), 및 백금(Pt) 중 적어도 어느 하나를 포함할 수 있다. 예를 들어 고정층(43)은 Fe-Pt 합금, Fe-Pd 합금, Co-Pd 합금, Co-Pt 합금, Fe-Ni-Pt 합금, Co-Fe-Pt 합금, 및 Co-Ni-Pt 합금 중 적어도 어느 하나를 포함할 수 있다. 상기 합금들은, 예를 들어 화학 정량적인 표현으로, Fe50Pt50, Fe50Pd50, Co50Pd50, Co50Pt50, Fe30Ni20Pt50, Co30Fe20Pt50, 또는 Co30Ni20Pt50 일 수 있다.
도 11 및 도 12은 STT-MRAM에서 MTJ 소자의 다른 실시 예들을 나타내는 도면들이다. 듀얼 MTJ 소자는 자유 층을 기준으로 양 끝 단에 터널 층과 고정 층이 각각 배치되는 구조를 가진다.
도 11를 참조하면, 수평 자기를 형성하는 듀얼 MTJ 소자(50)는 제 1 고정층(51), 제 1 터널 층(52), 자유 층(53), 제 2 터널 층(54) 및 제 2 고정층(55)을 포함할 수 있다. 각각을 구성하는 물질은 상술된 도 8의 자유 층(21), 터널 층(22) 및 고정층(23)과 같거나 유사하다.
이 때, 제 1 고정층(51)의 자화 방향과 제 2 고정층(55)의 자화 방향이 반대 방향으로 고정되면, 실질적으로 제 1 및 제 2 고정 층에 의한 자기력이 상쇄되는 효과를 가진다. 따라서, 듀얼 MTJ 소자(50)는 일반 MTJ 소자보다 더 적은 전류를 이용하여 라이트 동작을 할 수 있다.
또한, 제 2 터널 층(54)으로 인해 듀얼 MTJ 소자(50)는 리드 동작 시에 더 높은 저항을 제공하므로, 명확한 데이터 값을 얻을 수 있도록 하는 장점이 있다.
도 12을 참조하면, 수직 자기를 형성하는 듀얼 MTJ 소자(60)는 제 1 고정 층(61), 제 1 터널 층(62), 자유 층(63), 제 2 터널 층(64) 및 제 2 고정층(65)을 포함한다. 각각을 구성하는 물질은 상술된 도 8의 자유 층(41), 터널 층(42) 및 고정층(43)과 각각 같거나 유사하다.
이 때, 제 1 고정층(61)의 자화 방향과 제 2 고정층(65)의 자화 방향은 반대 방향으로 고정되면, 실질적으로 제 1 및 제 2 고정 층에 의한 자기력이 상쇄되는 효과를 가진다. 따라서, 듀얼 MTJ 소자(60)는 일반 MTJ 소자보다 더 적은 전류를 이용하여 라이트 동작을 할 수 있다.
도 13은 본 발명의 일 실시 예에 따른 메모리 시스템을 나타내는 블록도이다.
도 13을 참조하면, 메모리 시스템(1100)은 메모리 모듈(1110) 및 메모리 컨트롤러(1120)를 포함한다. 메모리 모듈(1110)은 언버퍼드 메모리 모듈(Unbuffered Memory Module) 구조를 가질 수 있으며, 복수의 메모리 칩들(1111 내지 1118)을 포함한다. 메모리 칩들(1111 내지 1118)은 각각 복수의 MRAM 셀을 포함할 수 있다.
메모리 컨트롤러(1120)는 데이터, 커맨드, 어드레스 신호 등을 메모리 칩(1111 내지 1118)에 각각 전송한다. 이 때, 커맨드(CMD), 어드레스(ADDR) 및 클록(CKE)은 최 좌측에 위치한 메모리 칩(1111)으로 우선 인가되고, 이후 순차적으로 최 우측 메모리 칩(1118)까지 인가된다. 그러나 데이터(DQ) 및 데이터 스트로브 신호(DQS)는 메모리 칩(1111 내지 1118)에 각각 1:1로 전송된다.
따라서, 메모리 시스템(1100)은 리드 레벨링 동작(Read Leveling Operation)을 통하여 각 메모리 칩에서 수신되는 클록(CKE)과 데이터 스트로브 신호 간의 스큐(Skew)를 조절할 수 있다.
도 14는 도 1의 메모리 장치의 기준 영역에 포함되는 기준 메모리 셀의 일 예를 나타내는 도면이고, 도 15는 도 1의 메모리 장치의 기준 영역의 일 동작 예를 설명하기 위한 도면이고, 도 16은 도 1의 메모리 장치의 데이터 영역에 포함되는 데이터 메모리 셀의 일 예를 나타내는 도면이고, 도 17은 도 1의 메모리 장치의 데이터 영역의 일 동작 예를 설명하기 위한 도면이다.
도 14 내지 17을 참조하면, 기준 메모리 셀(303)은 제1 층(361), 제2 층(362) 및 제3 층(363)을 포함할 수 있다. 제1 층(361)은 프리 레이어일 수 있고, 제2 층(362)은 핀드 레이어일 수 있고, 제3 층(363)은 터널 레이어일 수 있다. 예시적인 실시예에 있어서, 기준 메모리 셀들(301 내지 304)의 상태는 기준 메모리 셀에 포함되는 제1 층(361)의 스핀 방향 및 제2 층(362)의 스핀 방향이 동일한 제1 상태(P)일 수 있다.
예를 들어, 기준 영역(300)에 포함되는 제3 기준 메모리 셀(303)은 제1 층(361), 제2 층(362) 및 제3 층(363)을 포함할 수 있다. 제3 기준 메모리 셀(303)에 포함되는 제1 층(361)의 스핀 방향은 제1 방향(D1)일 수 있고, 제3 기준 메모리 셀(303)에 포함되는 제2 층(362)의 스핀 방향은 제1 방향(D1)일 수 있다. 이 경우, 제3 기준 메모리 셀(303)에 포함되는 제1 층(361)의 스핀 방향 및 제3 기준 메모리 셀(303)에 포함되는 제2 층(362)의 스핀 방향은 동일할 수 있다. 제3 기준 메모리 셀(303)에 포함되는 제1 층(361)의 스핀 방향 및 제3 기준 메모리 셀(303)에 포함되는 제2 층(362)의 스핀 방향은 동일한 경우, 제3 기준 메모리 셀(303)의 상태는 제1 상태(P)일 수 있다.
예를 들어, 도 31에서 후술하는 바와 같이, 기준 영역(300)에 포함되는 제2 기준 메모리 셀(302)은 제1 층(361), 제2 층(362) 및 제3 층(363)을 포함할 수 있다. 제2 기준 메모리 셀(302)에 포함되는 제1 층(361)의 스핀 방향은 제2 방향(D2)일 수 있고, 제2 기준 메모리 셀(302)에 포함되는 제2 층(362)의 스핀 방향은 제1 방향(D1)일 수 있다. 이 경우, 제2 기준 메모리 셀(302)에 포함되는 제1 층(361)의 스핀 방향 및 제2 기준 메모리 셀(302)에 포함되는 제2 층(362)의 스핀 방향은 상이할 수 있다. 제2 기준 메모리 셀(302)에 포함되는 제1 층(361)의 스핀 방향 및 제2 기준 메모리 셀(302)에 포함되는 제2 층(362)의 스핀 방향은 상이한 경우, 제2 기준 메모리 셀(302)의 상태는 제2 상태(AP)일 수 있다.
예를 들어, 데이터 메모리 셀은 제1 층(361), 제2 층(362) 및 제3 층(363)을 포함할 수 있다. 제1 층(361)은 프리 레이어일 수 있고, 제2 층(362)은 핀드 레이어일 수 있고, 제3 층(363)은 터널 레이어일 수 있다. 예시적인 실시예에 있어서, 데이터 메모리 셀의 상태는 데이터 메모리 셀에 포함되는 제1 층(361)의 스핀 방향 및 제2 층(362)의 스핀 방향이 동일한 제1 상태(P)일 수 있다.
예를 들어, 데이터 영역(110, 120, 130, 140)에 포함되는 제3 데이터 메모리 셀(113)은 제1 층(361), 제2 층(362) 및 제3 층(363)을 포함할 수 있다. 제3 데이터 메모리 셀(113)에 포함되는 제1 층(361)의 스핀 방향은 제1 방향(D1)일 수 있고, 제3 데이터 메모리 셀(113)에 포함되는 제2 층(362)의 스핀 방향은 제1 방향(D1)일 수 있다. 이 경우, 제3 데이터 메모리 셀(113)에 포함되는 제1 층(361)의 스핀 방향 및 제3 데이터 메모리 셀(113)에 포함되는 제2 층(362)의 스핀 방향은 동일할 수 있다. 제3 데이터 메모리 셀(113)에 포함되는 제1 층(361)의 스핀 방향 및 제3 데이터 메모리 셀(113)에 포함되는 제2 층(362)의 스핀 방향은 동일한 경우, 제3 데이터 메모리 셀(113)의 상태는 제1 상태(P)일 수 있다.
예를 들어, 도 33에서 후술하는 바와 같이, 데이터 영역(110, 120, 130, 140)에 포함되는 제2 데이터 메모리 셀(112)은 제1 층(361), 제2 층(362) 및 제3 층(363)을 포함할 수 있다. 제2 데이터 메모리 셀(112)에 포함되는 제1 층(361)의 스핀 방향은 제2 방향(D2)일 수 있고, 제2 데이터 메모리 셀(112)에 포함되는 제2 층(362)의 스핀 방향은 제1 방향(D1)일 수 있다. 이 경우, 제2 데이터 메모리 셀(112)에 포함되는 제1 층(361)의 스핀 방향 및 제2 데이터 메모리 셀(112)에 포함되는 제2 층(362)의 스핀 방향은 상이할 수 있다. 제2 데이터 메모리 셀(112)에 포함되는 제1 층(361)의 스핀 방향 및 제2 데이터 메모리 셀(112)에 포함되는 제2 층(362)의 스핀 방향은 상이한 경우, 제2 데이터 메모리 셀(112)의 상태는 제2 상태(AP)일 수 있다.
예를 들어, 제1 데이터 영역(110)에 포함되는 제3 데이터 메모리 셀(113)은 데이터 '0'을 저장할 수 있다. 제1 데이터 영역(110)에 포함되는 제3 데이터 메모리 셀(113)의 데이터를 독출하기 위하여 제3 워드 라인(WLn-1)은 인에이블될 수 있다. 이 경우, 데이터 영역(110, 120, 130, 140)에서는 독출 신호(READ)에 기초하여 제1 데이터 영역(110)의 데이터 스위치(115)가 턴-온될 수 있다. 독출 신호(READ)에 기초하여 제1 데이터 영역(110)의 데이터 스위치(115)가 턴-온되는 경우, 독출 전류(IREAD)가 제1 비트 라인(BL0)을 따라서 제1 데이터 영역(110)에 제공될 수 있다. 제3 워드 라인(WLn-1)이 인에이블되고, 독출 전류(IREAD)가 제1 비트 라인(BL0)을 따라서 제1 데이터 영역(110)에 제공되는 경우, 독출 전류(IREAD)는 제3 데이터 메모리 셀(113) 및 제3 데이터 셀 트랜지스터(118)를 통해서 제1 소스 라인(SL0)에 제공될 수 있다. 독출 전류(IREAD)가 제3 데이터 메모리 셀(113) 및 제3 데이터 셀 트랜지스터(118)를 통해서 제1 소스 라인(SL0)에 제공되는 경우, 독출 전류(IREAD)는 제1 데이터 영역(110)의 데이터 트랜지스터(151)를 통해서 접지 전압(VSS)에 제공될 수 있다. 이 경우, 제1 비트 라인(BL0)의 전압은 데이터 전압(DATA_V)일 수 있다. 데이터 전압(DATA_V)은 데이터 '0'에 상응하는 전압일 수 있다.
또한, 기준 영역(300)에서는 독출 신호(READ)에 기초하여 기준 스위치(305)는 턴-온될 수 있다. 독출 신호(READ)에 기초하여 기준 스위치(305)가 턴-온되는 경우, 독출 전류(IREAD)가 기준 비트 라인(REF0BL)을 따라서 기준 영역(300)에 제공될 수 있다. 제3 워드 라인(WLn-1)이 인에이블되고, 독출 전류(IREAD)가 기준 비트 라인(REF0BL)을 따라서 기준 영역(300)에 제공되는 경우, 독출 전류(IREAD)는 제3 기준 메모리 셀(303) 및 제3 기준 셀 트랜지스터(308)를 통해서 기준 소스 라인(REF0SL)에 제공될 수 있다. 독출 전류(IREAD)가 제3 기준 메모리 셀(303) 및 제3 기준 셀 트랜지스터(308)를 통해서 기준 소스 라인(REF0SL)에 제공되는 경우, 독출 전류(IREAD)는 저항 회로(370) 및 기준 트랜지스터(351)를 통해서 접지 전압(VSS)에 제공될 수 있다. 이 경우, 기준 비트 라인(REF0BL)의 전압은 기준 전압(VREF)일 수 있다.
저항 회로(370)의 저항 값이 0보다 큰 경우, 기준 전압(VREF)은 데이터 '0에 상응하는 데이터 전압(DATA_V)보다 클 수 있다. 예를 들어, 데이터 전압(DATA_V)은 제1 비트 라인(BL0)의 전압일 수 있고, 기준 전압(VREF)은 기준 비트 라인(REF0BL)의 전압일 수 있다. 기준 영역(300)은 저항 회로(370)를 포함할 수 있다. 저항 회로(370)의 저항 값이 0보다 큰 경우, 저항 회로(370)에 전달되는 독출 전류(IREAD)에 의해 전압 강하가 발생할 수 있다. 저항 회로(370)에 전달되는 독출 전류(IREAD)에 의해 전압 강하가 발생하는 경우, 기준 비트 라인(REF0BL)의 전압에 해당하는 기준 전압(VREF)은 제1 비트 라인(BL0)의 전압에 해당하는 데이터 전압(DATA_V)보다 클 수 있다. 이 경우, 센스 앰프(500)는 기준 전압(VREF)을 이용하여 데이터 전압(DATA_V) 및 기준 전압(VREF)을 비교할 수 있다. 센스 앰프(500)는 기준 전압(VREF)이 데이터 전압(DATA_V)보다 큰 경우, 데이터 '0'에 상응하는 출력 데이터(D_OUT)를 제공할 수 있다.
본 발명의 실시예들에 따른 메모리 장치(10)는 기준 소스 라인(REF0SL)과 연결되는 저항 회로(370)의 저항 값에 기초하여 생성되는 기준 전압(VREF)을 제공함으로써 성능을 향상시킬 수 있다.
예시적인 실시예에 있어서, 기준 영역(300)은 기준 소스 라인(REF0SL)과 저항 회로(370)를 연결하는 기준 트랜지스터(351)를 포함할 수 있다. 데이터 영역(110, 120, 130, 140)은 소스 라인들과 접지 전압(VSS)을 연결하는 데이터 트랜지스터를 포함할 수 있다. 기준 트랜지스터(351) 및 데이터 트랜지스터(151 내지 154)는 독출 신호(READ)에 기초하여 턴-온될 수 있다.
예를 들어, 독출 신호(READ)가 제1 로직 레벨인 경우, 기준 트랜지스터(351)는 턴-오프될 수 있다. 기준 트랜지스터(351)는 턴-오프되는 경우, 기준 소스 라인(REF0SL)의 신호가 기준 트랜지스터(351)를 통해서 저항 회로(370)에 전달되는 것을 차단할 수 있다. 또한, 독출 신호(READ)가 제2 로직 레벨인 경우, 기준 트랜지스터(351)는 턴-온될 수 있다. 기준 트랜지스터(351)는 턴-온되는 경우, 기준 소스 라인(REF0SL)의 신호가 기준 트랜지스터(351)를 통해서 저항 회로(370)에 전달될 수 있다. 이 경우, 기준 트랜지스터(351)는 메모리 장치(10)의 독출 동작 동안 턴-온될 수 있다. 기준 트랜지스터(351)는 메모리 장치(10)의 독출 동작 동안 턴-온되는 경우, 기준 소스 라인(REF0SL)에 제공되는 독출 전류(IREAD)를 기준 트랜지스터(351)를 통해서 저항 회로(370)에 전달할 수 있다.
예를 들어, 데이터 트랜지스터는 제1 데이터 트랜지스터(151), 제2 데이터 트랜지스터(152), 제3 데이터 트랜지스터(153) 및 제4 데이터 트랜지스터(154)를 포함할 수 있다. 제1 데이터 트랜지스터(151)는 제1 데이터 영역(110)에 포함될 수 있고, 제2 데이터 트랜지스터(152)는 제2 데이터 영역(120)에 포함될 수 있고, 제3 데이터 트랜지스터(153)는 제3 데이터 영역(130)에 포함될 수 있고, 제4 데이터 트랜지스터(154)는 제4 데이터 영역(140)에 포함될 수 있다. 예를 들어, 독출 신호(READ)가 제1 로직 레벨인 경우, 제1 데이터 트랜지스터(151)는 턴-오프될 수 있다. 제1 데이터 트랜지스터(151)가 턴-오프되는 경우, 제1 소스 라인(SL0)의 신호가 제1 데이터 트랜지스터(151)를 통해서 접지 전압(VSS)에 전달되는 것을 차단할 수 있다. 또한, 독출 신호(READ)가 제2 로직 레벨인 경우, 제1 데이터 트랜지스터(151)는 턴-온될 수 있다. 제1 데이터 트랜지스터(151)는 턴-온되는 경우, 제1 소스 라인(SL0)의 신호가 제1 데이터 트랜지스터(151)를 통해서 접지 전압(VSS)에 전달될 수 있다. 이 경우, 제1 데이터 트랜지스터(151)는 메모리 장치(10)의 독출 동작 동안 턴-온될 수 있다. 제1 데이터 트랜지스터(151)는 메모리 장치(10)의 독출 동작 동안 턴-온되는 경우, 제1 소스 라인(SL0)에 제공되는 독출 전류(IREAD)를 제1 데이터 트랜지스터(151)를 통해서 접지 전압(VSS)에 전달할 수 있다.
예를 들어, 독출 신호(READ)가 제1 로직 레벨인 경우, 제2 데이터 트랜지스터(152)는 턴-오프될 수 있다. 제2 데이터 트랜지스터(152)가 턴-오프되는 경우, 제2 소스 라인(SL1)의 신호가 제2 데이터 트랜지스터(152)를 통해서 접지 전압(VSS)에 전달되는 것을 차단할 수 있다. 또한, 독출 신호(READ)가 제2 로직 레벨인 경우, 제2 데이터 트랜지스터(152)는 턴-온될 수 있다. 제2 데이터 트랜지스터(152)는 턴-온되는 경우, 제2 소스 라인(SL1)의 신호가 제2 데이터 트랜지스터(152)를 통해서 접지 전압(VSS)에 전달될 수 있다. 이 경우, 제2 데이터 트랜지스터(152)는 메모리 장치(10)의 독출 동작 동안 턴-온될 수 있다. 제2 데이터 트랜지스터(152)는 메모리 장치(10)의 독출 동작 동안 턴-온되는 경우, 제2 소스 라인(SL1)에 제공되는 독출 전류(IREAD)를 제2 데이터 트랜지스터(152)를 통해서 접지 전압(VSS)에 전달할 수 있다. 예를 들어, 독출 신호(READ)가 제1 로직 레벨인 경우, 제3 데이터 트랜지스터(153)는 턴-오프될 수 있다. 제3 데이터 트랜지스터(153)가 턴-오프되는 경우, 제3 소스 라인(SL2)의 신호가 제3 데이터 트랜지스터(153)를 통해서 접지 전압(VSS)에 전달되는 것을 차단할 수 있다. 또한, 독출 신호(READ)가 제2 로직 레벨인 경우, 제3 데이터 트랜지스터(153)는 턴-온될 수 있다. 제3 데이터 트랜지스터(153)는 턴-온되는 경우, 제3 소스 라인(SL2)의 신호가 제3 데이터 트랜지스터(153)를 통해서 접지 전압(VSS)에 전달될 수 있다. 이 경우, 제3 데이터 트랜지스터(153)는 메모리 장치(10)의 독출 동작 동안 턴-온될 수 있다. 제3 데이터 트랜지스터(153)는 메모리 장치(10)의 독출 동작 동안 턴-온되는 경우, 제3 소스 라인(SL2)에 제공되는 독출 전류(IREAD)를 제3 데이터 트랜지스터(153)를 통해서 접지 전압(VSS)에 전달할 수 있다.
예를 들어, 동일한 방식으로, 독출 신호(READ)가 제1 로직 레벨인 경우, 제4 데이터 트랜지스터(154)는 턴-오프될 수 있다. 제4 데이터 트랜지스터(154)가 턴-오프되는 경우, 제4 소스 라인(SLn)의 신호가 제4 데이터 트랜지스터(154)를 통해서 접지 전압(VSS)에 전달되는 것을 차단할 수 있다. 또한, 독출 신호(READ)가 제2 로직 레벨인 경우, 제4 데이터 트랜지스터(154)는 턴-온될 수 있다. 제4 데이터 트랜지스터(154)는 턴-온되는 경우, 제4 소스 라인(SLn)의 신호가 제4 데이터 트랜지스터(154)를 통해서 접지 전압(VSS)에 전달될 수 있다. 이 경우, 제4 데이터 트랜지스터(154)는 메모리 장치(10)의 독출 동작 동안 턴-온될 수 있다. 제4 데이터 트랜지스터(154)는 메모리 장치(10)의 독출 동작 동안 턴-온되는 경우, 제4 소스 라인(SLn)에 제공되는 독출 전류(IREAD)를 제4 데이터 트랜지스터(154)를 통해서 접지 전압(VSS)에 전달할 수 있다.
도 18은 데이터 영역 및 기준 영역을 포함하는 기존의 메모리 장치를 나타내는 도면이다.
도 18을 참조하면, 기존의 메모리 장치(10a)는 메모리 셀 어레이(100) 및 센스 앰프(500)를 포함한다. 메모리 셀 어레이(100)는 데이터 영역(110, 120, 130, 140) 및 기준 영역을 포함한다. 데이터 영역(110, 120, 130, 140)은 비트 라인들과 소스 라인들 사이에 배치되는 데이터 메모리 셀들을 포함하고, 데이터를 저장한다. 예를 들어, 데이터 영역(110, 120, 130, 140)은 제1 데이터 영역(110), 제2 데이터 영역(120), 제3 데이터 영역(130) 및 제4 데이터 영역(140)을 포함할 수 있다. 제1 데이터 영역(110)은 제1 비트 라인(BL0)과 제1 소스 라인(SL0) 사이에 배치되는 제1 내지 4 데이터 메모리 셀들(111 내지 114)을 포함할 수 있다. 또한, 제2 데이터 영역(120)은 제2 비트 라인(BL1)과 제2 소스 라인(SL1) 사이에 배치되는 제5 내지 8 데이터 메모리 셀들(121 내지 124)을 포함할 수 있다. 또한, 제3 데이터 영역(130)은 제3 비트 라인(BL2)과 제3 소스 라인(SL2) 사이에 배치되는 제9 내지 12 데이터 메모리 셀들(131 내지 134)을 포함할 수 있다. 또한, 제4 데이터 영역(140)은 제4 비트 라인(BLn)과 제4 소스 라인(SLn) 사이에 배치되는 제13 내지 16 데이터 메모리 셀들(141 내지 144)을 포함할 수 있다.
도 19는 도 18의 메모리 장치의 제1 기준 영역에 포함되는 기준 메모리 셀의 일 예를 나타내는 도면이고, 도 20은 도 18의 메모리 장치의 제1 기준 영역의 일 동작 예를 설명하기 위한 도면이고, 도 21은 도 18의 메모리 장치의 제2 기준 영역에 포함되는 기준 메모리 셀의 일 예를 나타내는 도면이고, 도 22는 도 18의 메모리 장치의 제2 기준 영역의 일 동작 예를 설명하기 위한 도면이다.
도 18 내지 22를 참조하면, 기준 영역은 제1 기준 영역(310) 및 제2 기준 영역(320)을 포함할 수 있다. 제1 기준 영역(310)은 제1 기준 비트 라인(REF1BL)과 제1 기준 소스 라인(REF1SL) 사이에 배치되는 기준 메모리 셀들을 포함한다. 예를 들어, 제1 기준 영역(310)은 제1 기준 비트 라인(REF1BL)과 제1 기준 소스 라인(REF1SL) 사이에 배치되는 제1 내지 4 기준 메모리 셀들(311 내지 314)을 포함할 수 있다. 제1 내지 4 기준 메모리 셀들(311 내지 314)의 각각의 상태는 동일할 수 있다. 예를 들어, 제1 내지 4 기준 메모리 셀들(311 내지 314)의 각각에 포함되는 제1 층(361)의 스핀 방향은 제2 방향(D2)일 수 있고, 제1 내지 4 기준 메모리 셀들(311 내지 314)의 각각에 포함되는 제2 층(362)의 스핀 방향은 제1 방향(D1)일 수 있다. 이 경우, 제1 내지 4 기준 메모리 셀들(311 내지 314)의 각각의 상태는 제2 상태(AP)일 수 있다.
제2 기준 영역(320)은 제2 기준 비트 라인(REF0BL)과 제2 기준 소스 라인(REF0SL) 사이에 배치되는 기준 메모리 셀들을 포함한다. 예를 들어, 제2 기준 영역(320)은 제2 기준 비트 라인(REF0BL)과 제2 기준 소스 라인(REF0SL) 사이에 배치되는 제5 내지 8 기준 메모리 셀들(321 내지 324)을 포함할 수 있다. 제5 내지 8 기준 메모리 셀들(321 내지 324)의 각각의 상태는 동일할 수 있다. 예를 들어, 제5 내지 8 기준 메모리 셀들(321 내지 324)의 각각에 포함되는 제1 층(361)의 스핀 방향은 제1 방향(D1)일 수 있고, 제5 내지 8 기준 메모리 셀들(321 내지 324)의 각각에 포함되는 제2 층(362)의 스핀 방향은 제1 방향(D1)일 수 있다. 이 경우, 제1 내지 4 기준 메모리 셀들(311 내지 314)의 각각의 상태는 제1 상태(P)일 수 있다.
도 23은 도 18의 메모리 장치의 데이터 영역에 포함되는 데이터 메모리 셀의 일 예를 나타내는 도면이고, 도 24는 도 18의 메모리 장치의 데이터 영역의 일 동작 예를 설명하기 위한 도면이다.
도 23 및 24를 참조하면, 제1 데이터 영역(110)에 포함되는 제2 데이터 메모리 셀(112)은 제1 층(361), 제2 층(362) 및 제3 층(363)을 포함할 수 있다. 제1 층(361)은 프리 레이어일 수 있고, 제2 층(362)은 핀드 레이어일 수 있고, 제3 층(363)은 터널 레이어일 수 있다. 제1 데이터 영역(110)에 포함되는 제2 데이터 메모리 셀(112)의 데이터를 독출하기 위하여 제2 워드 라인(WL1)은 인에이블될 수 있다.
이 경우, 데이터 영역(110, 120, 130, 140)에서는 독출 신호(READ)에 기초하여 제1 데이터 영역(110)의 데이터 스위치(115)가 턴-온될 수 있다. 독출 신호(READ)에 기초하여 제1 데이터 영역(110)의 데이터 스위치(115)가 턴-온되는 경우, 독출 전류(IREAD)가 제1 비트 라인(BL0)을 따라서 제1 데이터 영역(110)에 제공될 수 있다. 제2 워드 라인(WL1)이 인에이블되고, 독출 전류(IREAD)가 제1 비트 라인(BL0)을 따라서 제1 데이터 영역(110)에 제공되는 경우, 독출 전류(IREAD)는 제2 데이터 메모리 셀(112) 및 제2 데이터 셀 트랜지스터(117)를 통해서 제1 소스 라인(SL0)에 제공될 수 있다. 독출 전류(IREAD)가 제2 데이터 메모리 셀(112) 및 제2 데이터 셀 트랜지스터(117)를 통해서 제1 소스 라인(SL0)에 제공되는 경우, 독출 전류(IREAD)는 접지 전압(VSS)에 제공될 수 있다. 이 경우, 제1 비트 라인(BL0)의 전압은 데이터 전압(DATA_V)일 수 있다.
또한, 제1 기준 영역(310)에서는 독출 신호(READ)에 기초하여 제1 기준 스위치(315)는 턴-온될 수 있다. 독출 신호(READ)에 기초하여 제1 기준 스위치(315)가 턴-온되는 경우, 독출 전류(IREAD)가 제1 기준 비트 라인(REF1BL)을 따라서 제1 기준 영역(310)에 제공될 수 있다. 제2 워드 라인(WL1)이 인에이블되고, 독출 전류(IREAD)가 제1 기준 비트 라인(REF1BL)을 따라서 제1 기준 영역(310)에 제공되는 경우, 독출 전류(IREAD)는 제2 기준 메모리 셀(312) 및 제2 기준 셀 트랜지스터(317)를 통해서 제1 기준 소스 라인(REF1SL)에 제공될 수 있다. 독출 전류(IREAD)가 제2 기준 메모리 셀(312) 및 제2 기준 셀 트랜지스터(317)를 통해서 제1 기준 소스 라인(REF1SL)에 제공되는 경우, 독출 전류(IREAD)는 접지 전압(VSS)에 제공될 수 있다. 이 경우, 제1 기준 비트 라인(REF1BL)의 전압은 제1 기준 전압(VREF1)일 수 있다.
또한, 제2 기준 영역(320)에서는 독출 신호(READ)에 기초하여 제2 기준 스위치(325)는 턴-온될 수 있다. 독출 신호(READ)에 기초하여 제2 기준 스위치(325)가 턴-온되는 경우, 독출 전류(IREAD)가 제2 기준 비트 라인(REF0BL)을 따라서 제2 기준 영역(320)에 제공될 수 있다. 제2 워드 라인(WL1)이 인에이블되고, 독출 전류(IREAD)가 제2 기준 비트 라인(REF0BL)을 따라서 제2 기준 영역(320)에 제공되는 경우, 독출 전류(IREAD)는 제6 기준 메모리 셀(322) 및 제6 기준 셀 트랜지스터(327)를 통해서 제2 기준 소스 라인(REF0SL)에 제공될 수 있다. 독출 전류(IREAD)가 제6 기준 메모리 셀(322) 및 제6 기준 셀 트랜지스터(327)를 통해서 제2 기준 소스 라인(REF0SL)에 제공되는 경우, 독출 전류(IREAD)는 접지 전압(VSS)에 제공될 수 있다. 이 경우, 제2 기준 비트 라인(REF0BL)의 전압은 제2 기준 전압(VREF0)일 수 있다.
센스 앰프(500)는 데이터에 상응하는 데이터 전압(DATA_V), 제1 기준 전압(VREF1) 및 제2 기준 전압(VREF0)에 기초하여 출력 데이터(D_OUT)를 제공한다. 예를 들어, 센스 앰프(500)는 제1 기준 전압(VREF1) 및 제2 기준 전압(VREF0)의 중간 값을 데이터 전압(DATA_V)과 비교할 수 있다. 데이터 '0'에 상응하는 데이터 전압(DATA_V)은 제1 기준 전압(VREF1) 및 제2 기준 전압(VREF0)의 중간 값보다 작을 수 있다. 이 경우, 센스 앰프(500)는 데이터 '0'에 상응하는 출력 데이터(D_OUT)를 제공할 수 있다.
기존의 메모리 장치(10a)의 경우, 제1 기준 영역(310) 및 제2 기준 영역(320)을 이용하여 제1 기준 전압(VREF1) 및 제2 기준 전압(VREF0)을 생성할 수 있다. 반면에 본 발명에 따른 메모리 장치(10)는 기준 영역(300)에 포함되는 기준 소스 라인(REF0SL)과 연결되는 저항 회로(370)의 저항 값에 기초하여 기준 전압(VREF)을 생성할 수 있다. 기준 소스 라인(REF0SL)과 연결되는 저항 회로(370)의 저항 값에 기초하여 기준 전압(VREF)을 생성하는 경우, 기준 영역(300)의 사이즈는 감소할 수 있다.
도 25 및 26은 도 18의 메모리 장치의 리드 디스터브 에러(read disturb error)를 설명하기 위한 도면들이다.
도 25를 참조하면, 제1 기준 영역(310)은 제2 기준 메모리 셀(312) 및 제2 기준 셀 트랜지스터(317)를 포함할 수 있다. 제2 기준 메모리 셀(312)은 제1 층(361), 제2 층(362) 및 제3 층(363)을 포함할 수 있다. 제2 기준 메모리 셀(312)에 포함되는 제1 층(361)의 스핀 방향은 제2 방향(D2)일 수 있고, 제2 기준 메모리 셀(312)에 포함되는 제2 층(362)의 스핀 방향은 제1 방향(D1)일 수 있다. 이 경우, 제2 기준 메모리 셀(312)의 상태는 제2 상태(AP)일 수 있다. 메모리 장치(10)의 독출 동작에서 독출 전류(IREAD)는 제1 기준 비트 라인(REF1BL)으로부터 제1 기준 소스 라인(REF1SL)으로 전달될 수 있다. 메모리 장치(10)의 독출 동작에서 독출 전류(IREAD)의 방향은 제3 방향(D3)일 수 있다.
또한, 메모리 장치(10)의 기입 동작에서 제2 기준 메모리 셀(312)의 상태는 제2 상태(AP)에서 제1 상태(P)로 변동될 수 있다. 메모리 장치(10)의 기입 동작에서 기입 전류(IWRITE)가 제2 기준 메모리 셀(312)에 제공될 수 있다. 메모리 장치(10)의 기입 동작에서 기입 전류(IWRITE)의 방향은 제3 방향(D3)일 수 있다. 이 경우, 메모리 장치(10)의 독출 동작에서 독출 전류(IREAD)의 방향은 메모리 장치(10)의 기입 동작에서 기입 전류(IWRITE)의 방향과 동일할 수 있다. 메모리 장치(10)의 독출 동작에서 독출 전류(IREAD)의 방향은 메모리 장치(10)의 기입 동작에서 기입 전류(IWRITE)의 방향과 동일한 경우, 메모리 장치(10)의 독출 동작 동안 제2 기준 메모리 셀(312)의 상태가 제2 상태(AP)에서 제1 상태(P)로 변동될 수 있다. 메모리 장치(10)의 독출 동작 동안 제2 기준 메모리 셀(312)의 상태가 제2 상태(AP)에서 제1 상태(P)로 변동하면, 메모리 장치(10)의 독출 동작에서 오류가 발생할 수 있다. 상기 오류는 리드 디스터브 에러일 수 있다.
도 26를 참조하면, 제2 기준 영역(320)은 제6 기준 메모리 셀(322) 및 제6 기준 셀 트랜지스터(327)를 포함할 수 있다. 제6 기준 메모리 셀(322)은 제1 층(361), 제2 층(362) 및 제3 층(363)을 포함할 수 있다. 제6 기준 메모리 셀(322)에 포함되는 제1 층(361)의 스핀 방향은 제1 방향(D1)일 수 있고, 제6 기준 메모리 셀(322)에 포함되는 제2 층(362)의 스핀 방향은 제1 방향(D1)일 수 있다. 이 경우, 제6 기준 메모리 셀(322)의 상태는 제1 상태(P)일 수 있다. 메모리 장치(10)의 독출 동작에서 독출 전류(IREAD)는 제2 기준 비트 라인(REF0BL)으로부터 제2 기준 소스 라인(REF0SL)으로 전달될 수 있다. 메모리 장치(10)의 독출 동작에서 독출 전류(IREAD)의 방향은 제3 방향(D3)일 수 있다.
또한, 메모리 장치(10)의 기입 동작에서 제6 기준 메모리 셀(322)의 상태는 제1 상태(P)에서 제2 상태(AP)로 변동될 수 있다. 메모리 장치(10)의 기입 동작에서 기입 전류(IWRITE)가 제6 기준 메모리 셀(322)에 제공될 수 있다. 메모리 장치(10)의 기입 동작에서 기입 전류(IWRITE)의 방향은 제4 방향(D4)일 수 있다. 이 경우, 메모리 장치(10)의 독출 동작에서 독출 전류(IREAD)의 방향은 메모리 장치(10)의 기입 동작에서 기입 전류(IWRITE)의 방향과 상이할 수 있다. 메모리 장치(10)의 독출 동작에서 독출 전류(IREAD)의 방향은 메모리 장치(10)의 기입 동작에서 기입 전류(IWRITE)의 방향과 상이한 경우, 메모리 장치(10)의 독출 동작 동안 제6 기준 메모리 셀(322)의 상태가 제1 상태(P)에서 제2 상태(AP)로 변동될 수 없다. 메모리 장치(10)의 독출 동작 동안 제6 기준 메모리 셀(322)의 상태가 제1 상태(P)에서 제2 상태(AP)로 변동하지 않으면, 메모리 장치(10)의 독출 동작에서 오류가 발생하지 않을 수 있다.
도 27은 도 1의 메모리 장치에 포함되는 저항 회로의 일 예를 나타내는 도면이다.
도 27을 참조하면, 저항 회로(370)는 제1 저항(371), 제2 저항(372), 제3 저항(373), 제1 저항 트랜지스터(374) 및 제2 저항 트랜지스터(375)를 포함할 수 있다. 예시적인 실시예에 있어서, 저항 회로(370)는 기준 트랜지스터(351)와 접지 전압(VSS) 사이에 연결될 수 있다. 저항 회로(370)의 저항 값에 기초하여 기준 비트 라인(REF0BL)의 전압이 변동할 수 있다. 예를 들어, 제1 저항 조절 신호(RCS1)는 제1 저항 트랜지스터(374)의 게이트와 연결될 수 있고, 제2 저항 조절 신호(RCS2)는 제2 저항 트랜지스터(375)의 게이트와 연결될 수 있다. 제1 저항 조절 신호(RCS1)가 제1 로직 레벨인 경우, 제1 저항 트랜지스터(374)는 턴-오프될 수 있다. 또한, 제1 저항 조절 신호(RCS1)가 제2 로직 레벨인 경우, 제1 저항 트랜지스터(374)는 턴-온될 수 있다. 제1 로직 레벨은 로직 로우 레벨일 수 있고, 제2 로직 레벨은 로직 하이 레벨일 수 있다. 또한, 제2 저항 조절 신호(RCS2)가 제1 로직 레벨인 경우, 제2 저항 트랜지스터(375)는 턴-오프될 수 있고 제2 저항 조절 신호(RCS2)가 제2 로직 레벨인 경우, 제2 저항 트랜지스터(375)는 턴-온될 수 있다.
예를 들어, 제1 저항 조절 신호(RCS1) 및 제2 저항 조절 신호(RCS2)가 제1 로직 레벨일 수 있다. 제1 저항 조절 신호(RCS1) 및 제2 저항 조절 신호(RCS2)가 제1 로직 레벨인 경우, 저항 회로(370)의 저항 값은 R1+R2+R3일 수 있다. 이 후, 제1 저항 조절 신호(RCS1)가 제2 로직 레벨이고, 제2 저항 조절 신호(RCS2)가 제1 로직 레벨일 수 있다. 제1 저항 조절 신호(RCS1)가 제2 로직 레벨이고, 제2 저항 조절 신호(RCS2)가 제1 로직 레벨인 경우, 저항 회로(370)의 저항 값은 R1+R3일 수 있다. 이 후, 제1 저항 조절 신호(RCS1)가 제2 로직 레벨이고, 제2 저항 조절 신호(RCS2)가 제2 로직 레벨일 수 있다. 제1 저항 조절 신호(RCS1)가 제2 로직 레벨이고, 제2 저항 조절 신호(RCS2)가 제2 로직 레벨인 경우, 저항 회로(370)의 저항 값은 R1일 수 있다. 따라서 저항 회로(370)의 저항 값은 제1 저항 조절 신호(RCS1) 및 제2 저항 조절 신호(RCS2)에 따라 변동할 수 있다. 제1 저항 조절 신호(RCS1) 및 제2 저항 조절 신호(RCS2)는 컨트롤 로직 회로로부터 제공될 수 있다.
예시적인 실시예에 있어서, 저항 회로(370)의 저항 값이 증가함에 따라 기준 비트 라인(REF0BL)의 전압은 증가할 수 있고, 저항 회로(370)의 저항 값이 감소함에 따라 기준 비트 라인(REF0BL)의 전압은 감소할 수 있다. 예를 들어, 제1 데이터 영역(110)에 포함되는 제3 데이터 메모리 셀(113)의 데이터를 독출하기 위하여 제3 워드 라인(WLn-1)은 인에이블될 수 있다. 이 경우, 기준 영역(300)에서는 독출 신호(READ)에 기초하여 기준 스위치(305)는 턴-온될 수 있다. 독출 신호(READ)에 기초하여 기준 스위치(305)가 턴-온되는 경우, 독출 전류(IREAD)가 기준 비트 라인(REF0BL)을 따라서 기준 영역(300)에 제공될 수 있다. 제3 워드 라인(WLn-1)이 인에이블되고, 독출 전류(IREAD)가 기준 비트 라인(REF0BL)을 따라서 기준 영역(300)에 제공되는 경우, 독출 전류(IREAD)는 제3 기준 메모리 셀(303) 및 제3 기준 셀 트랜지스터(308)를 통해서 기준 소스 라인(REF0SL)에 제공될 수 있다. 독출 전류(IREAD)가 제3 기준 메모리 셀(303) 및 제3 기준 셀 트랜지스터(308)를 통해서 기준 소스 라인(REF0SL)에 제공되는 경우, 독출 전류(IREAD)는 저항 회로(370) 및 기준 트랜지스터(351)를 통해서 접지 전압(VSS)에 제공될 수 있다. 이 경우, 기준 비트 라인(REF0BL)의 전압은 기준 전압(VREF)일 수 있다. 기준 트랜지스터(351)는 엔-모스 트랜지스터일 수 있다.
저항 회로(370)의 저항 값이 0인 경우, 기준 영역(300)에서 제공되는 기준 전압(VREF)은 데이터 '0'에 상응하는 기준 전압일 수 있다. 저항 회로(370)의 저항 값이 증가함에 따라 기준 영역(300)에서 제공되는 기준 전압(VREF)은 증가할 수 있고, 저항 회로(370)의 저항 값이 감소함에 따라 기준 영역(300)에서 제공되는 기준 전압(VREF)은 감소할 수 있다. 따라서, 저항 회로(370)의 저항 값을 조절하는 경우, 기준 영역(300)에서 제공되는 기준 전압(VREF)은 데이터 영역(110, 120, 130, 140)에서 제공되는 데이터 전압(DATA_V)이 데이터 '0'에 상응하는 전압인지 데이터 '1에 상응하는 전압인지를 판단하는 전압으로 사용될 수 있다.
예시적인 실시예에 있어서, 메모리 장치(10)는 저항 조절 신호에 기초하여 저항 회로(370)의 저항 값을 조절할 수 있다. 예를 들어, 저항 조절 신호(RCS1, RCS2)가 제1 로직 레벨인 경우, 저항 회로(370)의 저항 값은 증가할 수 있다. 또한, 저항 조절 신호가 제2 로직 레벨인 경우, 저항 회로(370)의 저항 값은 감소할 수 있다.
도 28은 기준 메모리 셀들이 제1 상태인 경우, 제1 데이터를 갖는 제1 데이터 전압 메모리 셀들의 전압 산포 및 기준 메모리 셀들의 전압 산포를 나타내는 도면이다.
도 28을 참조하면, 기준 메모리 셀들은 제1 내지 4 기준 메모리 셀들(301 내지 304)을 포함할 수 있다. 제1 내지 4 기준 메모리 셀들(301 내지 304)의 전압 산포 중 최소값에 해당하는 값은 기준 최소 전압(MINRV)일 수 있다. 데이터 메모리 셀들 중 제1 데이터를 갖는 메모리 셀들은 제1 내지 4 데이터 메모리 셀들(111 내지 114)일 수 있다. 제1 내지 4 데이터 메모리 셀들(111 내지 114)은 제1 데이터 전압 메모리 셀들일 수 있다. 제1 내지 4 데이터 메모리 셀들(111 내지 114)의 전압 산포 중 최대값에 해당하는 값은 제1 데이터 최대 전압(MAXV1)일 수 있다. 예시적인 실시예에 있어서, 기준 메모리 셀들의 전압 산포 중 최소값에 해당하는 기준 최소 전압(MINRV)은 데이터 메모리 셀들 중 제1 데이터를 갖는 제1 데이터 전압 메모리 셀들의 전압 산포 중 최대값에 해당하는 제1 데이터 최대 전압(MAXV1)보다 클 수 있다. 제1 데이터는 데이터 '0'일 수 있고, 제2 데이터는 데이터 '1'일 수 있다.
도 29는 기준 메모리 셀들이 제1 상태인 경우, 제2 데이터를 갖는 제2 데이터 전압 메모리 셀들의 전압 산포 및 기준 메모리 셀들의 전압 산포를 나타내는 도면이다.
도 29를 참조하면, 기준 메모리 셀들은 제1 내지 4 기준 메모리 셀들(301 내지 304)을 포함할 수 있다. 제1 내지 4 기준 메모리 셀들(301 내지 304)의 전압 산포 중 최대값에 해당하는 값은 기준 최대 전압(MAXRV)일 수 있다. 데이터 메모리 셀들 중 제2 데이터를 갖는 메모리 셀들은 제5 내지 8 데이터 메모리 셀들(121 내지 124)일 수 있다. 제5 내지 8 데이터 메모리 셀들(121 내지 124)은 제2 데이터 전압 메모리 셀들일 수 있다. 제5 내지 8 데이터 메모리 셀들(121 내지 124)의 전압 산포 중 최소값에 해당하는 값은 제2 데이터 최소 전압(MINV2)일 수 있다. 예시적인 실시예에 있어서, 기준 메모리 셀들의 전압 산포 중 최대값에 해당하는 기준 최대 전압(MAXRV)이 데이터 메모리 셀들 중 제2 데이터를 갖는 제2 데이터 전압 메모리 셀들의 전압 산포 중 최소값에 해당하는 제2 데이터 최소 전압(MINV2)보다 작을 수 있다.
도 30은 본 발명의 일 실시예에 따른 메모리 장치를 나타내는 도면이고, 도 31은 도 30의 메모리 장치의 기준 영역에 포함되는 기준 메모리 셀의 일 예를 나타내는 도면이고, 도 32는 도 30의 메모리 장치의 기준 영역의 일 동작 예를 설명하기 위한 도면이다.
도 30 내지 32을 참조하면, 메모리 장치(10)는 메모리 셀 어레이(100) 및 센스 앰프(500)를 포함한다. 메모리 셀 어레이(100)는 데이터 영역(110, 120, 130, 140) 및 기준 영역(300)을 포함한다. 데이터 영역(110, 120, 130, 140)은 비트 라인들과 소스 라인들 사이에 배치되는 데이터 메모리 셀들을 포함하고, 데이터를 저장한다. 예를 들어, 데이터 영역(110, 120, 130, 140)은 제1 데이터 영역(110), 제2 데이터 영역(120), 제3 데이터 영역(130) 및 제4 데이터 영역(140)을 포함할 수 있다. 제1 데이터 영역(110)은 제1 비트 라인(BL0)과 제1 소스 라인(SL0) 사이에 배치되는 제1 내지 4 데이터 메모리 셀들(111 내지 114)을 포함할 수 있다. 또한, 제2 데이터 영역(120)은 제2 비트 라인(BL1)과 제2 소스 라인(SL1) 사이에 배치되는 제5 내지 8 데이터 메모리 셀들(121 내지 124)을 포함할 수 있다. 또한, 제3 데이터 영역(130)은 제3 비트 라인(BL2)과 제3 소스 라인(SL2) 사이에 배치되는 제9 내지 12 데이터 메모리 셀들(131 내지 134)을 포함할 수 있다. 또한, 제4 데이터 영역(140)은 제4 비트 라인(BLn)과 제4 소스 라인(SLn) 사이에 배치되는 제13 내지 16 데이터 메모리 셀들(141 내지 144)을 포함할 수 있다.
기준 영역(300)은 기준 비트 라인(REF0BL)과 기준 소스 라인(REF0SL) 사이에 배치되는 기준 메모리 셀들을 포함한다. 예를 들어, 기준 영역(300)은 기준 비트 라인(REF0BL)과 기준 소스 라인(REF0SL) 사이에 배치되는 제1 내지 4 기준 메모리 셀들(301 내지 304)을 포함할 수 있다. 제1 내지 4 기준 메모리 셀들(301 내지 304)의 각각의 상태는 동일할 수 있다. 예를 들어, 제1 내지 4 기준 메모리 셀들(301 내지 304)의 각각에 포함되는 제1 층(361)의 스핀 방향은 제2 방향(D2)일 수 있고, 제1 내지 4 기준 메모리 셀들(301 내지 304)의 각각에 포함되는 제2 층(362)의 스핀 방향은 제1 방향(D1)일 수 있다.
도 33은 도 30의 메모리 장치의 데이터 영역에 포함되는 데이터 메모리 셀의 일 예를 나타내는 도면이고, 도 34는 도 30의 메모리 장치의 데이터 영역의 일 동작 예를 설명하기 위한 도면이다.
도 30 내지 34를 참조하면, 기준 영역(300)은 기준 소스 라인(REF0SL)과 연결되는 저항 회로(370)의 저항 값에 기초하여 기준 전압(VREF)을 제공한다. 예를 들어, 제1 데이터 영역(110)에 포함되는 제2 데이터 메모리 셀(112)의 데이터를 독출하기 위하여 제2 워드 라인(WL1)은 인에이블될 수 있다.
이 경우, 데이터 영역(110, 120, 130, 140)에서는 독출 신호(READ)에 기초하여 제1 데이터 영역(110)의 데이터 스위치(115)가 턴-온될 수 있다. 독출 신호(READ)에 기초하여 제1 데이터 영역(110)의 데이터 스위치(115)가 턴-온되는 경우, 독출 전류(IREAD)가 제1 비트 라인(BL0)을 따라서 제1 데이터 영역(110)에 제공될 수 있다. 제2 워드 라인(WL1)이 인에이블되고, 독출 전류(IREAD)가 제1 비트 라인(BL0)을 따라서 제1 데이터 영역(110)에 제공되는 경우, 독출 전류(IREAD)는 제2 데이터 메모리 셀(112) 및 제2 데이터 셀 트랜지스터(117)를 통해서 제1 소스 라인(SL0)에 제공될 수 있다. 독출 전류(IREAD)가 제2 데이터 메모리 셀(112) 및 제2 데이터 셀 트랜지스터(117)를 통해서 제1 소스 라인(SL0)에 제공되는 경우, 독출 전류(IREAD)는 제1 데이터 영역(110)의 데이터 트랜지스터(151)를 통해서 접지 전압(VSS)에 제공될 수 있다. 이 경우, 제1 비트 라인(BL0)의 전압은 데이터 전압(DATA_V)일 수 있다.
이 경우, 기준 영역(300)에서는 독출 신호(READ)에 기초하여 기준 스위치(305)는 턴-온될 수 있다. 독출 신호(READ)에 기초하여 기준 스위치(305)가 턴-온되는 경우, 독출 전류(IREAD)가 기준 비트 라인(REF0BL)을 따라서 기준 영역(300)에 제공될 수 있다. 제2 워드 라인(WL1)이 인에이블되고, 독출 전류(IREAD)가 기준 비트 라인(REF0BL)을 따라서 기준 영역(300)에 제공되는 경우, 독출 전류(IREAD)는 제2 기준 메모리 셀(302) 및 제2 기준 셀 트랜지스터(307)를 통해서 기준 소스 라인(REF0SL)에 제공될 수 있다. 독출 전류(IREAD)가 제2 기준 메모리 셀(302) 및 제2 기준 셀 트랜지스터(307)를 통해서 기준 소스 라인(REF0SL)에 제공되는 경우, 독출 전류(IREAD)는 저항 회로(370) 및 기준 트랜지스터(351)를 통해서 역 바이어스 전압(RV)에 제공될 수 있다. 이 경우, 기준 비트 라인(REF0BL)의 전압은 기준 전압(VREF)일 수 있다. 역 바이어스 전압(RV)은 음의 전압일 수 있다. 역 바이어스 전압(RV)은 기준 전압(VREF)이 데이터 '1'에 상응하는 제1 기준 전압(VREF1)보다 작게 하기 위해 사용될 수 있다. 기준 전압(VREF)이 제1 기준 전압(VREF1)보다 작게 하기 위하여 역 바이어스 전압(RV) 대신에 독출 전류(IREAD)를 조절할 수 있다.
예를 들어, 저항 회로(370)의 저항 값이 증가함에 따라 기준 영역(300)에서 제공되는 기준 전압(VREF)은 증가할 수 있고, 저항 회로(370)의 저항 값이 감소함에 따라 기준 영역(300)에서 제공되는 기준 전압(VREF)은 감소할 수 있다. 따라서, 저항 회로(370)의 저항 값을 조절하는 경우, 기준 영역(300)에서 제공되는 기준 전압(VREF)은 데이터 영역(110, 120, 130, 140)에서 제공되는 데이터 전압(DATA_V)이 데이터 '0'에 상응하는 전압인지 데이터 '1에 상응하는 전압인지를 판단하는 전압으로 사용될 수 있다.
센스 앰프(500)는 데이터에 상응하는 데이터 전압(DATA_V) 및 기준 전압(VREF)을 비교하여 출력 데이터(D_OUT)를 제공한다. 예를 들어, 제1 데이터 영역(110)에 포함되는 제2 데이터 메모리 셀(112)에 저장되는 데이터는 1일 수 있다. 제1 데이터 영역(110)에 포함되는 제2 데이터 메모리 셀(112)의 데이터를 독출하기 위하여 제2 워드 라인(WL1)은 인에이블될 수 있다. 제2 워드 라인(WL1)이 인에이블되고, 독출 전류(IREAD)가 기준 비트 라인(REF0BL)을 따라서 기준 영역(300)에 제공되는 경우, 기준 영역(300)은 기준 전압(VREF)을 제공할 수 있다. 또한, 제2 워드 라인(WL1)이 인에이블되고, 독출 전류(IREAD)가 제1 비트 라인(BL0)을 따라서 제1 데이터 영역(110)에 제공되는 경우, 제1 데이터 영역(110)은 데이터 '1'에 상응하는 데이터 전압(DATA_V)을 제공할 수 있다. 이 경우, 센스 앰프(500)는 데이터 '1'에 상응하는 데이터 전압(DATA_V) 및 기준 전압(VREF)을 비교하여 출력 데이터(D_OUT)를 제공할 수 있다.
본 발명의 실시예들에 따른 메모리 장치(10)는 기준 소스 라인(REF0SL)과 연결되는 저항 회로(370)의 저항 값에 기초하여 생성되는 기준 전압(VREF)을 제공함으로써 성능을 향상시킬 수 있다.
기준 메모리 셀은 제1 층(361), 제2 층(362) 및 제3 층(363)을 포함할 수 있다. 제1 층(361)은 프리 레이어일 수 있고, 제2 층(362)은 핀드 레이어일 수 있고, 제3 층(363)은 터널 레이어일 수 있다. 예시적인 실시예에 있어서, 기준 메모리 셀들의 상태는 기준 메모리 셀에 포함되는 제1 층(361)의 스핀 방향 및 제2 층(362)의 스핀 방향이 상이한 제2 상태(AP)일 수 있다.
예를 들어, 기준 영역(300)에 포함되는 제2 기준 메모리 셀(302)은 제1 층(361), 제2 층(362) 및 제3 층(363)을 포함할 수 있다. 제2 기준 메모리 셀(302)에 포함되는 제1 층(361)의 스핀 방향은 제2 방향(D2)일 수 있고, 제2 기준 메모리 셀(302)에 포함되는 제2 층(362)의 스핀 방향은 제1 방향(D1)일 수 있다. 이 경우, 제2 기준 메모리 셀(302)에 포함되는 제1 층(361)의 스핀 방향 및 제2 기준 메모리 셀(302)에 포함되는 제2 층(362)의 스핀 방향은 상이할 수 있다. 제2 기준 메모리 셀(302)에 포함되는 제1 층(361)의 스핀 방향 및 제2 기준 메모리 셀(302)에 포함되는 제2 층(362)의 스핀 방향은 상이한 경우, 제2 기준 메모리 셀(302)의 상태는 제2 상태(AP)일 수 있다.
예를 들어, 도 14에서 전술하는 바와 같이, 기준 영역(300)에 포함되는 제3 기준 메모리 셀(303)은 제1 층(361), 제2 층(362) 및 제3 층(363)을 포함할 수 있다. 제3 기준 메모리 셀(303)에 포함되는 제1 층(361)의 스핀 방향은 제1 방향(D1)일 수 있고, 제3 기준 메모리 셀(303)에 포함되는 제2 층(362)의 스핀 방향은 제1 방향(D1)일 수 있다. 이 경우, 제3 기준 메모리 셀(303)에 포함되는 제1 층(361)의 스핀 방향 및 제3 기준 메모리 셀(303)에 포함되는 제2 층(362)의 스핀 방향은 동일할 수 있다. 제3 기준 메모리 셀(303)에 포함되는 제1 층(361)의 스핀 방향 및 제3 기준 메모리 셀(303)에 포함되는 제2 층(362)의 스핀 방향은 동일한 경우, 제3 기준 메모리 셀(303)의 상태는 제1 상태(P)일 수 있다.
예를 들어, 데이터 메모리 셀은 제1 층(361), 제2 층(362) 및 제3 층(363)을 포함할 수 있다. 제1 층(361)은 프리 레이어일 수 있고, 제2 층(362)은 핀드 레이어일 수 있고, 제3 층(363)은 터널 레이어일 수 있다. 예시적인 실시예에 있어서, 데이터 메모리 셀들의 상태는 데이터 메모리 셀에 포함되는 제1 층(361)의 스핀 방향 및 제2 층(362)의 스핀 방향이 상이한 제2 상태(AP)일 수 있다.
예를 들어, 데이터 영역(110, 120, 130, 140)에 포함되는 제2 데이터 메모리 셀(112)은 제1 층(361), 제2 층(362) 및 제3 층(363)을 포함할 수 있다. 제2 데이터 메모리 셀(112)에 포함되는 제1 층(361)의 스핀 방향은 제2 방향(D2)일 수 있고, 제2 데이터 메모리 셀(112)에 포함되는 제2 층(362)의 스핀 방향은 제1 방향(D1)일 수 있다. 이 경우, 제2 데이터 메모리 셀(112)에 포함되는 제1 층(361)의 스핀 방향 및 제2 데이터 메모리 셀(112)에 포함되는 제2 층(362)의 스핀 방향은 상이할 수 있다. 제2 데이터 메모리 셀(112)에 포함되는 제1 층(361)의 스핀 방향 및 제2 데이터 메모리 셀(112)에 포함되는 제2 층(362)의 스핀 방향은 상이한 경우, 제2 데이터 메모리 셀(112)의 상태는 제2 상태(AP)일 수 있다.
예를 들어, 도 16에서 전술하는 바와 같이, 데이터 영역(110, 120, 130, 140)에 포함되는 제3 데이터 메모리 셀(113)은 제1 층(361), 제2 층(362) 및 제3 층(363)을 포함할 수 있다. 제3 데이터 메모리 셀(113)에 포함되는 제1 층(361)의 스핀 방향은 제1 방향(D1)일 수 있고, 제3 데이터 메모리 셀(113)에 포함되는 제2 층(362)의 스핀 방향은 제1 방향(D1)일 수 있다. 이 경우, 제3 데이터 메모리 셀(113)에 포함되는 제1 층(361)의 스핀 방향 및 제3 데이터 메모리 셀(113)에 포함되는 제2 층(362)의 스핀 방향은 동일할 수 있다. 제3 데이터 메모리 셀(113)에 포함되는 제1 층(361)의 스핀 방향 및 제3 데이터 메모리 셀(113)에 포함되는 제2 층(362)의 스핀 방향은 동일한 경우, 제3 데이터 메모리 셀(113)의 상태는 제1 상태(P)일 수 있다.
예를 들어, 제1 데이터 영역(110)에 포함되는 제2 데이터 메모리 셀(112)은 데이터 '1'을 저장할 수 있다. 제1 데이터 영역(110)에 포함되는 제2 데이터 메모리 셀(112)의 데이터를 독출하기 위하여 제2 워드 라인(WL1)은 인에이블될 수 있다. 이 경우, 데이터 영역(110, 120, 130, 140)에서는 독출 신호(READ)에 기초하여 제1 데이터 영역(110)의 데이터 스위치(115)가 턴-온될 수 있다. 독출 신호(READ)에 기초하여 제1 데이터 영역(110)의 데이터 스위치(115)가 턴-온되는 경우, 독출 전류(IREAD)가 제1 비트 라인(BL0)을 따라서 제1 데이터 영역(110)에 제공될 수 있다. 제2 워드 라인(WL1)이 인에이블되고, 독출 전류(IREAD)가 제1 비트 라인(BL0)을 따라서 제1 데이터 영역(110)에 제공되는 경우, 독출 전류(IREAD)는 제2 데이터 메모리 셀(112) 및 제2 데이터 셀 트랜지스터(117)를 통해서 제1 소스 라인(SL0)에 제공될 수 있다. 독출 전류(IREAD)가 제2 데이터 메모리 셀(112) 및 제2 데이터 셀 트랜지스터(117)를 통해서 제1 소스 라인(SL0)에 제공되는 경우, 독출 전류(IREAD)는 제1 데이터 영역(110)의 데이터 트랜지스터(151)를 통해서 접지 전압(VSS)에 제공될 수 있다. 이 경우, 제1 비트 라인(BL0)의 전압은 데이터 전압(DATA_V)일 수 있다. 데이터 전압(DATA_V)은 데이터 '1'에 상응하는 전압일 수 있다.
또한, 기준 영역(300)에서는 독출 신호(READ)에 기초하여 기준 스위치(305)는 턴-온될 수 있다. 독출 신호(READ)에 기초하여 기준 스위치(305)가 턴-온되는 경우, 독출 전류(IREAD)가 기준 비트 라인(REF0BL)을 따라서 기준 영역(300)에 제공될 수 있다. 제2 워드 라인(WL1)이 인에이블되고, 독출 전류(IREAD)가 기준 비트 라인(REF0BL)을 따라서 기준 영역(300)에 제공되는 경우, 독출 전류(IREAD)는 제2 기준 메모리 셀(302) 및 제2 기준 셀 트랜지스터(307)를 통해서 기준 소스 라인(REF0SL)에 제공될 수 있다. 독출 전류(IREAD)가 제2 기준 메모리 셀(302) 및 제2 기준 셀 트랜지스터(307)를 통해서 기준 소스 라인(REF0SL)에 제공되는 경우, 독출 전류(IREAD)는 저항 회로(370) 및 기준 트랜지스터(351)를 통해서 역 바이어스 전압(RV)에 제공될 수 있다. 이 경우, 기준 비트 라인(REF0BL)의 전압은 기준 전압(VREF)일 수 있다.
예를 들어, 데이터 전압(DATA_V)은 제1 비트 라인(BL0)의 전압일 수 있고, 기준 전압(VREF)은 기준 비트 라인(REF0BL)의 전압일 수 있다. 기준 영역(300)은 저항 회로(370)를 포함할 수 있다. 저항 회로(370)의 저항 값이 0보다 큰 경우, 저항 회로(370)에 전달되는 독출 전류(IREAD)에 의해 전압 강하가 발생할 수 있다. 저항 회로(370)에 전달되는 독출 전류(IREAD)에 의해 전압 강하가 발생하는 경우, 기준 비트 라인(REF0BL)의 전압에 해당하는 기준 전압(VREF)은 제1 비트 라인(BL0)의 전압에 해당하는 데이터 전압(DATA_V)보다 작을 수 있다. 이 경우, 센스 앰프(500)는 기준 전압(VREF)을 이용하여 데이터 전압(DATA_V) 및 기준 전압(VREF)을 비교할 수 있다. 센스 앰프(500)는 기준 전압(VREF)이 데이터 전압(DATA_V)보다 작은 경우, 데이터 '1'에 상응하는 출력 데이터(D_OUT)를 제공할 수 있다.
본 발명의 실시예들에 따른 메모리 장치(10)는 기준 소스 라인(REF0SL)과 연결되는 저항 회로(370)의 저항 값에 기초하여 생성되는 기준 전압(VREF)을 제공함으로써 성능을 향상시킬 수 있다.
예시적인 실시예에 있어서, 기준 영역(300)은 기준 소스 라인(REF0SL)과 저항 회로(370)를 연결하는 기준 트랜지스터(351)를 포함할 수 있다. 데이터 영역(110, 120, 130, 140)은 소스 라인들과 접지 전압(VSS)을 연결하는 데이터 트랜지스터를 포함할 수 있다. 기준 트랜지스터(351) 및 데이터 트랜지스터는 독출 신호(READ)에 기초하여 턴-온될 수 있다.
예를 들어, 독출 신호(READ)가 제1 로직 레벨인 경우, 기준 트랜지스터(351)는 턴-오프될 수 있다. 기준 트랜지스터(351)는 턴-오프되는 경우, 기준 소스 라인(REF0SL)의 신호가 기준 트랜지스터(351)를 통해서 저항 회로(370)에 전달되는 것을 차단할 수 있다. 또한, 독출 신호(READ)가 제2 로직 레벨인 경우, 기준 트랜지스터(351)는 턴-온될 수 있다. 기준 트랜지스터(351)는 턴-온되는 경우, 기준 소스 라인(REF0SL)의 신호가 기준 트랜지스터(351)를 통해서 저항 회로(370)에 전달될 수 있다. 이 경우, 기준 트랜지스터(351)는 메모리 장치(10)의 독출 동작 동안 턴-온될 수 있다. 기준 트랜지스터(351)는 메모리 장치(10)의 독출 동작 동안 턴-온되는 경우, 기준 소스 라인(REF0SL)에 제공되는 독출 전류(IREAD)를 기준 트랜지스터(351)를 통해서 저항 회로(370)에 전달할 수 있다.
예를 들어, 데이터 트랜지스터는 제1 데이터 트랜지스터(151), 제2 데이터 트랜지스터(152), 제3 데이터 트랜지스터(153) 및 제4 데이터 트랜지스터(154)를 포함할 수 있다. 제1 데이터 트랜지스터(151)는 제1 데이터 영역(110)에 포함될 수 있고, 제2 데이터 트랜지스터(152)는 제2 데이터 영역(120)에 포함될 수 있고, 제3 데이터 트랜지스터(153)는 제3 데이터 영역(130)에 포함될 수 있고, 제4 데이터 트랜지스터(154)는 제4 데이터 영역(140)에 포함될 수 있다. 예를 들어, 독출 신호(READ)가 제1 로직 레벨인 경우, 제1 데이터 트랜지스터(151)는 턴-오프될 수 있다. 제1 데이터 트랜지스터(151)가 턴-오프되는 경우, 제1 소스 라인(SL0)의 신호가 제1 데이터 트랜지스터(151)를 통해서 접지 전압(VSS)에 전달되는 것을 차단할 수 있다. 또한, 독출 신호(READ)가 제2 로직 레벨인 경우, 제1 데이터 트랜지스터(151)는 턴-온될 수 있다. 제1 데이터 트랜지스터(151)는 턴-온되는 경우, 제1 소스 라인(SL0)의 신호가 제1 데이터 트랜지스터(151)를 통해서 접지 전압(VSS)에 전달될 수 있다. 이 경우, 제1 데이터 트랜지스터(151)는 메모리 장치(10)의 독출 동작 동안 턴-온될 수 있다. 제1 데이터 트랜지스터(151)는 메모리 장치(10)의 독출 동작 동안 턴-온되는 경우, 제1 소스 라인(SL0)에 제공되는 독출 전류(IREAD)를 제1 데이터 트랜지스터(151)를 통해서 접지 전압(VSS)에 전달할 수 있다.
예를 들어, 독출 신호(READ)가 제1 로직 레벨인 경우, 제2 데이터 트랜지스터(152)는 턴-오프될 수 있다. 제2 데이터 트랜지스터(152)가 턴-오프되는 경우, 제2 소스 라인(SL1)의 신호가 제2 데이터 트랜지스터(152)를 통해서 접지 전압(VSS)에 전달되는 것을 차단할 수 있다. 또한, 독출 신호(READ)가 제2 로직 레벨인 경우, 제2 데이터 트랜지스터(152)는 턴-온될 수 있다. 제2 데이터 트랜지스터(152)는 턴-온되는 경우, 제2 소스 라인(SL1)의 신호가 제2 데이터 트랜지스터(152)를 통해서 접지 전압(VSS)에 전달될 수 있다. 이 경우, 제2 데이터 트랜지스터(152)는 메모리 장치(10)의 독출 동작 동안 턴-온될 수 있다. 제2 데이터 트랜지스터(152)는 메모리 장치(10)의 독출 동작 동안 턴-온되는 경우, 제2 소스 라인(SL1)에 제공되는 독출 전류(IREAD)를 제2 데이터 트랜지스터(152)를 통해서 접지 전압(VSS)에 전달할 수 있다. 예를 들어, 독출 신호(READ)가 제1 로직 레벨인 경우, 제3 데이터 트랜지스터(153)는 턴-오프될 수 있다. 제3 데이터 트랜지스터(153)가 턴-오프되는 경우, 제3 소스 라인(SL2)의 신호가 제3 데이터 트랜지스터(153)를 통해서 접지 전압(VSS)에 전달되는 것을 차단할 수 있다. 또한, 독출 신호(READ)가 제2 로직 레벨인 경우, 제3 데이터 트랜지스터(153)는 턴-온될 수 있다. 제3 데이터 트랜지스터(153)는 턴-온되는 경우, 제3 소스 라인(SL2)의 신호가 제3 데이터 트랜지스터(153)를 통해서 접지 전압(VSS)에 전달될 수 있다. 이 경우, 제3 데이터 트랜지스터(153)는 메모리 장치(10)의 독출 동작 동안 턴-온될 수 있다. 제3 데이터 트랜지스터(153)는 메모리 장치(10)의 독출 동작 동안 턴-온되는 경우, 제3 소스 라인(SL2)에 제공되는 독출 전류(IREAD)를 제3 데이터 트랜지스터(153)를 통해서 접지 전압(VSS)에 전달할 수 있다.
예를 들어, 동일한 방식으로, 독출 신호(READ)가 제1 로직 레벨인 경우, 제4 데이터 트랜지스터(154)는 턴-오프될 수 있다. 제4 데이터 트랜지스터(154)가 턴-오프되는 경우, 제4 소스 라인(SLn)의 신호가 제4 데이터 트랜지스터(154)를 통해서 접지 전압(VSS)에 전달되는 것을 차단할 수 있다. 또한, 독출 신호(READ)가 제2 로직 레벨인 경우, 제4 데이터 트랜지스터(154)는 턴-온될 수 있다. 제4 데이터 트랜지스터(154)는 턴-온되는 경우, 제4 소스 라인(SLn)의 신호가 제4 데이터 트랜지스터(154)를 통해서 접지 전압(VSS)에 전달될 수 있다. 이 경우, 제4 데이터 트랜지스터(154)는 메모리 장치(10)의 독출 동작 동안 턴-온될 수 있다. 제4 데이터 트랜지스터(154)는 메모리 장치(10)의 독출 동작 동안 턴-온되는 경우, 제4 소스 라인(SLn)에 제공되는 독출 전류(IREAD)를 제4 데이터 트랜지스터(154)를 통해서 접지 전압(VSS)에 전달할 수 있다.
예시적인 실시예에 있어서, 저항 회로(370)는 기준 트랜지스터(351)와 역 바이어스 전압(RV) 사이에 연결될 수 있다. 예를 들어, 역 바이어스 전압(RV)에 따라 기준 비트 라인(REF0BL)의 전압을 조절할 수 있다.
예를 들어, 제1 데이터 영역(110)에 포함되는 제2 데이터 메모리 셀(112)의 데이터를 독출하기 위하여 제2 워드 라인(WL1)은 인에이블될 수 있다. 이 경우, 기준 영역(300)에서는 독출 신호(READ)에 기초하여 기준 스위치(305)는 턴-온될 수 있다. 독출 신호(READ)에 기초하여 기준 스위치(305)가 턴-온되는 경우, 독출 전류(IREAD)가 기준 비트 라인(REF0BL)을 따라서 기준 영역(300)에 제공될 수 있다. 제2 워드 라인(WL1)이 인에이블되고, 독출 전류(IREAD)가 기준 비트 라인(REF0BL)을 따라서 기준 영역(300)에 제공되는 경우, 독출 전류(IREAD)는 제2 기준 메모리 셀(302) 및 제2 기준 셀 트랜지스터(307)를 통해서 기준 소스 라인(REF0SL)에 제공될 수 있다. 독출 전류(IREAD)가 제2 기준 메모리 셀(302) 및 제2 기준 셀 트랜지스터(307)를 통해서 기준 소스 라인(REF0SL)에 제공되는 경우, 독출 전류(IREAD)는 저항 회로(370) 및 기준 트랜지스터(351)를 통해서 역 바이어스 전압(RV)에 제공될 수 있다. 기준 비트 라인(REF0BL)의 전압은 기준 전압(VREF)일 수 있다. 기준 트랜지스터(351)는 엔-모스 트랜지스터일 수 있다. 이 경우, 역 바이어스 전압(RV)이 감소함에 따라 기준 비트 라인(REF0BL)의 전압은 감소할 수 있다. 역 바이어스 전압(RV)이 증가함에 따라 기준 비트 라인(REF0BL)의 전압은 증가할 수 있다. 역 바이어스 전압(RV)은 음의 전압일 수 있다.
또한, 독출 전류(IREAD)에 따라 기준 비트 라인(REF0BL)의 전압을 조절할 수 있다. 예를 들어, 독출 전류(IREAD)가 감소함에 따라 기준 비트 라인(REF0BL)의 전압은 감소할 수 있다. 독출 전류(IREAD)가 증가함에 따라 기준 비트 라인(REF0BL)의 전압은 증가할 수 있다.
도 35는 도 30의 메모리 장치에 포함되는 저항 회로의 일 예를 나타내는 도면이다.
도 35를 참조하면, 저항 회로(370)는 제1 저항(371), 제2 저항(372), 제3 저항(373), 제1 저항 트랜지스터(374) 및 제2 저항 트랜지스터(375)를 포함할 수 있다. 예시적인 실시예에 있어서, 저항 회로(370)는 기준 트랜지스터(351)와 역 바이어스 전압(RV) 사이에 연결될 수 있다. 저항 회로(370)의 저항 값에 기초하여 기준 비트 라인(REF0BL)의 전압이 변동할 수 있다. 예를 들어, 제1 저항 조절 신호(RCS1)는 제1 저항 트랜지스터(374)의 게이트와 연결될 수 있고, 제2 저항 조절 신호(RCS2)는 제2 저항 트랜지스터(375)의 게이트와 연결될 수 있다. 제1 저항 조절 신호(RCS1)가 제1 로직 레벨인 경우, 제1 저항 트랜지스터(374)는 턴-오프될 수 있다. 또한, 제1 저항 조절 신호(RCS1)가 제2 로직 레벨인 경우, 제1 저항 트랜지스터(374)는 턴-온될 수 있다. 제1 로직 레벨은 로직 로우 레벨일 수 있고, 제2 로직 레벨은 로직 하이 레벨일 수 있다. 또한, 제2 저항 조절 신호(RCS2)가 제1 로직 레벨인 경우, 제2 저항 트랜지스터(375)는 턴-오프될 수 있고 제2 저항 조절 신호(RCS2)가 제2 로직 레벨인 경우, 제2 저항 트랜지스터(375)는 턴-온될 수 있다.
예를 들어, 제1 저항 조절 신호(RCS1) 및 제2 저항 조절 신호(RCS2)가 제1 로직 레벨일 수 있다. 제1 저항 조절 신호(RCS1) 및 제2 저항 조절 신호(RCS2)가 제1 로직 레벨인 경우, 저항 회로(370)의 저항 값은 R1+R2+R3일 수 있다. 이 후, 제1 저항 조절 신호(RCS1)가 제2 로직 레벨이고, 제2 저항 조절 신호(RCS2)가 제1 로직 레벨일 수 있다. 제1 저항 조절 신호(RCS1)가 제2 로직 레벨이고, 제2 저항 조절 신호(RCS2)가 제1 로직 레벨인 경우, 저항 회로(370)의 저항 값은 R1+R3일 수 있다. 이 후, 제1 저항 조절 신호(RCS1)가 제2 로직 레벨이고, 제2 저항 조절 신호(RCS2)가 제2 로직 레벨일 수 있다. 제1 저항 조절 신호(RCS1)가 제2 로직 레벨이고, 제2 저항 조절 신호(RCS2)가 제2 로직 레벨인 경우, 저항 회로(370)의 저항 값은 R1일 수 있다. 따라서 저항 회로(370)의 저항 값은 제1 저항 조절 신호(RCS1) 및 제2 저항 조절 신호(RCS2)에 따라 변동할 수 있다. 제1 저항 조절 신호(RCS1) 및 제2 저항 조절 신호(RCS2)는 컨트롤 로직 회로로부터 제공될 수 있다.
예시적인 실시예에 있어서, 저항 회로(370)의 저항 값이 증가함에 따라 기준 비트 라인(REF0BL)의 전압은 증가할 수 있고, 저항 회로(370)의 저항 값이 감소함에 따라 기준 비트 라인(REF0BL)의 전압은 감소할 수 있다. 예를 들어, 제1 데이터 영역(110)에 포함되는 제2 데이터 메모리 셀(112)의 데이터를 독출하기 위하여 제2 워드 라인(WL1)은 인에이블될 수 있다. 이 경우, 기준 영역(300)에서는 독출 신호(READ)에 기초하여 기준 스위치(305)는 턴-온될 수 있다. 독출 신호(READ)에 기초하여 기준 스위치(305)가 턴-온되는 경우, 독출 전류(IREAD)가 기준 비트 라인(REF0BL)을 따라서 기준 영역(300)에 제공될 수 있다. 제2 워드 라인(WL1)이 인에이블되고, 독출 전류(IREAD)가 기준 비트 라인(REF0BL)을 따라서 기준 영역(300)에 제공되는 경우, 독출 전류(IREAD)는 제2 기준 메모리 셀(302) 및 제2 기준 셀 트랜지스터(307)를 통해서 기준 소스 라인(REF0SL)에 제공될 수 있다. 독출 전류(IREAD)가 제2 기준 메모리 셀(302) 및 제2 기준 셀 트랜지스터(307)를 통해서 기준 소스 라인(REF0SL)에 제공되는 경우, 독출 전류(IREAD)는 저항 회로(370) 및 기준 트랜지스터(351)를 통해서 역 바이어스 전압(RV)에 제공될 수 있다. 이 경우, 기준 비트 라인(REF0BL)의 전압은 기준 전압(VREF)일 수 있다. 기준 트랜지스터(351)는 엔-모스 트랜지스터일 수 있다.
저항 회로(370)의 저항 값이 증가함에 따라 기준 영역(300)에서 제공되는 기준 전압(VREF)은 증가할 수 있고, 저항 회로(370)의 저항 값이 감소함에 따라 기준 영역(300)에서 제공되는 기준 전압(VREF)은 감소할 수 있다. 따라서, 저항 회로(370)의 저항 값을 조절하는 경우, 기준 영역(300)에서 제공되는 기준 전압(VREF)은 데이터 영역(110, 120, 130, 140)에서 제공되는 데이터 전압(DATA_V)이 데이터 '0'에 상응하는 전압인지 데이터 '1에 상응하는 전압인지를 판단하는 전압으로 사용될 수 있다.
예시적인 실시예에 있어서, 저항 조절 신호가 제1 로직 레벨인 경우, 기준 비트 라인(REF0BL)의 전압은 증가할 수 있다. 저항 조절 신호가 제2 로직 레벨인 경우, 기준 비트 라인(REF0BL)의 전압은 감소할 수 있다.
도 36은 기준 메모리 셀들이 제2 상태인 경우, 제1 데이터를 갖는 제1 데이터 전압 메모리 셀들의 전압 산포 및 기준 메모리 셀들의 전압 산포를 나타내는 도면이다.
도 36을 참조하면, 기준 메모리 셀들은 제1 내지 4 기준 메모리 셀들(301 내지 304)을 포함할 수 있다. 제1 내지 4 기준 메모리 셀들(301 내지 304)의 전압 산포 중 최소값에 해당하는 값은 기준 최소 전압(MINRV)일 수 있다. 데이터 메모리 셀들 중 제1 데이터를 갖는 메모리 셀들은 제1 내지 4 데이터 메모리 셀들(111 내지 114)일 수 있다. 제1 내지 4 데이터 메모리 셀들(111 내지 114)은 제1 데이터 전압 메모리 셀들일 수 있다. 제1 내지 4 데이터 메모리 셀들(111 내지 114)의 전압 산포 중 최대값에 해당하는 값은 제1 데이터 최대 전압(MAXV1)일 수 있다. 예시적인 실시예에 있어서, 기준 메모리 셀들의 전압 산포 중 최소값에 해당하는 기준 최소 전압(MINRV)은 데이터 메모리 셀들 중 제1 데이터를 갖는 제1 데이터 전압 메모리 셀들의 전압 산포 중 최대값에 해당하는 제1 데이터 최대 전압(MAXV1)보다 클 수 있다.
도 37은 기준 메모리 셀들이 제2 상태인 경우, 제2 데이터를 갖는 제2 데이터 전압 메모리 셀들의 전압 산포 및 기준 메모리 셀들의 전압 산포를 나타내는 도면이다.
도 37를 참조하면, 기준 메모리 셀들은 제1 내지 4 기준 메모리 셀들(301 내지 304)을 포함할 수 있다. 제1 내지 4 기준 메모리 셀들(301 내지 304)의 전압 산포 중 최대값에 해당하는 값은 기준 최대 전압(MAXRV)일 수 있다. 데이터 메모리 셀들 중 제2 데이터를 갖는 메모리 셀들은 제5 내지 8 데이터 메모리 셀들(121 내지 124)일 수 있다. 제5 내지 8 데이터 메모리 셀들(121 내지 124)은 제2 데이터 전압 메모리 셀들일 수 있다. 제5 내지 8 데이터 메모리 셀들(121 내지 124)의 전압 산포 중 최소값에 해당하는 값은 제2 데이터 최소 전압(MINV2)일 수 있다. 예시적인 실시예에 있어서, 기준 메모리 셀들의 전압 산포 중 최대값에 해당하는 기준 최대 전압(MAXRV)이 데이터 메모리 셀들 중 제2 데이터를 갖는 제2 데이터 전압 메모리 셀들의 전압 산포 중 최소값에 해당하는 제2 데이터 최소 전압(MINV2)보다 작을 수 있다.
도 38은 본 발명의 실시예들에 따른 메모리 셀 어레이를 나타내는 도면이다.
도 38을 참조하면, 메모리 셀 어레이(100)는 데이터 영역(110, 120, 130, 140) 및 기준 영역(300)을 포함한다. 데이터 영역(110, 120, 130, 140)은 비트 라인들과 소스 라인들 사이에 배치되는 데이터 메모리 셀들을 포함하고, 데이터를 저장한다. 예를 들어, 데이터 영역(110, 120, 130, 140)은 제1 데이터 영역(110), 제2 데이터 영역(120), 제3 데이터 영역(130) 및 제4 데이터 영역(140)을 포함할 수 있다. 제1 데이터 영역(110)은 제1 비트 라인(BL0)과 제1 소스 라인(SL0) 사이에 배치되는 제1 내지 4 데이터 메모리 셀들(111 내지 114)을 포함할 수 있다. 또한, 제2 데이터 영역(120)은 제2 비트 라인(BL1)과 제2 소스 라인(SL1) 사이에 배치되는 제5 내지 8 데이터 메모리 셀들(121 내지 124)을 포함할 수 있다. 또한, 제3 데이터 영역(130)은 제3 비트 라인(BL2)과 제3 소스 라인(SL2) 사이에 배치되는 제9 내지 12 데이터 메모리 셀들(131 내지 134)을 포함할 수 있다. 또한, 제4 데이터 영역(140)은 제4 비트 라인(BLn)과 제4 소스 라인(SLn) 사이에 배치되는 제13 내지 16 데이터 메모리 셀들(141 내지 144)을 포함할 수 있다. 데이터 영역(110, 120, 130, 140)은 데이터 메모리 셀들에 저장되는 데이터에 상응하는 데이터 전압(DATA_V)을 제공한다.
기준 영역(300)은 기준 비트 라인(REF0BL)과 기준 소스 라인(REF0SL) 사이에 배치되는 기준 메모리 셀들을 포함한다. 예를 들어, 기준 영역(300)은 기준 비트 라인(REF0BL)과 기준 소스 라인(REF0SL) 사이에 배치되는 제1 내지 4 기준 메모리 셀들(301 내지 304)을 포함할 수 있다. 도 12에서 전술하는 바와 같이, 제1 내지 4 기준 메모리 셀들(301 내지 304)의 각각의 상태는 동일할 수 있다. 예를 들어, 제1 내지 4 기준 메모리 셀들(301 내지 304)의 각각에 포함되는 제1 층(361)의 스핀 방향 및 제2 층(362)의 스핀 방향은 제1 방향(D1)일 수 있다.
기준 영역(300)은 기준 소스 라인(REF0SL)과 연결되는 저항 회로(370)의 저항 값에 기초하여 기준 전압(VREF)을 제공한다. 예를 들어, 제1 데이터 영역(110)에 포함되는 제3 데이터 메모리 셀(113)의 데이터를 독출하기 위하여 제3 워드 라인(WLn-1)은 인에이블될 수 있다.
이 경우, 데이터 영역(110, 120, 130, 140)에서는 독출 신호(READ)에 기초하여 제1 데이터 영역(110)의 데이터 스위치(115)가 턴-온될 수 있다. 독출 신호(READ)에 기초하여 제1 데이터 영역(110)의 데이터 스위치(115)가 턴-온되는 경우, 독출 전류(IREAD)가 제1 비트 라인(BL0)을 따라서 제1 데이터 영역(110)에 제공될 수 있다. 제3 워드 라인(WLn-1)이 인에이블되고, 독출 전류(IREAD)가 제1 비트 라인(BL0)을 따라서 제1 데이터 영역(110)에 제공되는 경우, 독출 전류(IREAD)는 제3 데이터 메모리 셀(113) 및 제3 데이터 셀 트랜지스터(118)를 통해서 제1 소스 라인(SL0)에 제공될 수 있다. 독출 전류(IREAD)가 제3 데이터 메모리 셀(113) 및 제3 데이터 셀 트랜지스터(118)를 통해서 제1 소스 라인(SL0)에 제공되는 경우, 독출 전류(IREAD)는 제1 데이터 영역(110)의 데이터 트랜지스터(151)를 통해서 접지 전압(VSS)에 제공될 수 있다. 이 경우, 제1 비트 라인(BL0)의 전압은 데이터 전압(DATA_V)일 수 있다.
이 경우, 기준 영역(300)에서는 독출 신호(READ)에 기초하여 기준 스위치(305)는 턴-온될 수 있다. 독출 신호(READ)에 기초하여 기준 스위치(305)가 턴-온되는 경우, 독출 전류(IREAD)가 기준 비트 라인(REF0BL)을 따라서 기준 영역(300)에 제공될 수 있다. 제3 워드 라인(WLn-1)이 인에이블되고, 독출 전류(IREAD)가 기준 비트 라인(REF0BL)을 따라서 기준 영역(300)에 제공되는 경우, 독출 전류(IREAD)는 제3 기준 메모리 셀(303) 및 제3 기준 셀 트랜지스터(308)를 통해서 기준 소스 라인(REF0SL)에 제공될 수 있다. 독출 전류(IREAD)가 제3 기준 메모리 셀(303) 및 제3 기준 셀 트랜지스터(308)를 통해서 기준 소스 라인(REF0SL)에 제공되는 경우, 독출 전류(IREAD)는 저항 회로(370) 및 기준 트랜지스터(351)를 통해서 접지 전압(VSS)에 제공될 수 있다. 이 경우, 기준 비트 라인(REF0BL)의 전압은 기준 전압(VREF)일 수 있다.
예를 들어, 저항 회로(370)의 저항 값이 0인 경우, 기준 영역(300)에서 제공되는 기준 전압(VREF)은 데이터 '0'에 상응하는 기준 전압(VREF)일 수 있다. 저항 회로(370)의 저항 값이 증가함에 따라 기준 영역(300)에서 제공되는 기준 전압(VREF)은 증가할 수 있고, 저항 회로(370)의 저항 값이 감소함에 따라 기준 영역(300)에서 제공되는 기준 전압(VREF)은 감소할 수 있다. 따라서, 저항 회로(370)의 저항 값을 조절하는 경우, 기준 영역(300)에서 제공되는 기준 전압(VREF)은 데이터 영역(110, 120, 130, 140)에서 제공되는 데이터 전압(DATA_V)이 데이터 '0'에 상응하는 전압인지 데이터 '1에 상응하는 전압인지를 판단하는 전압으로 사용될 수 있다.
예시적인 실시예에 있어서, 메모리 셀 어레이(100)는 3차원 메모리 셀 어레이일 수 있다. 본 발명의 일 실시예에 있어서, 3차원 메모리 셀 어레이는 메모리 장치(10)에 포함될 수 있다. 다음의 특허 문서들은 3차원 메모리 어레이들에 대한 구성들을 설명한다: U.S. Pat. Nos. 7,679,133; 8,553,466; 8,654,587; 8,559,235; and US Pat. Pub. No. 2011/0233648.
도 39는 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 1 및 39를 참조하면, 메모리 시스템(20)은 메모리 컨트롤러(15) 및 메모리 장치(10)를 포함한다. 메모리 컨트롤러(15)는 액세스 어드레스 신호(ADDR) 및 독출 신호(READ)를 제공한다. 메모리 장치(10)는 액세스 어드레스 신호(ADDR) 및 독출 신호(READ)에 기초하여 출력 데이터(D_OUT)를 제공한다.
메모리 장치(10)는 메모리 셀 어레이(100) 및 센스 앰프(500)를 포함한다. 메모리 셀 어레이(100)는 데이터 영역(110, 120, 130, 140) 및 기준 영역(300)을 포함한다. 데이터 영역(110, 120, 130, 140)은 비트 라인들과 소스 라인들 사이에 배치되는 데이터 메모리 셀들을 포함하고, 데이터를 저장한다. 예를 들어, 데이터 영역(110, 120, 130, 140)은 제1 데이터 영역(110), 제2 데이터 영역(120), 제3 데이터 영역(130) 및 제4 데이터 영역(140)을 포함할 수 있다. 제1 데이터 영역(110)은 제1 비트 라인(BL0)과 제1 소스 라인(SL0) 사이에 배치되는 제1 내지 4 데이터 메모리 셀들(111 내지 114)을 포함할 수 있다. 또한, 제2 데이터 영역(120)은 제2 비트 라인(BL1)과 제2 소스 라인(SL1) 사이에 배치되는 제5 내지 8 데이터 메모리 셀들(121 내지 124)을 포함할 수 있다. 또한, 제3 데이터 영역(130)은 제3 비트 라인(BL2)과 제3 소스 라인(SL2) 사이에 배치되는 제9 내지 12 데이터 메모리 셀들(131 내지 134)을 포함할 수 있다. 또한, 제4 데이터 영역(140)은 제4 비트 라인(BLn)과 제4 소스 라인(SLn) 사이에 배치되는 제13 내지 16 데이터 메모리 셀들(141 내지 144)을 포함할 수 있다.
기준 영역(300)은 기준 비트 라인(REF0BL)과 기준 소스 라인(REF0SL) 사이에 배치되는 기준 메모리 셀들을 포함한다. 예를 들어, 기준 영역(300)은 기준 비트 라인(REF0BL)과 기준 소스 라인(REF0SL) 사이에 배치되는 제1 내지 4 기준 메모리 셀들(301 내지 304)을 포함할 수 있다. 도 12에서 후술하는 바와 같이, 제1 내지 4 기준 메모리 셀들(301 내지 304)의 각각의 상태는 동일할 수 있다. 예를 들어, 제1 내지 4 기준 메모리 셀들(301 내지 304)의 각각에 포함되는 제1 층(361)의 스핀 방향 및 제2 층(362)의 스핀 방향은 제1 방향(D1)일 수 있다.
기준 영역(300)은 기준 소스 라인(REF0SL)과 연결되는 저항 회로(370)의 저항 값에 기초하여 기준 전압(VREF)을 제공한다. 예를 들어, 제1 데이터 영역(110)에 포함되는 제3 데이터 메모리 셀(113)의 데이터를 독출하기 위하여 제3 워드 라인(WLn-1)은 인에이블될 수 있다.
이 경우, 데이터 영역(110, 120, 130, 140)에서는 독출 신호(READ)에 기초하여 제1 데이터 영역(110)의 데이터 스위치(115)가 턴-온될 수 있다. 독출 신호(READ)에 기초하여 제1 데이터 영역(110)의 데이터 스위치(115)가 턴-온되는 경우, 독출 전류(IREAD)가 제1 비트 라인(BL0)을 따라서 제1 데이터 영역(110)에 제공될 수 있다. 제3 워드 라인(WLn-1)이 인에이블되고, 독출 전류(IREAD)가 제1 비트 라인(BL0)을 따라서 제1 데이터 영역(110)에 제공되는 경우, 독출 전류(IREAD)는 제3 데이터 메모리 셀(113) 및 제3 데이터 셀 트랜지스터(118)를 통해서 제1 소스 라인(SL0)에 제공될 수 있다. 독출 전류(IREAD)가 제3 데이터 메모리 셀(113) 및 제3 데이터 셀 트랜지스터(118)를 통해서 제1 소스 라인(SL0)에 제공되는 경우, 독출 전류(IREAD)는 제1 데이터 영역(110)의 데이터 트랜지스터(151)를 통해서 접지 전압(VSS)에 제공될 수 있다. 이 경우, 제1 비트 라인(BL0)의 전압은 데이터 전압(DATA_V)일 수 있다.
이 경우, 기준 영역(300)에서는 독출 신호(READ)에 기초하여 기준 스위치(305)는 턴-온될 수 있다. 독출 신호(READ)에 기초하여 기준 스위치(305)가 턴-온되는 경우, 독출 전류(IREAD)가 기준 비트 라인(REF0BL)을 따라서 기준 영역(300)에 제공될 수 있다. 제3 워드 라인(WLn-1)이 인에이블되고, 독출 전류(IREAD)가 기준 비트 라인(REF0BL)을 따라서 기준 영역(300)에 제공되는 경우, 독출 전류(IREAD)는 제3 기준 메모리 셀(303) 및 제3 기준 셀 트랜지스터(308)를 통해서 기준 소스 라인(REF0SL)에 제공될 수 있다. 독출 전류(IREAD)가 제3 기준 메모리 셀(303) 및 제3 기준 셀 트랜지스터(308)를 통해서 기준 소스 라인(REF0SL)에 제공되는 경우, 독출 전류(IREAD)는 저항 회로(370) 및 기준 트랜지스터(351)를 통해서 접지 전압(VSS)에 제공될 수 있다. 이 경우, 기준 비트 라인(REF0BL)의 전압은 기준 전압(VREF)일 수 있다.
예를 들어, 저항 회로(370)의 저항 값이 0인 경우, 기준 영역(300)에서 제공되는 기준 전압(VREF)은 데이터 '0'에 상응하는 기준 전압일 수 있다. 저항 회로(370)의 저항 값이 증가함에 따라 기준 영역(300)에서 제공되는 기준 전압(VREF)은 증가할 수 있고, 저항 회로(370)의 저항 값이 감소함에 따라 기준 영역(300)에서 제공되는 기준 전압(VREF)은 감소할 수 있다. 따라서, 저항 회로(370)의 저항 값을 조절하는 경우, 기준 영역(300)에서 제공되는 기준 전압(VREF)은 데이터 영역(110, 120, 130, 140)에서 제공되는 데이터 전압(DATA_V)이 데이터 '0'에 상응하는 전압인지 데이터 '1에 상응하는 전압인지를 판단하는 전압으로 사용될 수 있다.
센스 앰프(500)는 데이터에 상응하는 데이터 전압(DATA_V) 및 기준 전압(VREF)을 비교하여 출력 데이터(D_OUT)를 제공한다. 예를 들어, 제1 데이터 영역(110)에 포함되는 제3 데이터 메모리 셀(113)에 저장되는 데이터는 1일 수 있다. 제1 데이터 영역(110)에 포함되는 제3 데이터 메모리 셀(113)의 데이터를 독출하기 위하여 제3 워드 라인(WLn-1)은 인에이블될 수 있다. 제3 워드 라인(WLn-1)이 인에이블되고, 독출 전류(IREAD)가 기준 비트 라인(REF0BL)을 따라서 기준 영역(300)에 제공되는 경우, 기준 영역(300)은 기준 전압(VREF)을 제공할 수 있다. 또한, 제3 워드 라인(WLn-1)이 인에이블되고, 독출 전류(IREAD)가 제1 비트 라인(BL0)을 따라서 제1 데이터 영역(110)에 제공되는 경우, 제1 데이터 영역(110)은 데이터 '1'에 상응하는 데이터 전압(DATA_V)을 제공할 수 있다. 이 경우, 센스 앰프(500)는 데이터 '1'에 상응하는 데이터 전압(DATA_V) 및 기준 전압(VREF)을 비교하여 출력 데이터(D_OUT)를 제공할 수 있다.
본 발명의 실시예들에 따른 메모리 장치(10)는 기준 소스 라인(REF0SL)과 연결되는 저항 회로(370)의 저항 값에 기초하여 생성되는 기준 전압(VREF)을 제공함으로써 성능을 향상시킬 수 있다.
도 40은 본 발명의 실시예들에 따른 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 40을 참조하면, 모바일 시스템(700)은 프로세서(710), 메모리 장치(720), 저장 장치(730), 이미지 센서(760), 디스플레이 디바이스(740) 및 파워 서플라이(750)를 포함할 수 있다. 모바일 시스템(700)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다.
프로세서(710)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(710)는 마이크로프로세서(micro-processor), 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 프로세서(710)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus)를 통하여 메모리 장치(720), 저장 장치(730) 및 디스플레이 장치(740)와 통신을 수행할 수 있다. 실시예에 따라, 프로세서(710)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다. 메모리 장치(720)는 모바일 시스템(700)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, 메모리 장치(720)는 디램(DRAM), 모바일 디램, 에스램(SRAM), 피램(PRAM), 에프램(FRAM), 알램(RRAM) 및/또는 엠램(MRAM)을 포함하여 구현될 수 있다. 저장 장치(730)는 솔리드 스테이트 드라이브(solid state drive), 하드 디스크 드라이브(hard disk drive), 씨디롬(CD-ROM) 등을 포함할 수 있다. 모바일 시스템(700)은 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터 등과 같은 출력 수단을 더 포함할 수 있다. 파워 서플라이(750)는 모바일 시스템(700)의 동작에 필요한 동작 전압을 공급할 수 있다.
이미지 센서(760)는 상기 버스들 또는 다른 통신 링크를 통해서 프로세서(710)와 연결되어 통신을 수행할 수 있다. 이미지 센서(900)는 프로세서(710)와 함께 하나의 칩에 집적될 수도 있고, 서로 다른 칩에 각각 집적될 수도 있다.
모바일 시스템(700)의 구성 요소들은 다양한 형태들의 패키지로 구현될 수 있다. 예를 들어, 모바일 시스템(700)의 적어도 일부의 구성들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장될 수 있다.
한편, 모바일 시스템(700)은 본원발명의 실시예들에 따른 메모리 시스템을 이용하는 모든 모바일 시스템으로 해석되어야 할 것이다. 예를 들어, 모바일 시스템(700)은 디지털 카메라, 이동 전화기, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 스마트폰 등을 포함할 수 있다.
도 41은 본 발명의 실시예들에 따른 솔리드 스테이트 드라이브를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
도 41을 참조하면, 컴퓨팅 시스템(800)은 프로세서(810), 입출력 허브(820), 입출력 컨트롤러 허브(830), 적어도 하나의 메모리 모듈(840) 및 그래픽 카드(850)를 포함한다. 실시예에 따라, 컴퓨팅 시스템(800)은 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 네비게이션(Navigation) 시스템 등과 같은 임의의 컴퓨팅 시스템일 수 있다.
프로세서(810)는 특정 계산들 또는 태스크들과 같은 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(810)는 마이크로프로세서 또는 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 실시예에 따라, 프로세서(810)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 프로세서(1510)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 도 18에는 하나의 프로세서(810)를 포함하는 컴퓨팅 시스템(800)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(800)은 복수의 프로세서들을 포함할 수 있다. 또한, 실시예에 따라, 프로세서(810)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
프로세서(810)는 메모리 모듈(840)의 동작을 제어하는 메모리 컨트롤러(811)를 포함할 수 있다. 프로세서(810)에 포함된 메모리 컨트롤러(811)는 집적 메모리 컨트롤러(Integrated Memory Controller; IMC)라 불릴 수 있다. 메모리 컨트롤러(811)와 메모리 모듈(840) 사이의 메모리 인터페이스는 복수의 신호선들을 포함하는 하나의 채널로 구현되거나, 복수의 채널들로 구현될 수 있다. 또한, 각 채널에는 하나 이상의 메모리 모듈(840)이 연결될 수 있다. 실시예에 따라, 메모리 컨트롤러(811)는 입출력 허브(820) 내에 위치할 수 있다. 메모리 컨트롤러(811)를 포함하는 입출력 허브(820)는 메모리 컨트롤러 허브(Memory Controller Hub; MCH)라 불릴 수 있다.
메모리 모듈(840)은 메모리 컨트롤러(811)로부터 제공된 데이터를 저장하는 복수의 메모리 장치들과 복수의 메모리 장치들의 동작들을 전반적으로 관리하는 버퍼 칩을 포함할 수 있다. 복수의 메모리 장치들 각각은 프로세서(810)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 예를 들어, 메모리 장치들 각각은 DDR SDRAM, LPDDR SDRAM, GDDR SDRAM, RDRAM 등과 같은 동적 랜덤 액세스 메모리이거나, 리프레쉬 동작이 필요한 임의의 휘발성 메모리 장치일 수 있다.
입출력 허브(820)는 그래픽 카드(850)와 같은 장치들과 프로세서(810) 사이의 데이터 전송을 관리할 수 있다. 입출력 허브(820)는 다양한 방식의 인터페이스를 통하여 프로세서(810)에 연결될 수 있다. 예를 들어, 입출력 허브(820)와 프로세서(810)는, 프론트 사이드 버스(Front Side Bus; FSB), 시스템 버스(System Bus), 하이퍼트랜스포트(HyperTransport), 라이트닝 데이터 트랜스포트(Lightning Data Transport; LDT), 퀵패스 인터커넥트(QuickPath Interconnect; QPI), 공통 시스템 인터페이스(Common System Interface; CSI) 등의 다양한 표준의 인터페이스로 연결될 수 있다.
입출력 허브(820)는 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 허브(820)는 가속 그래픽 포트(Accelerated Graphics Port; AGP) 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; PCIe), 통신 스트리밍 구조(Communications Streaming Architecture; CSA) 인터페이스 등을 제공할 수 있다.
그래픽 카드(850)는 AGP 또는 PCIe를 통하여 입출력 허브(820)와 연결될 수 있다. 그래픽 카드(850)는 영상을 표시하기 위한 디스플레이 장치(미도시)를 제어할 수 있다. 그래픽 카드(850)는 이미지 데이터 처리를 위한 내부 프로세서 및 내부 반도체 메모리 장치를 포함할 수 있다. 실시예에 따라, 입출력 허브(820)는, 입출력 허브(820)의 외부에 위치한 그래픽 카드(850)와 함께, 또는 그래픽 카드(850) 대신에 입출력 허브(820)의 내부에 그래픽 장치를 포함할 수 있다. 입출력 허브(820)에 포함된 그래픽 장치는 집적 그래픽(Integrated Graphics)이라 불릴 수 있다. 또한, 메모리 컨트롤러 및 그래픽 장치를 포함하는 입출력 허브(820)는 그래픽 및 메모리 컨트롤러 허브(Graphics and Memory Controller Hub; GMCH)라 불릴 수 있다.
입출력 컨트롤러 허브(830)는 다양한 시스템 인터페이스들이 효율적으로 동작하도록 데이터 버퍼링 및 인터페이스 중재를 수행할 수 있다. 입출력 컨트롤러 허브(830)는 내부 버스를 통하여 입출력 허브(820)와 연결될 수 있다. 예를 들어, 입출력 허브(820)와 입출력 컨트롤러 허브(830)는 다이렉트 미디어 인터페이스(Direct Media Interface; DMI), 허브 인터페이스, 엔터프라이즈 사우스브릿지 인터페이스(Enterprise Southbridge Interface; ESI), PCIe 등을 통하여 연결될 수 있다.
입출력 컨트롤러 허브(830)는 주변 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 컨트롤러 허브(830)는 범용 직렬 버스(Universal Serial Bus; USB) 포트, 직렬 ATA(Serial Advanced Technology Attachment; SATA) 포트, 범용 입출력(General Purpose Input/Output; GPIO), 로우 핀 카운트(Low Pin Count; LPC) 버스, 직렬 주변 인터페이스(Serial Peripheral Interface; SPI), PCI, PCIe 등을 제공할 수 있다.
실시예에 따라, 프로세서(810), 입출력 허브(820) 및 입출력 컨트롤러 허브(830)는 각각 분리된 칩셋들 또는 집적 회로들로 구현되거나, 프로세서(810), 입출력 허브(820) 또는 입출력 컨트롤러 허브(830) 중 2 이상의 구성요소들이 하나의 칩셋으로 구현될 수 있다.
본 발명의 실시예들에 따른 메모리 장치는 기준 소스 라인과 연결되는 저항 회로의 저항 값에 기초하여 생성되는 기준 전압을 센스 앰프에 제공함으로써 성능을 향상시킬 수 있어 메모리 시스템에 적용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (20)

  1. 비트 라인들과 소스 라인들 사이에 배치되는 데이터 메모리 셀들을 포함하고, 상기 데이터 메모리 셀들에 저장되는 데이터에 상응하는 데이터 전압을 제공하는 데이터 영역;
    기준 비트 라인과 기준 소스 라인 사이에 배치되는 기준 메모리 셀들을 포함하고, 상기 기준 소스 라인과 연결되는 저항 회로의 저항 값에 기초하여 기준 전압을 제공하는 기준 영역; 및
    상기 데이터 전압 및 상기 기준 전압을 비교하여 출력 데이터를 제공하는 센스 앰프를 포함하고,
    상기 저항 회로의 저항 값에 기초하여 상기 기준 비트 라인의 전압이 변동하는 메모리 장치.
  2. 제1 항에 있어서,
    상기 기준 메모리 셀들의 상태는 상기 기준 메모리 셀에 포함되는 제1 층의 스핀 방향 및 제2 층의 스핀 방향이 동일한 제1 상태 인 것을 특징으로 하는 메모리 장치.
  3. 제2 항에 있어서,
    상기 기준 영역은 상기 기준 소스 라인과 상기 저항 회로를 연결하는 기준 트랜지스터를 포함하고,
    상기 데이터 영역은 상기 소스 라인들과 접지 전압을 연결하는 데이터 트랜지스터를 포함하는 것을 특징으로 하는 메모리 장치.
  4. 제3 항에 있어서,
    상기 기준 트랜지스터 및 상기 데이터 트랜지스터는 독출 신호에 기초하여 턴-온되는 것을 특징으로 하는 메모리 장치.
  5. 제3 항에 있어서,
    상기 저항 회로는 상기 기준 트랜지스터와 상기 접지 전압 사이에 연결되는 것을 특징으로 하는 메모리 장치.
  6. 삭제
  7. 제1 항에 있어서,
    상기 저항 회로의 저항 값이 증가함에 따라 상기 기준 비트 라인의 전압은 증가하고,
    상기 저항 회로의 저항 값이 감소함에 따라 상기 기준 비트 라인의 전압은 감소하는 것을 특징으로 하는 메모리 장치.
  8. 제3 항에 있어서,
    상기 기준 트랜지스터는 엔-모스 트랜지스터인 것을 특징으로 하는 메모리 장치.
  9. 제2 항에 있어서,
    상기 메모리 장치는 저항 조절 신호에 기초하여 상기 저항 회로의 저항 값을 조절하는 것을 특징으로 하는 메모리 장치.
  10. 제9 항에 있어서,
    상기 저항 조절 신호가 제1 로직 레벨인 경우, 상기 저항 회로의 저항 값은 증가하고,
    상기 저항 조절 신호가 제2 로직 레벨인 경우, 상기 저항 회로의 저항 값은 감소하는 것을 특징으로 하는 메모리 장치.
  11. 제2 항에 있어서,
    상기 기준 메모리 셀들의 전압 산포 중 최소값에 해당하는 기준 최소 전압이 상기 데이터 메모리 셀들 중 제1 데이터를 갖는 제1 데이터 전압 메모리 셀들의 전압 산포 중 최대값에 해당하는 제1 데이터 최대 전압보다 큰 것을 특징으로 하는 메모리 장치.
  12. 제2 항에 있어서,
    상기 기준 메모리 셀들의 전압 산포 중 최대값에 해당하는 기준 최대 전압이 상기 데이터 메모리 셀들 중 제2 데이터를 갖는 제2 데이터 전압 메모리 셀들의 전압 산포 중 최소값에 해당하는 제2 데이터 최소 전압보다 작은 것을 특징으로 하는 메모리 장치.
  13. 제1 항에 있어서,
    상기 기준 메모리 셀들의 상태는 상기 기준 메모리 셀에 포함되는 제1 층의 스핀 방향 및 제2 층의 스핀 방향이 상이한 제2 상태 인 것을 특징으로 하는 메모리 장치.
  14. 제13 항에 있어서,
    상기 기준 영역은 상기 기준 소스 라인과 상기 저항 회로를 연결하는 기준 트랜지스터를 포함하고,
    상기 기준 트랜지스터는 독출 신호에 기초하여 턴-온되는 것을 특징으로 하는 메모리 장치.
  15. 제14 항에 있어서,
    상기 저항 회로는 상기 기준 트랜지스터와 역 바이어스 전압 사이에 연결되고,
    상기 역 바이어스 전압에 따라 상기 기준 비트 라인의 전압을 조절하는 것을 특징으로 하는 메모리 장치.
  16. 제15 항에 있어서,
    상기 저항 회로의 저항 값이 증가함에 따라 상기 기준 비트 라인의 전압은 증가하고,
    상기 저항 회로의 저항 값이 감소함에 따라 상기 기준 비트 라인의 전압은 감소하고,
    상기 메모리 장치는 저항 조절 신호에 기초하여 상기 저항 회로의 저항 값을 조절하는 것을 특징으로 하는 메모리 장치.
  17. 제16 항에 있어서,
    상기 저항 조절 신호가 제1 로직 레벨인 경우, 상기 기준 비트 라인의 전압은 증가하고,
    상기 저항 조절 신호가 제2 로직 레벨인 경우, 상기 기준 비트 라인의 전압은 감소하는 것을 특징으로 하는 메모리 장치.
  18. 제13 항에 있어서,
    상기 기준 메모리 셀들의 전압 산포 중 최소값에 해당하는 기준 최소 전압이 상기 데이터 메모리 셀들 중 제1 데이터를 갖는 제1 데이터 전압 메모리 셀들의 전압 산포 중 최대값에 해당하는 제1 데이터 최대 전압보다 크고,
    상기 기준 메모리 셀들의 전압 산포 중 최대값에 해당하는 기준 최대 전압이 상기 데이터 메모리 셀들 중 제2 데이터를 갖는 제2 데이터 전압 메모리 셀들의 전압 산포 중 최소값에 해당하는 제2 데이터 최소 전압보다 작은 것을 특징으로 하는 메모리 장치.
  19. 비트 라인들과 소스 라인들 사이에 배치되는 데이터 메모리 셀들을 포함하고, 상기 데이터 메모리 셀들에 저장되는 데이터에 상응하는 데이터 전압을 제공하는 데이터 영역; 및
    기준 비트 라인과 기준 소스 라인 사이에 배치되는 기준 메모리 셀들을 포함하고, 상기 기준 소스 라인과 연결되는 저항 회로의 저항 값에 기초하여 기준 전압을 제공하는 기준 영역을 포함하고,
    상기 데이터 영역 및 상기 기준 영역을 포함하는 메모리 셀 어레이는 3차원 메모리 셀 어레이이고,
    상기 메모리 셀 어레이의 메모리 셀은 자기 터널 접합 소자를 포함하며,
    상기 저항 회로의 저항 값에 기초하여 상기 기준 비트 라인의 전압이 변동하는 것을 특징으로 하는 메모리 셀 어레이.
  20. 액세스 어드레스 신호 및 독출 신호를 제공하는 메모리 컨트롤러; 및
    상기 액세스 어드레스 신호 및 상기 독출 신호에 기초하여 출력 데이터를 제공하는 메모리 장치를 포함하고,
    상기 메모리 장치는,
    비트 라인들과 소스 라인들 사이에 배치되는 데이터 메모리 셀들을 포함하고, 데이터가 저장되는 데이터 영역;
    기준 비트 라인과 기준 소스 라인 사이에 배치되는 기준 메모리 셀들을 포함하고, 상기 기준 소스 라인과 연결되는 저항 회로의 저항 값에 기초하여 기준 전압을 제공하는 기준 영역; 및
    상기 액세스 어드레스에 상응하는 상기 데이터의 데이터 전압 및 상기 기준 전압을 비교하여 상기 출력 데이터를 제공하는 센스 앰프를 포함하며,
    상기 저항 회로의 저항 값에 기초하여 상기 기준 비트 라인의 전압이 변동하는 메모리 시스템.
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