KR20190022984A - 비트 라인 누설 전류에 의한 읽기 페일을 방지하도록 구성되는 메모리 장치 및 그 동작 방법 - Google Patents

비트 라인 누설 전류에 의한 읽기 페일을 방지하도록 구성되는 메모리 장치 및 그 동작 방법 Download PDF

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Abstract

본 발명은 자기 터널 접합 소자를 포함하는 메모리 장치에 관한 것이다. 메모리 장치는 제 1 노드에 연결되어 제 1 전류를 공급받는 선택된 비트 라인, 제 2 노드에 연결되어 제 2 전류를 공급받는 기준 비트 라인, 선택된 비트 라인에 연결되는 선택된 메모리 셀로부터 읽혀진 데이터를 판단하기 위해, 제 1 노드 및 제 2 노드의 전압 차이를 감지하는 센스 앰프를 포함할 수 있다. 본 발명에 따르면, 제 2 노드에는, 서브 비트 라인이 더 연결될 수 있다.

Description

비트 라인 누설 전류에 의한 읽기 페일을 방지하도록 구성되는 메모리 장치 및 그 동작 방법{MEMORY DEVICE CONFIGURED TO PREVENT READ FAILURE DUE TO LEAKAGE CURRENT INTO BIT LINE AND METHOD OF OPEERATING THE SAME}
본 발명은 메모리 장치에 관한 것으로, 좀 더 상세하게는, 비트 라인으로의 누설 전류에 의한 읽기 페일을 방지하도록 구성되는 메모리 장치에 관한 것이다.
일반적으로 반도체 메모리 장치(Semiconductor Memory Device)는 휘발성 메모리 장치(Volatile Memory Device)와 불휘발성 메모리 장치(Non-volatile Memory Device)로 구분된다. 휘발성 메모리 장치는 읽고 쓰는 속도가 빠르지만 외부 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에 불휘발성 메모리 장치는 외부 전원 공급이 중단되더라도 그 내용을 보존한다. 그러므로 불휘발성 메모리 장치는 전원이 공급되었는지의 여부에 관계없이 보존되어야 할 내용을 저장하는 데 쓰인다.
최근, 고집적 및 대용량을 실현할 수 있는 불휘발성 반도체 메모리 장치의 수요가 날로 증가하고 있다. 그러한 메모리 장치로는, 현재 휴대용 전자기기 등에 주로 사용되는 플래시 메모리(Flash memory)가 대표적이다. 하지만, 랜덤 액세스(Random access)가 가능하고 향상된 성능의 불휘발성 소자에 대한 연구가 활발히 이루어지고 있다. 예를 들면, 강유전체 커패시터를 이용한 FRAM (Ferroelectric RAM), TMR (Tunneling magneto-resistive) 막을 이용한 MRAM (Magnetic RAM), 칼코겐 혼합물(Chalcogenide alloys)을 이용한 상 변화 메모리 장치(Phase change memory device), 그리고 가변 저항 물질막을 데이터 저장매체로 사용하는 RRAM (Resistive RAM) 등이 있다.
상술한 불휘발성 메모리들, 특히, MRAM은 데이터가 저장되는 메모리 셀 외에도, 메모리 셀들에 저장된 데이터를 판별하기 위한 기준 셀을 포함한다. 다만 데이터가 저장되는 메모리 셀들의 전압 (또는, 저항) 산포는 비선택된 메모리 셀들의 개수, 주변 온도 등 다양한 요인에 의해 변할 수 있다. 이러한 요인들에 의해 메모리 셀들의 전압 산포가 변하였음에도, 읽기 동작을 수행하는데 이용되는 기준 전압의 레벨을 별도로 보정하지 않는다면, 이는 심각한 읽기 페일을 초래한다. 그러므로, 기준 전압을 보정하여 읽기 페일을 방지하는 것은 매우 중요하다.
본 발명의 목적은 비트 라인으로의 누설 전류에 의한 읽기 페일을 방지 하기 위한 기준 비트 라인의 구성 및 동작 방법을 제공하는데 있다.
본 발명의 실시 예에 따른 메모리 장치는, 제 1 노드에 연결되어 제 1 전류를 공급받는 선택된 비트 라인, 제 2 노드에 연결되어 제 2 전류를 공급받는 기준 비트 라인, 상기 선택된 비트 라인에 연결되는 선택된 메모리 셀로부터 읽혀진 데이터를 판단하기 위해, 상기 제 1 노드 및 상기 제 2 노드의 전압 차이를 감지하는 센스 앰프를 포함하되, 상기 제 2 노드에는, 서브 비트 라인이 더 연결될 수 있다.
본 발명의 다른 실시 예에 따른 메모리 장치는, 선택된 비트 라인에 연결되는 선택된 메모리 셀, 기준 비트 라인에 연결되는 기준 셀, 및 서브 비트 라인에 연결되는 서브 셀을 포함하는 메모리 셀 어레이, 그리고 상기 기준 비트 라인으로 제 1 전류가 입력되는 제 1 노드와, 상기 기준 비트 라인과 상기 서브 비트 라인으로 제 2 전류가 입력되는 제 2 노드의 전압 차이를 감지하는 센스 앰프를 포함하되, 상기 서브 셀은, 상기 서브 비트 라인에 일단이 연결되는 자기 터널 접합 소자, 그리고 상기 자기 터널 접합 소자의 타단에 일단이 연결되고 서브 소스 라인에 타단이 연결되는 셀 트랜지스터를 포함할 수 있다.
본 발명의 또 다른 실시 예에 따른 메모리 장치는, 선택된 비트 라인에 연결되는 선택된 메모리 셀, 기준 비트 라인에 연결되는 기준 셀, 제 1 서브 비트 라인에 연결되는 제 1 서브 셀, 및 제 2 서브 비트 라인에 연결되는 제 2 서브 셀을 포함하는 메모리 셀 어레이, 상기 기준 비트 라인으로 제 1 전류가 입력되는 제 1 노드와, 상기 기준 비트 라인, 상기 제 1 서브 비트 라인, 및 상기 제 2 서브 비트 라인으로 제 2 전류가 입력되는 제 2 노드의 전압 차이를 감지하는 센스 앰프, 그리고 상기 제 1 서브 비트 라인 및 상기 제 2 서브 비트 라인을 상기 제 2 노드에 선택적으로 연결시키는 제어 로직을 포함할 수 있다.
본 발명에 의하면, 기준 비트 라인에 서브 비트 라인을 추가로 구성함으로써, 비트 라인으로의 누설 전류에 의한 읽기 페일을 방지할 수 있다.
도 1은 실시 예에 따른 스토리지를 포함하는 전자 시스템의 예시적인 구성을 보여주는 블록도이다.
도 2는 본 발명의 실시 예에 따른 메모리 장치의 구성을 예시적으로 보여주는 블록도이다.
도 3은 도 2에 도시된 메모리 셀 어레이의 제 1 영역의 예시적인 구성을 보여주는 회로도이다.
도 4는 도 2의 메모리 셀 어레이에 포함된 메모리 셀의 일 실시 예를 보여주는 도면이다.
도 5 및 도 6은 도 4의 메모리 셀에 저장된 데이터에 따른 자기 터널 접합(MTJ) 소자의 자화 방향을 보여주는 도면이다.
도 7은 도 4의 메모리 셀에 대한 쓰기 동작을 설명하기 위한 도면이다.
도 8은 도 1 내지 도 7을 통하여 설명된 자기 터널 접합(MTJ) 소자의 전압 분포를 개략적으로 보여주는 그래프이다.
도 9는 본 발명의 실시 예에 따른 메모리 장치의 구성을 예시적으로 보여주는 도면이다.
도 10은 본 발명의 실시 예에 따른 메모리 장치의 자기 터널 접합(MTJ) 소자들의 전압 분포를 개략적으로 보여주는 그래프이다.
도 11은 본 발명의 실시 예에 따른 메모리 장치를 보여주는 도면이다.
도 12는 본 발명의 실시 예에 따른 메모리 장치를 예시적으로 보여주는 도면이다.
도 13은 본 발명의 실시 예에 따른 메모리 장치를 동작시키는 방법을 보여주는 순서도이다.
도 14는 본 발명의 실시 예에 따른 메모리 장치의 자기 터널 접합(MTJ) 소자들의 전압 분포를 개략적으로 보여주는 그래프이다.
도 15는 본 발명의 실시 예에 따른 메모리 장치를 동작시키는 방법을 보여주는 순서도이다.
도 16은 본 발명의 실시 예에 따른 메모리 장치를 예시적으로 보여주는 도면이다.
도 17은 본 발명의 실시 예에 따른 메모리 장치를 예시적으로 보여주는 도면이다.
도 18은 본 발명의 실시 예에 따른 메모리 장치를 예시적으로 보여주는 도면이다.
아래에서는, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 실시 예에 따른 스토리지(1400)를 포함하는 전자 시스템(1000)의 예시적인 구성을 보여주는 블록도이다.
전자 시스템(1000)은 적어도 하나의 프로세서(1100), 통신 모듈(1200), 워킹 메모리(1300), 스토리지(1400), 유저 인터페이스(1500), 및 버스(1600)를 포함할 수 있다. 예를 들어, 전자 시스템(1000)은 데스크톱(Desktop) 컴퓨터, 랩톱(Laptop) 컴퓨터, 태블릿(Tablet), 스마트폰, 웨어러블(Wearable) 장치, 비디오 게임기(Video Game Console), 워크스테이션(Workstation), 서버(Server), 전기 자동차 등과 같은 전자 장치들 중 하나일 수 있다.
프로세서(1100)는 전자 시스템(1000)의 전반적인 동작들을 제어할 수 있다. 프로세서(1100)는 다양한 종류의 산술 연산들 및/또는 논리 연산들을 처리할 수 있다. 이를 위해, 프로세서(1100)는 ASIC (application specific integrated circuit), FPGA (field-programmable gate array), 전용 프로세서 (dedicated microprocessor), 마이크로프로세서 등을 포함할 수 있다. 예를 들어, 프로세서(1100)는 하나 이상의 프로세서 코어를 포함할 수 있고, 범용 프로세서, 전용 프로세서(general purpose processor), 또는 애플리케이션 프로세서(Application Processor)로 구현될 수 있다.
통신 모듈(1200)은 전자 시스템(1000)의 외부 장치/시스템과 통신할 수 있다. 예를 들어, 통신 모듈(1200)은 프로세서(1100)와는 별개로 제조되는 기능 블록, 회로, 또는 반도체 칩일 수 있다. 또는, 프로세서(1100)가 애플리케이션 프로세서로 구현되는 경우, 통신 모듈(1200)의 적어도 일부의 기능은 애플리케이션 프로세서(1100)에 머지(merge)될 수 있다.
예를 들어, 통신 모듈(1200)은 LTE (Long Term Evolution), WIMAX (Worldwide Interoperability for Microwave Access), GSM (Global System for Mobile communications), CDMA (Code Division Multiple Access), Bluetooth, NFC (Near Field Communication), Wi-Fi (Wireless Fidelity), RFID (Radio Frequency Identification) 등과 같은 다양한 무선 통신 규약 중 적어도 하나, 및/또는 TCP/IP (Transfer Control Protocol/Internet Protocol), USB (Universal Serial Bus), Firewire 등과 같은 다양한 유선 통신 규약 중 적어도 하나를 지원할 수 있다.
워킹 메모리(1300)는 전자 시스템(1000)의 동작에 이용되는 데이터를 저장할 수 있다. 예를 들어, 워킹 메모리(1300)는 프로세서(1100)에 의해 처리된 또는 처리될 데이터를 일시적으로 저장할 수 있다. 예를 들어, 워킹 메모리(1300)는 DRAM (Dynamic RAM), SDRAM (Synchronous RAM) 등과 같은 휘발성 메모리, 및/또는 PRAM (Phase-change RAM), MRAM (Magneto-resistive RAM), ReRAM (Resistive RAM), FRAM (Ferro-electric RAM) 등과 같은 불휘발성 메모리를 포함할 수 있다.
스토리지(1400)는 하나 이상의 메모리 장치 및 컨트롤러를 포함할 수 있다. 스토리지(1400)의 메모리 장치는 전력 공급에 관계없이 데이터를 저장할 수 있다. 예를 들어, 스토리지(1400)는 플래시 메모리, PRAM, MRAM, ReRAM, FRAM 등과 같은 불휘발성 메모리를 포함할 수 있다. 예를 들어, 스토리지(1400)는 SSD (Solid State Drive), 착탈식(Removable) 스토리지, 임베디드(Embedded) 스토리지 등과 같은 스토리지 매체를 포함할 수 있다.
유저 인터페이스(1500)는 사용자와 전자 시스템(1000) 사이의 통신을 중재할 수 있다. 예를 들어, 유저 인터페이스(1500)는 키보드, 마우스, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서 등과 같은 입력 인터페이스를 포함할 수 있다. 예를 들어, 유저 인터페이스(1500)는 LCD (Liquid Crystal Display) 장치, LED (Light Emitting Diode) 표시 장치, OLED (Organic LED) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, 스피커, 모터 등과 같은 출력 인터페이스를 포함할 수 있다.
버스(1600)는 전자 시스템(1000)의 구성 요소들 사이에서 통신 경로를 제공할 수 있다. 전자 시스템(1000)의 구성 요소들은 버스(1600)의 버스 포맷에 기초하여 서로 데이터를 교환할 수 있다. 예를 들어, 버스 포맷은 USB, SCSI (Small Computer System Interface), PCIe (Peripheral Component Interconnect Express), M-PCIe (Mobile PCIe), ATA (Advanced Technology Attachment), PATA (Parallel ATA), SATA (Serial ATA), SAS (Serial Attached SCSI), IDE (Integrated Drive Electronics), EIDE (Enhanced IDE), NVMe (Nonvolatile Memory Express), UFS (Universal Flash Storage) 등과 같은 다양한 인터페이스 규약 중 하나 이상을 포함할 수 있다.
워킹 메모리(1300) 및 스토리지(1400)는 읽기 마진을 확보하기 위한 누설 전류를 생성하도록 구현된 메모리 장치를 포함할 수 있다. 예를 들어, 비선택된 워드 라인들이 많은 비트 라인에서의 읽기 동작 시, 또는 고온에서의 읽기 동작 시, 전압 산포의 변화에 따라 읽기 마진이 감소하는 것을 방지하기 위해, 기준 노드로 입력되는 읽기 전류 중 일부가 누설되는 서브 비트 라인이 추가로 제공될 수 있다. 그 외에도, 읽기 마진을 확보하기 위한 메모리 장치의 다양한 구성들 및 동작들이 있으며, 구체적인 실시 예들은 도 2 내지 도 18을 참조하여 설명될 것이다.
도 2는 본 발명의 실시 예에 따른 메모리 장치의 구성을 예시적으로 보여주는 블록도이다. 예를 들어, 메모리 장치(100)는 도 1의 전자 시스템(1000)의 워킹 메모리(1300) 및/또는 스토리지(1400)에 구현될 수 있다. 메모리 장치(100)는 메모리 셀 어레이(110), 컬럼 디코더(120), 로우 디코더(130), 읽기 및 쓰기 회로(140), 및 제어 로직(150)을 포함할 수 있다.
메모리 장치(100)는 기준 셀(Reference Cell)을 이용하여 기준 전압을 생성할 수 있다. 메모리 장치(100)는 기준 전압과, 선택된 메모리 셀에 연결되는 선택된 비트 라인의 전압을 비교할 수 있다. 메모리 장치(100)는 선택된 메모리 셀을 제외한 비선택된 메모리 셀로의 누설 전류를 고려하여 기준 전압의 레벨을 감소시키도록 구성될 수 있다. 예를 들어, 메모리 장치(100)는 선택된 비트 라인의 비선택된 메모리 셀들로의 누설 전류를 모사하기 위한 서브 비트 라인을 포함할 수 있다.
메모리 셀 어레이(110)는 가변 저항 메모리(variable resistance memory)들을 사용하여 구현되는 복수의 메모리 셀들을 포함할 수 있다. 예를 들어, 메모리 셀 어레이(110)의 메모리 셀들은 STT-MRAM (Spin Transfer Resistive Random Access Memory)을 포함할 수 있다. 메모리 셀들이 STT-MRAM인 경우, 각 메모리 셀은 자성 물질을 갖는 자기 터널 접합(Magnetic Tunnel Junction; MTJ) 소자를 포함할 수 있다. 메모리 셀 어레이(110) 및 메모리 셀들의 예시적인 구성은 도 4 내지 도 7을 통하여 상세하게 설명될 것이다.
메모리 셀 어레이(110)는 제 1 영역(112) 및 제 2 영역(114)을 포함할 수 있다. 제 1 영역(112)은 데이터가 저장되는 영역일 수 있다. 제 2 영역(114)은 제 1 영역(112)에 저장된 데이터를 읽어내는데 필요한 기준 전압과 관련되는 영역일 수 있다. 제 1 영역(112)과 제 2 영역(114)은 동일 또는 실질적으로 동일하거나 유사한 구조를 가질 수 있다. 즉, 제 1 영역(112)과 제 2 영역(114)은 동일한 제조 공정에 의해 형성될 수 있다.
제 1 영역(112)과 제 2 영역(114)의 위치는 메모리 셀 어레이(110) 내에서 고정될 수 있다. 또는, 제 1 영역(112)과 제 2 영역(114)의 위치는 메모리 셀 어레이(110) 내에서 (예컨대, 컨트롤러 등에 의해) 유동적으로 설정될 수 있다.
컬럼 디코더(120) 및 로우 디코더(130)는 어드레스를 입력받아, 각각 컬럼 어드레스와 로우 어드레스를 디코딩할 수 있다. 컬럼 디코더(120) 및 로우 디코더(130)는 컬럼 어드레스와 로우 어드레스에 기초하여, 읽기 또는 쓰기 동작이 수행되는 메모리 셀에 연결되는, 비트 라인(BL)과 워드 라인(WL)을 선택할 수 있다.
읽기 및 쓰기 회로(140)는 읽기 동작 시 선택된 메모리 셀들의 데이터를 감지할 수 있다. 예를 들어, 읽기 및 쓰기 회로(140)는 읽기 동작 시 선택된 메모리 셀이 연결되는 비트 라인의 전압과, 기준 셀들이 연결되는 기준 비트 라인(Ref BL)의 기준 전압을 비교할 수 있다. 예를 들어, 읽기 및 쓰기 회로(140)는 비교 결과를 증폭하기 위한 센스 앰프를 포함할 수 있다. 읽기 및 쓰기 회로(140)는 비교 결과를 래치할 수 있다.
제어 로직(150)은 커맨드(CMD)에 응답하여 읽기 및 쓰기 회로(140)를 제어할 수 있다. 예를 들어, 제어 로직(150)은 읽기 동작 시 읽기 마진을 확보하기 위해 기준 비트 라인(Ref BL)의 전압 레벨을 낮추기 위한 다양한 동작을 수행할 수 있다. 예를 들어, 제어 로직(150)은 기준 비트 라인(Ref BL)의 전압을 낮추기 위한 누설 전류가 흐르는 서브 비트 라인을 선택할 수 있다. 또는, 제어 로직(150)은 서브 비트 라인에 연결되는 서브 셀에 대한 게이트 바이어싱/바디 바이어싱을 수행할 수 있다. 구체적인 동작은 도 8 이하에서 상세하게 설명될 것이다.
비록 도면에 도시되지는 않았지만, 메모리 장치(100)는 에러 정정 회로를 더 포함할 수 있다. 에러 정정 회로는 읽기 및 쓰기 회로(140)로부터 읽혀진 읽기 데이터에 대한 에러 검출 및 정정을 수행할 수 있다. 예를 들어, 에러 정정 회로는 싱글 에러(Single Error)의 정정 및 이중 에러(Double Error)의 검출이 가능한 해밍 코드(Hamming code) 방식의 인코딩 및 디코딩을 수행할 수 있다.
에러 정정 회로는 읽기 및 쓰기 회로(140)로부터 제공되는 읽기 데이터를 디코딩하여 에러의 존재를 검출할 수 있다. 에러 정정 회로는 정정 가능한 에러를 정정한다. 에러 정정 회로는 에러가 존재하지 않거나 정정 가능한 에러가 읽기 데이터에 포함되는 경우, 제어 로직(150)에 읽기 성공(Pass)을 나타내는 플래그(Flag)를 전달할 수 있다. 반면, 에러 정정 회로는 에러 디코딩시에 정정 불가한 에러가 검출되는 경우, 제어 로직(150)에 읽기 실패(Fail)를 나타내는 플래그(Flag)를 전달할 수 있다.
예를 들어, 읽기 데이터에 대한 에러 정정이 불가능한 경우, 제어 로직(150)은 기준 비트 라인(Ref BL)의 기준 전압의 레벨을 낮추기 위한 다양한 동작을 수행할 것이다. 예를 들어, 제어 로직(150)은 서브 비트 라인(Sub BL)에 연결되는 셀 트랜지스터에 대해 게이트 바이어싱 및/또는 바디 바이어싱을 수행할 수 있다. 예를 들어, 제어 로직(150)은, 복수의 서브 비트 라인들이 제공되는 경우, 읽기 마진을 확보할 수 있는 최적의 서브 비트라인들의 개수를 판단할 수 있다.
도 3은 도 2에 도시된 메모리 셀 어레이(110)의 제 1 영역(112)의 예시적인 구성을 보여주는 회로도이다. 메모리 셀 어레이(112)는 행과 열 방향을 따라 배치되는 복수의 메모리 셀(MC)들을 포함할 수 있다. 각 메모리 셀(MC)은 자기 터널 접합(MTJ) 소자와 셀 트랜지스터(CT)를 포함할 수 있다. 또는, 메모리 셀(MC)은 자기 터널 접합(MTJ) 소자만을 지칭할 수도 있다.
자기 터널 접합(MTJ) 소자로 제공되는 전류 (또는 전압)의 크기 및 방향에 따라 저항값이 가변할 수 있다. 자기 터널 접합(MTJ) 소자로 입력되는 전류 (또는 전압)가 차단되어도, 저항값은 그대로 유지될 수 있다. 즉, 자기 터널 접합(MTJ) 소자는 불휘발성의 특성을 가질 수 있다.
셀 트랜지스터(CT)들의 게이트 전극들은 워드 라인들(WL1~WLn)에 연결될 수 있다. 각 셀 트랜지스터(CT)는 워드 라인을 통하여 제공되는 신호에 의하여 스위칭-온 또는 스위칭-오프 될 수 있다. 셀 트랜지스터(CT)의 드레인(drain) 전극은 자기 터널 접합 소자(MTJ)에 연결되며, 셀 트랜지스터(CT)의 소스(source) 전극은 소스 라인(SL)에 연결될 수 있다. 예를 들어, 셀 트랜지스터(CT) 들의 소스 전극들은 모두 동일한 소스 라인에 연결될 수 있다. 또는, 셀 트랜지스터(CT) 들의 소스 전극들 중 적어도 일부만 동일한 소스 라인에 연결될 수 있다.
도 4는 도 2의 메모리 셀 어레이(110)에 포함된 메모리 셀의 일 실시 예를 보여주는 도면이다. 메모리 셀(MC)은 자기 터널 접합 소자(MTJ)(L1~L3) 및 셀 트랜지스터(CT)를 포함할 수 있다.
셀 트랜지스터(CT)의 게이트 전극은 워드 라인(예컨대, 제 1 워드 라인(WL1))에 연결되고, 셀 트랜지스터(CT)의 일 전극은 자기 터널 접합 소자(MTJ)를 통해 비트 라인(예컨대, 제 1 비트 라인(BL1))에 연결될 수 있다. 셀 트랜지스터(CT)의 다른 전극은 소스 라인(예컨대, 제 1 소스 라인(SL1))에 연결될 수 있다.
자기 터널 접합 소자는 피고정층(Pinned layer)(L3)과 자유층(Free layer)(L1) 및 이들 사이에 터널층(L2)을 포함할 수 있다. 피고정층(L3)의 자화 방향은 고정되어 있으며, 자유층(L1)의 자화 방향은 조건에 따라 피고정층(L3)의 자화 방향과 동일하거나 다를 수 있다. 피고정층(L3)의 자화 방향을 고정시키기 위하여, 예컨대, 반강자성층(anti-ferromagnetic layer)(미도시)이 더 구비될 수 있다.
자유층(L1)은 변화 가능한 자화 방향을 갖는 물질을 포함할 수 있다. 자유층(L1)의 자화 방향은 메모리 셀의 외부 및/또는 내부에서 제공되는 전기적/자기적 요인에 의해 변경될 수 있다. 자유층(L1)은 코발트(Co), 철(Fe) 및 니켈(Ni) 중 적어도 하나를 포함하는 강자성 물질을 포함할 수 있다. 예를 들어, 자유층(L1)은 FeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12중 적어도 하나를 포함할 수 있다.
터널층(L2)은 스핀 확산 길이(Spin Diffusion Distance) 보다 얇은 두께를 가질 수 있다. 터널층(L2)은 비자성 물질을 포함할 수 있다. 예를 들어, 터널층(L2)은 마그네슘(Mg), 티타늄(Ti), 알루미늄(Al), 마그네슘-아연(MgZn) 및 마그네슘-붕소(MgB)의 산화물, 그리고 티타늄(Ti) 및 바나듐(V)의 질화물 중 적어도 하나를 포함할 수 있다.
피고정층(L3)은 반강자성층에 의해 고정된 자화 방향을 가질 수 있다. 또한, 피고정층(L3)은 강자성 물질(ferromagnetic material)을 포함할 수 있다. 예를 들어, 피고정층(L3)은 CoFeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12 중 적어도 하나를 포함할 수 있다.
반강자성층(미도시)은 반 강자성 물질(anti-Ferromagnetic material)을 포함할 수 있다. 예를 들어, 반강자성층은 PtMn, IrMn, MnO, MnS, MnTe, MnF2, FeCl2, FeO, CoCl2, CoO, NiCl2, NiO 및 Cr 중 적어도 하나를 포함할 수 있다.
메모리 셀(MC)에 대한 읽기 동작 시, 제 1 워드 라인(WL1)에 로직 하이의 전압이 인가되어, 셀 트랜지스터(CT)가 턴-온 될 수 있다. 자기 터널 접합(MTJ) 소자의 저항값을 측정하기 위해, 제 1 비트 라인(BL1)과 제 1 소스 라인(SL1) 사이에 읽기 전류가 제공될 수 있다. 측정되는 저항값에 기초하여 자기 터널 접합(MTJ) 소자에 저장된 데이터가 판단될 수 있다.
메모리 셀(MC)에 대한 쓰기 동작 시, 제 1 워드 라인(WL1)에 로직 하이의 전압이 인가되어, 셀 트랜지스터(CT)가 턴-온 될 수 있다. 자기 터널 접합(MTJ) 소자의 저항값을 변화시키기 위하여, 비트 라인(BL1)과 소스 라인(SL) 사이에 쓰기 전류가 제공될 수 있다. 메모리 셀(MC)에 대한 읽기 및 쓰기 동작은 도 5 및 도 6을 통하여 좀 더 상세하게 설명될 것이다.
도 5 및 도 6은 도 4의 메모리 셀에 저장된 데이터에 따른 자기 터널 접합(MTJ) 소자의 자화 방향을 보여주는 도면이다.
자기 터널 접합(MTJ) 소자의 저항값은 자유층(L1)의 자화 방향에 따라 가변할 수 있다. 자기 터널 접합(MTJ) 소자에 읽기 전류(I)가 제공되면, 자기 터널 접합(MTJ) 소자의 저항값에 따른 데이터 전압이 출력될 수 있다. 읽기 전류(I)의 세기는 쓰기 전류의 세기보다 매우 작기 때문에, 일반적으로 읽기 전류(I)에 의해 자유층(L1)의 자화 방향은 변하지 않을 수 있다.
도 5를 참조하면, 자기 터널 접합(MTJ) 소자에서 자유층(L1)의 자화 방향과 피고정층(L3)의 자화 방향이 평행(parallel)하게 배치된다. 따라서, 자기 터널 접합(MTJ) 소자는 낮은 저항값을 가질 수 있다. 예를 들어, 자기 터널 접합(MTJ) 소자가 갖는 낮은 저항 값은 논리값 '0'에 대응할 수 있다.
도 6을 참조하면, 자기 터널 접합(MTJ) 소자의 자유층(L1)의 자화 방향은 피고정층(L3)의 자화 방향과 반 평행(anti-parallel)으로 배치된다. 따라서, 자기 터널 접합(MTJ) 소자는 높은 저항값을 가질 수 있다. 예를 들어, 자기 터널 접합(MTJ) 소자가 갖는 높은 저항 값은 논리값 '1'에 대응할 수 있다.
도 7은 도 4의 메모리 셀에 대한 쓰기 동작을 설명하기 위한 도면이다. 도 7을 참조하면, 자기 터널 접합(MTJ) 소자에 흐르는 쓰기 전류들(WC1, WC2)의 방향에 따라 자유층(L1)의 자화 방향이 결정될 수 있다. 예를 들어, 제 1 쓰기 전류(WC1)가 제공되면, 피고정층(L3)과 동일한 스핀 방향을 갖는 자유 전자들이 자유층(L1)에 토크(torque)를 제공한다. 그 결과, 자유층(L1)은 고정층(L3)과 평행(Parallel; P)하게 자화될 수 있다.
반면, 제 2 쓰기 전류(WC2)가 제공되면, 피고정층(L3)과 반대의 스핀을 갖는 전자들이 자유층(L1)에 토크를 제공한다. 그 결과, 자유층(L1)은 피고정층(L3)과 반 평행(Anti Parallel; AP)하게 자화될 수 있다. 즉, 자기 터널 접합(MTJ) 소자에서 자유층(L1)의 자화 방향은 스핀 전달 토크(Spin transfer torque; STT)에 의해 변할 수 있다.
도 8은 도 1 내지 도 7을 통하여 설명된 자기 터널 접합(MTJ) 소자의 전압 분포를 개략적으로 보여주는 그래프이다. 자기 터널 접합(MTJ) 소자의 전압 상태는 저전압 상태(VL)와 고전압 상태(VH)로 구분될 수 있다. 여기서 전압이란, 자기 터널 접합(MTJ) 소자에 저장된 데이터를 읽기 위해 자기 터널 접합(MTJ) 소자에 읽기 전류를 인가하였을 때, 자기 터널 접합(MTJ) 소자에 의한 전압 강하를 의미한다. 기준 전압(Vref)은 자기 터널 접합(MTJ) 소자가 저전압 상태(VL) 혹은 고전압 상태(VH)에 속하는지 여부를 판단하는데 기준이 되는 전압일 수 있다.
도 8의 전압 분포도에서, 저전압(VL) 영역에 분포하는 자기 터널 접합(MTJ) 소자는 낮은 저항 값을 갖도록 프로그램 되었다는 것을 의미할 수 있다. 예를 들어, 저전압 상태(VL)는 피고정층과 자유층의 자화 방향이 동일한 경우의 자기 터널 접합(MTJ) 소자의 저항 상태에 대응할 수 있다. 반면, 고전압(VH) 영역에 분포하는 자기 터널 접합(MTJ) 소자는 높은 저항 값을 갖도록 프로그램 되었다는 것을 의미할 수 있다. 예를 들어, 고전압 상태(VH)는 피고정층과 자유층의 자화 방향이 다른 경우의 자기 터널 접합(MTJ) 소자의 저항 상태에 대응할 수 있다.
그러나, 다양한 이유로 인하여, 자기 터널 접합(MTJ) 소자에 의한 전압 강하량이 감소할 수 있다. 이 경우, 전압 산포도는 전체적으로 왼쪽으로 이동한다. 만일, 산포의 이동이 큰 경우, 고전압(VH) 영역에 분포하는 자기 터널 접합(MTJ) 소자들이 갖는 전압들 중 가장 작은 값(VH,MIN)이, 기준 전압(Vref)의 레벨보다 작은 경우가 발생할 수 있다. 이는 읽기 페일을 야기한다. 본 발명에 의하면, 전압 산포의 이동에 따라 기준 전압(Vref)의 레벨을 조절할 수 있으므로, 읽기 페일을 방지할 수 있다.
도 9는 본 발명의 실시 예에 따른 메모리 장치(100)의 구성을 예시적으로 보여주는 도면이다. 도시의 간략화를 위해, 도 2에 도시된 메모리 장치(100)의 구성 요소들 중 제 1 및 제 2 영역들(112, 114)을 포함하는 메모리 셀 어레이(110), 그리고 입력 및 출력 회로(140) 가 도시되었다.
제 1 영역(112)은 데이터가 저장되는 영역으로써, 복수의 비트 라인들에 연결된 메모리 셀들을 포함할 수 있다. 다만, 제 1 영역(112)의 복수의 비트 라인들 중, 읽기 동작이 수행되는 메모리 셀이 연결되는 선택된 비트 라인(Sel BL)만이 도시되었다. 선택된 비트 라인(Sel BL)에 연결된 메모리 셀들 중, 제 2 워드 라인(WL2)에 연결된 메모리 셀은 읽기 동작이 수행되는 선택된 메모리 셀이고, 나머지 워드 라인들(WL1, WL3~WLn)에 연결된 메모리 셀들은 비선택된 메모리 셀들이라 가정한다.
제 2 영역(114)은 제 1 영역(112)의 선택된 메모리 셀에 저장된 데이터를 읽어내는데 필요한 기준 전압(Vref)을 생성하는데 필요한 구성들을 포함할 수 있다. 예를 들어, 제 2 영역(114)은 기준 비트 라인(Ref BL)을 포함할 수 있다. 기준 비트 라인(Ref BL)의 구조는 선택된 비트 라인(Sel BL)과 실질적으로 동일할 수 있다. 즉, 기준 비트 라인(Ref BL)과 선택된 비트 라인(Sel BL)은 동일한 제조 공정에 의해 생성될 수 있다. 다만, 기준 비트 라인(Ref BL)은 저항(R)을 더 포함할 수 있다. 예를 들어, 저항(R)은 실제로 추가되는 저항을 나타내거나, 기준 비트 라인(Ref BL)에 연결되는 선택 트랜지스터(CT)들과 자기 터널 접합(MTJ) 소자들이 갖는 저항을 모델링한 것을 나타낼 수 있다.
읽기 및 쓰기 회로(140)는 선택된 비트 라인(Sel BL)에 연결된 선택된 메모리 셀에 저장된 데이터를 읽어내도록 구성될 수 있다. 예를 들어, 읽기 및 쓰기 회로(140)는 제 1 및 제 2 읽기 전류들(IRD1, IRD2)을 각각 생성하는 전류원들과, 센스 앰프(SA)를 포함할 수 있다.
제 1 읽기 전류(IRD1)는 선택된 비트 라인(Sel BL)의 선택된 메모리 셀에서의 전압 강하를 판단하는데 이용될 수 있다. 예를 들어, 제 1 읽기 전류(IRD1)는 선택된 비트 라인(Sel BL)의 선택된 워드 라인(즉, WL2)으로 입력될 수 있다. 제 1 읽기 전류(IRD1)는 제 1 전원(VDD)에 기초하여 생성될 수 있다. 그 결과, 제 2 워드 라인(WL2)에 연결된 자기 터널 접합(MTJ) 소자에서 전압 강하가 일어난다.
제 2 읽기 전류(IRD2)는 기준 비트 라인(Ref BL)에 연결된 소자들에서의 전압 강하를 판단하는데 이용될 수 있다. 예를 들어, 제 2 읽기 전류(IRD2)는 기준 비트 라인(Ref BL)으로 입력될 수 있다. 제 2 읽기 전류(IRD2)는 제 1 전원(VDD)에 기초하여 생성될 수 있다. 그 결과, 기준 비트 라인(Ref BL)에 연결된 자기 터널 접합(MTJ) 소자들 및/또는 셀 트랜지스터(CT)들에서 전압 강하가 일어나며, 저항(R)에서 전압 강하가 일어난다.
센스 앰프(SA)는 제 1 노드(N1)와 제 2 노드(N2)의 전압 차이를 감지하여 증폭할 수 있다. 예를 들어, 제 1 노드(N1)의 전압 레벨은 제 2 노드(N2)의 전압 레벨보다 높을 수 있다. 증폭된 전압 차이는, 메모리 셀로부터 읽혀진 데이터를 판별하는데 이용될 수 있다.
만일 본 발명의 실시 예에 따른 서브 비트 라인(Sub BL)이 제공되지 않는다면, 읽기 동작 시 읽기 페일이 발생할 수 있다. 예를 들어, 선택된 비트 라인(Sel BL)의 비선택된 워드 라인들(WL1, WL3~WLn)을 통하여 누설 전류(ILEAK0)가 흐를 수 있다. 누설 전류(ILEAK0)로 인하여, 선택된 워드 라인(WL2)의 자기 터널 접합 소자(MTJ)에서의 전압 강하의 크기는 작아지므로, 제 1 노드(N1)의 전압 레벨은 감소할 수 있다. 결과적으로, 제 1 및 제 2 노드들(N1, N2) 사이의 전압 차이가 감소하므로, 읽기 동작 시 센싱 마진이 감소할 수 있다.
그러나, 본 발명의 실시 예에 따른 메모리 장치(100)는, 선택된 비트 라인(Sel BL)의 비선택 워드 라인들(WL1, WL3~WLn)로 흐르는 누설 전류를 모사하기 위한, 서브 비트 라인(Sub BL)을 더 포함할 수 있다. 나아가, 메모리 장치(100)는 서브 비트 라인(Sub BL)에 연결되는 자기 터널 접합 소자(MTJ)들과 셀 트랜지스터(CT)들을 더 포함할 수 있다. 본 명세서에서, 서브 비트 라인(Sub BL)에 연결되는 자기 터널 접합 소자(MTJ)와 셀 트랜지스터(CT)는 서브 셀(Sub Cell)로 일컬어질 수 있다. 다만, 선택된 비트 라인(Sel BL)과 기준 비트 라인(Ref BL)과는 달리, 서브 비트 라인(Sub BL)에 연결되는 각 셀 트랜지스터(CT)의 게이트 전극은 접지 전극과 연결될 수 있다.
만일, 선택된 비트 라인(Sel BL)에 연결된 메모리 셀들 중, 읽기 동작이 수행되는 메모리 셀들의 비율이 크다면, 누설 전류(ILEAK0)는 매우 작으므로, 읽기 마진이 감소하는 문제는 중요하지 않을 수 있다. 그러나, 선택된 비트 라인(Sel BL)에 연결된 메모리 셀들 중, 읽기 동작이 수행되는 메모리 셀들의 비율이 작다면, 누설 전류(ILEAK0)는 크므로, 읽기 마진이 감소할 수 있다.
본 실시 예에 의하여 구현되는 서브 비트 라인(Sub BL) 및 서브 비트 라인(Sub BL)에 연결되는 구성 요소들로 인하여, 누설 전류(ILEAK1)가 발생할 수 있다. 누설 전류(ILEAK1)로 인하여 기준 전류(Iref)의 크기가 감소하므로, 제 2 노드(N2)의 전압 레벨은 감소할 수 있다. 선택된 비트 라인(Sel BL)에서의 누설 전류(ILEAK0)에 의해 제 1 노드(N1)의 전압 레벨이 감소함과 동시에, 서브 비트 라인(Sub BL)에서의 누설 전류(ILEAK1)에 의해 제 2 노드(N2)의 전압 레벨도 감소하므로, 제 1 및 제 2 노드들(N1, N2) 사이의 전압 레벨 차이는 그대로 유지된다. 그러므로, 읽기 동작 시의 센싱 마진이 확보되므로, 읽기 페일을 방지할 수 있다.
도 10은 본 발명의 실시 예에 따른 메모리 장치의 자기 터널 접합(MTJ) 소자들의 전압 분포를 개략적으로 보여주는 그래프이다. 설명의 이해를 돕기 위해 도 9를 함께 참조하여 설명하기로 한다.
일반적으로, 자기 터널 접합(MTJ) 소자들은 고온으로 갈수록 반평형 상태의 저항이 낮아지면서, TMR (Tunneling Magnetoresistance)이 감소하는 물리적 특성을 갖는다. 그러므로, 메모리 장치가 고온에서 동작한다면, 읽기 마진이 감소하여 읽기 페일이 증가할 수 있다. 즉, 선택된 비트 라인(Sel BL)의 비선택된 워드 라인들(WL1, WL3~WLn)로의 누설 전류에 의한 산포의 이동에 더하여, 고온에 의한 산포의 변화에 의하여, 읽기 페일은 더욱 증가할 수 있다. 이동 후의 전압 산포는 VL', VH'로 표시되었다.
누설 전류 및/또는 온도의 증가에 따라 전압 산포가 이동하였음에도 불구하고, 기준 전압(Vref)(즉, 제 2 노드(N2)의 전압)의 레벨을 그대로 유지시킨다면, 읽기 페일은 증가한다. 그러나, 제 2 노드(N2)에 서브 비트 라인(Sub BL)을 연결함으로써, 기준 전류(Iref)의 크기를 감소시킬 수 있으며, 기준 전압(Vref)의 레벨도 감소한다. 감소된 기준 전압의 레벨은 Vref1로 표시되었다. 이동된 저전압 상태(VL')의 산포와 이동된 고전압 상태(VH')의 산포 사이에 기준 전압(Vref1)이 위치하므로, 읽기 페일이 방지될 수 있다.
도 11은 본 발명의 실시 예에 따른 메모리 장치(200)를 보여주는 도면이다. 도 9를 통하여 설명된 실시 예를 통하여 센싱 마진을 확보하여 읽기 페일을 방지할 수 있지만, 하나의 선택된 비트 라인에 연결되는 메모리 셀들의 개수가 많고, 선택된 비트 라인에 연결된 메모리 셀들 대부분이 비선택된 메모리 셀들이라면, 도 9에서 설명된 하나의 서브 비트 라인(Sub BL)만으로는 센싱 마진을 확보하기에 불충분할 수 있다. 본 실시 예는, 그러한 경우에 대한 해법을 제시할 수 있다.
메모리 장치(200)는 선택된 비트 라인(Sel BL)을 포함하는 제 1 영역(212)을 포함할 수 있다. 메모리 장치(200)는 기준 비트 라인(Ref BL)과 복수의 서브 비트 라인들(Sub BL1 내지 Sub BLk)을 포함하는 제 2 영역(214)을 포함할 수 있다. 메모리 장치(200)는 읽기 및 쓰기 회로(240)를 포함할 수 있다.
만일, 선택된 비트 라인(Sel BL)으로 흐르는 누설 전류의 양이 크다면, 제 1 노드(N2)의 전압 레벨 값은 급격히 감소할 수 있다. 센스 앰프(SA)에 의해 읽기 동작이 제대로 수행되려면, 제 2 노드(N2)의 전압(즉, Vref)의 레벨도 동시에 낮아져야 한다. 도 11에 도시된 구성에 따라, 서브 비트라인들(Sub BL1 내지 Sub BLk)로 누설 전류들(ILEAK1~ILEAKk)이 각각 흐를 것이다. 그 결과, 기준 전류(Iref)의 크기는 더욱 작아지므로, 제 2 노드(N2)의 전압(Vref) 레벨은 더욱 감소할 수 있다. 제 1 노드(N1)의 전압 레벨이 급격히 감소하더라도, 제 1 및 제 2 노드들(N1, N2) 사이의 전압 레벨 차이는 그대로 유지되므로, 읽기 페일이 방지될 것이다.
도 12는 본 발명의 실시 예에 따른 메모리 장치(200)를 예시적으로 보여주는 도면이다. 메모리 장치(200)는 본 실시 예를 통하여, 도 11에 도시된 메모리 장치의 복수의 서브 라인들을 제어하는 것이 설명될 것이다. 설명의 이해를 돕기 위해 도 11을 함께 참조하여 설명하기로 한다.
메모리 장치(200)는 읽기 및 쓰기 회로(240)와 제어 로직(240)을 포함할 수 있다. 읽기 및 쓰기 회로(240)는 제 2 읽기 전류(IRD2)를 생성하는 전류원과 선택기(242)를 포함할 수 있다. 도시의 간략화를 위해, 서브 비트 라인들(Sub BL1 내지 Sub BLk) 각각에 연결된 자기 터널 접합(MTJ) 소자들 및 셀 트랜지스터들은 생략되었다. 나아가, 제 1 읽기 전류(IRD1)를 생성하는 전류원과 센스 앰프(SA)도 생략되었다.
제어 로직(240)은 서브 비트 라인들(Sub BL1 내지 Sub BLk)로 흐르는 누설 전류의 크기를 제어하도록 구성될 수 있다. 예를 들어, 제어 로직(240)은 커맨드(CMD)에 응답하여 누설 전류의 크기를 제어할 수 있다. 이때, 커맨드(CMD)는 읽기 명령일 수 있다. 이 경우, 커맨드(CMD)는 호스트(미도시)로부터 수신될 수 있다. 또는, 커맨드(CMD)는 누설 전류의 크기를 제어하기 위해 별도로 생성된 명령일 수 있다. 이 경우, 커맨드(CMD)는 메모리 장치(200)를 전반적으로 제어하기 위한 컨트롤러(미도시)에 의해 생성될 수 있다. 그러나, 이에 한정되지 않는다.
제어 로직(240)은 서브 비트 라인들(Sub BL1 내지 Sub BLk) 각각에 연결된 선택 트랜지스터들(ST1~STk)을 턴-온 시키거나 턴-오프 시킬 수 있다. 만일, 서브 비트 라인들(Sub BL1 내지 Sub BLk)로 흐르는 누설 전류의 양을 증가시킬 필요가 있는 경우, 제어 로직(240)은 선택 트랜지스터들(ST1~STk) 중 턴-온 되는 선택 트랜지스터들을 늘릴 수 있다. 반면, 서브 비트 라인들(Sub BL1 내지 Sub BLk)로 흐르는 누설 전류의 양을 감소시킬 필요가 있는 경우, 제어 로직(240)은 선택 트랜지스터들(ST1~STk) 중 턴-온 되는 선택 트랜지스터들을 줄일 수 있다.
제어 로직(240)은 메모리 벤더에 의해 미리 만들어진 테이블(들)을 이용하여 선택 트랜지스터들(ST1~STk)을 제어할 수 있다. 테이블(들)은, 예컨대, 제 1 영역(212)에 저장될 수 있으며, 읽기 동작 시 제 1 영역(212)으로부터 로딩될 수 있다. 또는, 테이블(들)은 제어 로직(240)에 저장될 수 있다. 그러나, 이에 한정되지 않는다.
제 1 테이블은 선택된 비트 라인(Sel BL)의 비선택된 워드 라인들의 개수와 비선택된 워드 라인들로의 누설 전류(ILEAK0) 사이의 관계를 나타낼 수 있다. 선택된 비트 라인(Sel BL)의 비선택된 워드 라인의 개수가 0이라면, 누설 전류(ILEAK0)의 크기는 0일 것이다. 그리고, 선택된 비트 라인(Sel BL)의 비선택된 워드 라인들의 개수가 증가할수록, 누설 전류(ILEAK0)의 크기도 증가할 것이다.
제 2 테이블은 서브 비트 라인들(Sub BL1 내지 Sub BLk)의 개수와 서브 비트 라인들로의 누설 전류들 사이의 관계를 나타낼 수 있다. 만일 서브 비트 라인들(Sub BL1 내지 Sub BLk) 중 하나의 서브 비트 라인에 연결된 선택 트랜지스터만이 턴-온 된다면, 누설 전류의 양(b)은 작을 수 있다. 반면, 서브 비트 라인들(Sub BL1 내지 Sub BLk)에 연결된 선택 트랜지스터들이 전부 턴-온 된다면, 누설 전류의 양(k X b)은 클 수 있다. 이 경우, 누설 전류의 양(k X b)은 누설 전류들(ILEAK1 내지 ILEAKk)의 합일 것이다.
제어 로직(240)은 제 1 및 제 2 테이블들을 참조하여, 읽기 동작 시 읽기 마진을 확보할 수 있는 최적의 서브 비트 라인들의 개수를 판단할 수 있다. 즉, 제어 로직(240)은 선택된 비트 라인(Sel BL)으로 흐르는 누설 전류(ILEAK0)에 대응하는 누설 전류가 서브 비트 라인들로 흐르도록 선택 트랜지스터들(ST1~STk) 중 적어도 일부를 적절히 턴-온 시킬 수 있다.
도 13은 본 발명의 실시 예에 따른 메모리 장치를 동작시키는 방법을 보여주는 순서도이다. 설명의 이해를 돕기 위해, 도 11 및 도 12를 함께 참조하여 설명하기로 한다.
S110 단계에서, 읽기 명령이 수신될 수 있다. 읽기 명령과 함께, 데이터가 읽혀질 메모리 셀의 어드레스도 함께 수신될 수 있다. 디코딩 된 어드레스에 의해 읽기 동작이 수행될 메모리 셀이 지정 또는 선택될 수 있다.
S120 단계에서, 선택된 비트 라인(Sel BL)에 연결되는 비선택된 워드 라인들의 개수가 확인될 수 있다. 비선택된 워드 라인들의 개수가 많을수록, 선택된 비트 라인(Sel BL)로의 누설 전류의 크기는 증가할 것이며, 비선택된 워드 라인들의 개수가 적을수록, 선택된 비트 라인(Sel BL)으로의 누설 전류의 크기는 감소할 것이다.
S130 단계에서, 비선택된 워드 라인들의 개수에 기초하여, 비선택된 워드 라인들로 흐르는 누설 전류를 모사하기 위한 서브 비트 라인(Sub BL)들의 개수가 판단될 수 있다. 제어 로직(240)은 메모리 벤더에 의해 미리 만들어진 테이블들을 이용할 수 있다. 예를 들어, 비선택된 워드 라인들의 개수가 많을수록, 선택 트랜지스터가 턴-온 되는 서브 비트 라인들의 개수는 늘어날 것이다. 반면, 비선택된 워드 라인들의 개수가 적을수록, 선택 트랜지스터가 턴-온 되는 서브 비트 라인들의 개수는 감소할 것이다.
S140 단계에서, 판단 결과에 기초하여 서브 비트 라인들(Sub BL1 내지 Sub BLk) 중 적어도 일부가 턴-온 될 수 있다. 선택된 비트 라인(Sel BL)으로 흐르는 누설 전류에 대응하는 누설 전류가 서브 비트 라인들(Sub BL1 내지 Sub BLk) 중 적어도 일부를 통하여 흐르기 때문에, 읽기 동작 시 센싱 마진이 확보될 수 있다. 결과적으로, 읽기 페일을 방지할 수 있다.
이상 도 11 내지 도 13을 통하여 설명된 실시 예에서는, 미리 만들어진 테이블을 이용함으로써, 모사된 누설 전류가 흐르는 최적화된 서브 비트 라인들의 개수를 판단하는 것이 설명되었다. 그러나, 다른 실시 예에서, 서브 비트 라인들(Sub BL1 내지 Sub BLk)의 선택 트랜지스터들을 순차적으로 턴-온 시켜가면서, 읽기 페일이 발생하지 않을 만큼의 센싱 마진이 확보되었는지 여부를 판단하는 방법이 고려될 수도 있다. 이에 대해서는 도 14 및 도 15를 통하여 설명하기로 한다.
도 14는 본 발명의 실시 예에 따른 메모리 장치의 자기 터널 접합(MTJ) 소자들의 전압 분포를 개략적으로 보여주는 그래프이다. 설명의 이해를 돕기 위해 도 11 및 도 12를 함께 참조하여 설명하기로 한다.
선택된 비트 라인(Sel BL)에 연결된 워드 라인들 중, 비선택 워드 라인들이 많아질수록, 누설 전류(ILEAK0)의 양은 증가할 것이다. 따라서, 제 1 노드(N1)의 전압 레벨이 감소하므로, 도 14의 전압 산포도는 왼쪽으로 이동할 것이다. 더욱이, 메모리 장치(200)가 고온에서 동작한다면, 자기 터널 접합(MTJ) 소자의 TMR이 감소하므로, 전압 산포는 더욱 왼쪽으로 이동할 것이다. 이동 후의 전압 산포는 VL', VH'로 표시되었다.
메모리 장치(200)는 누설 전류가 흐르는 서브 비트 라인의 개수를 증가시키면서 읽기 페일이 발생하였는지 여부를 체크할 수 있다. 예를 들어, 읽기 페일이 발생하였는지 여부는 메모리 장치(200)에 구비되는 에러 정정 회로(미도시)에 의해 수행될 수 있다.
메모리 장치(200)는 제 1 서브 비트 라인(Sub BL1)의 선택 트랜지스터를 턴-온 시킬 수 있다. 제 1 서브 비트 라인(Sub BL1)의 선택 트랜지스터가 턴-온 되어 누설 전류(ILEAK1)가 발생함으로써, 제 2 노드(N2)의 전압(즉, Vref) 레벨은 Vref1로 감소할 수 있다. 그러나, 제 2 노드(N2)의 전압 레벨이 Vref1로 감소하였다 하더라도, Vref1의 값은 고전압 상태(VH)에 분포하는 메모리 셀들이 갖는 전압 값들 중 최소값보다 여전히 크다. 그러므로, 읽기 페일이 발생할 수 있다.
메모리 장치(200)는 제 2 서브 비트 라인(Sub BL2)의 선택 트랜지스터를 추가로 턴-온 시킬 수 있다. 제 2 서브 비트 라인(Sub BL1)의 선택 트랜지스터가 턴-온 되어 누설 전류들(ILEAK1, ILEAK2)이 발생함으로써, 제 2 노드(N2)의 전압(즉, Vref) 레벨은 Vref2로 감소할 수 있다. 그러나, 제 2 노드(N2)의 전압 레벨이 Vref2로 감소하였다 하더라도, Vref2의 값은 고전압 상태(VH)에 분포하는 메모리 셀들이 갖는 전압 값들 중 최소값보다 여전히 크다. 그러므로, 여전히 읽기 페일이 발생할 수 있다.
메모리 장치는 나머지 서브 비트 라인들의 선택 트랜지스터들을 순차적으로 턴-온 시키면서, 읽기 페일이 발생하는지 여부를 체크할 수 있다. 결국, 제 2 노드(N2)의 전압 레벨이 Vref2보다 작은 특정한 값이 될 때(예컨대, Vref3~Vrefk), 읽기 페일이 발생하지 않을 것이다.
도 15는 본 발명의 실시 예에 따른 메모리 장치를 동작시키는 방법을 보여주는 순서도이다. 도 15는 도 14를 통하여 설명된 읽기 페일 방지 스킴을 예시적으로 보여준다.
S210 단계에서, 읽기 명령이 수신될 수 있다. 읽기 명령과 함께, 데이터가 읽혀질 메모리 셀의 어드레스도 함께 수신될 수 있다. 어드레스에 의해 읽기 동작이 수행될 메모리 셀이 지정 또는 선택될 수 있다. 예를 들어, 본 발명의 읽기 페일 방지 스킴은 읽기 명령에 응답하여 실행될 수 있다. 또는, 본 발명의 읽기 페일 방지 스킴은, 읽기 명령과는 다른, 별도로 수신된 명령에 의해 실행될 수 있다.
S220 단계에서, 메모리 셀에 대한 읽기 동작이 수행될 수 있다. 메모리 셀에 대한 읽기 동작은, 선택된 비트 라인이 센스 앰프에 연결되는 제 1 노드와, 기준 비트 라인이 센스 앰프에 연결되는 제 2 노드 사이의 전압 차이에 기초하여 수행될 수 있다.
S230 단계에서, 읽기 페일이 발생하였는지 여부가 판단될 수 있다. 본 단계에서 판단되는 읽기 페일은, 메모리 셀들의 전압 산포가 변하였음에도, 읽기 동작을 수행하는데 필요한 기준 전압의 레벨이 변하지 않음에 기인하는 것이다. 그러므로, 전압 산포의 변화에 따라 기준 전압의 레벨도 변화시킬 필요가 있다.
만일 읽기 페일이 발생하지 않았다면, 읽기 동작을 수행하는데 필요한 충분한 센싱 마진이 확보되었다는 것을 의미한다. 즉, 기준 전압의 레벨이 고전압 영역의 산포과 저전압 영역의 산포 사이에 분포한다는 것을 의미한다. 그러므로, 절차는 종료할 것이다. 반면, 읽기 페일이 발생하였다면, S240 단계가 수행될 것이다.
S240 단계에서, 복수의 서브 비트 라인들 중 제 1 서브 비트 라인의 선택 트랜지스터가 턴-온 될 수 있다. 복수의 서브 비트 라인들은, 기준 비트 라인이 센스 앰프에 연결되는 제 2 노드에 연결될 수 있다. 제 1 서브 비트 라인의 선택 트랜지스터가 턴-온 됨으로써, 누설 전류가 발생할 수 있다. 그러므로, 기준 전압의 레벨은 감소할 것이다.
S250 단계에서, 다음의 서브 비트 라인이 고려될 수 있다. 본 단계에서 표현되는 수학식(n=n+1)은, 제 1 서브 비트 라인(Sub BL1)으로의 누설 전류가 발생한 후, 2 서브 비트 라인(Sub BL2)으로의 추가 누설 전류를 발생시키기 위해 예시적으로 표현되었다.
이후, S220 내지 S240에서 설명된 동작들이, 읽기 페일이 반복되지 않을 때까지, 반복적으로 실행될 것이다. 이러한 알고리즘에 의하여, 도 12에서 설명된 별도의 테이블(들) 없이 읽기 페일이 발생하지 않는 기준 전압의 레벨이 판단될 수 있다.
도 16은 본 발명의 실시 예에 따른 메모리 장치(300)를 예시적으로 보여주는 도면이다. 메모리 장치(300)는 제 1 영역(312), 제 2 영역(314), 그리고 읽기 및 쓰기 회로(340)를 포함할 수 있다. 메모리 장치(300)는 앞서 설명된 메모리 장치들과 대체로 유사하므로, 중복되는 설명은 생략하기로 한다.
제 2 영역(314)은 기준 비트 라인(Ref BL)과 서브 비트 라인(Sub BL)을 포함할 수 있다. 기준 비트 라인(Ref BL)과 서브 비트 라인(Sub BL)의 배치 및 구조는 앞서 설명된 실시 예들과 대체로 유사하다. 다만, 서브 비트 라인(Sub BL)에 연결되는 셀 트랜지스터들의 연결 관계는 다를 수 있다.
예를 들어, 서브 비트 라인(Sub BL)에 연결되는 셀 트랜지스터들 각각의 게이트 전극은 접지 전극에 연결되지 않을 수 있다. 대신에, 셀 트랜지스터로 인가되는 게이트 전압의 레벨이 적절하게 조절될 수 있다.
만일 서브 비트 라인(Sub BL)의 셀 트랜지스터들에 연결되는 워드 라인들(WL1~WLn)로 접지 전압이 인가된다면, 도 16에 도시된 실시 예는, 도 9의 실시 예와 실질적으로 동일할 것이다. 다만, 본 실시 예에서는, 누설 전류(ILEAK1)의 크기를 조절하기 위해, 적절한 게이트 바이어싱이 실행될 수 있다.
예를 들어, 서브 비트 라인(Sub BL)의 셀 트랜지스터들에 연결되는 워드 라인들(WL1~WLn)로 접지 전압을 인가하였음에도, 읽기 페일이 발생한다고 가정하자. 이는, 누설 전류(ILEAK1)의 크기가 작아서 기준 전압(Vref)의 레벨이 충분히 감소하지 않았음을 의미한다.
메모리 장치(300)는 기준 전압(Vref)의 레벨을 감소시키기 위해 서브 비트 라인(Sub BL)의 셀 트랜지스터들에 대한 게이트 바이어싱을 수행하도록 구성될 수 있다. 예를 들어, 메모리 장치(300)는 셀 트랜지스터의 게이트 전극으로 인가되는 게이트 전압을 제어하는 전압 컨트롤러를 더 포함할 수 있다. 전압 컨트롤러는 제 2 워드 라인(WL2)에 연결되는 셀 트랜지스터를 약하게 턴-온 시킬 수 있다. 누설 전류(ILEAK1)의 크기는 증가하므로, 기준 전류(Iref)의 크기는 감소할 것이다. 따라서, 기준 전압(Vref)의 레벨은 감소할 것이다.
다만, 서브 비트 라인(Sub BL)의 제 2 워드 라인(WL2)에 연결되는 셀 트랜지스터를 약하게 턴-온 시키더라도, 기준 전압(Vref)의 레벨이 충분히 감소하지 않아서 읽기 페일이 발생할 수도 있다. 이 경우, 메모리 장치(300)는 누설 전류(ILEAK1)를 크기를 증가시키도록 게이트 바이어싱을 실행할 수 있다. 예를 들어, 메모리 장치(300)는 제 2 워드 라인(WL2)으로 인가되는 게이트 전압의 세기를 증가시킬 수 있다. 또는, 메모리 장치(300)는 다른 워드 라인들(WL1, WL3~WLk)에 연결된 셀 트랜지스터들에 대해 게이트 바이어싱을 실행하 수 있다. 추가적인 게이트 바이어싱에 의해, 누설 전류(ILEAK1)의 크기는 증가하므로, 기준 전압(Vref)의 레벨은 감소할 것이다.
도 17은 본 발명의 실시 예에 따른 메모리 장치(400)를 예시적으로 보여주는 도면이다. 메모리 장치(400)는 제 2 영역(414), 그리고 읽기 및 쓰기 회로(440)를 포함할 수 있다. 다만, 도시의 간략화를 위해, 제 1 노드(N1)에 연결되는 선택된 비트 라인은 생략되었다.
제 2 영역(414)은 기준 비트 라인(Ref BL)과 서브 비트 라인(Sub BL)을 포함할 수 있다. 기준 비트 라인(Ref BL)과 서브 비트 라인(Sub BL)의 배치 및 구조는 앞서 설명된 실시 예들과 대체로 유사하다. 다만, 서브 비트 라인(Sub BL)에 연결되는 셀 트랜지스터들의 구조는 앞선 실시 예들과 다를 수 있다.
예를 들어, 서브 비트 라인(Sub BL)에 연결되는 셀 트랜지스터들은 바디 바이어싱(body biasing)이 수행되도록 제조될 수 있다. 예를 들어, 메모리 장치(400)는 바디 바이어싱을 수행하기 위한 전압 컨트롤러를 포함할 수 있다. 본 실시 예에서 언급되는 바디 바이어싱이란, 셀 트랜지스터의 문턱 전압의 레벨을 용이하게 조절하기 위해, 셀 트랜지스터가 제조되는 기판 또는 웰 영역으로 바이어스를 인가하는 것을 의미한다.
예를 들어, 서브 비트 라인(Sub BL)에 연결되는 셀 트랜지스터들은 다른 비트 라인들(예컨대, 선택된 비트 라인 및 기준 비트 라인)과는 달리 별도의 웰 영역 상에 형성될 수 있다. 또는, 서브 비트 라인(Sub BL)에 연결되는 셀 트랜지스터들은 STI (shallow trench isolation) 공정에 의해 형성된 분리막에 의해 고립될 수 있다. 이는 서브 비트 라인(Sub BL)에 연결되는 셀 트랜지스터들에 대한 바디 바이어싱이, 다른 셀 트랜지스터들에 영향을 미치는 것을 방지하기 위함이다.
도 18은 본 발명의 실시 예에 따른 메모리 장치(500)를 예시적으로 보여주는 도면이다. 메모리 장치(500)는 제 2 영역(514), 그리고 읽기 및 쓰기 회로(540)를 포함할 수 있다. 다만, 도시의 간략화를 위해, 제 1 노드(N1)에 연결되는 선택된 비트 라인은 생략되었다.
메모리 장치(500)는 도 9에서 설명된 메모리 장치와 대체로 유사할 수 있다. 다만, 서브 소스 라인(Sub SL)은 접지 전극이 아닌, 제 2 전원(VSS)에 연결될 수 있다.
제 2 전원(VSS)의 레벨이 가변하도록 구성함으로써, 누설 전류(ILEAK1)의 크기가 조절될 수 있다. 예를 들어, 제 2 전원(VSS)이 음의 값을 갖는다면, 기준 전압(Vref)의 레벨은 감소할 것이다. 반면, 제 2 전원(VSS)이 양의 값을 갖는다면, 기준 전압(Vref)의 레벨은 증가할 것이다.
별도의 도면으로 설명하지는 않겠지만, 이상 설명된 실시 예들에 더하여, 서브 비트 라인(Sub BL) 또는 서브 비트 라인들(Sub BL1 내지 Sub BLk)에 연결되는 메모리 셀들의 개수가 제조 공정에서 조절될 수도 있다. 예컨대, 서브 비트 라인으로 흐르는 누설 전류의 양을 조절하기 위해, 서브 비트 라인의 자기 터널 접합(MTJ) 소자 및/또는 셀 트랜지스터의 개수가 조절될 수 있다.
또는, 별도의 도면으로 설명하지는 않겠지만, 이상 설명된 실시 예들에 더하여, 서브 비트 라인(Sub BL) 또는 서브 비트 라인들(Sub BL1 내지 Sub BLk)에 연결되는 셀 트랜지스터들의 사이즈가 제조 공정에서 조절될 수도 있다. 예컨대, 서브 비트 라인으로 흐르는 누설 전류의 양을 조절하기 위해, 서브 비트 라인의 셀 트랜지스터의 사이즈를 크게 하거나 작게 할 수 있다.
또는, 별도의 도면으로 설명하지는 않겠지만, 이상 설명된 실시 예들에 더하여, 서브 비트 라인(Sub BL) 또는 서브 비트 라인들(Sub BL1 내지 Sub BLk)에 연결되는 자기 터널 접합(MTJ) 소자들 중 적어도 일부에는 비아가 형성될 수 있다. 그리고, 비아(via)를 통하여 서브 비트 라인과 서브 소스 라인이 서로 연결될 수 있다. 비아에 의해 서브 비트 라인과 서브 소스 라인이 직접 연결되면 누설 전류의 양이 증가하는 효과가 있다.
이상 설명된 실시 예들에 의하면, 적어도 하나의 서브 비트 라인을 제공함으로써, 읽기 데이터를 판단하는데 이용되는 기준 전압의 레벨이 효율적으로 조절될 수 있다. 복잡하게 별도의 알고리즘을 이용하는 게 아니라, 제조 공정 단계에서 단지 서브 비트 라인이 센스 앰프에 연결되도록 함으로써, 읽기 페일을 효율적으로 방지할 수 있다.
위에서 설명한 내용은 본 발명을 실시하기 위한 구체적인 예들이다. 본 발명에는 위에서 설명한 실시 예들뿐만 아니라, 단순하게 설계 변경하거나 용이하게 변경할 수 있는 실시 예들도 포함될 것이다. 또한, 본 발명에는 위에서 설명한 실시 예들을 이용하여 앞으로 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다.
100: 메모리 장치 110: 메모리 셀 어레이
112: 제 1 영역 114: 제 2 영역
120: 컬럼 디코더 130: 로우 디코더
140: 읽기 및 쓰기 회로 150: 제어 로직
1000: 전자 시스템 1100: 프로세서
1200: 통신 모듈 1300: 워킹 메모리
1400: 스토리지 1500: 유저 인터페이스
1600: 버스

Claims (20)

  1. 제 1 노드에 연결되어 제 1 전류를 공급받는 선택된 비트 라인;
    제 2 노드에 연결되어 제 2 전류를 공급받는 기준 비트 라인;
    상기 선택된 비트 라인에 연결되는 선택된 메모리 셀로부터 읽혀진 데이터를 판단하기 위해, 상기 제 1 노드 및 상기 제 2 노드의 전압 차이를 감지하는 센스 앰프를 포함하되,
    상기 제 2 노드에는, 서브 비트 라인이 더 연결되는 메모리 장치.
  2. 제 1 항에 있어서,
    상기 서브 비트 라인에 일단이 연결되는 자기 터널 접합 소자;
    상기 자기 터널 접합 소자의 타단에 일단이 연결되는 셀 트랜지스터; 그리고
    상기 셀 트랜지스터의 타단에 연결되는 서브 소스 라인을 더 포함하는 메모리 장치.
  3. 제 2 항에 있어서,
    상기 셀 트랜지스터의 게이트 전극은 상기 서브 소스 라인에 연결되는 메모리 장치.
  4. 제 3 항에 있어서,
    상기 서브 소스 라인에는 접지 전압이 인가되는 메모리 장치.
  5. 제 2 항에 있어서,
    상기 자기 터널 접합 소자는:
    상기 제 2 전류에 따라 자화 방향이 가변하는 자유층; 그리고
    상기 제 2 전류에 관계 없이 자화 방향이 고정되는 피고정층을 포함하는 메모리 장치.
  6. 제 5 항에 있어서,
    상기 자유층과 상기 피고정층을 관통하는 비아(via)가 더 형성되고,
    상기 비아를 통하여 상기 서브 비트 라인과 상기 서브 소스 라인이 직접 연결되는 메모리 장치.
  7. 제 2 항에 있어서,
    상기 셀 트랜지스터의 게이트 전극에 인가되는 전압을 제어하는 전압 컨트롤러를 더 포함하는 메모리 장치.
  8. 제 2 항에 있어서,
    상기 셀 트랜지스터가 형성되는 기판 또는 웰 영역에 대한 바디 바이어싱을 수행하기 위한 전압 컨트롤러를 더 포함하는 메모리 장치.
  9. 제 2 항에 있어서,
    상기 제 1 전류 및 상기 제 2 전류는 제 1 전원에 기초하여 생성되고,
    상기 소스 라인은 제 2 전원에 연결되는 메모리 장치.
  10. 제 1 항에 있어서,
    상기 선택된 비트 라인에 연결된 메모리 셀들 중 상기 선택된 메모리 셀을 제외한 비선택 메모리 셀들로 흐르는 제 1 누설 전류는, 상기 서브 비트 라인으로 흐르는 제 2 누설 전류에 대응하는 메모리 장치.
  11. 선택된 비트 라인에 연결되는 선택된 메모리 셀, 기준 비트 라인에 연결되는 기준 셀, 및 서브 비트 라인에 연결되는 서브 셀을 포함하는 메모리 셀 어레이; 그리고
    상기 기준 비트 라인으로 제 1 전류가 입력되는 제 1 노드와, 상기 기준 비트 라인과 상기 서브 비트 라인으로 제 2 전류가 입력되는 제 2 노드의 전압 차이를 감지하는 센스 앰프를 포함하되,
    상기 서브 셀은:
    상기 서브 비트 라인에 일단이 연결되는 자기 터널 접합 소자; 그리고
    상기 자기 터널 접합 소자의 타단에 일단이 연결되고 서브 소스 라인에 타단이 연결되는 셀 트랜지스터를 포함하는 메모리 장치.
  12. 제 11 항에 있어서,
    상기 자기 터널 접합 소자는:
    상기 제 2 전류에 따라 자화 방향이 가변하는 자유층; 그리고
    상기 제 2 전류에 관계 없이 자화 방향이 고정되는 피고정층을 포함하는 메모리 장치.
  13. 제 12 항에 있어서,
    상기 자유층과 상기 피고정층을 관통하는 비아(via)가 더 형성되고,
    상기 비아를 통하여 상기 서브 비트 라인과 상기 서브 소스 라인이 직접 연결되는 메모리 장치.
  14. 제 11 항에 있어서,
    상기 셀 트랜지스터의 게이트 전극에 인가되는 전압을 제어하는 전압 컨트롤러를 더 포함하는 메모리 장치.
  15. 제 11 항에 있어서,
    상기 셀 트랜지스터가 형성되는 기판 또는 웰 영역에 대한 바디 바이어싱을 수행하기 위한 전압 컨트롤러를 더 포함하는 메모리 장치.
  16. 선택된 비트 라인에 연결되는 선택된 메모리 셀, 기준 비트 라인에 연결되는 기준 셀, 제 1 서브 비트 라인에 연결되는 제 1 서브 셀, 및 제 2 서브 비트 라인에 연결되는 제 2 서브 셀을 포함하는 메모리 셀 어레이;
    상기 기준 비트 라인으로 제 1 전류가 입력되는 제 1 노드와, 상기 기준 비트 라인, 상기 제 1 서브 비트 라인, 및 상기 제 2 서브 비트 라인으로 제 2 전류가 입력되는 제 2 노드의 전압 차이를 감지하는 센스 앰프; 그리고
    상기 제 1 서브 비트 라인 및 상기 제 2 서브 비트 라인을 상기 제 2 노드에 선택적으로 연결시키는 제어 로직을 포함하는 메모리 장치.
  17. 제 16 항에 있어서,
    상기 제 1 서브 셀은:
    상기 제 1 서브 비트 라인에 일단이 연결되는 자기 터널 접합 소자; 그리고
    상기 자기 터널 접합 소자의 타단에 일단이 연결되고 제 1 서브 소스 라인에 타단이 연결되는 셀 트랜지스터를 포함하는 메모리 장치.
  18. 제 16 항에 있어서,
    상기 센스 앰프의 감지 결과에 기초하여 상기 선택된 메모리 셀로부터의 읽기 데이터를 판단하는 읽기 및 쓰기 회로를 더 포함하는 메모리 장치.
  19. 제 18 항에 있어서,
    상기 읽기 및 쓰기 회로는:
    상기 제어 로직의 제어 하에 상기 제 1 서브 비트 라인을 상기 제 2 노드에 연결시키는 제 1 선택 트랜지스터, 및 상기 제어 로직의 제어 하에 상기 제 2 서브 비트 라인을 상기 제 2 노드에 연결시키는 제 2 선택 트랜지스터를 포함하는 선택기를 포함하는 메모리 장치.
  20. 제 18 항에 있어서,
    상기 읽기 및 쓰기 회로에 의해 판단된 상기 읽기 데이터의 에러를 검출하는 에러 정정 회로를 더 포함하되,
    상기 제어 로직은, 상기 에러 정정 회로에 의한 검출 결과에 기초하여 상기 제 2 서브 비트 라인을 상기 제 2 노드에 연결시키는 메모리 장치.
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