CN102420008A - 一种存储阵列单元信息读取方法及系统 - Google Patents

Abstract

本发明提供了一种存储阵列单元信息读取方法及系统，同时选通包括被读取单元的位线在内的多根连续位线，在被读取存储单元的一根位线施加第一读取电压，在包括被读取存储单元另一根位线在内的至少一根连续位线施加第二读取电压，第二读取电压高于第一读取电压，与施加第二读取电压的位线相邻的位线施加与第二读取电压相等的电压，在与被读取存储单元较高电压的位线相邻的多个存储单元两端不存在电位差，不会延长被读取存储单元的位线充电至第二读取电压需要的时间，能够保证被读取存储单元上的读取精度。

Description

一种存储阵列单元信息读取方法及系统

技术领域

本发明涉及信息存储领域，特别是涉及一种存储阵列单元信息读取方法及系统。

背景技术

整个闪存存储器的核心是存储单元构成的阵列，阵列中存储单元信息的读取方法参见图1，存储单元以普通MOS管为例，每个存储单元(cell)有三个端口，其中一个是控制端口，相当于普通MOS管的栅极，其余两个端口相当于普通MOS管的源极和漏极。存储单元的控制端口连接字线，并且阵列中同一行存储单元的控制端口连接同一字线WL1，字线电位高低实现对存储单元的开启和关断。存储阵列中同一行存储单元的源极和漏极顺次首尾相连，相邻的两个存储单元的源极和漏极连接在一根位线上。当存储单元处于开启状态时，等效为一个电阻；当存储单元所存储的信息为“0”或为“1”时，其电阻值不同。因此，为了读取存储单元中存储的信息，需要在被读取存储单元的两端施加电位差，读取流过存储单元的电流就可以读取存储单元中的存储信息。

通常读取存储单元中的信息时，以读取图1中存储单元cell2为例，字线WL1电平为高后存储单元cell2开启，位线选通装置选通存储单元cell2源极和漏极相连接的两条位线BLa和BLa+1，使位线BLa和BLa+1分别连接低电平产生电路和电流读取电路，在位线BLa和BLa+1分别施加低电压和高电压，存储单元cell2两端的电势差导致流过存储单元的电流Ibit，流过存储单元cell2的电流值记为Ibit。读取电流I由电流读取电路读出，读取电路读出的读取电流值记为I，当I＝Ibit时，这个读出的电流值反映存储单元中存储的信息。通常，在对存储单元cell2进行读取操作的过程中，与存储单元cell3连接的位线BLa+2上不施加任何信号。在给位线BLa和BLa+1施加低电压和高电压信号的瞬间，存储单元cell3两端存在电势差，而存储单元的栅极为高，它将相当于一个电阻，这会导致泄漏电流Ileak的产生。

位线选通装置平均到每根位线的电阻为R1，每根位线相对于地的电容为C，参见图2，需要电流读取电路给位线BLa+1充电到可以进行读取操作的高电压，才可以进行信息读取，没有泄漏电流Ileak时，电流读取电路给端点D即位线BLa+1充电的时间T1正比于电阻R1和C的乘积。但是泄漏电流Ileak的存在使电荷从位线BLa+1传递到位线BLa+2给位线BLa+2充电，即位线BLa+1施加的高电压会对D、A两点电位同时充电，充电时间T2正比于电阻R1和2C的乘积，延缓位线BLa+1到达所需高电压的时间。读取操作在电流读取电路开始提供高电压之后的时间T1和T2之间进行，即Ileak存在的情况下，位线BLa+1的实际电压没有被充电到所需电压，读取电流精度受到影响，甚至导致读取信息错误。

另外，只有使读取时间点延迟至T2之后，位线BLa+1和BLa+2的电位相等，即泄漏电流Ileak消失，才能保证读取结果正确，这样就减慢了每一次读取操作的周期，读取速度受到影响。

发明内容

本发明解决了现有存储阵列单元信息读取方法精度不高的问题。

为达到上述目的，本发明提供了一种存储阵列单元信息读取方法，包括，

选通被读取存储单元的字线；选通存储阵列的多根连续位线，其中

在所述被读取存储单元的一根位线施加第一读取电压，在多根连续位线施加第二读取电压，其中包括被读取存储单元的另一根位线，所述第二读取电压高于第一读取电压；与施加所述第二读取电压的位线相邻的位线同时施加与所述第二读取电压相等的电压；

比较被读取存储单元上产生的电流与预设参考电流值确定所述被读取存储单元的存储信息。

相应地，本发明还提供一种存储阵列单元信息读取系统，包括存储单元阵列、至少一个低电平产生电路、电流读取电路、位线选通装置、字线选通装置和电压源提供电路，其中

所述电压源提供电路与所述电流读取电路提供相同的电压，高于所述低电平产生电路提供的电压；所述低电平产生电路、电流读取电路与电压源提供电路同步工作；

所述字线选通装置选通被读取存储单元的字线；所述位线选通装置根据位线选通控制信号同时选通所述存储阵列的多根连续位线；

一个所述低电平产生电路通过位线选通装置与被读取存储阵列单元的一根位线连接；所述电流读取电路通过位线选通装置与多根位线连接，其中包括被读取存储阵列单元的另一根位线；电压源提供电路通过位线选通装置与连接电流读取电路的位线相邻的位线连接。

与现有技术相比，本发明具有下列优点：

本发明提供了一种存储阵列单元信息读取方法，采用的技术方案是同时选通包括被读取单元的位线在内的多根连续位线，其中，在所述被读取存储单元的一根位线施加第一读取电压，在包括被读取存储单元另一根位线在内的连续多根位线施加第二读取电压，第二读取电压高于第一读取电压；与施加第二读取电压的位线相邻的位线施加与第二读取电压相等的电压；比较被读取存储单元上产生的读取电流与预设电流值，确定所述被读取存储单元的存储信息。与常规的读取方案相比，在被读取存储单元施加较高电压的位线相邻的至少一根连续位线施加相等的高电压，在与被读取存储单元共用施加第二读取电压的位线的存储单元两端不存在电位差，不会延长被读取存储单元的位线充电至第二读取电压需要的时间，能够保证被读取存储单元上的读取精度。

附图说明

通过附图所示，本发明的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本发明的主旨。

图1为现有存储阵列单元信息读取方法读取一个存储单元的示意图；

图2为存储阵列单元信息读取时位线电容示意图；

图3为本发明的存储阵列单元信息读取方法读取一个存储单元的示意图；

图4为本发明存储阵列单元信息读取方法的低电平产生电路示意图；

图5为本发明存储阵列单元信息读取方法的电流读取电路示意图；

图6为本发明存储阵列单元信息读取方法的电流读取电路的电压钳位单元示意图；

图7为本发明存储阵列单元信息读取方法的电压源提供电路示意图；

图8为本发明存储阵列单元信息读取方法的位线选通装置连接示意图；

图9为本发明存储阵列单元信息读取方法的采用两个低电平产生电路示意图；

图10为本发明存储阵列单元信息读取系统示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。

其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，所述示意图只是示例，其在此不应限制本发明保护的范围。

正如背景技术所述，常规的存储阵列信息读取方法是在被读取存储单元的一根位线上施加读取低电压，另一根位线上施加读取高电压，与施加高电压的位线相邻的其他位线上不施加任何信号，使施加读取高电压的位线电压达到预定的读取高电压的所需时间与位线相对于地电平的电容成正比。由于给被读取存储单元的位线施加读取高电压信号，与施加读取高电压信号的位线相邻的不施加任何信号的相邻位线连接的存储单元的两端存在电势差，会在该存储单元上产生泄漏电流，泄露电流的存在会为施加读取高电压信号的位线相邻的位线也进行充电，延长了连接高电压信号的位线达到预定的读取高电压的需要的时间。因此，如果在被读取存储单元的位线还没有达到预定的读取高电压时读取流过被读取存储单元的电流，会降低读取结果的精度。

为了提高存储阵列单元信息读取方法的读取精度，本发明提出一种新的存储阵列单元信息读取的方法，技术方案是在读取存储单元信息时，同时选通存储阵列的多根连续位线，在与被读取存储单元施加读取高电压信号的位线相邻的至少一根连续位线也施加该读取高电压信号，并在所述的至少一根连续位线相邻的位线上施加与读取高电压信号相等的电压，消除与被读取存储单元共用施加读取高电压的位线的存储单元上泄露电流的产生，不会延长被读取存储单元共用施加读取高电压的位线达到需要的读取电压的时间，提高了存储阵列单元信息读取方法的读取精度。下面通过具体的实施例来详细描述本发明的读取过程。

参见图3，本实施例提出一种存储阵列单元信息读取方法，采用一个电源提供电路提供与被读取存储单元施加较高电压相等的电压，本实施例中选通被读取存储单元Celln+1的字线WL，位线选通控制信号通过位线选通装置同时选通存储阵列的四根连续位线BLn、BLn+1、BLn+2和BLn+3，使位线BLn施加第一读取电压，该第一读取电压由低电平产生电路产生，位线BLn+1和BLn+2施加由同一个电流读取电路产生的第二读取电压，第二读取电压高于第一读取电压，位线BLn+3施加电压源提供电路产生的电压。读取存储单元Celln+1上的电流，并与预设的参考电流值比较，可以得出存储单元Celln+1中存储的信息。电压源提供电路具有电压源的功能，能够直接给位线BLn+3输入大电流，使位线BLn+3迅速到达第二读取电压值。对存储单元Celln+1进行读取时，存储单元Celln+2和Celln+3的两端电压相等，不会产生泄露电流，读取存储单元Celln+1上的电流，并与预设的参考电流值比较，可以得出存储单元Celln+1中存储的信息。因此，不会延长存储单元Celln+1的位线BLn+1充电至第二读取电压需要的时间，能够保证存储单元Celln+1上的读取精度。

本实施例的方法只选通了存储阵列的4根连续位线，可以选通更多根连续位线，其中，在被读取存储单元的一根位线施加低电平产生电路产生的第一读取电压，另一根位线施加电流读取电路产生的第二读取电压；与被读取存储单元施加第二读取电压的位线相邻的多根连续位线同时施加同一个电流读取电路产生的电压，与施加电流读取电路产生的第二读取电压的位线相邻位线施加电压源提供电路产生的电压，电压源提供电路能够提供与第二读取电压相等的电压。

本实施例的第一读取电压由低电平产生电路产生，低电平产生电路的基本结构可以是一个MOS晶体管，电路连接方式参见图4，MOS晶体管源级1接地，漏极2通过位线选通装置连接位线，栅极3接控制端。当控制端开启时，MOS晶体管导通，漏极2通过位线选通装置连接的位线被置为低电平；当控制端关闭时，MOS晶体管截止，漏极2通过位线选通装置连接的位线浮空。

本实施例的第二读取电压由电流读取电路产生，电流读取电路可以为一个灵敏放大器或伪灵敏放大器，参见图5，其基本结构包括与模拟电源VDDA连接的两个PMOS电流镜4、电流判决单元和电压钳位单元，其中由PMOS晶体管组成的电流镜4的一个镜像支路连接电压钳位单元后通过位线选通装置为被读取存储单元5的一根位线施加高电压，同时被读取存储单元5的位线电位被电压钳位单元固定在设定电压值Vdp，被读取存储单元5的另一根位线通过位线选通装置施加电平产生电路(在图中没有示出)产生的低电压，电流镜4的另一个镜像支路通过感测点C与电流源A一端连接，电流源的另一端接地，所述判决单元连接在感测点C上。

本实施例的电流读取电路的判决单元可以采用反相器，所述反相器的输入端连接在电流读取电路的感测点C，所述反相器的输出端输出读取电流I的镜像读取电流I_m与电流源A提供的预设参考电流值的比较结果，该比较结果反映存储单元Celln+1中存储的信息。

本实施例的电流读取电路的电压钳位单元可以包括反相器和NMOS晶体管，参见图6，其中，NMOS晶体管的源极12为电压钳位单元的输入端，漏极13为所述电压钳位单元的输出端，也是电流读取电路的电压输出端，漏极13与反相器10的输入端连接，反相器10的输出端与NMOS晶体管的栅极11连接。

本实施例的电压源提供电路的基本结构可以是一个MOS晶体管，电路连接方式参见图7，MOS晶体管的源级6连接与第二读取电压相等的电源或其他产生电压的电路，漏极7通过位线选通装置连接位线，栅极8连接控制端。当控制端为高电平时，MOS晶体管导通，漏极7通过位线选通装置连接的位线被施加第二读取电压；当控制端为低电平时，MOS晶体管截止，漏极7通过位线选通装置连接的位线浮空。

本实施例的存储阵列单元信息读取方法中，选通存储阵列的多根连续位线由位线选通装置根据选通控制信号实现，位线选通装置是本实施例的存储阵列单元信息读取方法实现的一个重要部分，位线选通装置是控制位线与其他读出电路(如电流读取电路)连接关系的电路装置，通过位线选通装置预译码电路产生的选通控制信号进行控制，相当于一个电学开关。位线选通装置的最基本单元是MOS晶体管，MOS晶体管的源极和漏极分别连接位线和读出电路，栅极连接位线选通控制信号。

在实际存储阵列单元信息读取系统中，位线选通装置有多种结构，本实施例的位线选通装置可以采用一个选通控制信号选通一根位线的选通结构。参见图8中存储阵列单元信息读取时选通装置连接示意图，位线选通装置包括多个MOS晶体管M1、M2、M3...，位线选通控制信号S1选通MOS晶体管M1，存储阵列的位线BLn通过MOS晶体管M1与低电平产生电路连接；位线选通控制信号S2选通MOS晶体管M2，存储阵列的位线BLn+1通过MOS晶体管M2与电流读取电路连接；位线选通控制信号S3选通MOS晶体管M3，存储阵列的位线BLn+2通过MOS晶体管M3与电流读取电路连接；位线选通控制信号S4选通MOS晶体管M4，存储阵列的位线BLn+3通过MOS晶体管M4与电压源提供电路连接。

但是，在对存储单元Celln+1进行读取时，在位线BLn和BLn+1上分别施加第一读取电压和第二读取电压，在与位线BLn相邻的位线BLn-1上没有施加电压。在进行存储单元Celln+1读取操作之前的若干读取周期过程中，位线BLn-1可能曾被施加过读取信号，会有残留正电荷留在位线BLn-1上，在低电平产生电路和电流读取电路工作的瞬间，在存储单元Celln的源极和漏极两端产生电势差，会在存储单元Celln上产生泄露电流，只要泄露电流存在就会有电荷不断补充到位线BLn上，直到残留电荷全部泄漏完毕，BLn才能达到满足读取Celln+1操作的第一读取电压值，此时的读取操作结果才能准确。

本实施例的存储阵列单元信息读取方法可以采用两个低电平产生电路提供与被读取存储单元施加第一读取电压相等的电压，参见图9，同时选通存储阵列的五根连续位线BLn-1、BLn、BLn+1、BLn+2和BLn+3，使位线BLn-1和BLn施加第一读取电压，该第一读取电压由第一低电平产生电路和第二低电平产生电路产生，位线BLn+1和BLn+2施加由同一个电流读取电路产生的第二读取电压，第二读取电压高于第一读取电压，位线BLn+3施加电压源提供电路产生的电压。电压源提供电路具有电压源的功能，能够直接给位线BLn+3输入大电流，使位线BLn+3迅速到达第二读取电压值。对存储单元Celln+1进行读取时，由于位线BLn-1也施加了第一读取电压，存储单元Celln的两端电压相等，不会产生泄露电流。因此，不会延长存储单元Celln+1的位线BLn充电至第一读取电压需要的时间，能够保证存储单元Celln+1上的读取精度。

本发明还提供了一种存储阵列信息读取系统，参见图10，包括存储单元阵列、低电平产生电路、电流读取电路、位线选通装置、字线选通装置和电压源提供电路，其中，

低电平产生电路、电流读取电路和电压源提供电路通过位线选通装置与存储阵列的连续多根位线连接；

位线选通装置与存储阵列的位线连接；字线选通装置与存储阵列的字线连接；

电压源提供电路与电流读取电路提供的电压相同，高于低电平产生电路提供的电压；低电平产生电路、电流读取电路与电压源提供电路同步工作；

低电平产生电路通过位线选通装置与被读取存储阵列单元的一根位线连接；电流读取电路通过位线选通装置与多根连续位线连接，其中一根位线为被读取存储阵列单元的另一根位线；电压源提供电路通过位线选通装置与连接电流读取电路的位线相邻的位线连接。

位线选通装置的结构可以包括多个MOS晶体管，一个MOS晶体管的栅极仅连接一个所述位线选通控制信号，源极仅连接一根位线，漏极连接低电平产生电路、电压源提供电路或电流读取电路。

电流读取电路可以为一个灵敏放大器或伪灵敏放大器，其基本结构包括与模拟电源VDDA连接的PMOS电流镜、电流判决单元和电压钳位单元，其中由PMOS晶体管组成的电流镜的一个镜像支路连接电压钳位单元后通过位线选通装置连接被读取存储单元的多根连续位线，同时被读取存储单元的一根位线电位被电压钳位单元固定在设定电压值Vdp；电流镜的另一个镜像支路通过感测点与电流源的一端连接，电流源的另一端接地，所述判决单元连接在感测点上。其中，判决单元可以采用反相器，所述反相器的输入端连接在电流读取电路的感测点，所述反相器的输出端输出镜像读取电流与电流源A提供的预设参考电流值的对比结果；电压钳位单元可以包括反相器和NMOS晶体管，NMOS晶体管的源极为电压钳位单元的输入端，漏极为所述电压钳位单元的输出端，漏端与反相器的输入端连接，反相器的输出端与NMOS晶体管的栅极连接。

电压源提供电路的基本结构可以是一个MOS晶体管，MOS晶体管源级接与电流读取电路提供的电压相等的电源或其他产生电压的电路，漏极通过位线选通装置连接位线，栅极接控制端。当控制端为高电平时，MOS晶体管导通，漏极通过位线选通装置为连接的位线提供高电压；当控制端为低电平时，MOS晶体管截止，漏极通过位线选通装置连接的位线浮空。

进行存储阵列单元信息读取操作时，字线选通控制信号通过字线选通装置选通被读取存储单元的字线，位线选通控制信号通过位线选通装置选通被读取存储单元的连续多根位线，其中，低电平产生电路通过位线选通装置与被读取存储阵列单元的一根位线连接；电流读取电路通过位线选通装置与多根连续位线连接，其中包括被读取存储阵列单元的另一根位线；电压源提供电路通过位线选通装置与连接电流读取电路的位线相邻的位线连接。低电平产生电路、电流读取电路与电压源提供电路同步对各自连接的位线进行充电，电流读取电路读取被读取存储单元的电流，确定该被读取存储单元中存储的信息。本发明的系统可以消除泄露电流对电流读取电路为位线充电时间的影响，提高了存储阵列单元信息读取的精度。

本发明的存储阵列信息读取系统，可以包括两个低电平产生电路，同时提供第一读取电压，第一低电平产生电路通过位线选通装置连接在被读取存储单元的位线上，第二低电平产生电路通过位线选通装置连接在与连接第一低电平产生电路的位线相邻的位线上。采用两个低电平产生电路可以消除与被读取存储单元共用连接第一低电平产生电路的位线的存储单元上的泄露电流，提高了存储阵列单元信息读取的精度。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。

虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (11)

1.一种存储阵列单元信息读取方法，其特征在于，包括：

选通被读取存储单元的字线；选通存储阵列的多根连续位线，其中

在所述被读取存储单元的一根位线施加第一读取电压，在至少两根连续位线施加第二读取电压，其中包括被读取存储单元的另一根位线，所述第二读取电压高于第一读取电压；与施加所述第二读取电压的位线相邻的位线同时施加与所述第二读取电压相等的电压；在一个读取过程中每根位线只能施加一次电压；

比较被读取存储单元上产生的电流与预设参考电流值确定所述被读取存储单元的存储信息。

2.根据权利要求1所述的存储阵列单元信息读取方法，其特征在于，所述与施加所述第二读取电压的位线相邻的位线同时施加与所述第二读取电压相等的电压为：

控制源极接电源的MOS晶体管的源极和漏极导通为所述位线施加源极电压，所述电源的电压与所述第二读取电压相等。

3.根据权利要求1或2所述的存储阵列单元信息读取方法，其特征在于，所述选通存储阵列的多根连续位线为：

多个选通控制信号控制多个MOS晶体管导通，其中，一个选通控制信号控制一个MOS晶体管的源极和漏极导通，使连接在一个MOS晶体管的源极的位线施加连接在漏极的所述第一读取电压或第二读取电压。

4.根据权利要求1或2所述的存储阵列单元信息读取方法，其特征在于，所述在所述被读取存储单元的一根位线施加第一读取电压为：

控制源极接地的MOS晶体管的源极和漏极导通为所述位线施加第一读取电压。

5.根据权利要求1或2所述的存储阵列单元信息读取方法，其特征在于，所述在多根连续位线施加第二读取电压为：

电源电压经过包括2个PMOS晶体管的电流镜的一支后被电压钳位电路钳位为所述第二读取电压，并将所述第二读取电压施加在所述多根连续位线。

6.根据权利要求5所述的存储阵列单元信息读取方法，其特征在于，所述比较被读取存储单元上产生的电流与预设参考电流值确定所述被读取存储单元的存储信息为：

读取在被读取存储单元施加第二读取电压的位线的电流，包括：

被读取存储单元上产生的电流在所述电流镜的另一支产生镜像电流；

所述镜像电流与所述预设参考电流值进行比较，经过包含反相器的判决电路判决得到所述被读取存储单元的存储信息。

7.根据权利要求1或2所述的存储阵列单元信息读取方法，其特征在于，在两根根连续位线施加所述第二读取电压。

8.根据权利要求1或2所述的存储阵列单元信息读取方法，其特征在于，在与所述被读取存储单元施加第一读取电压的位线相邻的位线施加所述第一读取电压。

9.一种存储阵列单元信息读取系统，其特征在于，包括存储单元阵列、至少一个低电平产生电路、电流读取电路、位线选通装置、字线选通装置和电压源提供电路，

所述电压源提供电路与所述电流读取电路提供相同的电压，高于所述低电平产生电路提供的电压；所述低电平产生电路、电流读取电路与电压源提供电路同步工作；

所述字线选通装置选通被读取存储单元的字线；所述位线选通装置根据位线选通控制信号同时选通所述存储阵列的多根连续位线；

一个所述低电平产生电路通过位线选通装置与被读取存储阵列单元的一根位线连接；所述电流读取电路通过位线选通装置与多根位线连接，其中包括被读取存储阵列单元的另一根位线；电压源提供电路通过位线选通装置与连接电流读取电路的位线相邻的位线连接。

10.根据权利要求9所述的存储阵列单元信息读取系统，其特征在于，所述电压源提供电路包括一个MOS晶体管，

所述MOS晶体管源级接电源，漏极通过位线选通装置连接位线，栅极接控制端，所述电源的电压与所述第二读取电压相等。

11.根据权利要求10所述的存储阵列单元信息读取系统，其特征在于，所述存储阵列单元信息读取系统包括两个低电平产生电路，其中，

第一低电平产生电路通过所述位线选通装置与被读取存储单元的一根位线连接，第二低电平产生电路通过所述位线选通装置与被读取存储单元连接第一低电平产生电路的位线相邻的位线连接。

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