JP2018133118A - 半導体装置 - Google Patents

Abstract

【課題】従来の半導体装置では、大きなセンスマージンを確保しながら動作速度を速めることができない問題があった。
【解決手段】一実施の形態によれば、半導体装置は、記憶素子ＭＣと、ビット線ＢＬと、ビット線ＢＬにプリチャージ電圧ＶＲを与えるプリチャージトランジスタと、記憶素子ＭＣの引き込み電流と基準電流との比較結果に応じて出力信号の論理レベルを切り替えるセンスアンプ１８と、ビット線ＢＬとセンスアンプ１８との間に設けられるクランプトランジスタ４２と、クランプ電圧出力トランジスタ３４と、を有し、クランプ電圧出力トランジスタ３４は、ゲートがクランプトランジスタ４２のゲートと共通接続され、ソースとバックゲートが接続されると共に、ソースにプリチャージ電圧ＶＲが与えられ、ドレインとゲートが共通接続され、クランプトランジスタ４２は、バックゲートに接地電圧が与えられる。
【選択図】図３

Description

本発明は半導体装置に関し、例えば記憶するデータの値に応じて電流引き込み能力が変化する記憶素子を複数含む記憶装置を有する半導体装置に関する。

近年、フラッシュメモリ等の不揮発性メモリが多く利用されている。このような不揮発メモリでは、記憶するデータの値に応じて電流引き込み能力が変化する記憶素子が用いられる。具体的には、この記憶素子は、電流を流す活性化状態である場合の電流特性を保持データの書き込み動作により変化させる。そして、このような記憶素子からデータを読み出す処理では、記憶素子の引き込み電流の大小を読み取ることで、記憶素子に保持されたデータの値を判定する。このような記憶素子に対する読み出し回路の例が特許文献１に開示されている。

特許文献１に記載された不揮発性半導体メモリデバイスは、記憶された情報の論理に応じて、２つの電極間の電荷放電速度が異なる記憶素子と、前記記憶素子の一方の電極に接続されたセル配線と、前記セル配線に接続されたセンスノードを有し、該センスノードの電位を参照電位と比較することにより、前記情報の論理を読み出すセンスアンプと、前記セル配線をプリチャージし、該セル配線を、前記記憶素子を介して放電または充電させることで読み出しを行うダイナミックセンス動作と、前記センスノードに電流負荷を接続した状態で読み出しを行うスタティックセンス動作と、を切り替え可能な読み出し制御回路と、を有する。

特開２０１１−１６５２９７号公報

しかし、特許文献１に記載の技術では、ダイナミックセンス動作を行う場合のプリチャージが負荷分離スイッチを介して行われるため、プリチャージ電圧にバラツキが生じる。そのため特許文献１に記載の技術では、当該バラツキに起因して読み出しセンスマージンが小さくなり、読み出し精度を確保するために読み出し時間が長くなり、十分な高速化ができないという問題があった。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態によれば、半導体装置は、記憶するデータの値に応じて電流引き込み能力が変化する記憶素子と、記憶素子の出力ノードに接続されるビット線と、ビット線にプリチャージ電圧を与えるプリチャージトランジスタと、記憶素子の引き込み電流と基準電流との比較結果に応じて出力信号の論理レベルを切り替えるセンスアンプと、ビット線とセンスアンプとの間に設けられるクランプトランジスタと、前記クランプトランジスタにクランプ電圧を与えるクランプ電圧出力トランジスタと、を有し、クランプ電圧出力トランジスタは、ゲートがクランプトランジスタのゲートと共通接続され、ソースとバックゲートが接続されると共に、ソースにプリチャージ電圧が与えられ、ドレインとゲートが共通接続され、クランプトランジスタは、バックゲートに接地電圧が与えられる。

前記一実施の形態によれば、半導体装置、記憶素子が保持しているデータをダイナミックセンス動作において大きなセンスマージンを確保しながら動作速度を速めることができる。

実施の形態１にかかる半導体装置のブロック図である。 実施の形態１にかかる不揮発性メモリのブロック図である。 実施の形態１にかかるカラムデコーダ、メモリセル、クランプ電圧生成回路及びセンスアンプの回路図である。 実施の形態１にかかる不揮発性メモリが消去状態の時の不揮発性メモリの動作を示すタイミングチャートである。 実施の形態１にかかる不揮発性メモリが書き込み状態の時の不揮発性メモリの動作を示すタイミングチャートである。 実施の形態２にかかるカラムデコーダ、メモリセル、クランプ電圧生成回路及びセンスアンプの回路図である。 実施の形態２にかかる不揮発性メモリが消去状態の時の不揮発性メモリの動作を示すタイミングチャートである。 実施の形態２にかかる不揮発性メモリが書き込み状態の時の不揮発性メモリの動作を示すタイミングチャートである。 実施の形態３にかかるカラムデコーダ、メモリセル、クランプ電圧生成回路及びセンスアンプの回路図である。 実施の形態３にかかる不揮発性メモリが消去状態の時の不揮発性メモリの動作を示すタイミングチャートである。 実施の形態３にかかる不揮発性メモリが書き込み状態の時の不揮発性メモリの動作を示すタイミングチャートである。

説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。

図１に実施の形態１にかかる半導体装置１００のブロック図を示す。図１に示すように、実施の形態１にかかる半導体装置１００は、不揮発性メモリを少なくとも含む半導体装置である。図１では、不揮発性メモリを搭載する半導体装置１００の例としてＭＣＵ（Micro Controller Unit）を示した。図１に示す例では、実施の形態１にかかる半導体装置１００は、演算部１、電源回路２、入出力インタフェース回路３、タイマ４、アナログデジタル変換回路５、デジタルアナログ変換回路６、不揮発性メモリ７、揮発性メモリ８を有する。

半導体装置１００では、電源回路２が外部から供給される電源に基づき内部電源電圧ＶＣＣを生成し、当該内部電源電圧ＶＣＣを電源配線ＰＷＲを介して各ブロックに与える。また、半導体装置１００では、各ブロックがバス配線ＢＵＳにより相互に通信可能な構成となっている。

半導体装置１００は、不揮発性メモリ７に格納されたプログラムを演算部１が読み出して実行することで、各種処理を行う。また、半導体装置１００は、他の半導体装置等の外部の装置と入出力インタフェース回路３を介して信号の送受信を行う。タイマ４、アナログデジタル変換回路５、デジタルアナログ変換回路６は、演算部１の指示に基づき各ブロックの機能を発揮する。揮発性メモリ８は、各ブロックで行われる処理において生じる中間データ等を一時的に保持する記憶装置である。不揮発性メモリ７は、例えば、フラッシュメモリが考えられる。揮発性メモリ８は、例えば、ＤＲＡＭ（Dynamic Random Access Memory）が考えられる。

実施の形態１にかかる半導体装置１００では、不揮発性メモリ７の構成に特徴の１つを有する。そこで、以下では不揮発性メモリ７の構成について詳細に説明する。そこで、図２に実施の形態１にかかる不揮発性メモリ７のブロック図を示す。図２に示すように、実施の形態１にかかる不揮発性メモリ７は、昇圧回路１１、入出力バッファ１２、タイミングジェネレータ１３、カラムデコーダ１４、ロウデコーダ１５、メモリセルアレイ１６、クランプ電圧生成回路１７、センスアンプ１８、出力バッファ１９を有する。

昇圧回路１１は、電源回路２から与えられる内部電源電圧ＶＣＣを昇圧して不揮発性メモリ７内で利用される昇圧電圧を生成する。入出力バッファ１２は、他の回路ブロックとの間で制御コマンド及びアクセスアドレスの送受信を行う。タイミングジェネレータ１３は、不揮発性メモリ７内の各ブロックの動作タイミングを制御する。メモリセルアレイ１６は、格子状にメモリセルが配置される領域である。カラムデコーダ１４は、メモリセルアレイ１６内のメモリセルのうち活性化するメモリセルが配置される列を活性化する。ロウデコーダ１５は、メモリセルアレイ１６内のメモリセルのうち活性化するメモリセルが配置される行を活性化する。クランプ電圧生成回路１７は、メモリセルアレイ１６内のクランプトランジスタに与えるクランプ電圧を生成する。センスアンプ１８は、メモリセルアレイ１６内のメモリセルに保持されたデータを読み出す増幅器である。出力バッファ１９は、センスアンプ１８が出力したデータ値を他のブロックに対して出力する増幅器である。

実施の形態１にかかる不揮発性メモリ７では、カラムデコーダ１４、メモリセルアレイ１６、クランプ電圧生成回路１７、センスアンプ１８の構成に特徴の１つを有する。以下では、カラムデコーダ１４、メモリセルアレイ１６、クランプ電圧生成回路１７、センスアンプ１８の構成について詳細に説明する。

図３に実施の形態１にかかるカラムデコーダ、メモリセル、クランプ電圧生成回路及びセンスアンプの回路図を示す。なお、図３に示す例では、複数あるメモリセルＭＣのうち１つのメモリセルＭＣに関する部分のみを示した。また、図３に示す例では、実施の形態１にかかる不揮発性メモリ７の動作に関連する回路或いはトランジスタのうち特に特徴的なもののみを示した。

メモリセルアレイ１６に配置されるメモリセルＭＣは、記憶するデータの値に応じて電流引き込み能力が変化する記憶素子であり、メモリセルアレイ１６に格子状に複数配置される。図３では、複数配置されるメモリセルＭＣの１つのみを示した。メモリセルＭＣには、メモリトランジスタが含まれ、このメモリトランジスタは、例えば、ＭＯＮＯＳ型トランジスタである。メモリトランジスタのソースは接地配線に接続され、ゲートにはメモリゲート電圧ＭＧが与えられ、ドレインにビット線ＢＬが接続される。なお、メモリトランジスタのドレインはメモリセルＭＣの出力ノードとなる。

カラムデコーダ１４には、ディスチャージトランジスタ２１が設けられる。ディスチャージトランジスタ２１は、ソースが接地配線に接続され、ドレインがビット線ＢＬに接続され、ゲートにディスチャージ制御信号ＤＩＳが与えられる。
プリチャージトランジスタ４１が設けられる。

クランプ電圧生成回路１７は、定電流源３１、ＰＭＯＳトランジスタ３２、３３、クランプ電圧出力トランジスタ３４を有する。定電流源３１は接地配線とＰＭＯＳトランジスタ３２のドレインとの間に接続され、定電流を出力する。ＰＭＯＳトランジスタ３２、３３は、カレントミラー回路を構成し、定電流源３１が出力した定電流をクランプ電圧出力トランジスタ３４のドレインに出力する。具体的には、ＰＭＯＳトランジスタ３２、３３のドレインには内部電源電圧ＶＣＣが与えられる。ＰＭＯＳトランジスタ３２のソースとゲートは接続される。また、ＰＭＯＳトランジスタ３２のゲートとＰＭＯＳトランジスタ３３のゲートは、互いに接続される。

クランプ電圧出力トランジスタ３４は、ソースとバックゲートが接続され、ソースにプリチャージ電圧ＶＲが与えられ、ドレインにＰＭＯＳトランジスタ３３から定電流が与えられ、ゲートがドレインに接続される。

センスアンプ１８は、プリチャージトランジスタ４１、クランプトランジスタ４２、ＰＭＯＳトランジスタ４３〜４６、ＮＭＯＳトランジスタ４７、インバータ回路４８、センスノードＶＣ、電流センスノードＩＤＥＴを有する。

プリチャージトランジスタ４１は、ビット線ＢＬにソースが接続され、ドレインにプリチャージ電圧ＶＲが与えられ、ゲートにプリチャージ制御信号ＰＣ＿ｎが与えられる。

ビット線ＢＬには、寄生容量Ｃ＿ＢＬが形成される。クランプトランジスタ４２は、ゲートにクランプ電圧ＶＣＬＡＭＰが入力され、ソースがビット線ＢＬに接続され、バックゲートが接地配線に接続され、ドレインがＰＭＯＳトランジスタ４５のドレインに接続される。また、クランプトランジスタ４２のドレインに接続される配線は、センスノードＶＣとなる。

ＰＭＯＳトランジスタ４３、４４は、共にソースに内部電源電圧ＶＣＣが与えられ、ゲートが互いに接続される。また、ＰＭＯＳトランジスタ４３のゲートは、ＰＭＯＳトランジスタ４５のドレインに接続される。ＰＭＯＳトランジスタ４３のドレインは、ＰＭＯＳトランジスタ４５のソースに接続される。ＰＭＯＳトランジスタ４４のドレインは、ＰＭＯＳトランジスタ４６のソースに接続される。

ＰＭＯＳトランジスタ４５、４６のゲートには、センスアンプイネーブル信号ＳＡＥ＿ｎが与えられる。ＰＭＯＳトランジスタ４５のドレインは、センスノードＶＣを介してクランプトランジスタ４２のドレインに接続される。ＰＭＯＳトランジスタ４６のドレインは、電流センスノードＩＤＥＴを介してＮＭＯＳトランジスタ４７のドレインに接続される。

ＮＭＯＳトランジスタ４７のソースは、接地配線に接続される。ＮＭＯＳトランジスタ４７のゲートには基準電圧ＶＲＥＦが与えられる。ＮＭＯＳトランジスタ４７は、基準電圧ＶＲＥＦの電圧値に応じて一定の電流値を有する基準電流を出力する電流源として動作する。

インバータ回路４８は、比較器として動作するバッファ回路であって、入力端子が電流センスノードＩＤＥＴに接続され、出力端子から出力信号ＳＡＯＵＴを出力する。インバータ回路４８は、出力信号の論理レベルを切り替える閾値電圧（例えば、ＶＣＣ／２程度の電圧）を有する。インバータ回路４８は、電流センスノードＩＤＥＴに生じた電圧がこの閾値電圧を上回ったことに応じて、出力信号の論理レベルをハイレベルからロウレベルに切り替える。

ここで、クランプ電圧出力トランジスタ３４の閾値電圧とクランプトランジスタ４２の閾値電圧との関係について説明する。まず、クランプトランジスタ４２及びクランプ電圧出力トランジスタ３４は共にＮＭＯＳトランジスタである。そして、実施の形態１にかかる半導体装置１００では、クランプ電圧出力トランジスタ３４のバックゲートがソースと接続され、当該ソースにプリチャージ電圧が与えられている。一方、クランプトランジスタ４２のバックゲートは接地配線が接続されて接地電圧が与えられている。また、クランプトランジスタ４２のソースは、メモリセルＭＣの出力ノードに接続されている。そのため、クランプトランジスタ４２とクランプ電圧出力トランジスタ３４では、基板効果に違いが生じ、当該違いに起因して閾値電圧に差が生じる。この閾値電圧差を図３ではαで示した。具体的には、クランプ電圧出力トランジスタ３４の閾値電圧がＶｔｈであった場合、クランプトランジスタ４２の閾値電圧は、Ｖｔｈ＋αとなる。

続いて、実施の形態１にかかる不揮発性メモリの動作について説明する。そこで、まず、図４に実施の形態１にかかる不揮発性メモリが消去状態の時の不揮発性メモリの動作を示すタイミングチャートを示す。図４等で示すタイミングチャートで示したクロック信号ＣＬＫは、１行分のメモリセルからデータを読み出すタイミングを示すもので有り、タイミングジェネレータ１３に入力されるものである。また、図４等のタイミングチャート内のディスチャージ制御信号ＤＩＳ、プリチャージ制御信号ＰＣ＿ｎ、センスアンプイネーブル信号ＳＡＥ＿ｎは、タイミングジェネレータ１３で生成される信号であり、メモリゲート電圧ＭＧは、ロウデコーダ１５で生成される信号である。

図４に示すように、実施の形態１にかかる不揮発性メモリでは、タイミングＴ１１においてクロック信号ＣＬＫが立ち上がることで、読み出し動作が開始される。そして、タイミングＴ１２においてディスチャージ制御信号ＤＩＳがロウレベルからハイレベルになったことに応じてビット線ＢＬのディスチャージ動作が行われる。また、タイミングＴ１２では、メモリゲート電圧ＭＧの立ち上げが開始される。メモリゲート電圧ＭＧは他の制御信号に比べて振幅が大きいため、立ち上げに要する時間が他の制御信号よりも長くかかる。

そして、タイミングＴ１３において、ディスチャージ制御信号ＤＩＳをハイレベルからロウレベルに切り替え、プリチャージ制御信号ＰＣ＿ｎをハイレベルからロウレベルに切り替えることで、ビット線ＢＬへのディスチャージ動作が終了し、かつ、プリチャージ動作が開始される。このプリチャージ動作により、ビット線ＢＬ及びセンスノードＶＣの電圧が上昇する。

次いで、タイミングＴ１４でセンスアンプイネーブル信号ＳＡＥ＿ｎをハイレベルからロウレベルに切り替える。これにより、ＰＭＯＳトランジスタ４５、４６が導通状態となり、ＰＭＯＳトランジスタ４３、ＰＭＯＳトランジスタ４４がカレントミラー回路としての動作を開始する。

そして、メモリゲート電圧ＭＧが十分に高い電圧となるタイミングＴ１５において、プリチャージ制御信号ＰＣ＿ｎをロウレベルからハイレベルに切り替える。図４に示す例では、メモリセルＭＣが消去状態であるため、タイミングＴ１５において、メモリセルＭＣがビット線ＢＬからメモリ電流の引き抜きを開始する。また、タイミングＴ１５では、ビット線ＢＬはプリチャージ電圧に近く、クランプトランジスタ４２のゲート・ソース間電圧がＶｔｈ＋αで示される閾値電圧よりも小さいため、クランプトランジスタ４２はオフ状態である。そのため、タイミングＴ１５から開始されるメモリ電流の引き抜き動作ではビット線ＢＬの電圧のみが低下する。

そして、ビット線ＢＬの電圧の低下に伴いクランプトランジスタ４２のゲート・ソース間電圧が閾値電圧であるＶｔｈ＋αを超えると、クランプトランジスタ４２がオン状態となりセンスノードＶＣの電圧がビット線ＢＬの電圧となる。このクランプトランジスタ４２がオン状態に切り替わるタイミングがタイミングＴ１６である。これにより、メモリ電流に相当する電流がセンスノードＶＣとＰＭＯＳトランジスタ４３、ＰＭＯＳトランジスタ４４により構成されるカレントミラー回路を介して電流センスノードＩＤＥＴに流れ込む。これにより、電流センスノードＩＤＥＴの電圧が上昇し、電流センスノードＩＤＥＴの電圧がインバータ回路４８の閾値電圧を超えるタイミングＴ１７において出力信号ＳＡＯＵＴの論理レベルがハイレベルかロウレベルに切り替えられる。

続いて、メモリセルＭＣが書き込み状態である、実施の形態１にかかる不揮発性メモリの動作について説明する。そこで、図５に実施の形態１にかかる不揮発性メモリが書き込み状態の時の不揮発性メモリの動作を示すタイミングチャートを示す。メモリセルＭＣが書き込み状態である場合もプリチャージが完了するタイミングＴ１５までの動作は図４に示したメモリセルＭＣが消去状態のときと変わらない。

しかしながら、メモリセルＭＣが書き込み状態である場合、メモリセルＭＣによるビット線ＢＬからのメモリ電流の引き抜きが行われないため、タイミングＴ１５でプリチャージ動作を停止してもビット線ＢＬの電圧は低下しない。そのため、メモリセルＭＣが書き込み状態である場合は、プリチャージ動作を停止した後もクランプトランジスタ４２のオフ状態が維持され、電流センスノードＩＤＥＴへのメモリ電流の流入がない。そのため、メモリセルＭＣが書き込み状態である場合、タイミングＴ１７における出力信号ＳＡＯＵＴの論理レベルの反転は生じない。

上記説明より、実施の形態１にかかる半導体装置１００では、プリチャージトランジスタ４１をクランプトランジスタ４２とメモリセルＭＣとの間に設けられるビット線ＢＬに直接接続する。このような構成により、実施の形態１にかかる半導体装置１００では、ビット線ＢＬのプリチャージ動作においてクランプトランジスタ４２により与えられるクランプ電圧の影響を受けることなくビット線ＢＬをプリチャージ電圧ＶＲにプリチャージすることができる。言い換えると、実施の形態１にかかる半導体装置１００では、ビット線ＢＬをプリチャージ電圧ＶＲの電圧レベルに精度良くプリチャージすることができる。これにより、実施の形態１にかかる半導体装置１００では、プリチャージ動作を高速化することができる。

また、実施の形態１にかかる半導体装置１００では、ビット線ＢＬの電圧をクランプするクランプトランジスタ４２を有する。このクランプトランジスタ４２のゲートには、プリチャージ電圧ＶＲにクランプ電圧出力トランジスタ３４の閾値電圧Ｖｔｈを加えたクランプ電圧ＶＣＬＡＭＰが与えられる。実施の形態１にかかる半導体装置１００では、ビット線ＢＬの電圧をクランプすることで、ビット線ＢＬに形成される寄生容量Ｃ＿ＢＬに起因して生じる読み出し速度の低下を防止することができる。

また、実施の形態１にかかる半導体装置１００では、クランプトランジスタ４２のバックゲートに接地電圧を与え、クランプ電圧出力トランジスタ３４のバックゲートにプリチャージ電圧ＶＲを与える。ここで、クランプ電圧出力トランジスタ３４と同様にクランプトランジスタ４２のバックゲートにプリチャージ電圧ＶＲを与えた場合、クランプトランジスタ４２の閾値電圧がクランプ電圧出力トランジスタ３４と同じ閾値電圧となるため、誤動作が生じる問題がある。例えば、ビット線ＢＬの電圧が少しでもプリチャージ電圧ＶＲから低下した時点でクランプトランジスタ４２がオン状態に切り替わってしまうため、特に、書き込み状態にあるメモリセルＭＣからデータを読み出す場合に読み出したデータに誤りが生じる問題がある。しかしながら、実施の形態１にかかる半導体装置１００では、クランプトランジスタ４２の閾値電圧をクランプ電圧出力トランジスタ３４の閾値電圧よりも若干程度大きくしているため、上述の誤動作の問題は生じにくい。つまり、実施の形態１にかかる半導体装置１００では、リードセンスマージンが大きく、データ読み出し制度を高めることができる。

また、図３に示した回路においてプリチャージ電圧ＶＲを基準電圧ＶＲＥＦの変化に追従させて変化させることで動作速度の向上と、センスマージンの確保を両立することができる。基準電圧ＶＲＥＦを高く設定することでＮＭＯＳトランジスタ４７により生成する基準電流を大きくすることができるため、リードセンスマージンを大きくすることができる。しかしながら、メモリ電流を維持したまま基準電流を大きくすると、インバータ回路４８の出力を反転させるために要する時間が長くなる問題がある。しかしながら、基準電圧ＶＲＥＦに応じてプリチャージ電圧ＶＲを高くすることで、実施の形態１にかかる半導体装置１００では、クランプ電圧ＶＣＬＡＭＰの電圧を高くし、メモリ電流を増加させることができる。従い、実施の形態１にかかる半導体装置１００では、プリチャージ電圧ＶＲを基準電圧ＶＲＥＦの変化に追従させて変化させることで動作速度の向上と、センスマージンの確保を両立することができる。

実施の形態２
実施の形態２では、センスアンプ１８の別の形態となるセンスアンプ１８ａについて説明する。なお、実施の形態２の説明において、実施の形態１と同じ構成要素について、実施の形態１と同じ符号を付して説明を省略する。図６に実施の形態２にかかるカラムデコーダ、メモリセル、クランプ電圧生成回路及びセンスアンプの回路図を示す。図６に示すように、センスアンプ１８ａは、プリチャージトランジスタ４１、クランプトランジスタ４２、ＰＭＯＳトランジスタ５１、５２、インバータ回路４８、センスノードＶＣを有する。

ＰＭＯＳトランジスタ５１は、ソースに内部電源電圧ＶＣＣが与えられ、ゲートに基準電圧Ｖｉｒｅｆが与えられ、ドレインがＰＭＯＳトランジスタ５２のソースに接続される。ＰＭＯＳトランジスタ５２は、ゲートにセンスアンプイネーブル信号ＳＡＥ＿ｎが与えられ、ドレインがセンスノードＶＣを介してクランプトランジスタ４２のドレインに接続される。

つまり、実施の形態２にかかるセンスアンプ１８ａでは、ＰＭＯＳトランジスタ５１を基準電流を生成する基準電流生成回路として用い、ＰＭＯＳトランジスタ５２をセンスアンプイネーブル信号ＳＡＥ＿ｎに基づきオン状態に切り替えることで、センスノードＶＣに基準電流を与える。また、センスノードＶＣには、クランプトランジスタ４２がオン状態となることでメモリ電流が与えられる。そして、センスアンプ１８ａでは、センスノードＶＣにおいて基準電流とメモリ電流との差に基づき変化するセンスノードＶＣの電圧をインバータ回路４８の閾値と比較することで出力信号ＳＡＯＵＴの論理レベルを切り替える。

このセンスアンプ１８ａを含む実施の形態２にかかる不揮発性メモリの動作について説明する。そこで、図７に実施の形態２にかかる不揮発性メモリが消去状態の時の不揮発性メモリの動作を示すタイミングチャートを示す。また、図８に実施の形態２にかかる不揮発性メモリが書き込み状態の時の不揮発性メモリの動作を示すタイミングチャートを示す。図７及び図８は、図４及び図５に示した実施の形態１にかかる不揮発性メモリの動作と同じ動作を実施の形態２にかかる不揮発性メモリで行ったときのものである。

図７及び図８に示すように、実施の形態２にかかる不揮発性メモリでは、電流センスノードＩＤＥＴの電圧変化によらず、センスノードＶＣの電圧変化に応じて出力信号ＳＡＯＵＴの論理レベルが変化することがわかる。

上記説明より、実施の形態２にかかる不揮発性メモリのセンスアンプ１８ａは、実施の形態１にかかるセンスアンプ１８よりも少ない回路素子で構成することができる。そのため、実施の形態２にかかる不揮発性メモリは、実施の形態１にかかる不揮発性メモリよりも回路面積を小さくすることができる。

実施の形態３
実施の形態３では、メモリセルアレイ１６の別の形態となるカラムデコーダ１４ａについて説明する。なお、実施の形態３の説明において、実施の形態１と同じ構成要素について、実施の形態１と同じ符号を付して説明を省略する。図９に実施の形態３にかかるカラムデコーダ、メモリセル、クランプ電圧生成回路及びセンスアンプの回路図を示す。図９に示すように、実施の形態３にかかる不揮発性メモリでは、１つのセンスアンプ１８を複数のメモリセルＭＣを共有する。そこで、カラムデコーダ１４ａは、複数のメモリセルＭＣの１つを選択して、選択したメモリセルＭＣをセンスアンプ１８に接続するセル選択機能を有する。

図９に示すように、実施の形態３にかかる不揮発性メモリは、１組のプリチャージトランジスタ４１及びクランプトランジスタ４２に対して、それぞれがメモリセルＭＣを１つ含むメモリユニットを複数（図９に示す例では、メモリユニット６０１〜６０ｎ、ｎはメモリユニットの数を表す整数）を有する。

メモリユニット６０１〜６０ｎは、それぞれ、カラムデコーダ１４ａに含まれるセル選択スイッチ６１及びディスチャージトランジスタ２１と、メモリセルアレイ１６に含まれるメモリセルＭＣと、ビット線ＢＬを有する。なお、図９では、ビット線が属するメモリユニットを示すために、メモリユニットの番号を示す数字と同じ数字をＢＬの後ろに付している（図９のＢＬ１〜ＢＬｎ）。また、セル選択スイッチ６１は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタが貼り合わせられ、かつ、セル選択信号ＹＲにより２つのトランジスタが同時にオン状態、又は、オフ状態となるトランスファスイッチである。

そして、実施の形態３にかかるメモリセルアレイ１６では、クランプトランジスタ４２のソースに、共通ビット線ＣＤを介して複数のメモリユニットが接続される。実施の形態３にかかる不揮発性メモリでは、メモリユニットに対応したセル選択信号（例えば、ＹＲ１〜ＹＲｎ）により、複数のメモリユニットの１つを順次共通ビット線ＣＤに接続することで、複数のメモリセルＭＣからのデータの読み出しを行う。

ここで、実施の形態３にかかる不揮発性メモリの動作について説明する。図１０に実施の形態３にかかる不揮発性メモリが消去状態の時の不揮発性メモリの動作を示すタイミングチャートを示す。また、図１１に実施の形態３にかかる不揮発性メモリが書き込み状態の時の不揮発性メモリの動作を示すタイミングチャートを示す。図１０及び図１１は、図４及び図５に示した実施の形態１にかかる不揮発性メモリの動作と同じ動作を複数のメモリユニットに対して順次行った場合の実施の形態３にかかる不揮発性メモリの動作を示したものである。

図１０及び図１１に示すように、実施の形態３にかかる不揮発性メモリでは、複数のメモリユニットが順次選択され、選択されたメモリユニット毎にデータの読み出しが行われる。

上記説明より、実施の形態３にかかる半導体装置１００では、複数のメモリユニットに対してセンスアンプ１８が設けられる。このような構成とすることで、センスアンプ１８の個数を削減することができる。これにより、実施の形態３にかかる半導体装置１００では、他の実施の形態よりも不揮発性メモリの回路面積を削減することができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。

１００ 半導体装置
１ 演算部
２ 電源回路
３ 入出力インタフェース回路
４ タイマ
５ アナログデジタル変換回路
６ デジタルアナログ変換回路
７ 不揮発性メモリ
８ 揮発性メモリ
１１ 昇圧回路
１２ 入出力バッファ
１３ タイミングジェネレータ
１４ カラムデコーダ
１５ ロウデコーダ
１６ メモリセルアレイ
１７ クランプ電圧生成回路
１８ センスアンプ
１９ 出力バッファ
２１ ディスチャージトランジスタ
３１ 定電流源
３２、３３、４３〜４６、５１、５２ ＰＭＯＳトランジスタ
３４ クランプ電圧出力トランジスタ
４１ プリチャージトランジスタ
４２ クランプトランジスタ
４７ ＮＭＯＳトランジスタ
４８ インバータ回路
６０１〜６０ｎ メモリユニット
６１ セル選択スイッチ
ＭＣ メモリセル
ＰＷＲ 電源配線
ＢＵＳ バス配線
ＣＬＫ クロック信号
ＤＩＳ ディスチャージ制御信号
ＰＣ＿ｎ プリチャージ制御信号
ＳＡＥ＿ｎ センスアンプイネーブル信号
ＶＣ センスノード
ＣＤ 共通ビット線
ＢＬ ビット線
ＳＡＯＵＴ 出力信号
ＩＤＥＴ 電流センスノード
ＭＧ メモリゲート電圧
ＹＲ セル選択信号
ＶＲ プリチャージ電圧
ＶＲＥＦ 基準電圧
ＶＣＬＡＭＰ クランプ電圧

Claims (7)

1. 記憶するデータの値に応じて電流引き込み能力が変化する記憶素子と、
   前記記憶素子の出力ノードに接続されるビット線と、
   前記ビット線にソースが接続され、ドレインにプリチャージ電圧が与えられ、ゲートにプリチャージ制御信号が与えられるプリチャージトランジスタと、
   ソースとバックゲートが接続され、前記ソースに前記プリチャージ電圧が与えられ、ドレインに定電流が与えられ、ゲートが前記ドレインに接続されるクランプ電圧出力トランジスタを含み前記ゲートに生じる電圧をクランプ電圧として出力するクランプ電圧生成回路と、
   ゲートに前記クランプ電圧が入力され、ソースが前記ビット線に接続され、バックゲートが接地配線に接続されるクランプトランジスタと、
   前記クランプトランジスタのドレインに接続され、所定の電流値を有する基準電流と前記クランプトランジスタを介して前記記憶素子が引き込むメモリ電流とを比較して出力信号を出力するセンスアンプと、
   を有する半導体装置。
2. 前記プリチャージ電圧は、前記クランプ電圧生成回路と前記センスアンプに与えられる電源電圧よりも低い電圧である請求項１に記載の半導体装置。
3. 前記センスアンプは、
   前記メモリ電流を電流センスノードに与えるカレントミラー回路と、
   基準電圧の電圧値に基づき前記基準電流を生成し、前記基準電流を前記電流センスノードに与える基準電流生成回路と、
   前記電流センスノードの電圧に基づき前記出力信号の論理レベルを切り替える比較回路と、
   を有する請求項１に記載の半導体装置。
4. 前記プリチャージ電圧は、前記基準電圧の増減に応じて電圧値が増減する請求項３に記載の半導体装置。
5. 前記センスアンプは、
   基準電圧の電圧値に基づき前記基準電流を生成し、前記基準電流を前記クランプトランジスタの前記ドレインに与える基準電流生成回路と、
   前記クランプトランジスタの前記ドレインの電圧に基づき前記出力信号の論理レベルを切り替える比較回路と、
   を有する請求項１に記載の半導体装置。
6. 前記プリチャージ電圧は、前記基準電圧の増減に応じて電圧値が増減する請求項５に記載の半導体装置。
7. それぞれが、セル選択信号に基づき開閉状態が制御されるセル選択スイッチと、前記記憶素子と、前記ビット線と、ディスチャージ制御信号に応じて前記ビット線から電荷を引き抜くディスチャージトランジスタと、を有する複数のメモリユニットと、
   前記クランプトランジスタのソースは、共通ビット線を介して前記複数のメモリユニットに接続される請求項１に記載の半導体装置。

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