TW202301334A

TW202301334A - 記憶體元件、感測放大器系統及其控制方法

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Publication number: TW202301334A
Application number: TW111120290A
Authority: TW
Inventors: 陳中傑; 郭政雄; 池育德
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2021-06-18
Filing date: 2022-05-31
Publication date: 2023-01-01
Also published as: US11978518B2; US20220406386A1; CN115206395A

Abstract

感測放大器控制系統包括配置為接收預充電訊號的預充電控制開關。參考單元配置為接收參考字元線訊號。在預充電階段，控制開關響應於預充電訊號而被控制以將參考輸入節點預充電到預定的預充電準位。在預充電階段之後的感測階段中，觸發電路被配置為響應於參考輸入節點達到觸發準位而在輸出端輸出觸發訊號。

Description

記憶體元件、感測放大器系統及其控制方法

積體電路記憶體元件通常包括記憶單元的陣列，每個記憶單元儲存代表一個或多個位元的資料訊號。在讀取和寫入操作期間，可以通過響應於接收到的字元線訊號選擇性地將記憶單元連接到位元線以控制對記憶單元的存取。舉例來說，在讀取操作時、可以將位元線預充電到預設電壓準位。當啟用字元線時，連接到位元線的感測放大器會感測並輸出儲存的資料。

本發明提供用於實施本發明的不同特徵的許多不同實施例，用於實現所提供主題的不同特徵。當然，該些僅為實施例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵「之上」或第二特徵「上」可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本發明可能在各種實施例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。

此外，為易於說明，本文中可能使用例如“在…之下（beneath）”、“在…下方（below）”、“下部的（lower）”、“在…上方（above）”、“上部的（upper）”等空間相對性用語來闡述圖中所示的一個元件或特徵與另一（其他）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的取向外還囊括裝置在使用或操作中的不同取向。設備可具有其他取向（旋轉90度或處於其他取向），且本文中所使用的空間相對性描述語可同樣相應地進行解釋。

積體電路記憶體元件通常包括記憶單元的陣列，每個記憶單元儲存代表一個或多個位元的資料訊號。在讀取和寫入操作期間，可以通過響應於接收到的字元線訊號選擇性地將記憶單元連接到位元線以控制對記憶單元的存取。舉例來說，在讀取操作時，可以將位元線預充電到預設電壓準位。當啟用字元線時，連接到位元線的感測放大器會感測並輸出儲存的資料。

對於某些類型的記憶單元，位元線連接到相應的輸入/輸出(IO)電路的感測放大器的輸入節點。這種感測放大器包括反相器和閂鎖電路。在預充電階段期間，直流(DC)參考電流用於將對應的記憶單元的感測放大器輸入節點（即位元線）預充電到預定的電壓準位（例如，VDD）。在預充電階段之後的感測階段，如果記憶單元中儲存的資料訊號為邏輯0，則字元線訊號變高，輸入節點電壓準位VIN（即位元線電壓）增加，如果資料訊號為邏輯1，則字元線訊號變低。如果VIN大於閾值電壓準位，則反相器的輸出將是邏輯0。如果VIN小於閾值電壓，反相器的輸出將是邏輯1，反相器的輸出被閂鎖以作為資料輸出訊號。這種傳統感測放大器中使用的反相器電路包括PMOS電晶體和NMOS電晶體，因此在感測期間會消耗額外的功率，因為除了用於對位元線進行預充電的DC電流之外，反相器的操作也會使用DC電流。

此外，感測放大器的閂鎖電路是由計時電路控制的。要通過感測放大器感測和閂鎖資料訊號，必須留出足夠的時間讓資料訊號下降到閾值電壓以下（在邏輯1的情況下），並且位元線電壓下降的速率可能因IO電路而異。因此，閂鎖時間需要對應於感測階段速率最慢的IO，否則一些IO可能無法正確地閂鎖VIN訊號。然而，對於具有較快速率的IO（即VIN在計時器開始計時之前的時間內就下降至低於閾值準位），會不必要地消耗功率。

因此，對於傳統的IO電路，感測放大器的閂鎖器和計時器都需要DC電流並消耗功率。對於大型的或相對“寬的”記憶陣列（例如，陣列超過256個行），功率的消耗可能很大。

根據本公開的各方面，提供一種感測放大器控制系統，該系統基於由參考單元產生的參考訊號，而不是使用計時器來控制記憶陣列的所有感測放大器的閂鎖時間。這有助於IO 系統，在讀取預充電階段期間所使用的DC電流可以減少或消除。此外，在讀取感測階段的大部分時間中所使用的DC電流也會大大減少，因而可減少記憶體元件的功率消耗，特別是對於具有寬IO的記憶體元件。

在一些公開的示例中，資料儲存在記憶陣列的記憶單元中。記憶單元通過位元線耦合到IO電路。感測放大器控制電路耦合到IO電路的感測放大器，並且具有被配置為產生參考訊號的參考單元。感測放大器控制電路響應於參考訊號而向感測放大器輸出觸發訊號，感測放大器響應於觸發訊號而閂鎖資料訊號。因此，感測放大器是基於由感測放大器控制電路所輸出的觸發訊號來閂鎖資料訊號，而非基於計時器來閂鎖資料訊號。因此，計時電路（以及由此消耗的DC電流）已不存在。這使得感測放大器僅在需要感測和閂鎖資料訊號時進行運作，而不是在由計時電路決定的整個週期時間內操作。這進一步降低了元件的功率消耗。

圖1是根據一些實施例示出的記憶體元件10的例子的方塊圖。在示例中，記憶體元件10包括一個記憶陣列100，具有多個記憶單元110。記憶單元110與位元線BL耦合，資料可以通過位元線BL讀寫記憶單元110。位元線BL進一步連接到IO 系統12，IO 系統12包括連接到相應位元線BL的多個感測放大器120。IO 系統12還包括一個感測放大器控制電路或控制器130，其具有連接到每個感測放大器120的輸出端。

記憶單元陣列100中的記憶單元110排成列和行，每列有對應的字元線106，行，每行有對應的位元線BL。每個記憶單元110儲存一個位元資料，但在一些其他實施例可以採用多位元的記憶單元。記憶單元陣列100可以實現為具有單層陣列結構（即二維陣列結構）或多層陣列結構（即垂直或堆疊型三維陣列結構）。

記憶體元件10還包括列選擇器102和行選擇器104。列選擇器102用於對記憶單元陣列100的列進行選擇和驅動的操作，包括將WL控制訊號輸出到記憶單元110。行選擇器104配置為在讀取/程式化操作期間選擇記憶單元陣列100中的行。列選擇器102和行選擇器104可以由控制邏輯響應於接收到的記憶體位址來控制。舉例來說，在讀取操作時，WL控制訊號輸出到記憶陣列100的選定的列，而儲存在記憶單元110的選定的列的資料位元輸出到對應的位元線BL。感測放大器120接收輸出到對應的位元線BL的資料位元，並相應地感測和閂鎖資料。在圖1中，為簡單起見，僅顯示了兩列和三行。感測放大器120包括對應於所示陣列110的對應的行的感測放大器120-1、120-2…120-n。

正如下文將進一步討論的，不是通過計時器控制感測放大器120，而是感測放大器控制電路130向每一個感測放大器120輸出觸發訊號，感測放大器120響應於從感測放大器控制電路130接收的觸發訊號來感測和閂鎖接收到的資料。

在一些實施例中，記憶單元110是非揮發性記憶單元，因此即使在移除電源之後也能夠保留資料。在其他實施例中，記憶單元可以是揮發性記憶單元。在一些實施例中，此處所示的記憶單元110是快閃記憶單元，然而其他類型的記憶單元，例如一次可編程(OTP)記憶單元、多次可編程記憶體(MTP)單元、電阻式隨機存取記憶體(RRAM)單元、磁性隨機存取記憶體(MRAM)單元等也在本公開的範圍內。

在一些實施例中，快閃記憶單元110使用浮閘MOS電晶體元件來實現。浮閘MOS電晶體元件包括形成於MOS元件的控制閘極和通道區（基底）之間，並至少部分地與控制柵極垂直對齊。浮閘上的電荷儲存決定了記憶單元的儲存資料狀態（“0”或“1”）。

在使用浮閘MOS元件實現的快閃記憶單元中，利用將電荷載子從半導體基底（源極或汲極）通過薄的閘極氧化層並藉由穿隧轉移到浮閘來完成程式化記憶單元或將資料寫入記憶單元。一般而言，首先通過施加偏壓條件來消除儲存在浮閘上的電荷，而可以接著擦除一整塊快閃記憶單元。然後，可以通過施加與擦除操作相反的偏壓條件來寫入或程式化快閃記憶單元。

通過對控制閘極施加閘極偏壓並感測快閃記憶單元的汲極所儲存的資料狀態來讀取快閃記憶單元，該汲極與記憶陣列100的相應位元線BL耦合。對於感測位元線BL上儲存的資料是使用感測放大器120完成的，感測放大器120將位元線BL上的電流與參考電流進行比較。可以使用具有與記憶陣列100中的快閃記憶單元110相同結構的參考單元來產生參考電流。

圖2示出了圖1中所示記憶體元件10的IO電路12的實施例的其他方面。在圖2所示的實施例中，資料預充電控制開關112在資料輸入節點DIN（即位元線BL）處連接到記憶單元110。資料預充電開關112配置為將記憶單元110連接到電源輸入端，並響應於在其控制端處接收到的預充電訊號PCH以將輸入節點DIN預充電到預定的電壓準位（例如VDD）。其中，特定的記憶單元110被選擇，並響應接收到的字元線訊號WL以輸出資料。

感測放大器120耦合到資料輸入節點DIN（即位元線BL），並具有閂鎖電路122，其中閂鎖電路122被配置為閂鎖從位元線BL上接收的記憶單元110的資料訊號。感測放大器控制電路130與感測放大器120耦合，並且還接收預充電訊號PCH和參考字元線訊號WLREF，下文將進一步討論。感測放大器控制電路130輸出觸發訊號到感測放大器120的閂鎖電路122，而感測放大器配置為響應觸發訊號以閂鎖資料訊號。

圖3示出了感測放大器控制電路130的實施例的各個方面。感測放大器控制電路130包括具有耦合到控制端以接收預充電訊號的預充電控制開關132，在一些實施例中，預充電訊號是由連接到記憶單元110的資料預充電電路112接收的相同預充電訊號PCH。預充電控制開關132在參考輸入節點RIN處與參考單元134連接。參考單元134被配置為響應接收到的參考字元線訊號而產生參考電流，並且在一些實施例中，其結構類似於記憶單元110。觸發電路136具有與參考輸入節點RIN連接的輸入端和將觸發訊號輸出到感測放大器120的輸出端。

在預充電階段，預充電控制開關132響應於預充電訊號PCH而被控制以通過將參考單元134連接到VDD電源輸入端來將參考輸入節點RIN預充電到預定的預充電準位，例如VDD。在預充電階段之後的感測階段中，觸發電路136響應於參考輸入節點RIN達到觸發準位而輸出觸發訊號到感測放大器120，下文將進一步討論。

圖4示出了記憶體10的其他方面，顯示了記憶陣列100中的記憶單元110，以及IO電路12的實施例的部分。在圖4所示的實施例中，記憶單元110是一個快閃記憶單元，配置為儲存一個位元的資料。其他類型的記憶單元也在本發明的範圍內。記憶單元110的閘極端連接以接收在記憶體單元110的對應列的字元線106上輸出的字元線訊號WL。位元線BL耦合到記憶單元110，使得記憶單元110將其儲存的資料訊號輸出到位元線BL上。在圖4的實施例中，資料預充電開關112包括一個PMOS 預充電電晶體212，該PMOS 預充電電晶體212在其閘極端處接收預充電訊號PCH。其他類型的預充電開關也在本發明的範圍內。預充電電晶體212的一個源極/汲極端連接到VDD端以接收電源輸入電壓訊號VDD，並且預充電電晶體212的另一個源極/汲極端連接到資料輸入節點DIN處的記憶單元（即位元線BL）。

感測放大器120包括閂鎖器122，其中閂鎖輸入電路以反及閘(NAND)220的形式連接到其輸入端，但閂鎖輸入電路的其他配置也在本公開的範圍內。反及閘220中的一個輸入端與資料輸入節點DIN耦合，而另一個輸入端從脈衝(波)產生器222接收脈衝(波)訊號。閂鎖器122和脈衝產生器222分別從感測放大器控制電路130接收觸發訊號。

圖4的感測放大器控制電路130包括參考單元134，參考單元134可以具有與記憶單元110匹配的配置的參考快閃記憶單元。參考單元134將閘極端連接至字元線以接收字元線參考訊號WLREF。參考預充電開關132包括一個PMOS 預充電電晶體232，並在其閘極端處接收預充電訊號PCH。其他類型的預充電開關也在本發明的範圍內。參考預充電電晶體232的一個源極/汲極端連接到VDD端，參考預充電電晶體232的另一個源極/汲極端連接到參考輸入節點RIN的參考單元134。

觸發電路136包括反及閘236，其中反及閘236具有耦合到VDD端的輸入端以及耦合到參考輸入節點RIN的另一個輸入端。如上所述，參考單元134被配置為產生參考訊號，觸發電路136被配置為根據在節點RIN處產生的參考訊號將觸發訊號輸出到感測放大器120，並且感測放大器120被配置為響應於觸發訊號而閂鎖資料訊號。

圖5示出了由記憶體元件10產生的各種訊號的波形圖。參考圖4和圖5，感測放大器控制電路130的反及閘236提供觸發訊號，並且控制脈衝產生器222和感測放大器120的閂鎖器122。資料讀操作包括預充電階段，其中參考單元134和記憶單元110分別接收到的字元線參考訊號WLREF和字元線訊號WL都是低電壓準位，也就是邏輯0。在預充電階段，預充電訊號PCH也是低電壓準位。因此，電流流過參考預充電電晶體232和資料預充電電晶體212，而參考輸入節點RIN和資料輸入節點DIN都充電到高電壓準位(VDD)。因此，反及閘236在其兩個輸入端處都接收到高電壓準位輸入，因此輸出低電壓準位訊號。由於觸發訊號是低電壓準位訊號，脈衝訊號並非由脈衝產生器222輸出，感測放大器120的反及閘220在其中一個輸入端接收到邏輯低（低電壓準位）訊號。此外，由於觸發訊號為低電壓準位，因此閂鎖器122未被啟用，並且反及閘220的輸出訊號未被閂鎖。

如圖5所示，感測階段在預充電階段之後，其中與所選列相對應的字元線參考訊號WLREF和字元線訊號WL都變為高電壓準位。電流流過參考單元134和記憶單元110，並且參考輸入節點RIN和資料輸入節點DIN都從預充電電壓準位開始下降。如果記憶單元110中儲存的資料訊號是邏輯0，則資料輸入節點DIN的電壓準位從預充電準位以第一速率下降。如果記憶單元110中儲存的資料訊號是邏輯1，則資料輸入節點DIN的電壓準位以大於第一速率的第二速率下降。

如上所述，參考輸入節點RIN在預充電階段也被預充電為高電壓準位(VDD)。在感測階段，參考輸入節點RIN以第三速率下降，該第三速率介於第一速率和第二速率之間。參考輸入節點RIN從預充電準位下降的第三速率是根據參考單元134的配置來決定的。特別是，當參考字元線訊號WLREF被設置為介於參考單元134的啟動電流I_on和其關斷電流I_off之間時，通過修整流過參考單元134的參考電流Iref來決定第三速率。在一些實施例中，啟動電流I_on為30uA，關斷電流I_off為0.5uA，但其他開啟/關斷電流準位也適用於其他實施例，具體取決於記憶單元配置等因素。

在感測階段，當參考輸入RIN達到觸發電壓Vtrig（例如，VDD/2）時，感測放大器控制電路130的反及閘236輸出觸發訊號（即邏輯1）到感測放大器120的脈衝產生器222和閂鎖器122。脈衝產生器222相應地產生脈衝訊號作為反及閘220的一個輸入。因此，反及閘220中的另一個輸入被反轉並栓鎖為感測放大器120的資料輸出訊號DOUT。

更特別的是，如果記憶單元110中儲存的資料訊號為邏輯0，則資料輸入節點DIN的電壓準位以第一速率從預充電準位下降，其中該第一速率比參考訊號的第三速率要慢。因此，當參考訊號達到觸發準位Vtrig時，資料輸入節點DIN處的資料訊號仍處於高電壓準位，此時觸發訊號輸出到脈衝產生器222和閂鎖器122。因此，反及閘220輸出邏輯低電壓準位訊號而被閂鎖器122閂鎖，並作為資料輸出訊號DOUT輸出。如果記憶單元110中儲存的資料訊號為邏輯1，則資料輸入節點DIN以第二速率下降，其中第二速率比第三速率快。因此，在參考訊號達到觸發準位Vtrig之前，資料輸入節點DIN的資料訊號下降到低電壓準位，當脈衝產生器222響應於觸發訊號而輸出脈衝時，輸入到反及閘220的DIN訊號為低電壓準位。因此，反及閘220輸出邏輯高電壓準位訊號，該訊號被閂鎖器122閂鎖並輸出為資料輸出訊號DOUT。

因此，在感測階段，僅在脈衝持續時間內需要一個DC電流來輸出資料訊號DOUT。此外，在感測階段不使用計時器來控制閂鎖器，從而消除了計時器所消耗的功率。

如圖1的實施例所示，感測放大器控制電路 130可以耦合到多個感測放大器120。圖6示出了一個實施例，其中圖4中所示的感測放大器130提供了觸發輸出到n個感測放大器（n是一個正整數）。這有利於減少多個感測放大器120所消耗的功率，同時只增加一個感測放大器控制電路130。

圖7示出了另一個實施例，其中觸發電路136包括反相器237。參考輸入節點RIN連接到反相器237的輸入，該反相器237將參考訊號反轉並輸出觸發訊號到脈衝產生器222和閂鎖器122。

因此，當參考輸入節點RIN在預充電階段已經被預充電至高電壓準位時，反相器237輸出為低電壓準位。在感測階段，參考輸入節點RIN處的參考訊號以第三速率下降，如圖5所示，第三速率介於第一速率和第二速率之間。當參考訊號下降到觸發準位Vtrig時，反相器237的輸出（即觸發訊號）變為高電壓準位。與圖4所示的例子一樣，如果記憶單元110中儲存的資料訊號為邏輯0，則資料輸入節點DIN的電壓準位以第一速率從預充電準位下降，其中第一速率比參考訊號的第三速率要慢。因此，當參考訊號達到觸發準位Vtrig且反相器237輸出觸發訊號時，資料輸入節點DIN處的資料訊號仍處於高電壓準位，因此反及閘220輸出邏輯低電壓準位訊號，該低電壓準位訊號被閂鎖器122閂鎖並輸出為資料輸出訊號DOUT。如果記憶單元110中儲存的資料訊號為邏輯1，則資料輸入節點DIN以第二速率下降，其中第二速率比第三的速率快。因此，在反相器237輸出觸發訊號到反及閘220之前，資料輸入節點DIN的資料訊號下降到低電壓準位。因此，反及閘220輸出邏輯高電壓準位訊號，該高電壓準位訊號被閂鎖器122閂鎖並輸出為資料輸出訊號DOUT。

與圖4中所示的實施例一樣，在感測階段需要DC電流，以便僅在脈衝的持續時間內輸出資料訊號DOUT，並且在感測階段不使用計時器來控制閂鎖器，從而消除了計時器可能造成的功率消耗。

圖8示出了另一個實施例，其中圖7中所示的感測放大器130提供了觸發輸出到n個感測放大器。因此，反相器237的輸出可作為觸發訊號提供給多個感測放大器120中的每個脈衝產生器222和閂鎖器122。這有利於減少多個感測放大器120所消耗的功率，同時只增加一個感測放大器控制電路130。

圖9示出了根據公開的實施例的用於感測和閂鎖資料的方法300的實施例。圖9的方法包括操作310，其中資料訊號儲存在記憶單元中，例如前文所公開的記憶單元110。在操作312中，預充電訊號PCH由參考預充電控制開關132/232和資料預充電控制開關112/212接收。響應於接收的預充電訊號，觸發電路136的參考輸入節點RIN和資料輸入節點DIN在操作314進行預充電。在一些實施例中，參考輸入節點RIN和資料輸入節點DIN被預充電到VDD電壓準位。在預充電之後，在操作316時將預充電訊號與觸發準位Vtrig進行比較。如果參考輸入節點RIN處的預充電訊號已經從預定的預充電準位（例如VDD）下降到觸發準位的Vtrig，則在操作318中輸出觸發訊號到感測放大器120。基於該觸發訊號，資料訊號在操作320處被感測放大器120閂鎖。

因此，所公開的實施例包括感測放大器控制系統，該系統根據由參考單元產生的參考訊號，而不是使用計時器來控制記憶陣列的一個或多個感測放大器的閂鎖時間。這有助於建立IO 系統，在該系統中，讀取預充電階段期間所使用的DC電流被減少或消除。此外，在讀取感測階段的大部分時間裡所使用的DC電流大大減少。這可減少記憶體元件的功率消耗，特別是對於具有寬IO的記憶體元件。

根據一些公開的實施例，感測放大器控制系統包括具有第一端、第二端和控制端的預充電控制開關。控制端配置為接收預充電訊號。參考單元具有第一端、第二端和控制端，控制端配置為接收參考字元線訊號。參考單元的第一端在參考輸入節點處耦合到控制開關的第二端。觸發電路具有第一輸入端和輸出端。觸發電路的第一輸入端耦合到參考輸入節點。在預充電階段，控制開關響應於預充電訊號以將參考輸入節點預充電到預定的預充電準位。在預充電階段之後的感測階段中，觸發電路被配置為響應於參考輸入節點達到觸發準位而在輸出端輸出觸發訊號。

根據另一些公開的實施例，記憶體元件包括被配置為儲存資料的記憶單元。字元線耦合到記憶單元並配置為接收字元線訊號。位元線耦合到記憶單元並配置為從記憶單元接收資料訊號。感測放大器耦合到位元線，並被配置為對自位元線上所接收的資料訊號進行閂鎖。感測放大器控制電路與感測放大器耦合。參考單元被配置為產生參考訊號，而感測放大器控制電路被配置為響應於參考訊號而輸出觸發訊號到感測放大器。感測放大器被配置為響應於該觸發訊號以閂鎖資料訊號。

根據又一些公開的實施例，一種用於控制記憶陣列的感測放大器的方法包括將資料訊號儲存在記憶單元中。接收預充電訊號，並且響應於預充電訊號，將觸發電路的參考輸入節點和感測放大器的資料輸入節點預充電到預定的預充電準位。響應於參考輸入節點從預定的預充電準位下降到觸發準位，觸發訊號被輸出到感測放大器。響應於觸發訊號，資料訊號被感測放大器閂鎖。

本公開概述了各種實施例，以使所屬領域中的技術人員可更好地理解本公開的各個方面。所屬領域中的技術人員應理解，他們可容易地使用本公開作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的和/或實現與本文中所介紹的實施例相同的優點。所屬領域中的技術人員還應認識到，這些等效構造並不背離本公開的精神及範圍，而且他們可在不背離本公開的精神及範圍的條件下對其作出各種改變、代替及變更。

10:記憶體元件 12:IO 系統 100:記憶陣列 102:列選擇器 104:行選擇器 106:字元線 110:記憶單元 112:預充電控制開關 120、120-1、120-2、120-n:感測放大器 122:閂鎖電路 130:控制電路/控制器 132:預充電控制開關 134:參考單元 136:觸發電路 212、232:電晶體 220、236:反及閘(NAND) 222:脈衝產生器 237:反相器 300:方法 310、312、316、318、320、31614:操作 BL:位元線 DC:直流 DIN:資料輸入節點 DOUT:資料輸出訊號 IO:輸入/輸出 I_off、I_on:電流 PCH:預充電訊號 RIN:參考輸入節點 VDD:電源輸入電壓訊號 VIN:輸入節點電壓準位 WL:字元線訊號 WLREF:參考字元線訊號

結合附圖閱讀以下詳細說明，會最好地理解本公開的各個方面。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。另外，圖式是作為本發明實施例的實例進行例示，且並不旨在進行限制。圖1是根據一些實施例示出的記憶體元件的例子的方塊圖。圖2是根據一些實施例示出圖1的記憶體元件的另一方面的方塊圖。圖3是根據一些實施例示出的感測放大器控制電路的部分的方塊圖。圖4是根據一些實施例示出的感測放大器控制系統和感測放大器的一個實施例的示意圖。圖5是根據一些實施例示出的由感測放大器控制系統產生的各種訊號和圖4所示感測放大器的波形圖。圖6是根據一些實施例示出的說明圖4的感測放大器控制系統和多個感測放大器的示意圖。圖7是根據一些實施例示出的感測放大器控制系統和感測放大器的另一個示例的示意圖。圖8是根據一些實施例示出的圖7的感測放大器控制系統和多個感測放大器的示意圖。圖9是根據一些實施例示出的控制感測放大器的方法的流程圖。

10:記憶體元件

12:IO系統

100:記憶陣列

102:列選擇器

104:行選擇器

106:字元線

110:記憶單元

120、120-1、120-2、120-n:感測放大器

130:控制電路/控制器

BL:位元線

VDD:電源輸入電壓訊號

Claims

一種感測放大器系統，包括：預充電控制開關，具有第一端、第二端和控制端，所述預充電控制開關的所述控制端被配置為接收預充電訊號；參考單元，具有第一端、第二端和控制端，所述參考單元的所述控制端被配置為接收參考字元線訊號，其中所述參考單元的所述第一端在參考輸入節點處與所述預充電控制開關的所述第二端耦合；觸發電路，具有第一輸入端和輸出端，所述觸發電路的所述第一輸入端耦合到所述參考輸入節點，其中，在預充電階段，所述預充電控制開關響應於所述預充電訊號而被控制以將所述參考輸入節點預充電到預定的預充電準位；其中，在所述預充電階段之後的感測階段中，所述觸發電路被配置為響應所述參考輸入節點達到觸發準位而在所述觸發電路的所述輸出端輸出觸發訊號。
如請求項1所述的感測放大器系統，進一步包括：感測放大器，耦合到所述觸發電路的所述輸出端，所述感測放大器配置為接收從記憶單元輸出到位元線的資料訊號，並響應所述觸發訊號閂鎖所述接收的資料訊號。
如請求項1所述的感測放大器系統，其中所述參考單元中的所述第一端被配置為接收電源輸入訊號，並且其中所述預定的預充電準位基於所述電源輸入訊號。
如請求項1所述的感測放大器系統，其中所述觸發準位小於所述預定的預充電準位。
如請求項1所述的感測放大器系統，其中所述觸發電路包括NAND電路，NAND電路包括所述觸發電路的所述第一輸入端、第二輸入端和所述觸發電路的所述輸出端，其中所述預充電控制開關的所述第一端和所述NAND電路的所述第二輸入端分別被配置為接收電源輸入訊號。
如請求項1所述的感測放大器系統，其中，所述觸發電路包括反相器電路，反相器電路包括所述觸發電路的所述第一輸入端和所述觸發電路的所述輸出端。
如請求項2所述的感測放大器系統，其中所述記憶單元是快閃記憶單元。
如請求項2所述的感測放大器系統，進一步包括多個感測放大器，包括所述感測放大器，其中所述觸發電路被配置為輸出所述觸發訊號到每一個所述多個感測放大器中。
如請求項2所述的感測放大器系統，其中所述感測放大器包括閂鎖電路，所述閂鎖電路具有用以接收所述觸發訊號的觸發輸入端，以及用以接收所述資料訊號的資料輸入端。
如請求項9所述的感測放大器系統，其中所述感測放大器包括：脈衝產生器電路，具有輸入端和輸出端，所述脈衝產生器電路的所述輸入端耦合到所述觸發電路的所述輸出端，所述脈衝產生器電路配置響應所述觸發訊號而在所述脈衝產生器電路的所述輸出端輸出脈衝訊號；以及資料輸入電路，具有第一輸入端、第二輸入端和資料輸出端，所述資料輸入電路的所述第一輸入端耦合到所述記憶單元，所述資料輸入電路的所述第二輸入端耦合到所述脈衝產生器電路的所述輸出端，所述資料輸入電路的所述資料輸出端耦合到所述閂鎖電路的所述資料輸入端，所述資料輸入電路響應於所述脈衝訊號而輸出所述資料訊號到所述閂鎖電路。
如請求項10所述的感測放大器系統，更包括: 資料預充電開關，所述資料預充電開關具有第一端、第二端和控制端，所述資料預充電開關的所述控制端被配置為接收所述預充電訊號，其中所述記憶單元的所述第一端在資料輸入節點處耦合到所述資料預充電開關，並且其中所述資料輸入訊號的所述第一端耦合到所述資料輸入節點；其中，在所述預充電階段，所述預充電開關響應所述預充電訊號以被控制而將所述資料輸入節點預充電到所述預定的預充電準位；其中，在所述預充電階段之後的所述感測階段中，所述資料訊號根據所述記憶單元中所儲存的邏輯0而下降到第一預定資料準位，所述資料訊號根據所述記憶單元中所儲存的邏輯1下降到第二預定資料準位；以及其中所述觸發準位於所述第一預定資料準位和第二預定資料準位之間。
如請求項11所述的感測放大器系統，其中在所述預充電階段之後的所述感測階段中，所述資料訊號根據儲存在所述記憶單元中的所述邏輯0而以第一速率下降，並且所述資料訊號根據儲存在所述記憶單元中的所述邏輯1而以第二速率下降，其中所述第二速率比所述第一速率快。
一種記憶體元件，包括：記憶單元，配置為儲存資料；字元線，耦合到所述記憶單元，並配置為接收字元線訊號；位元線，耦合到所述記憶單元，並配置為接收來自所述記憶單元的資料訊號；感測放大器，耦合到所述位元線，並配置為閂鎖在所述位元線上接收的所述資料訊號；以及感測放大器控制電路，耦合到所述感測放大器，包括參考單元，所述參考單元被配置為產生參考訊號，其中所述感測放大器控制電路被配置為響應於所述參考訊號輸出觸發訊號到所述感測放大器，並且其中所述感測放大器被配置為響應所述觸發訊號而閂鎖所述資料訊號。
如請求項13所述的記憶體元件，更包括：多個記憶單元，包括所述記憶單元；多個位元線，包括所述位元線，每個所述記憶單元耦合到各自的位元線；以及多個感測放大器，包括所述感測放大器，其中所述感測放大器控制電路被配置為輸出所述觸發訊號到所述多個感測放大器中的每一個。
如請求項13所述的記憶體元件，其特徵在於，所述感測放大器控制電路還包括：控制開關，配置為接收預充電控制訊號；觸發電路，在參考輸入節點處與所述參考單元耦合；其中，在預充電階段，所述控制開關響應於所述預充電控制訊號而被控制以將所述參考輸入節點預充電到預定的預充電準位；以及其中，在所述預充電階段之後的感測階段中，所述觸發電路被配置為響應所述參考輸入節點達到觸發準位後輸出所述觸發訊號。
如請求項15所述的記憶體元件，其中所述觸發電路包括: NAND電路，具有耦合到所述參考輸入節點的第一輸入端、配置為接收電源輸入訊號的第二輸入端以及配置為所述觸發訊號的輸出端。
如請求項15所述的記憶體元件，其中所述感測放大器包括：脈衝產生器電路，配置為響應所述觸發訊號而輸出脈衝訊號；以及資料輸入電路，耦合到所述記憶單元，配置為響應所述脈衝訊號輸出所述資料訊號到所述閂鎖電路。
一種感測控制方法，包括：將資料訊號儲存在記憶單元中；接收預充電訊號；響應於所述預充電訊號以將觸發電路的參考輸入節點和感測放大器的資料輸入節點預充電到預定的預充電準位；響應於所述參考輸入節點以將所述預定的預充電準位下降到觸發準位，輸出觸發訊號到所述感測放大器；以及響應於所述觸發訊號，以經由所述感測放大器閂鎖所述資料訊號。
如請求項18所述的方法，還包括將所述觸發訊號輸出到包括所述感測放大器的多個感測放大器。
如請求項18所述的方法，其中在對所述記憶單元和所述參考單元進行預充電後，根據儲存在所述記憶單元中的邏輯0，所述資料訊號以第一速率下降，根據儲存在所述記憶單元中的邏輯1，所述資料訊號以比所述第一速率下降的速率更快的第二速率下降，並且所述預充電訊號以介於所述第一速率和所述第二速率之間的第三速率下降。