CN115206395A - 感测放大器系统、存储器器件及其控制方法 - Google Patents

Abstract

本申请的实施例涉及感测放大器系统、存储器器件及其控制方法。感测放大器控制系统包括被配置为接收预充电信号的预充电控制开关。参考单元被配置为接收参考字线信号。在预充电阶段中，响应于预充电信号控制控制开关以将参考输入节点预充电到预定的预充电电平。在预充电阶段之后的感测阶段中，触发器电路被配置为响应于参考输入节点达到触发电平而在输出端子处输出触发信号。

Description

感测放大器系统、存储器器件及其控制方法

技术领域

本申请的实施例涉及感测放大器系统、存储器器件及其控制方法。

背景技术

集成电路存储器器件通常包括存储器单元的阵列，每个存储器单元储存代表数据的一个或多个位的数据信号。通过响应于所接收的字线信号将存储器单元选择性地连接到位线，可以在读取操作和写入操作期间控制对存储器单元的存取。例如，在读取操作中，位线可以被预充电到预定义的电压电平。当字线被启用时，连接到位线的感测放大器感测并输出所储存的数据。

发明内容

根据本申请实施例的一个方面，提供了一种感测放大器系统，包括：预充电控制开关，具有第一端子、第二端子和控制端子，控制端子被配置为接收预充电信号；参考单元，具有第一端子、第二端子和控制端子，参考单元的控制端子被配置为接收参考字线信号，其中，参考单元的第一端子在参考输入节点处耦合到预充电控制开关的第二端子；触发器电路，具有第一输入端子和输出端子，触发器电路的第一输入端子耦接到参考输入节点；其中，在预充电阶段中，响应于预充电信号控制预充电控制开关以将参考输入节点预充电至预定的预充电电平；以及其中，在预充电阶段之后的感测阶段中，触发器电路被配置为响应于参考输入节点达到触发电平而在输出端子处输出触发信号。

根据本申请实施例的另一个方面，提供了一种存储器器件，包括：存储器单元，被配置为储存数据；字线，耦接到存储器单元并且被配置为接收字线信号；位线，耦接到存储器单元并且被配置为接收来自存储器单元的数据信号；感测放大器，耦合到位线并且被配置为锁存在位线上所接收的数据信号；以及感测放大器控制电路，耦合感测放大器并且包括被配置为生成参考信号的参考单元，其中感测放大器控制电路被配置为响应于参考信号向感测放大器输出触发信号，并且其中感测放大器被配置为响应于触发信号锁存数据信号。

根据本申请实施例的又一个方面，提供了一种控制存储器阵列的感测放大器的方法，包括：将数据信号储存在存储器单元中；接收预充电信号；响应于预充电信号，将触发器电路的参考输入节点和感测放大器的数据输入节点预充电至预定的预充电电平；响应于参考输入节点从预定的预充电电平下降到触发电平，向感测放大器输出触发信号；以及响应于触发信号，通过感测放大器锁存数据信号。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1是示出根据一些实施例的存储器器件的示例的框图。

图2是示出根据一些实施例的图1的存储器器件的另外方面的框图。

图3是示出根据一些实施例的感测放大器控制电路的方面的框图。

图4是示出根据一些实施例的感测放大器控制系统和感测放大器的实施例的示意图。

图5是示出根据一些实施例的由图4所示的感测放大器控制系统和感测放大器生成的各种信号的波形图。

图6是示出根据一些实施例的图4的感测放大器控制系统和多个感测放大器的示意图。

图7是示出根据一些实施例的感测放大器控制系统和感测放大器的另一示例的示意图。

图8是示出根据一些实施例的图7的感测放大器控制系统和多个感测放大器的示意图。

图9是示出根据一些实施例的控制感测放大器的方法的流程图。

具体实施方式

以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。

此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。

集成电路存储器器件通常包括存储器单元的阵列，每个存储器单元储存代表数据的一个或多个位的数据信号。通过响应于所接收的字线信号将单元选择性地连接到位线，可以在读取操作和写入操作期间控制对存储器单元的存取。例如，在读取操作中，位线可以被预充电到预定义的电压电平。当字线被启用时，连接到位线的感测放大器(SA)感测并输出所储存的数据。

对于某些类型的存储器单元，位线连接到相应输入/输出(IO)电路的感测放大器的输入节点。这种感测放大器包括反相器和锁存器电路。DC参考电流用于在预充电阶段中将相应存储器单元的感测放大器输入节点(即位线)预充电至预定电压电平(例如，VDD)。在预充电阶段之后的感测阶段中，如果存储器单元中储存的数据信号为逻辑0，则字线信号变为高并且输入节点电压电平VIN(即位线电压)增加，并且如果数据信号为逻辑1，则输入节点电压电平VIN减小。如果VIN大于阈值电压，则反相器的输出将为逻辑0。如果VIN小于阈值电压，则反相器的输出将为逻辑1，并且反相器的输出被锁存为数据输出信号。在这种传统感测放大器中使用的反相器电路包括PMOS晶体管和NMOS晶体管，因此，在感测期间消耗额外的功率，因为除了用于对位线进行预充电的DC电流之外，反相器的操作也使用DC电流。

此外，感测放大器的锁存器电路由定时器电路控制。为了通过感测放大器感测和锁存数据信号，必须允许有足够的时间让数据信号下降到阈值电压以下(在逻辑1的情况下)，并且位线电压下降的速率可以在IO电路之间变化。因此，锁存定时需要对应于感测阶段中具有最慢速率的IO对应，否则一些IO可能不正确地锁存VIN信号。然而，对于具有更快速率的IO(即在定时器之前VIN下降到阈值电平以下)，不必要地消耗了功率。

因此，对于传统IO电路，感测放大器的锁存器和定时器都需要DC电流并消耗功率。对于大型存储器阵列或“宽”存储器阵列(例如，超过256列的阵列)，功率消耗可能很大。

根据本公开的方面，提供了一种感测放大器控制系统，其基于由参考单元生成的参考信号而不是使用定时器来控制存储器阵列的所有感测放大器的锁存定时。这有助于IO系统中减少或消除在读取预充电阶段使用的直流电流(DC电流)。此外，在大部分读取感测阶段使用的直流电流大大减少。这导致存储器器件的功率消耗降低，特别是对于具有wideIO(宽IO)的存储器器件。

在一些所公开的示例中，数据储存在存储器阵列的存储器单元中。存储器单元经由位线耦合到IO电路。感测放大器控制电路耦合IO电路的感测放大器，并且具有被配置为生成参考信号的参考单元。感测放大器控制电路响应于参考信号向感测放大器输出触发信号，并且感测放大器响应于触发信号锁存数据信号。因此，感测放大器基于由感测放大器控制电路输出的触发信号(而不是基于定时器)来锁存数据信号。因此，消除了定时器电路(以及由此消耗的直流电流)。这允许仅在需要感测和锁存数据信号时操作感测放大器，而不是在由定时器电路确定的整个时间周期内操作。这进一步降低了器件的功率消耗。

图1是示出根据一些实施例的存储器器件10的示例的框图。在所示的示例中，存储器器件10包括存储器阵列100，存储器阵列100具有多个存储器单元110。存储器单元110耦合到位线BL，并且数据可以经由位线BL从存储器单元110读取以及写入到存储器单元110。位线BL进一步连接到IO系统12，IO系统12包括连接到相应位线BL的多个感测放大器120。IO系统12还包括感测放大器控制电路或控制器130，其具有连接到感测放大器120的每个的输出端子。

存储器单元阵列100的存储器单元110排列成行和列，每个行具有对应的字线106，每个列具有对应的位线BL。每个存储器单元110储存1位数据，但其他示例可以采用多位存储器单元。存储器单元阵列100可实施为具有单层阵列结构(即二维阵列结构)或多层阵列结构(即垂直或堆叠式三维阵列结构)。

存储器器件10还包括行选择器102和列选择器104。行选择器102被配置为对存储器单元阵列100的行执行选择操作和驱动操作，包括向存储器输出WL控制信号。列选择器电路104被配置为在读取操作/编程操作期间选择存储器单元阵列100的列。行选择器102和列选择器104可以由控制逻辑控制响应于所接收的存储器地址来控制。例如，在读取操作期间，WL控制信号输出到所选择的存储器阵列100的行，并且储存在所选择的行的存储器单元110中的数据位被输出到对应的位线BL。感测放大器120接收输出到其对应位线BL的数据位，并且相应地感测和锁存数据。在图1中，为简明起见，仅显示了两行和三列。感测放大器120包括对应于所示阵列110的对应列的感测放大器120-1、120-2…120-n。

如以下将进一步讨论的，不是通过定时器控制感测放大器120，而是感测放大器控制电路130向感测放大器120中的每个输出触发信号，感测放大器120响应于从感测放大器控制电路130所接收的触发信号来感测和锁存所接收的数据。

在一些示例中，存储器单元110是非易失性存储器单元，因此即使在断电之后也能够保留数据。在其他示例中，存储器单元可以是易失性存储器单元。在一些示例中，这里说明的存储器单元110是闪存存储器单元，但是其他类型的存储器单元，例如一次性可编程(OTP)存储器单元、多次可编程存储器(MTP)单元、电阻随机存取存储器(RRAM)单元、磁性随机存取存储器(MRAM)单元等在本公开的范围内。

在一些实施例中，闪存存储器单元110使用浮栅MOS晶体管器件来实现。浮栅MOS晶体管器件包括浮栅，浮栅形成在MOS器件的控制栅极和沟道区(衬底)之间并且至少部分地与控制栅极垂直对齐。浮栅上的电荷储存确定了存储器单元的所储存的数据状态(“0”或“1”)。

在使用浮栅MOS器件实现的闪存存储器单元中，通过将电荷载流子从半导体衬底(源极或漏极)通过隧道穿过薄栅极氧化层传送到浮栅而对存储器单元进行编程或写入数据。通常，首先通过施加偏置条件来擦除闪存存储器单元的块以去除储存在浮栅上的电荷。然后，可以通过施加与擦除操作相反的偏置条件来写入或编程闪存存储器单元。

通过向控制栅极施加栅极偏置并且感测耦合到存储器阵列100的对应位线BL的闪存存储器单元的漏极端子上的储存数据状态，来读取闪存存储器单元。使用感测放大器120完成对位线BL上所储存的数据的感测，感测放大器120将位线BL上的电流与参考电流进行比较。可以使用与存储器阵列100中的闪存存储器单元110具有相同结构的参考单元来生成参考电流。

图2示出了图1中所示的存储器器件10的IO电路12的示例的另外方面。在图2中所示的实施例中，数据预充电控制开关112在数据输入节点DIN(即位线BL)处连接到存储器单元110。数据预充电开关112被配置为响应于在其控制端子所接收的预充电信号PCH，将存储器单元110连接到电源输入端子并且将数据输入节点DIN预充电到预定电压电平(例如，VDD)。响应于所接收的字线信号WL，特定存储器单元110被选择并且输出数据。

感测放大器120耦合到数据输入节点DIN(即位线BL)并且具有锁存器122，锁存器122被配置为锁存在位线BL上接收的来自存储器单元110的数据信号。感测放大器控制电路130耦合感测放大器120并且还接收预充电信号PCH以及参考字线信号WLREF，这将在下面进一步讨论。感测放大器控制电路130向感测放大器120的锁存器122输出触发信号，并且感测放大器被配置为响应于触发信号而锁存数据信号。

图3示出了感测放大器控制电路130的示例的方面。感测放大器控制电路130包括预充电控制开关132，预充电控制开关132具有耦合为接收预充电信号的控制端子，在一些示例中，预充电信号是由连接到存储器单元110的数据预充电电路112接收的相同预充电信号PCH。预充电控制开关132在参考输入节点RIN处连接到参考单元134。参考单元134被配置为响应于所接收的参考字线信号生成参考电流，并且在一些示例中，参考单元134被结构为类似于存储器单元110。触发器电路136具有耦合到参考输入节点RIN的输入端子和向感测放大器120输出触发信号的输出端子。

在预充电阶段中，响应于预充电信号PCH来控制预充电控制开关132，以通过将参考单元134连接到VDD电源输入端子而将参考输入节点RIN预充电到预定的预充电电平，诸如VDD。在预充电阶段之后的感测阶段中，触发器电路136响应于参考输入节点RIN达到触发电平而将触发信号输出到感测放大器120，这将在下文进一步讨论。

图4示出了存储器10的另外方面，显示了存储器阵列100的存储器单元110中的一个以及IO电路12的实施例的部分。在图4所示的示例中，存储器单元110是被配置为储存数据的1个位的闪存存储器单元。其他类型的存储器单元在本发明的范围内。存储器单元110的栅极端子被连接为接收存储器单元110的对应行的字线106上输出的字线信号WL。位线BL耦接到存储器单元110，使得存储器单元110将其储存的数据信号输出至位线BL。在图4的示例中，数据预充电开关112包括PMOS预充电晶体管212，PMOS预充电晶体管212在其栅极端子处接收预充电信号PCH。其他类型的预充电开关也在本公开的范围内。预充电晶体管212的一个源极/漏极端子连接到VDD端子以接收电源输入电压信号VDD，并且预充电晶体管212的另一个源极/漏极端子在数据输入节点DIN处(即位线BL)连接到存储器单元。

感测放大器120包括锁存器122，其中NAND(与非)门220形式的锁存器输入电路连接到锁存器122的输入，但是锁存器输入电路的其他配置也在本公开的范围内。NAND门220的一个输入端子耦接到数据输入节点DIN，并且NAND门220的另一个输入端子接收来自脉冲发生器222的脉冲信号。锁存器122和脉冲发生器222各自接收来自感测放大器控制电路130的触发信号。

图4的感测放大器控制电路130包括参考单元134，参考单元134可以是具有与存储器单元110匹配的配置的参考闪存存储器单元。参考单元134的栅极端子被连接为接收字线参考信号WLREF。参考预充电开关132包括PMOS预充电晶体管232，PMOS预充电晶体管232在其栅极端子处接收预充电信号PCH。其他类型的预充电开关也在本公开的范围内。参考预充电晶体管232的一个源极/漏极端子连接到VDD端子，并且参考预充电晶体管232的另一个源极/漏极端子在参考输入节点RIN处连接到参考单元134。

触发器电路136包括NAND门236，NAND门236具有耦合到VDD端子的一个输入端子以及耦合到参考输入节点RIN的另一个输入端子。如上所述，参考单元134被配置为生成参考信号，并且触发器电路136被配置为基于节点RIN处生成的参考信号而向感测放大器120输出触发信号，并且感测放大器120为被配置为响应于触发信号而锁存数据信号。

图5是示出由存储器器件10生成的各种信号的波形图。参照图4和图5，感测放大器控制电路130的NAND门236提供触发信号，该触发信号控制脉冲发生器222和感测放大器120的锁存器122。数据读取操作包括预充电阶段，其中由参考单元134和存储器单元110分别接收的字线参考信号WLREF和字线信号WL均为低或逻辑0。预充电信号PCH在预充电阶段期间也为低。这样，电流流过参考预充电晶体管232和数据预充电晶体管212，并且参考输入节点RIN和数据输入节点DIN均被充电到高电平(VDD)。因此，NAND门236在其两个输入端子处接收高输入并且因此输出低信号。由于触发信号为低，所以脉冲信号不通过脉冲发生器222输出，并且感测放大器120的NAND门220在其输入中的一个处接收逻辑低信号。此外，由于触发信号为低电平，所以不启用锁存器122，并且不锁存由NAND门220输出的信号。

如图5所示，感测阶段在预充电阶段之后，其中对应于所选择的行的字线参考信号WLREF和字线信号WL均变高。电流流过参考单元134和存储器单元110，并且参考输入节点RIN和数据输入节点DIN都开始从预充电电压电平下降。如果存储器单元110中储存的数据信号为逻辑0，则数据输入节点DIN电压电平以第一速率从预充电电平下降。如果存储器单元110中储存的数据信号为逻辑1，则数据输入节点DIN以大于第一速率的第二速率下降。

如上所述，参考输入节点RIN在预充电阶段也被预充电为高(VDD)。在感测阶段期间，参考输入节点RIN以第三速率下降，该第三速率介于第一速率和第二速率之间。参考输入节点RIN从预充电电平下降的第三速率是基于参考单元134的配置确定的。更具体地，当参考字线信号WLREF被断言为在参考单元134的导通电流I_on和其截止电流I_off之间时，通过调整流过参考单元134的参考电流Iref来确定第三速率。在一些示例中，导通电流I_on是30μA并且截止电流I_off是0.5μA，但是在其他实施例中应用其他开/关电流水平，这取决于诸如存储器单元配置的因素。

在感测阶段中，当参考输入RIN达到触发电压Vtrig(例如，VDD/2)时，感测放大器控制电路130的NAND门236向脉冲发生器222和感测放大器120的锁存器122输出触发信号(即逻辑1)。脉冲发生器222相应地生成脉冲信号作为NAND门220的一个输入。NAND门220的另一输入因此被反相并锁存为感测放大器120的数据输出信号DOUT。

更具体地，如果存储器单元110中储存的数据信号为逻辑0，则数据输入节点DIN电压电平以第一速率从预充电电平下降，该第一速率比参考信号的第三速率慢。因此，当参考信号达到触发电平Vtrig时，当触发信号输出到脉冲发生器222和锁存器122时数据输入节点DIN处的数据信号仍然处于高电平。因此，NAND门220输出的逻辑低信号通过锁存器122锁存并且输出为DOUT信号。如果存储器单元110中储存的数据信号为逻辑1，则数据输入节点DIN以第二速率下降，该第二速率比第三速率快。因此，数据输入节点DIN处的数据信号在参考信号到达触发电平Vtrig之前下降到低电平，并且当脉冲发生器222响应于触发信号输出脉冲时输入到NAND门220的DIN信号为低。因此，NAND门220输出逻辑高信号，该逻辑高信号通过锁存器122锁存并输出为DOUT信号。

因此，在感测阶段期间用于输出数据信号DOUT需要的DC电流仅在脉冲的持续时间内。此外，在感测阶段期间不使用定时器来控制锁存器，从而消除了由定时器消耗的功率。

如图1的示例所示，感测放大器控制电路130可以耦合到多个感测放大器120。图6示出了其中图4中所示的感测放大器130向n个感测放大器(n是正整数)提供触发输出的实施例。这有助于减少由多个感测放大器120消耗的功率，同时仅增加一个感测放大器控制器130。

图7示出了其中触发器电路136包括反相器237的另一示例。参考输入节点RIN连接到反相器237的输入，该反相器237将参考信号反相并且将其作为触发信号输出到脉冲发生器222和锁存器122。

因此，当参考输入节点RIN在预充电阶段期间已经被预充电为高时，反相器237输出为低。在感测阶段期间，参考输入节点RIN处的参考信号以第三速率下降，第三速率介于第一速率和第二速率之间，如图5所示。当参考信号下降到触发电平Vtrig时，反相器的输出237(即触发信号)变高。如图4所示的示例，如果存储器单元110中储存的数据信号为逻辑0，则数据输入节点DIN电压电平以第一速率从预充电电平下降，第一速率低于参考信号的第三速率。因此，当参考信号达到触发电平Vtrig并且反相器237输出触发信号时，数据输入节点DIN处的数据信号仍处于高电平，因此NAND门220输出的逻辑低电平信号由锁存器122锁存并且输出为DOUT信号。如果存储器单元110中储存的数据信号为逻辑1，则数据输入节点DIN以第二速率下降，该第二速率比第三速率快。因此，在反相器237向NAND门220输出触发信号之前，数据输入节点DIN处的数据信号下降到低电平。因此，NAND门220输出逻辑高信号，该逻辑高信号由锁存器122锁存并且输出为DOUT信号。

如图4所示的示例，在感测阶段期间用于输出数据信号DOUT需要的DC电流仅在脉冲的持续时间内，并且在感测阶段期间不使用定时器来控制锁存器，从而消除了将由定时器消耗的功率。

图8示出了另一示例，其中图7所示的感测放大器130向n个感测放大器提供触发输出。这样，反相器237的输出作为触发信号提供给多个感测放大器120的脉冲发生器222和锁存器122的每个。这有助于减少由多个感测放大器120消耗的功率，同时仅增加一个感测放大器控制器130。

图9示出了根据公开的实施例的感测及锁存数据的方法300的示例。图9的方法包括操作310，其中数据信号被储存在存储器单元中，诸如以上公开的存储器单元110。在操作312中，通过参考预充电控制开关132/232和数据预充电控制开关112/212接收预充电信号PCH。在操作316处，响应于所接收的预充电信号，预充电触发器电路136的参考输入节点RIN和数据输入节点DIN。在一些示例中，参考输入节点RIN和数据输入节点DIN被预充电至VDD电压电平。在预充电之后，在操作316处，将预充电信号与触发电平Vtrig进行比较。如果参考输入节点RIN处的预充电信号已经从预定预充电电平(例如VDD)下降到触发电平Vtrig，则在操作318处，将触发信号输出到感测放大器120。基于触发信号，在操作320处，通过感测放大器120锁存数据信号。

因此，所公开的示例包括感测放大器控制系统，感测放大器控制系统基于由参考单元生成的参考信号(而不是使用定时器)来控制用于存储器阵列的一个或多个感测放大器的锁存定时。这有助于减少或消除在读取预充电阶段使用直流电流的IO系统。此外，大大减少了在大部分读取感测阶段使用的直流电流。这导致存储器器件的功率消耗降低，特别是对于具有宽IO的存储器器件。

根据一些公开的示例，感测放大器控制系统包括具有第一端子、第二端子和控制端子的预充电控制开关。控制端子被配置为接收预充电信号。参考单元具有第一端、第二端和控制端子，控制端子被配置为接收参考字线信号。参考单元的第一端子在参考输入节点处耦合到预充电控制开关的第二端子。触发器电路具有第一输入端子和输出端子。触发器电路的第一输入端子耦接到参考输入节点。在预充电阶段中，响应于预充电信号控制预充电控制开关以将参考输入节点预充电至预定的预充电电平。在预充电阶段之后的感测阶段中，触发器电路被配置为响应于参考输入节点达到触发电平，而在输出端子处输出触发信号。

在上述感测放大器系统中，还包括：感测放大器，耦合到触发器电路的输出端子，感测放大器被配置为接收从存储器单元输出到位线的数据信号并且响应于触发信号锁存所接收的数据信号。

在上述感测放大器系统中参考单元的第一端子被配置为接收电源输入信号，并且其中预充电电是基于电源输入信号的。

在上述感测放大器系统中触发电平小于预充电电平。

在上述感测放大器系统中触发器电路包括NAND电路，NAND电路包括第一输入端子、第二输入端子和输出端子，其中，预充电控制开关的第一端子和NAND电路的第二输入端子各自被配置为接收电源输入信号。

在上述感测放大器系统中触发器电路包括反相器电路，反相器电路包括第一输入端子和输出端子。

在上述感测放大器系统中存储器单元是闪存存储器单元。

在上述感测放大器系统中还包括多个感测放大器，多个感测放大器包括感测放大器，其中触发器电路被配置为将触发信号输出到多个感测放大器中的每个。

在上述感测放大器系统中感测放大器包括锁存器电路，锁存器电路具有被配置为接收触发信号的触发输入端子和被配置为接收数据信号的数据输入端子。

在上述感测放大器系统中，感测放大器包括：脉冲发生器电路，具有输入端子和输出端子，输入端子耦合到触发器电路的输出端子，脉冲发生器电路被配置为响应于触发信号在脉冲发生器电路的输出端子处输出脉冲信号；数据输入电路，具有第一输入端子、第二输入端子和数据输出端子，数据输入电路的第一输入端子耦合到存储器单元，第二输入端子耦合到脉冲发生器电路的输出端子，数据输出端子耦接到锁存器电路的数据输入端子，数据输入电路被配置为响应于脉冲信号向锁存器电路输出数据信号。

在上述感测放大器系统中还包括数据预充电开关，具有第一端子、第二端子和控制端子，预充电开关的控制端子被配置为接收预充电信号，其中存储器单元的第一端子在数据输入节点处耦合到预充电开关，并且其中数据输入电路的第一端子耦合到数据输入节点；其中，在预充电阶段中，响应于预充电信号控制预充电开关以将数据输入节点预充电至预定预充电电平；其中，在预充电阶段之后的感测阶段中，数据信号基于存储器单元中储存的逻辑0下降到第一预定数据电平，并且数据信号基于存储器单元中储存的逻辑1下降到第二预定数据电平；其中，触发电平介于第一预定数据电平和第二预定数据电平之间。

在上述感测放大器系统中，在预充电阶段之后的感测放大器阶段中，数据信号基于存储器单元中储存的逻辑0以第一速率下降，并且数据信号基于存储器单元中储存的逻辑1以第二速率下降，其中第二速率比第一速率更快。

根据另外的方面，一种存储器器件包括被配置为储存数据的存储器单元。字线耦合到存储器单元并且被配置为接收字线信号。位线耦接到存储器单元并且被配置为接收来自存储器单元的数据信号。感测放大器耦合到位线并且被配置为锁存在位线上所接收的数据信号。感测放大器控制电路耦合到感测放大器。参考单元被配置为生成参考信号，感测放大器控制电路被配置为响应于参考信号向感测放大器输出触发信号。感测放大器被配置为响应于触发信号锁存数据信号。

在上述存储器器件中，还包括：多个存储器单元，包括存储器单元；多个位线，包括位线，存储器单元中的每个耦合到相应的位线；多个感测放大器，包括感测放大器，其中感测放大器控制电路被配置为向多个感测放大器中的每个输出触发信号。

在上述存储器器件中，感测放大器控制电路还包括：控制开关，被配置为接收预充电控制信号；触发器电路，在参考输入节点处耦合到参考单元；其中，在预充电阶段中，响应于预充电控制信号控制控制开关以将参考输入节点预充电至预定的预充电电平；其中，在预充电阶段之后的感测阶段中，触发器电路被配置为响应于参考输入节点达到触发电平而输出触发信号。

在上述存储器器件中，触发器电路包括NAND电路，NAND电路具有耦合到参考输入节点的第一输入端子、被配置为接收电源输入信号的第二输入端子以及被配置为输出触发信号的输出端子。

在上述存储器器件中，感测放大器包括：脉冲发生器电路，被配置为响应于触发信号而输出脉冲信号；数据输入电路，耦合到存储器单元并且被配置为响应于脉冲信号将数据信号输出到锁存器电路。

根据另外公开的方面，一种用于控制存储器阵列的感测放大器的方法包括：将数据信号储存在存储器单元中。接收预充电信号，并且响应于预充电信号，将触发器电路的参考输入节点和感测放大器的数据输入节点预充电至预定的预充电电平。响应于参考输入节点从预定的预充电电平下降到触发电平，向感测放大器输出触发信号。响应于触发信号，通过感测放大器锁存数据信号。

在上述方法中，还包括将触发信号输出到包括感测放大器的多个感测放大器。

在上述方法中，在对存储器单元和参考单元进行预充电之后，数据信号基于存储器单元中储存的逻辑0以第一速率下降，数据信号基于存储器单元中储存的逻辑1以比第一速率更快的第二速率下降，并且预充电信号以介于第一速率和第二速率之间的第三速率下降。

上述概述了几个实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改用于实现本文所介绍的实施例的相同目的和/或实现其相同优点的其它过程和结构的基础。本领域技术人员还应当认识到，此类等效结构不背离本发明的精神和范围，并且它们可以在不背离本发明的精神和范围的情况下在本发明中进行各种改变、替换以及改变。

Claims (10)

1.一种感测放大器系统，包括：

预充电控制开关，具有第一端子、第二端子和控制端子，所述控制端子被配置为接收预充电信号；

参考单元，具有第一端子、第二端子和控制端子，所述参考单元的所述控制端子被配置为接收参考字线信号，其中，所述参考单元的所述第一端子在参考输入节点处耦合到所述预充电控制开关的所述第二端子；

触发器电路，具有第一输入端子和输出端子，所述触发器电路的所述第一输入端子耦接到所述参考输入节点；

其中，在预充电阶段中，响应于所述预充电信号控制所述预充电控制开关以将所述参考输入节点预充电至预定的预充电电平；以及

其中，在所述预充电阶段之后的感测阶段中，所述触发器电路被配置为响应于所述参考输入节点达到触发电平而在所述输出端子处输出触发信号。

2.根据权利要求1所述的感测放大器系统，还包括：

感测放大器，耦合到所述触发器电路的所述输出端子，所述感测放大器被配置为接收从存储器单元输出到位线的数据信号并且响应于所述触发信号锁存所接收的所述数据信号。

3.根据权利要求1所述的感测放大器系统，其中，所述参考单元的所述第一端子被配置为接收电源输入信号，并且其中所述预充电电平是基于所述电源输入信号的。

4.根据权利要求1所述的感测放大器系统，其中，所述触发电平小于所述预充电电平。

5.根据权利要求1所述的感测放大器系统，其中，所述触发器电路包括与非电路，所述与非电路包括所述第一输入端子、第二输入端子和所述输出端子，其中，所述预充电控制开关的所述第一端子和所述与非电路的所述第二输入端子各自被配置为接收电源输入信号。

6.根据权利要求1所述的感测放大器系统，其中，所述触发器电路包括反相器电路，所述反相器电路包括所述第一输入端子和所述输出端子。

7.根据权利要求2所述的感测放大器系统，其中，所述存储器单元是闪存存储器单元。

8.根据权利要求2所述的感测放大器系统，还包括多个感测放大器，所述多个感测放大器包括所述感测放大器，其中，所述触发器电路被配置为将所述触发信号输出到所述多个感测放大器中的每个。

9.一种存储器器件，包括：

存储器单元，被配置为储存数据；

字线，耦接到所述存储器单元并且被配置为接收字线信号；

位线，耦接到所述存储器单元并且被配置为接收来自所述存储器单元的数据信号；

感测放大器，耦合到所述位线并且被配置为锁存在所述位线上所接收的所述数据信号；以及

感测放大器控制电路，耦合所述感测放大器并且包括被配置为生成参考信号的参考单元，其中所述感测放大器控制电路被配置为响应于所述参考信号向所述感测放大器输出触发信号，并且其中，所述感测放大器被配置为响应于所述触发信号锁存所述数据信号。

10.一种控制存储器阵列的感测放大器的方法，包括：

将数据信号储存在存储器单元中；

接收预充电信号；

响应于所述预充电信号，将触发器电路的参考输入节点和感测放大器的数据输入节点预充电至预定的预充电电平；

响应于所述参考输入节点从所述预定的预充电电平下降到触发电平，向所述感测放大器输出触发信号；以及

响应于所述触发信号，通过所述感测放大器锁存所述数据信号。

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