JP2001014866A - 不揮発性メモリ回路 - Google Patents
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Abstract
(57)【要約】
【課題】読み出し、書き込みを容易にする不揮発性メモ
リ回路を提供する。特に、多値またはアナログ値を記憶
する場合に有効である。 【解決手段】本発明は、フローティングゲートを有する
記憶用トランジスタＮｃと、フローティングゲートを有
する帰還用トランジスタＮｆとをソース共通に接続し、
両トランジスタのドレイン側に負荷回路を設ける。そし
て、記憶用トランジスタＮｃのドレインと帰還用トラン
ジスタＮｆのフローティングゲートとの間に、負帰還回
路を設ける。負帰還回路の例としては、記憶用トランジ
スタのドレインにゲートが接続され、ゲート電圧に応じ
た電圧を出力端子に生成する出力トランジスタＰ２であ
る。この出力端子と帰還用トランジスタのフローティン
グゲートとが接続される。かかるメモリ回路では、記憶
用トランジスタＮｃのフローティングゲートの電荷量に
応じた電圧値と出力端子OUTの出力電圧値とが同じにな
るように動作するので、記憶用トランジスタのフローテ
ィングゲートの電圧値を直接検出することができる。
リ回路を提供する。特に、多値またはアナログ値を記憶
する場合に有効である。 【解決手段】本発明は、フローティングゲートを有する
記憶用トランジスタＮｃと、フローティングゲートを有
する帰還用トランジスタＮｆとをソース共通に接続し、
両トランジスタのドレイン側に負荷回路を設ける。そし
て、記憶用トランジスタＮｃのドレインと帰還用トラン
ジスタＮｆのフローティングゲートとの間に、負帰還回
路を設ける。負帰還回路の例としては、記憶用トランジ
スタのドレインにゲートが接続され、ゲート電圧に応じ
た電圧を出力端子に生成する出力トランジスタＰ２であ
る。この出力端子と帰還用トランジスタのフローティン
グゲートとが接続される。かかるメモリ回路では、記憶
用トランジスタＮｃのフローティングゲートの電荷量に
応じた電圧値と出力端子OUTの出力電圧値とが同じにな
るように動作するので、記憶用トランジスタのフローテ
ィングゲートの電圧値を直接検出することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、フローティングゲ
ートを有する不揮発性メモリ回路に関し、特に、フロー
ティングゲートを有する記憶用トランジスタのフローテ
ィングゲートの電圧を直接読み出すことができる不揮発
性メモリ回路に関する。
ートを有する不揮発性メモリ回路に関し、特に、フロー
ティングゲートを有する記憶用トランジスタのフローテ
ィングゲートの電圧を直接読み出すことができる不揮発
性メモリ回路に関する。
【０００２】
【従来の技術】フローティングゲートを有するトランジ
スタをメモリセルに利用した不揮発性メモリは、電源を
切った後でもデータを記憶することができ、種々の形態
で利用される。
スタをメモリセルに利用した不揮発性メモリは、電源を
切った後でもデータを記憶することができ、種々の形態
で利用される。
【０００３】従来の不揮発性メモリ回路は、メモリセル
のトランジスタのフローティングゲート内に電荷を注入
することによりその閾値電圧を高くして書き込み（プロ
グラム）を行い、フローティングゲートから電荷を引き
抜くことによりその閾値電圧を低くして消去を行う。閾
値電圧が高い状態をデータ「０」、閾値電圧が低い状態
をデータ「１」とし、メモリセルには２値のデータが記
憶される。
のトランジスタのフローティングゲート内に電荷を注入
することによりその閾値電圧を高くして書き込み（プロ
グラム）を行い、フローティングゲートから電荷を引き
抜くことによりその閾値電圧を低くして消去を行う。閾
値電圧が高い状態をデータ「０」、閾値電圧が低い状態
をデータ「１」とし、メモリセルには２値のデータが記
憶される。
【０００４】かかる２値のデータを読み出す時、メモリ
セルのトランジスタのコントロールゲートに所定の読み
出し電圧を印加し、その時の閾値電圧の状態に応じてト
ランジスタを流れる電流値を検出する。その場合、レフ
ァレンス用トランジスタのゲートに上記２つの閾値電圧
の中間のレファレンス電圧が印加され、前記のメモリセ
ルのトランジスタからの電流とレファレンス用トランジ
スタからのレファレンス電流とが比較される。
セルのトランジスタのコントロールゲートに所定の読み
出し電圧を印加し、その時の閾値電圧の状態に応じてト
ランジスタを流れる電流値を検出する。その場合、レフ
ァレンス用トランジスタのゲートに上記２つの閾値電圧
の中間のレファレンス電圧が印加され、前記のメモリセ
ルのトランジスタからの電流とレファレンス用トランジ
スタからのレファレンス電流とが比較される。
【０００５】かかるレファレンス用トランジスタからの
レファレンス電流を利用することで、書き込み（プログ
ラム）動作及び消去動作も行われる。即ち、書き込み時
には、メモリセルのトランジスタからの電流値がレファ
レンス電流より少なくなるまで、そのフローティングゲ
ートに電荷を注入する。また、消去時には、メモリセル
のトランジスタからの電流値がレファレンス電流より大
きくなるまで、そのフローティングゲートから電荷を引
き抜く。
レファレンス電流を利用することで、書き込み（プログ
ラム）動作及び消去動作も行われる。即ち、書き込み時
には、メモリセルのトランジスタからの電流値がレファ
レンス電流より少なくなるまで、そのフローティングゲ
ートに電荷を注入する。また、消去時には、メモリセル
のトランジスタからの電流値がレファレンス電流より大
きくなるまで、そのフローティングゲートから電荷を引
き抜く。
【０００６】
【発明が解決しようとする課題】しかしながら、メモリ
セルの記憶情報が高密度化するにしたがい、メモリセル
が保持すべき情報が、多値またはアナログ値になる傾向
にある。即ち、メモリセルにｎ値のデータを記憶する場
合は、フローティングゲートにｎ段階の電荷注入量を設
定し、それに伴いｎ段階の閾値電圧の違いを読み出すこ
とが必要になる。
セルの記憶情報が高密度化するにしたがい、メモリセル
が保持すべき情報が、多値またはアナログ値になる傾向
にある。即ち、メモリセルにｎ値のデータを記憶する場
合は、フローティングゲートにｎ段階の電荷注入量を設
定し、それに伴いｎ段階の閾値電圧の違いを読み出すこ
とが必要になる。
【０００７】その場合、従来のメモリセルトランジスタ
からの電流とレファレンス用トランジスタからの電流と
を比較する方法では、多値化またはアナログ化した記憶
情報を読み出すことは困難である。即ち、従来の方法に
よれば、ｎ値の記憶情報を読み出す為には、レファレン
ス用トランジスタにｎ−１種類のレファレンス電圧を印
加して、ｎ−１種類のレファレンス電流と記憶用トラン
ジスタからの電流とを逐一比較する必要があるからであ
る。
からの電流とレファレンス用トランジスタからの電流と
を比較する方法では、多値化またはアナログ化した記憶
情報を読み出すことは困難である。即ち、従来の方法に
よれば、ｎ値の記憶情報を読み出す為には、レファレン
ス用トランジスタにｎ−１種類のレファレンス電圧を印
加して、ｎ−１種類のレファレンス電流と記憶用トラン
ジスタからの電流とを逐一比較する必要があるからであ
る。
【０００８】このように、メモリセルトランジスタのフ
ローティングゲートに電荷を注入または引き抜きを行
い、その蓄積された電荷量を、メモリセルトランジスタ
の閾値電圧に対応する記憶用トランジスタの電流値の形
で読み出す方法では、将来の多値化またはアナログ化に
対応することが非常に困難になる。
ローティングゲートに電荷を注入または引き抜きを行
い、その蓄積された電荷量を、メモリセルトランジスタ
の閾値電圧に対応する記憶用トランジスタの電流値の形
で読み出す方法では、将来の多値化またはアナログ化に
対応することが非常に困難になる。
【０００９】そこで、本発明の目的は、フローティング
ゲートを有する記憶用トランジスタの情報を容易に読み
出すことができる不揮発性メモリ回路を提供することに
ある。
ゲートを有する記憶用トランジスタの情報を容易に読み
出すことができる不揮発性メモリ回路を提供することに
ある。
【００１０】更に、本発明の目的は、フローティングゲ
ートを有する記憶用トランジスタに情報を容易に書き込
むことができる不揮発性メモリ回路を提供することにあ
る。
ートを有する記憶用トランジスタに情報を容易に書き込
むことができる不揮発性メモリ回路を提供することにあ
る。
【００１１】更に、本発明の目的は、多値またはアナロ
グ値を記憶するフローティングゲートを有する記憶用ト
ランジスタの情報を容易に読み出すことができる不揮発
性メモリ回路を提供することにある。
グ値を記憶するフローティングゲートを有する記憶用ト
ランジスタの情報を容易に読み出すことができる不揮発
性メモリ回路を提供することにある。
【００１２】更に、本発明の目的は、多値またはアナロ
グ値を記憶するフローティングゲートを有する記憶用ト
ランジスタに情報を容易に書き込むことができる不揮発
性メモリ回路を提供することにある。
グ値を記憶するフローティングゲートを有する記憶用ト
ランジスタに情報を容易に書き込むことができる不揮発
性メモリ回路を提供することにある。
【００１３】また、本発明の別の目的は、フローティン
グゲートを有する記憶用トランジスタが記憶できるダイ
ナミックレンジを広くした不揮発性メモリ回路を提供す
ることにある。
グゲートを有する記憶用トランジスタが記憶できるダイ
ナミックレンジを広くした不揮発性メモリ回路を提供す
ることにある。
【００１４】
【課題を解決するための手段】本発明の一つの側面は、
フローティングゲートを有する記憶用トランジスタと、
フローティングゲートを有する帰還用トランジスタとを
ソース共通に接続し、両トランジスタのドレイン側に負
荷回路を設ける。そして、記憶用トランジスタのドレイ
ンと帰還用トランジスタのフローティングゲートとの間
に、負帰還回路を設ける。負帰還回路の例としては、増
幅用出力トランジスタが好適であり、そのゲートが記憶
用トランジスタのドレインに接続され、そのゲート電圧
に応じた電圧が出力端子に生成される。そして、この出
力端子と帰還用トランジスタのフローティングゲートと
が接続される。
フローティングゲートを有する記憶用トランジスタと、
フローティングゲートを有する帰還用トランジスタとを
ソース共通に接続し、両トランジスタのドレイン側に負
荷回路を設ける。そして、記憶用トランジスタのドレイ
ンと帰還用トランジスタのフローティングゲートとの間
に、負帰還回路を設ける。負帰還回路の例としては、増
幅用出力トランジスタが好適であり、そのゲートが記憶
用トランジスタのドレインに接続され、そのゲート電圧
に応じた電圧が出力端子に生成される。そして、この出
力端子と帰還用トランジスタのフローティングゲートと
が接続される。
【００１５】かかる構成のメモリ回路では、記憶用トラ
ンジスタのフローティングゲートの電荷量に応じた電圧
値と出力端子の出力電圧値とが同じになるように動作す
るので、記憶用トランジスタのフローティングゲートの
電圧値を直接検出することができる。従って、記憶用ト
ランジスタのフローティングゲートに多値またはアナロ
グ値の情報を容易に書き込み、容易に読み出すことがで
きる。また、２値が記憶される場合も、同様に読み出し
及び書き込みを容易にすることができる。
ンジスタのフローティングゲートの電荷量に応じた電圧
値と出力端子の出力電圧値とが同じになるように動作す
るので、記憶用トランジスタのフローティングゲートの
電圧値を直接検出することができる。従って、記憶用ト
ランジスタのフローティングゲートに多値またはアナロ
グ値の情報を容易に書き込み、容易に読み出すことがで
きる。また、２値が記憶される場合も、同様に読み出し
及び書き込みを容易にすることができる。
【００１６】上記の目的を達成するために、本発明の別
の側面は、不揮発性メモリ回路において、記憶用フロー
ティングゲートを有する記憶用トランジスタと、前記記
憶用トランジスタとソースが共通に接続され、帰還用フ
ローティングゲートを有する帰還用トランジスタと、前
記記憶用トランジスタ及び帰還用トランジスタに接続さ
れた負荷回路と、前記記憶用トランジスタのドレインに
ゲートが接続され、前記ゲート電圧に応じた電圧を出力
端子に生成する出力用トランジスタと、前記出力端子と
前記帰還用フローティングゲートとの間に設けられた帰
還路とを有することを特徴とする。
の側面は、不揮発性メモリ回路において、記憶用フロー
ティングゲートを有する記憶用トランジスタと、前記記
憶用トランジスタとソースが共通に接続され、帰還用フ
ローティングゲートを有する帰還用トランジスタと、前
記記憶用トランジスタ及び帰還用トランジスタに接続さ
れた負荷回路と、前記記憶用トランジスタのドレインに
ゲートが接続され、前記ゲート電圧に応じた電圧を出力
端子に生成する出力用トランジスタと、前記出力端子と
前記帰還用フローティングゲートとの間に設けられた帰
還路とを有することを特徴とする。
【００１７】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態例を説明する。しかしながら、かかる実施の形
態例が、本発明の技術的範囲を限定するものではない。
施の形態例を説明する。しかしながら、かかる実施の形
態例が、本発明の技術的範囲を限定するものではない。
【００１８】図１は、本発明の実施の形態例における不
揮発性メモリ回路を示す図である。図１に示された不揮
発性メモリ回路は、情報を記憶する記憶用トランジスタ
Ｎｃと帰還用トランジスタＮｆとがソース共通に接続さ
れ、それらのトランジスタＮｃ、Ｎｆのドレインと電源
Ｖccとの間に、ＰチャネルのトランジスタＰ０，Ｐ１か
らなるカレントミラー回路を構成する負荷回路が設けら
れる。この負荷回路のトランジスタＰ０，Ｐ１は、共に
飽和領域で動作し、両ゲートに同じ電圧が印加されて同
じ電流を供給する定電流源として動作する。
揮発性メモリ回路を示す図である。図１に示された不揮
発性メモリ回路は、情報を記憶する記憶用トランジスタ
Ｎｃと帰還用トランジスタＮｆとがソース共通に接続さ
れ、それらのトランジスタＮｃ、Ｎｆのドレインと電源
Ｖccとの間に、ＰチャネルのトランジスタＰ０，Ｐ１か
らなるカレントミラー回路を構成する負荷回路が設けら
れる。この負荷回路のトランジスタＰ０，Ｐ１は、共に
飽和領域で動作し、両ゲートに同じ電圧が印加されて同
じ電流を供給する定電流源として動作する。
【００１９】記憶用トランジスタＮｃは、フローティン
グゲートとコントロールゲートを有するＮチャネルトラ
ンジスタであり、帰還用トランジスタＮｆも、フローテ
ィングゲートとコントロールゲートを有するＮチャネル
トランジスタである。両トランジスタの共通に接続され
たソース端子は、グランド電位に接続される。従って、
トランジスタＮｃ、Ｎｆ及び負荷回路Ｐ０，Ｐ１によ
り、コンパレータ回路が構成される。このコンパレータ
回路において、両トランジスタのコントロールゲートに
所定の同じ電圧が印加される場合は、それらのフローテ
ィングゲートの電圧に応じた電流がそれぞれのトランジ
スタＮｃ，Ｎｆに流れ、記憶用トランジスタＮｃのドレ
イン端子のノードｎ１０にフローティングゲートの電圧
に依存した電圧が出力される。
グゲートとコントロールゲートを有するＮチャネルトラ
ンジスタであり、帰還用トランジスタＮｆも、フローテ
ィングゲートとコントロールゲートを有するＮチャネル
トランジスタである。両トランジスタの共通に接続され
たソース端子は、グランド電位に接続される。従って、
トランジスタＮｃ、Ｎｆ及び負荷回路Ｐ０，Ｐ１によ
り、コンパレータ回路が構成される。このコンパレータ
回路において、両トランジスタのコントロールゲートに
所定の同じ電圧が印加される場合は、それらのフローテ
ィングゲートの電圧に応じた電流がそれぞれのトランジ
スタＮｃ，Ｎｆに流れ、記憶用トランジスタＮｃのドレ
イン端子のノードｎ１０にフローティングゲートの電圧
に依存した電圧が出力される。
【００２０】即ち、両トランジスタＮｃ，Ｎｆは、フロ
ーティングゲートの電圧とコントロールゲートの電圧と
の組み合わせにより、ゲート・ソース間電圧を与えられ
る。従って、フローティングゲートに電荷が多く蓄積さ
れてその電位が低くなると、同じコントロールゲート電
圧が印加されていても、トランジスタのゲート・ソース
間電圧は低くなり、実質的に閾値電圧が高くなったよう
に動作し、インピーダンスが高くなり、ドレイン電流が
少なくなる。フローティングゲートの電荷量が減ると、
その逆に、実質的に閾値電圧が低くなったように動作
し、インピーダンスが低くなり、ドレイン電流が多くな
る。
ーティングゲートの電圧とコントロールゲートの電圧と
の組み合わせにより、ゲート・ソース間電圧を与えられ
る。従って、フローティングゲートに電荷が多く蓄積さ
れてその電位が低くなると、同じコントロールゲート電
圧が印加されていても、トランジスタのゲート・ソース
間電圧は低くなり、実質的に閾値電圧が高くなったよう
に動作し、インピーダンスが高くなり、ドレイン電流が
少なくなる。フローティングゲートの電荷量が減ると、
その逆に、実質的に閾値電圧が低くなったように動作
し、インピーダンスが低くなり、ドレイン電流が多くな
る。
【００２１】記憶用トランジスタＮｃのドレイン端子で
あるノードｎ１０は、Ｐチャネルの出力トランジスタＰ
２のゲートに接続される。出力トランジスタＰ２のソー
スは電源Ｖccに接続され、そのドレインは出力端子OUT
に接続される。その結果、上記のコンパレータ回路とこ
の出力トランジスタＰ２とで、オペアンプが構成され
る。
あるノードｎ１０は、Ｐチャネルの出力トランジスタＰ
２のゲートに接続される。出力トランジスタＰ２のソー
スは電源Ｖccに接続され、そのドレインは出力端子OUT
に接続される。その結果、上記のコンパレータ回路とこ
の出力トランジスタＰ２とで、オペアンプが構成され
る。
【００２２】出力端子OUTと帰還用トランジスタＮｆの
フローティングゲートとが、帰還路１２により接続され
る。かかる構成により、記憶用トランジスタＮｃのドレ
イン端子であるノードｎ１０と、帰還用トランジスタＮ
ｆのフローティングゲートとの間には、負帰還回路１０
が設けられることになる。尚、出力トランジスタＰ２に
は、グランド電位との間に電流源となるＮチャネルトラ
ンジスタＮ０が設けられ、そのゲートには所定の基準電
圧Ｖrefが印加される。
フローティングゲートとが、帰還路１２により接続され
る。かかる構成により、記憶用トランジスタＮｃのドレ
イン端子であるノードｎ１０と、帰還用トランジスタＮ
ｆのフローティングゲートとの間には、負帰還回路１０
が設けられることになる。尚、出力トランジスタＰ２に
は、グランド電位との間に電流源となるＮチャネルトラ
ンジスタＮ０が設けられ、そのゲートには所定の基準電
圧Ｖrefが印加される。
【００２３】上記の負帰還回路１０を設けた結果、出力
端子OUTの電圧は、記憶用トランジスタＮｃのフローテ
ィングゲートの電圧にほぼ等しくなるように制御され
る。図１に示されたメモリ回路の動作は、ソースが共通
接続された１対のトランジスタからなる通常のコンパレ
ータ回路に、Ｐチャネルの出力トランジスタを設け、出
力トランジスタのドレイン（出力端子）をコンパレータ
回路の反転入力に接続することで、出力端子がコンパレ
ータ回路の非反転入力の電圧にほぼ等しくなる動作と同
様である。
端子OUTの電圧は、記憶用トランジスタＮｃのフローテ
ィングゲートの電圧にほぼ等しくなるように制御され
る。図１に示されたメモリ回路の動作は、ソースが共通
接続された１対のトランジスタからなる通常のコンパレ
ータ回路に、Ｐチャネルの出力トランジスタを設け、出
力トランジスタのドレイン（出力端子）をコンパレータ
回路の反転入力に接続することで、出力端子がコンパレ
ータ回路の非反転入力の電圧にほぼ等しくなる動作と同
様である。
【００２４】即ち、記憶用トランジスタＮｃのフローテ
ィングゲートに所定の電荷を注入して、記憶用トランジ
スタＮｃを所定の閾値電圧に制御する。そして、記憶用
トランジスタＮｃと帰還用トランジスタＮｆとのコント
ロールゲートＣＧには、同等の電圧を印加する。その結
果、フローティングゲートの電位が出力端子にそのまま
出力される。
ィングゲートに所定の電荷を注入して、記憶用トランジ
スタＮｃを所定の閾値電圧に制御する。そして、記憶用
トランジスタＮｃと帰還用トランジスタＮｆとのコント
ロールゲートＣＧには、同等の電圧を印加する。その結
果、フローティングゲートの電位が出力端子にそのまま
出力される。
【００２５】例えば、未書き込み（未プログラム）の状
態で、記憶用トランジスタＮｃのフローティングゲート
の電荷量が少ないと、記憶用トランジスタＮｃの閾値電
圧は低い。その場合は、記憶用トランジスタＮｃを流れ
るドレイン電流は多く、ノードｎ１０がグランド電位側
に引き寄せられ低下する。この時、記憶用トランジスタ
Ｎｃのインピーダンスは低くなる。ノードｎ１０の低下
により、出力トランジスタＰ２がより導通状態になり、
出力端子OUTの電位が上がる。それにより、帰還用トラ
ンジスタＮｆのフローティングゲートの電位も上昇し、
やがて、出力端子OUTが記憶用トランジスタＮｃのフロ
ーティングゲートの電荷による電圧値にほぼ等しくなる
と、コンパレータは左右バランスした状態になる。
態で、記憶用トランジスタＮｃのフローティングゲート
の電荷量が少ないと、記憶用トランジスタＮｃの閾値電
圧は低い。その場合は、記憶用トランジスタＮｃを流れ
るドレイン電流は多く、ノードｎ１０がグランド電位側
に引き寄せられ低下する。この時、記憶用トランジスタ
Ｎｃのインピーダンスは低くなる。ノードｎ１０の低下
により、出力トランジスタＰ２がより導通状態になり、
出力端子OUTの電位が上がる。それにより、帰還用トラ
ンジスタＮｆのフローティングゲートの電位も上昇し、
やがて、出力端子OUTが記憶用トランジスタＮｃのフロ
ーティングゲートの電荷による電圧値にほぼ等しくなる
と、コンパレータは左右バランスした状態になる。
【００２６】一方、書き込み（プログラム）が行われ
て、フローティングゲートに電荷が注入されて閾値電圧
が上昇すると、記憶用トランジスタＮｃを流れるドレイ
ン電流が減少する。このドレイン電流の減少に伴い、ノ
ードｎ１０の電位が上昇し、Ｐチャネル型トランジスタ
Ｐ２のゲート・ソース間電圧が小さくなり、トランジス
タＰ２のソース・ドレイン間電流が減り、出力端子OUT
の電位が低下する。
て、フローティングゲートに電荷が注入されて閾値電圧
が上昇すると、記憶用トランジスタＮｃを流れるドレイ
ン電流が減少する。このドレイン電流の減少に伴い、ノ
ードｎ１０の電位が上昇し、Ｐチャネル型トランジスタ
Ｐ２のゲート・ソース間電圧が小さくなり、トランジス
タＰ２のソース・ドレイン間電流が減り、出力端子OUT
の電位が低下する。
【００２７】その結果、出力端子OUTが帰還路１２によ
り接続される帰還用トランジスタＮｆのフローティング
ゲートの電位も低下する。この電位の低下は、帰還用ト
ランジスタＮｆのフローティングゲートの電位が、メモ
リセルのトランジスタＮｃの電荷が注入されたフローテ
ィングゲートの電位とほぼ等しくなる状態まで継続し、
両フローティングゲートの電位がほぼ等しくなると、コ
ンパレータ回路の両トランジスタＮｃ，Ｎｆの電流は等
しくなり、回路はバランスした安定状態になる。
り接続される帰還用トランジスタＮｆのフローティング
ゲートの電位も低下する。この電位の低下は、帰還用ト
ランジスタＮｆのフローティングゲートの電位が、メモ
リセルのトランジスタＮｃの電荷が注入されたフローテ
ィングゲートの電位とほぼ等しくなる状態まで継続し、
両フローティングゲートの電位がほぼ等しくなると、コ
ンパレータ回路の両トランジスタＮｃ，Ｎｆの電流は等
しくなり、回路はバランスした安定状態になる。
【００２８】以上のように、図１に示された不揮発性メ
モリ回路は、記憶用トランジスタＮｃのフローティング
ゲートの電位とほぼ同じ電位が、常に出力端子ＯＵＴに
生じるように動作する。従って、出力端子ＯＵＴを検出
することにより、記憶用トランジスタＮｃのフローティ
ングゲートに蓄積された電荷量に応じた電位を知ること
ができる。つまり、書き込み時はこの出力端子ＯＵＴの
電圧を検出して、フローティングゲートに注入した電荷
量を知ることができ、読み出し時も同様にしてその電荷
量を知ることができる。但し、消去時は、コントロール
ゲートＣＧに負電圧を印加し、記憶用トランジスタNcの
ソースに電源電圧を印加して、フローティングゲート内
の電荷を引き抜く必要がある。従って、消去時のベリフ
ァイ動作は、消去動作とは別の状態で行われる。
モリ回路は、記憶用トランジスタＮｃのフローティング
ゲートの電位とほぼ同じ電位が、常に出力端子ＯＵＴに
生じるように動作する。従って、出力端子ＯＵＴを検出
することにより、記憶用トランジスタＮｃのフローティ
ングゲートに蓄積された電荷量に応じた電位を知ること
ができる。つまり、書き込み時はこの出力端子ＯＵＴの
電圧を検出して、フローティングゲートに注入した電荷
量を知ることができ、読み出し時も同様にしてその電荷
量を知ることができる。但し、消去時は、コントロール
ゲートＣＧに負電圧を印加し、記憶用トランジスタNcの
ソースに電源電圧を印加して、フローティングゲート内
の電荷を引き抜く必要がある。従って、消去時のベリフ
ァイ動作は、消去動作とは別の状態で行われる。
【００２９】従って、従来例の如く、フローティングゲ
ートに蓄積された電荷量に応じた閾値電圧の違いを、ト
ランジスタの電流値を介して間接的に検出するのではな
く、本実施の形態例のメモリ回路は、記憶用トランジス
タのフローティングゲートに蓄積された電荷量を直接検
出することができる。その結果、多値の情報やアナログ
値の情報をそのまま検出することができ、書き込み及び
読み出しが容易になる。
ートに蓄積された電荷量に応じた閾値電圧の違いを、ト
ランジスタの電流値を介して間接的に検出するのではな
く、本実施の形態例のメモリ回路は、記憶用トランジス
タのフローティングゲートに蓄積された電荷量を直接検
出することができる。その結果、多値の情報やアナログ
値の情報をそのまま検出することができ、書き込み及び
読み出しが容易になる。
【００３０】尚、本実施の形態例において、書き込み動
作は、別名プログラム動作であり、フローティングゲー
トに電荷（電子）を注入する場合をいう。そして、フロ
ーティングゲートから電荷（電子）を引き出す動作を消
去と称する。
作は、別名プログラム動作であり、フローティングゲー
トに電荷（電子）を注入する場合をいう。そして、フロ
ーティングゲートから電荷（電子）を引き出す動作を消
去と称する。
【００３１】図２は、本実施の形態例における不揮発性
メモリ回路の変形例を示す図である。図１と同じ部分に
は同じ引用番号を与えている。図２のメモリ回路は、メ
モリセル用のトランジスタＮｃと帰還用トランジスタＮ
ｆとの共通ソースｎ１１と、グランド電位との間に、ゲ
ートが所定の基準電圧Ｖrefに接続された電流源トラン
ジスタＮ１が設けられる。このトランジスタＮ１を除い
ては、図１のメモリ回路と同じ構成である。
メモリ回路の変形例を示す図である。図１と同じ部分に
は同じ引用番号を与えている。図２のメモリ回路は、メ
モリセル用のトランジスタＮｃと帰還用トランジスタＮ
ｆとの共通ソースｎ１１と、グランド電位との間に、ゲ
ートが所定の基準電圧Ｖrefに接続された電流源トラン
ジスタＮ１が設けられる。このトランジスタＮ１を除い
ては、図１のメモリ回路と同じ構成である。
【００３２】図１のメモリ回路の場合は、両トランジス
タＮｃ，Ｎｆの共通ソースｎ１１が、直接グランド電位
に接続されている。従って、両トランジスタＮｃ，Ｎｆ
が導通状態を保って、コンパレータ回路が有効に動作す
るためには、フローティングゲートとコントロールゲー
トによるゲート・ソース間電圧が、閾値電圧を超える程
度にあり、両トランジスタに電流が流れている必要があ
る。従って、所定の電圧がコントロールゲートに印加さ
れている状態では、フローティングゲートの取りうる電
圧の範囲は、ある電圧より低くすることはできない。つ
まり、コントロールゲート電圧は、フローティングゲー
トの電荷量により決まる閾値電圧より高い領域である必
要があるので、同じコントロールゲート電圧に対して
は、フローティングゲートに注入できる電荷の量に制限
があり、ダイナミックレンジが狭くなる。
タＮｃ，Ｎｆの共通ソースｎ１１が、直接グランド電位
に接続されている。従って、両トランジスタＮｃ，Ｎｆ
が導通状態を保って、コンパレータ回路が有効に動作す
るためには、フローティングゲートとコントロールゲー
トによるゲート・ソース間電圧が、閾値電圧を超える程
度にあり、両トランジスタに電流が流れている必要があ
る。従って、所定の電圧がコントロールゲートに印加さ
れている状態では、フローティングゲートの取りうる電
圧の範囲は、ある電圧より低くすることはできない。つ
まり、コントロールゲート電圧は、フローティングゲー
トの電荷量により決まる閾値電圧より高い領域である必
要があるので、同じコントロールゲート電圧に対して
は、フローティングゲートに注入できる電荷の量に制限
があり、ダイナミックレンジが狭くなる。
【００３３】それに対して、図２のメモリ回路では、共
通ソースｎ１１とグランド電位との間に、両トランジス
タＮｃ，Ｎｆの共通ソースに常に定電流を供給するトラ
ンジスタＮ１が設けられている。従って、共通ソースｎ
１１はトランジスタＮ１の定電流により引き下げられ、
両トランジスタＮｃ，Ｎｆの動作領域を拡げることがで
き、ダイナミックレンジが広くなる。
通ソースｎ１１とグランド電位との間に、両トランジス
タＮｃ，Ｎｆの共通ソースに常に定電流を供給するトラ
ンジスタＮ１が設けられている。従って、共通ソースｎ
１１はトランジスタＮ１の定電流により引き下げられ、
両トランジスタＮｃ，Ｎｆの動作領域を拡げることがで
き、ダイナミックレンジが広くなる。
【００３４】図２のメモリ回路例では、出力トランジス
タＰ２の定電流源であるトランジスタＮ０のゲートと、
コンパレータ回路の定電流源であるトランジスタＮ１と
は、同じゲート電圧Ｖrefを供給される。
タＰ２の定電流源であるトランジスタＮ０のゲートと、
コンパレータ回路の定電流源であるトランジスタＮ１と
は、同じゲート電圧Ｖrefを供給される。
【００３５】図２のメモリ回路の場合も、出力端子OUT
に、記憶用トランジスタＮｃのフローティングゲートの
電圧とほぼ同じ電圧が生成され、記憶用トランジスタＮ
ｃへの注入電荷量の検出を容易にすることができる。従
って、多値またはアナログ値を記憶するフローティング
ゲートを有する記憶用トランジスタの情報を、容易に読
み出すことができる。
に、記憶用トランジスタＮｃのフローティングゲートの
電圧とほぼ同じ電圧が生成され、記憶用トランジスタＮ
ｃへの注入電荷量の検出を容易にすることができる。従
って、多値またはアナログ値を記憶するフローティング
ゲートを有する記憶用トランジスタの情報を、容易に読
み出すことができる。
【００３６】図３は、図１のメモリ回路を利用して、２
×２のマトリクス状に記憶用トランジスタを配置した場
合の回路例である。カレントミラー回路を構成するトラ
ンジスタＰ０，Ｐ１、出力トランジスタＰ２、出力端子
OUT、帰還用トランジスタＮｆ及び電流源トランジスタ
Ｎ０は、図１と同じである。
×２のマトリクス状に記憶用トランジスタを配置した場
合の回路例である。カレントミラー回路を構成するトラ
ンジスタＰ０，Ｐ１、出力トランジスタＰ２、出力端子
OUT、帰還用トランジスタＮｆ及び電流源トランジスタ
Ｎ０は、図１と同じである。
【００３７】図３の回路例では、４つのメモリセルＭＣ
00〜ＭＣ11が、記憶用トランジスタＮｃで構成され、そ
れらのトランジスタのソース端子は、ソース線ＳＬ０，
ＳＬ１を介して、帰還用トランジスタＮｆのソースに接
続される。メモリセルを構成する記憶用トランジスタ
は、ドレインがビット線ＢＬ０，ＢＬ１にそれぞれ接続
され、コントロールゲートがワード線ＷＬ０，ＷＬ１に
それぞれ接続される。ビット線ＢＬ０，ＢＬ１は、コラ
ム選択信号ＣＬ０，ＣＬ１により導通するコラムゲート
Ｎcl0、Ｎcl1を介して、カレントミラー回路を構成する
トランジスタＰ１に接続される。また、帰還用トランジ
スタＮｆのコントロールゲートには、ダミーワード線Ｄ
ＷＬに接続され、そのダミーワード線ＤＷＬは、選択さ
れたワード線ＷＬ０，ＷＬ１と同じ電圧が印加される。
ワード線及びダミーワード線は、ワードドライバＷＤに
より所定の電圧に駆動される。
00〜ＭＣ11が、記憶用トランジスタＮｃで構成され、そ
れらのトランジスタのソース端子は、ソース線ＳＬ０，
ＳＬ１を介して、帰還用トランジスタＮｆのソースに接
続される。メモリセルを構成する記憶用トランジスタ
は、ドレインがビット線ＢＬ０，ＢＬ１にそれぞれ接続
され、コントロールゲートがワード線ＷＬ０，ＷＬ１に
それぞれ接続される。ビット線ＢＬ０，ＢＬ１は、コラ
ム選択信号ＣＬ０，ＣＬ１により導通するコラムゲート
Ｎcl0、Ｎcl1を介して、カレントミラー回路を構成する
トランジスタＰ１に接続される。また、帰還用トランジ
スタＮｆのコントロールゲートには、ダミーワード線Ｄ
ＷＬに接続され、そのダミーワード線ＤＷＬは、選択さ
れたワード線ＷＬ０，ＷＬ１と同じ電圧が印加される。
ワード線及びダミーワード線は、ワードドライバＷＤに
より所定の電圧に駆動される。
【００３８】図３のメモリ回路では、ワードドライバＷ
Ｄによりワード線が選択され、コラム選択信号ＣＬ０，
ＣＬ１によりビット線が選択される。そして、書き込み
時（プログラム時）には、例えばプログラムコントロー
ル回路１４により、選択されたビット線が電源電圧Ｖcc
より高い書き込み電圧Vppにされ、ワードドライバＷＤ
により選択されたワード線が電源電圧Ｖccに駆動され
る。また、そのときソース線ＳＬは、グランド電位に接
続される。その結果、選択されたメモリセルＭＣのトラ
ンジスタのフローティングゲートにチャージ（電子）が
注入される。
Ｄによりワード線が選択され、コラム選択信号ＣＬ０，
ＣＬ１によりビット線が選択される。そして、書き込み
時（プログラム時）には、例えばプログラムコントロー
ル回路１４により、選択されたビット線が電源電圧Ｖcc
より高い書き込み電圧Vppにされ、ワードドライバＷＤ
により選択されたワード線が電源電圧Ｖccに駆動され
る。また、そのときソース線ＳＬは、グランド電位に接
続される。その結果、選択されたメモリセルＭＣのトラ
ンジスタのフローティングゲートにチャージ（電子）が
注入される。
【００３９】その後、プログラムコントロール回路１４
の出力が読み出し電圧Ｖccになると、図３の回路は、図
１のメモリ回路と同じ構成になる。即ち、メモリセルを
構成する記憶用トランジスタのフローティングゲートの
電圧とほぼ同じ電圧が、出力端子OUTに生成される。従
って、出力端子OUTに例えばオペレーションアンプ等を
設けることにより、メモリセルのトランジスタのフロー
ティングゲートに蓄積された電荷量に応じたフローティ
ングゲートの電圧値を直接検出することができる。この
読み出し動作または書き込み後のベリファイ動作では、
ワードドライバＷＤは、選択ワード線ＷＬとダミーワー
ド線ＤＷＬとを、同じ読み出し電圧に駆動する。
の出力が読み出し電圧Ｖccになると、図３の回路は、図
１のメモリ回路と同じ構成になる。即ち、メモリセルを
構成する記憶用トランジスタのフローティングゲートの
電圧とほぼ同じ電圧が、出力端子OUTに生成される。従
って、出力端子OUTに例えばオペレーションアンプ等を
設けることにより、メモリセルのトランジスタのフロー
ティングゲートに蓄積された電荷量に応じたフローティ
ングゲートの電圧値を直接検出することができる。この
読み出し動作または書き込み後のベリファイ動作では、
ワードドライバＷＤは、選択ワード線ＷＬとダミーワー
ド線ＤＷＬとを、同じ読み出し電圧に駆動する。
【００４０】図３の不揮発性メモリ回路では、消去は、
図示しない回路により、ワード線ＷＬが負電圧（例えば
−９Ｖ）に、ソース線ＳＬが電源Ｖccに制御されること
により行われ、その結果、フローティングゲートから電
荷（電子）が引き抜かれる。消去の後のベリファイ動作
は、上記の読み出し動作と同じように行われる。
図示しない回路により、ワード線ＷＬが負電圧（例えば
−９Ｖ）に、ソース線ＳＬが電源Ｖccに制御されること
により行われ、その結果、フローティングゲートから電
荷（電子）が引き抜かれる。消去の後のベリファイ動作
は、上記の読み出し動作と同じように行われる。
【００４１】図４は、本実施の形態例における不揮発性
メモリ回路の更に変形例を示す図である。図１または図
２に示した不揮発性メモリ回路では、フローティングゲ
ートの電荷量を増加させて記憶用トランジスタＮｃの閾
値電圧を高くすると、そのインピーダンスが高くなる。
その結果、記憶用トランジスタのドレイン電圧が高くな
りすぎて、記憶用トランジスタＮｃが実質的にプログラ
ム状態になり、不要な電荷の注入（書き込み）が行われ
る。そこで、この不要な書き込み状態を防止するため
に、図４の例では、ドレイン電圧を抑えるクランプ回路
を設ける。
メモリ回路の更に変形例を示す図である。図１または図
２に示した不揮発性メモリ回路では、フローティングゲ
ートの電荷量を増加させて記憶用トランジスタＮｃの閾
値電圧を高くすると、そのインピーダンスが高くなる。
その結果、記憶用トランジスタのドレイン電圧が高くな
りすぎて、記憶用トランジスタＮｃが実質的にプログラ
ム状態になり、不要な電荷の注入（書き込み）が行われ
る。そこで、この不要な書き込み状態を防止するため
に、図４の例では、ドレイン電圧を抑えるクランプ回路
を設ける。
【００４２】このドレイン電圧を抑えるクランプ回路
は、ＮチャネルトランジスタＮ３，Ｎ４で構成され、こ
れらのトランジスタのゲートには、記憶用トランジスタ
Ｎｃ又は帰還用トランジスタＮｆのドレイン電圧が上昇
するに従い下降する電圧（ｎ１３）が印加される。それ
により、ドレイン電圧が上昇しようとすると、ノードｎ
１３が低下し、トランジスタＮ３，Ｎ４の導通度を下
げ、両トランジスタＮｃ、Ｎｆのドレイン電圧が上昇す
るのを抑える。
は、ＮチャネルトランジスタＮ３，Ｎ４で構成され、こ
れらのトランジスタのゲートには、記憶用トランジスタ
Ｎｃ又は帰還用トランジスタＮｆのドレイン電圧が上昇
するに従い下降する電圧（ｎ１３）が印加される。それ
により、ドレイン電圧が上昇しようとすると、ノードｎ
１３が低下し、トランジスタＮ３，Ｎ４の導通度を下
げ、両トランジスタＮｃ、Ｎｆのドレイン電圧が上昇す
るのを抑える。
【００４３】図４の例では、帰還用トランジスタＮｆの
ドレイン端子ｎ１２が、フィードバック回路のＮチャネ
ルトランジスタＮ５のゲートに接続される。フィードバ
ック回路は、ゲートがグランドに接続され、ソースが電
源Ｖccに接続されたＰチャネルトランジスタＰ７と、抵
抗Ｒ１，Ｒ２により分圧された定電圧Ｖ１がゲートに印
加されるＮチャネルトランジスタＮ６と、トランジスタ
Ｎ５で構成される。
ドレイン端子ｎ１２が、フィードバック回路のＮチャネ
ルトランジスタＮ５のゲートに接続される。フィードバ
ック回路は、ゲートがグランドに接続され、ソースが電
源Ｖccに接続されたＰチャネルトランジスタＰ７と、抵
抗Ｒ１，Ｒ２により分圧された定電圧Ｖ１がゲートに印
加されるＮチャネルトランジスタＮ６と、トランジスタ
Ｎ５で構成される。
【００４４】このフィードバック回路では、トランジス
タＰ７は定電流を供給する負荷回路である。トランジス
タＮ５は、帰還用トランジスタＮｆのドレイン端子ｎ１
２が上昇するとその電流が増加する。それに伴い、ノー
ドｎ１３の電圧が下降し、クランプ回路Ｎ３，Ｎ４のゲ
ート電圧が下降し、記憶用トランジスタＮｃ、Ｎｆのゲ
ート電圧が必要以上に上昇するのを防止する。但し、ノ
ードｎ１３は、トランジスタＮ６により、必要以上に低
下することはなく、従って、両トランジスタＮｃ，Ｎｆ
のドレイン電圧は、所定の範囲内に制限される。
タＰ７は定電流を供給する負荷回路である。トランジス
タＮ５は、帰還用トランジスタＮｆのドレイン端子ｎ１
２が上昇するとその電流が増加する。それに伴い、ノー
ドｎ１３の電圧が下降し、クランプ回路Ｎ３，Ｎ４のゲ
ート電圧が下降し、記憶用トランジスタＮｃ、Ｎｆのゲ
ート電圧が必要以上に上昇するのを防止する。但し、ノ
ードｎ１３は、トランジスタＮ６により、必要以上に低
下することはなく、従って、両トランジスタＮｃ，Ｎｆ
のドレイン電圧は、所定の範囲内に制限される。
【００４５】このようなクランプ回路Ｎ３，Ｎ４を設け
ても、記憶用トランジスタＮｃの閾値電圧の変化に対応
してノードｎ１０の電位が変化する動作は、図１，２の
場合と同じである。
ても、記憶用トランジスタＮｃの閾値電圧の変化に対応
してノードｎ１０の電位が変化する動作は、図１，２の
場合と同じである。
【００４６】図５は、本実施の形態例における不揮発性
メモリ回路の更に別の変形例を示す図である。この例
は、記憶用トランジスタＮｃをＣＡＭ（Control Addres
sableMemory）方式にしたものである。図５に示される
通り、記憶用トランジスタＮｃは、読み出し用のトラン
ジスタＮｃ１と、書き込み用のトランジスタＮｃ２とで
構成される。読み出し用のトランジスタＮｃ１は、図
１，２，４の記憶用トランジスタＮｃと同じ構成であ
る。書き込み用トランジスタＮｃ２は、読み出し用トラ
ンジスタＮｃ１と、フローティングゲート、コントロー
ルゲート及びソースが共通に接続された構成である。
メモリ回路の更に別の変形例を示す図である。この例
は、記憶用トランジスタＮｃをＣＡＭ（Control Addres
sableMemory）方式にしたものである。図５に示される
通り、記憶用トランジスタＮｃは、読み出し用のトラン
ジスタＮｃ１と、書き込み用のトランジスタＮｃ２とで
構成される。読み出し用のトランジスタＮｃ１は、図
１，２，４の記憶用トランジスタＮｃと同じ構成であ
る。書き込み用トランジスタＮｃ２は、読み出し用トラ
ンジスタＮｃ１と、フローティングゲート、コントロー
ルゲート及びソースが共通に接続された構成である。
【００４７】このＣＡＭ方式のメモリセルのトランジス
タでは、書き込み用トランジスタＮｃ２のドレインにプ
ログラム用の高い電圧Ｖppを印加しながら、読み出し用
トランジスタＮｃ１のフローティングゲートの電荷量の
変化（又は閾値の変化）を監視することができる。従っ
て、図１，２，４の不揮発性メモリ回路のように、一旦
記憶用トランジスタＮｃに電荷の注入をし、その後、記
憶用トランジスタＮｃのフローティングゲートの電荷量
の変化（閾値電圧の変化）を出力端子OUTから検出する
といった、書き込み動作（プログラム）とベリファイ動
作とを時分割で行う必要がない。
タでは、書き込み用トランジスタＮｃ２のドレインにプ
ログラム用の高い電圧Ｖppを印加しながら、読み出し用
トランジスタＮｃ１のフローティングゲートの電荷量の
変化（又は閾値の変化）を監視することができる。従っ
て、図１，２，４の不揮発性メモリ回路のように、一旦
記憶用トランジスタＮｃに電荷の注入をし、その後、記
憶用トランジスタＮｃのフローティングゲートの電荷量
の変化（閾値電圧の変化）を出力端子OUTから検出する
といった、書き込み動作（プログラム）とベリファイ動
作とを時分割で行う必要がない。
【００４８】特に、本実施の形態例における不揮発性メ
モリ回路の場合、記憶用トランジスタＮｃのフローティ
ングゲートの電圧を、出力端子OUTから直接監視するこ
とができる。従って、図５の如きＣＡＭ方式のメモリセ
ル用トランジスタＮｃ１，Ｎｃ２を利用することで、記
憶用トランジスタのフローティングゲートへの電荷の注
入（プログラム）を、出力端子OUTでその電荷量の変化
を監視しながら行うことができる。その結果、電荷注入
動作期間とは別にベリファイ動作期間を設けることが不
要になる。いわば、ベリファイフリー動作が可能にな
る。
モリ回路の場合、記憶用トランジスタＮｃのフローティ
ングゲートの電圧を、出力端子OUTから直接監視するこ
とができる。従って、図５の如きＣＡＭ方式のメモリセ
ル用トランジスタＮｃ１，Ｎｃ２を利用することで、記
憶用トランジスタのフローティングゲートへの電荷の注
入（プログラム）を、出力端子OUTでその電荷量の変化
を監視しながら行うことができる。その結果、電荷注入
動作期間とは別にベリファイ動作期間を設けることが不
要になる。いわば、ベリファイフリー動作が可能にな
る。
【００４９】図６は、図５の改良例を示す図である。こ
の例では、メモリセル用トランジスタＮｃを読み出し用
トランジスタＮｃ１と書き込み用トランジスタＮｃ２で
構成すると同時に、それと対になっている帰還用トラン
ジスタＮｆ側も、同様の一対のトランジスタ構成にす
る。即ち、帰還用トランジスタＮｆは、読み出し用トラ
ンジスタＮｃ１と対になるトランジスタＮｆ１と、書き
込み用トランジスタＮｃ２と対になるダミートランジス
タＮｆ２とで構成される。他の構成は、図５の回路例と
同じである。
の例では、メモリセル用トランジスタＮｃを読み出し用
トランジスタＮｃ１と書き込み用トランジスタＮｃ２で
構成すると同時に、それと対になっている帰還用トラン
ジスタＮｆ側も、同様の一対のトランジスタ構成にす
る。即ち、帰還用トランジスタＮｆは、読み出し用トラ
ンジスタＮｃ１と対になるトランジスタＮｆ１と、書き
込み用トランジスタＮｃ２と対になるダミートランジス
タＮｆ２とで構成される。他の構成は、図５の回路例と
同じである。
【００５０】メモリセル用トランジスタ側の書き込み用
トランジスタＮｃ２のドレインには、プログラム用の電
圧Ｖppが印加されるが、それにあわせて、帰還用トラン
ジスタＮｆ２のドレインにも、ダミーの電圧Ｖpprefが
印加される。
トランジスタＮｃ２のドレインには、プログラム用の電
圧Ｖppが印加されるが、それにあわせて、帰還用トラン
ジスタＮｆ２のドレインにも、ダミーの電圧Ｖpprefが
印加される。
【００５１】このように、記憶用トランジスタＮｃと帰
還用トランジスタＮｆとを、共に１対のトランジスタＮ
ｃ１，Ｎｃ２及びＮｆ１，Ｎｆ２にすることで、コンパ
レータ回路のバランスがほぼ均等になり、出力端子ＯＵ
Ｔに記憶用トランジスタＮｃのフローティングゲートの
電圧値を正確に読み出すことができる。
還用トランジスタＮｆとを、共に１対のトランジスタＮ
ｃ１，Ｎｃ２及びＮｆ１，Ｎｆ２にすることで、コンパ
レータ回路のバランスがほぼ均等になり、出力端子ＯＵ
Ｔに記憶用トランジスタＮｃのフローティングゲートの
電圧値を正確に読み出すことができる。
【００５２】図７は、図４と図６を組み合わせた不揮発
性メモリ回路を示す図である。即ち、図６の記憶用トラ
ンジスタと帰還用トランジスタとをそれぞれ１対のトラ
ンジスタ構成にして、読み出しを行いながらフローティ
ングゲートへの電荷の注入を可能にし、更に、トランジ
スタＮ３、Ｎ４からなるクランプ回路を設けて、読み出
し動作において記憶用トランジスタＮｃ１のドレイン電
圧が上昇して書き込みが行われないようにする。クラン
プ回路の構成及びそのフィードバック回路の構成は、図
４の例と同じである。
性メモリ回路を示す図である。即ち、図６の記憶用トラ
ンジスタと帰還用トランジスタとをそれぞれ１対のトラ
ンジスタ構成にして、読み出しを行いながらフローティ
ングゲートへの電荷の注入を可能にし、更に、トランジ
スタＮ３、Ｎ４からなるクランプ回路を設けて、読み出
し動作において記憶用トランジスタＮｃ１のドレイン電
圧が上昇して書き込みが行われないようにする。クラン
プ回路の構成及びそのフィードバック回路の構成は、図
４の例と同じである。
【００５３】図８は、図４に図２の電流源トランジスタ
を設けた例を示す図である。図４のクランプ回路を設け
たメモリ回路において、共通ソース端子ｎ１１とグラン
ドとの間に、定電圧Ｖrefがゲートに印加されて定電流
を共通ソース端子に供給する電流源トランジスタＮ１を
設ける。
を設けた例を示す図である。図４のクランプ回路を設け
たメモリ回路において、共通ソース端子ｎ１１とグラン
ドとの間に、定電圧Ｖrefがゲートに印加されて定電流
を共通ソース端子に供給する電流源トランジスタＮ１を
設ける。
【００５４】この電流源トランジスタＮ１を設けること
により、図２において説明した通り、記憶用トランジス
タに記憶できる電圧の範囲（ダイナミックレンジ）を広
くすることができる。それ以外の構成は、図４の例と同
じである。
により、図２において説明した通り、記憶用トランジス
タに記憶できる電圧の範囲（ダイナミックレンジ）を広
くすることができる。それ以外の構成は、図４の例と同
じである。
【００５５】図９は、図５に図２の電流源トランジスタ
を設けた例を示す図である。図５の不揮発性メモリ回路
において、共通ソース端子ｎ１１とグランドとの間に、
電流源トランジスタＮ１を設ける。それに伴い、書き込
み用トランジスタＮｃ２のソース端子は、プログラム動
作の為にグランドに直接接続される。
を設けた例を示す図である。図５の不揮発性メモリ回路
において、共通ソース端子ｎ１１とグランドとの間に、
電流源トランジスタＮ１を設ける。それに伴い、書き込
み用トランジスタＮｃ２のソース端子は、プログラム動
作の為にグランドに直接接続される。
【００５６】図１０は、図６に図２の電流源トランジス
タを設けた例を示す図である。図６の不揮発性メモリ回
路において、共通ソース端子ｎ１１とグランドとの間
に、電流源トランジスタＮ１を設ける。それに伴い、図
９の場合と同様に、書き込み用トランジスタＮｃ２のソ
ース端子は、プログラム動作の為にグランドに直接接続
される。
タを設けた例を示す図である。図６の不揮発性メモリ回
路において、共通ソース端子ｎ１１とグランドとの間
に、電流源トランジスタＮ１を設ける。それに伴い、図
９の場合と同様に、書き込み用トランジスタＮｃ２のソ
ース端子は、プログラム動作の為にグランドに直接接続
される。
【００５７】図１１は、図１，２，４，６の全ての特徴
を備えた不揮発性メモリ回路を示す図である。即ち、図
１１のメモリ回路では、記憶用トランジスタＮｃと帰還
用トランジスタＮｆの共通ソース端子ｎ１１とグランド
電圧との間に、定電流源トランジスタＮ１が設けられ
る。これにより、記憶可能なフローティングゲートの電
圧のダイナミックレンジが広くなる。更に、記憶用トラ
ンジスタＮｃに不要な書き込みが行われないように、ト
ランジスタＮ３，Ｎ４からなるクランプ回路が設けられ
る。
を備えた不揮発性メモリ回路を示す図である。即ち、図
１１のメモリ回路では、記憶用トランジスタＮｃと帰還
用トランジスタＮｆの共通ソース端子ｎ１１とグランド
電圧との間に、定電流源トランジスタＮ１が設けられ
る。これにより、記憶可能なフローティングゲートの電
圧のダイナミックレンジが広くなる。更に、記憶用トラ
ンジスタＮｃに不要な書き込みが行われないように、ト
ランジスタＮ３，Ｎ４からなるクランプ回路が設けられ
る。
【００５８】そして、記憶用トランジスタＮｃと帰還用
トランジスタＮｆとは、それぞれ１対のトランジスタＮ
ｃ１，Ｎｃ２及びＮｆ１，Ｎｆ２で構成され、フローテ
ィングゲート電圧を監視しながら、フローティングゲー
トへの電荷の注入を行うことができる。しかも、コンパ
レータ回路の左右の回路構成はほぼ同じでバランスして
いるので、記憶用トランジスタＮｃのフローティングゲ
ートの電圧が正確に出力端子ＯＵＴに生成される。
トランジスタＮｆとは、それぞれ１対のトランジスタＮ
ｃ１，Ｎｃ２及びＮｆ１，Ｎｆ２で構成され、フローテ
ィングゲート電圧を監視しながら、フローティングゲー
トへの電荷の注入を行うことができる。しかも、コンパ
レータ回路の左右の回路構成はほぼ同じでバランスして
いるので、記憶用トランジスタＮｃのフローティングゲ
ートの電圧が正確に出力端子ＯＵＴに生成される。
【００５９】図１２は、図１１の不揮発性メモリ回路
を、２行２列のセルマトリクスに適用した場合の回路図
である。図１２は、図１１に示したそれぞれ１対の記憶
用トランジスタＮｃ１，Ｎｃ２が、２行２列の合計４つ
のメモリセルＭＣ00〜ＭＣ11として配置される。図１２
のメモリ回路では、図３の場合と異なり、各メモリセル
が１対のトランジスタＮｃ１，Ｎｃ２で構成されるの
で、ビット線とソース線もそれぞれ１対の構成になる。
尚、図１２の例では、図１１と異なり、ソース線ＳＬが
ソース電圧制御部１６により制御される。
を、２行２列のセルマトリクスに適用した場合の回路図
である。図１２は、図１１に示したそれぞれ１対の記憶
用トランジスタＮｃ１，Ｎｃ２が、２行２列の合計４つ
のメモリセルＭＣ00〜ＭＣ11として配置される。図１２
のメモリ回路では、図３の場合と異なり、各メモリセル
が１対のトランジスタＮｃ１，Ｎｃ２で構成されるの
で、ビット線とソース線もそれぞれ１対の構成になる。
尚、図１２の例では、図１１と異なり、ソース線ＳＬが
ソース電圧制御部１６により制御される。
【００６０】メモリセルＭＣ00の場合は、読み出し用の
トランジスタＮｃ１のドレインは、ビット線ＢＬ０に接
続され、ソースはソース線ＳＬ０に接続され、コントロ
ールゲートは、ワード線ＷＬ０に接続される。また、書
き込み用トランジスタＮｃ２のドレインは、もう一つの
プログラム用のビット線ＢＬＰ０に接続され、ソース
は、ソース電圧制御部１６に接続される。書き込み用ト
ランジスタＮｃ１のコントロールゲートは、ワード線Ｗ
Ｌ０に接続され、フローティングゲートは読み出し用ト
ランジスタＮｃ１のフローティングゲートと共通であ
る。
トランジスタＮｃ１のドレインは、ビット線ＢＬ０に接
続され、ソースはソース線ＳＬ０に接続され、コントロ
ールゲートは、ワード線ＷＬ０に接続される。また、書
き込み用トランジスタＮｃ２のドレインは、もう一つの
プログラム用のビット線ＢＬＰ０に接続され、ソース
は、ソース電圧制御部１６に接続される。書き込み用ト
ランジスタＮｃ１のコントロールゲートは、ワード線Ｗ
Ｌ０に接続され、フローティングゲートは読み出し用ト
ランジスタＮｃ１のフローティングゲートと共通であ
る。
【００６１】他のメモリセルＭＣ01〜ＭＣ11も同様の構
成である。読み出し用トランジスタに接続されるビット
線ＢＬ０，ＢＬ１は、コラムゲートＮcl0、Ｎcl1を介し
て、カレントミラー回路のトランジスタＰ１に接続され
る。また、ビット線ＢＬ０，ＢＬ１とコラムゲートＮcl
0、Ｎcl1との間には、クランプ回路としてトランジスタ
Ｎ３０，Ｎ３１が設けられる。
成である。読み出し用トランジスタに接続されるビット
線ＢＬ０，ＢＬ１は、コラムゲートＮcl0、Ｎcl1を介し
て、カレントミラー回路のトランジスタＰ１に接続され
る。また、ビット線ＢＬ０，ＢＬ１とコラムゲートＮcl
0、Ｎcl1との間には、クランプ回路としてトランジスタ
Ｎ３０，Ｎ３１が設けられる。
【００６２】また、書き込み用トランジスタに接続され
るプログラム用ビット線ＢＬＰ０，ＢＬＰ１は、別のコ
ラムゲートＮＰ０，ＮＰ１を介して、プログラムコント
ロール回路１４に接続される。これにより、選択された
メモリセルの書き込み用トランジスタNc2のドレインに
は、プログラム電圧Ｖppが印加される。書き込み用トラ
ンジスタNc2のソース端子は、上記の通りソース電圧制
御部１６に接続される。これにより、選択されたメモリ
セルの書き込み用トランジスタNc2のソースには、プロ
グラム時はグランド電位が、消去時は電源電圧Vccがそ
れぞれ印加される。
るプログラム用ビット線ＢＬＰ０，ＢＬＰ１は、別のコ
ラムゲートＮＰ０，ＮＰ１を介して、プログラムコント
ロール回路１４に接続される。これにより、選択された
メモリセルの書き込み用トランジスタNc2のドレインに
は、プログラム電圧Ｖppが印加される。書き込み用トラ
ンジスタNc2のソース端子は、上記の通りソース電圧制
御部１６に接続される。これにより、選択されたメモリ
セルの書き込み用トランジスタNc2のソースには、プロ
グラム時はグランド電位が、消去時は電源電圧Vccがそ
れぞれ印加される。
【００６３】メモリセルのトランジスタのフローティン
グゲート電圧を検出するための、帰還用トランジスタＮ
ｆも、図１１と同様に、１対のトランジスタＮｆ１、Ｎ
ｆ２で構成され、この１対のトランジスタは、フローテ
ィングゲートが共通であり、出力端子ＯＵＴに接続され
る。また、トランジスタＮｆ２のドレインには、ダミー
の電圧Ｖpprefなどが印加される。帰還用トランジスタ
Ｎｆ１，Ｎｆ２のコントロールゲートには、ダミーワー
ド線ＤＷＬにより、通常のワード線と同じ電圧が印加さ
れる。
グゲート電圧を検出するための、帰還用トランジスタＮ
ｆも、図１１と同様に、１対のトランジスタＮｆ１、Ｎ
ｆ２で構成され、この１対のトランジスタは、フローテ
ィングゲートが共通であり、出力端子ＯＵＴに接続され
る。また、トランジスタＮｆ２のドレインには、ダミー
の電圧Ｖpprefなどが印加される。帰還用トランジスタ
Ｎｆ１，Ｎｆ２のコントロールゲートには、ダミーワー
ド線ＤＷＬにより、通常のワード線と同じ電圧が印加さ
れる。
【００６４】図１２に示されたメモリ回路を利用するこ
とにより、図１１の場合と同様に、各メモリセルＭＣ00
〜ＭＣ11に対して、プログラムコントロール回路１４、
ソース線制御部１６、及びワードドライバＷＤにより、
書き込み用トランジスタNc2のドレイン、ソース、コン
トロールゲートを、それぞれプログラム電圧Ｖpp、グラ
ンド、電源電圧の電荷注入状態にしながら、読み出し用
トランジスタＮc1を利用して、出力端子ＯＵＴから、そ
のフローティングゲートへの電荷量に応じた電圧値を直
接検出することができる。
とにより、図１１の場合と同様に、各メモリセルＭＣ00
〜ＭＣ11に対して、プログラムコントロール回路１４、
ソース線制御部１６、及びワードドライバＷＤにより、
書き込み用トランジスタNc2のドレイン、ソース、コン
トロールゲートを、それぞれプログラム電圧Ｖpp、グラ
ンド、電源電圧の電荷注入状態にしながら、読み出し用
トランジスタＮc1を利用して、出力端子ＯＵＴから、そ
のフローティングゲートへの電荷量に応じた電圧値を直
接検出することができる。
【００６５】また、消去動作では、書き込み用トランジ
スタNc2のコントロールゲートが負電圧（例えば−９
Ｖ）、ドレインがフローティング、ソースが電源電圧Ｖ
ccに制御され、フローティングゲート内の電荷が引き抜
かれる。そして、消去ベリファイでは、再度コントロー
ルゲートを所定の電圧に制御して、出力端子OUTからフ
ローティングゲートの電位を検出することができる。
スタNc2のコントロールゲートが負電圧（例えば−９
Ｖ）、ドレインがフローティング、ソースが電源電圧Ｖ
ccに制御され、フローティングゲート内の電荷が引き抜
かれる。そして、消去ベリファイでは、再度コントロー
ルゲートを所定の電圧に制御して、出力端子OUTからフ
ローティングゲートの電位を検出することができる。
【００６６】［不揮発性メモリ回路の書き込み回路例］
図１３は、上記してきた本実施の形態例における不揮発
性メモリ回路の書き込み方式を説明するための図であ
る。図１３のメモリ回路は、簡単の為に図１０のメモリ
回路の例である。図１３の回路では、出力端子ＯＵＴに
目標とするフローティングゲート電圧Ｖtagまたはその
目標直前の電圧Ｖtag＋αと、出力端子ＯＵＴとを比較
する出力コンパレータ回路２０が設けられる。そして、
この出力コンパレータ回路２０が、プログラムコントロ
ール回路１４やソース線制御回路１６を制御する。
図１３は、上記してきた本実施の形態例における不揮発
性メモリ回路の書き込み方式を説明するための図であ
る。図１３のメモリ回路は、簡単の為に図１０のメモリ
回路の例である。図１３の回路では、出力端子ＯＵＴに
目標とするフローティングゲート電圧Ｖtagまたはその
目標直前の電圧Ｖtag＋αと、出力端子ＯＵＴとを比較
する出力コンパレータ回路２０が設けられる。そして、
この出力コンパレータ回路２０が、プログラムコントロ
ール回路１４やソース線制御回路１６を制御する。
【００６７】図１３に示された書き込み回路を利用する
ことにより、記憶用トランジスタＮｃのフローティング
ゲートの電荷量を、より速く且つ確実に目標値にするこ
とができる。出力コンパレータ２０には、目標電圧値Ｖ
tagとその直前の値Ｖtag＋αが与えられる。
ことにより、記憶用トランジスタＮｃのフローティング
ゲートの電荷量を、より速く且つ確実に目標値にするこ
とができる。出力コンパレータ２０には、目標電圧値Ｖ
tagとその直前の値Ｖtag＋αが与えられる。
【００６８】図１４は、図１３の回路を利用した書き込
み方法を示すグラフ図である。横軸に時間、縦軸に出力
端子ＯＵＴの電圧を示す。フローティングゲートに電荷
を注入してその電圧値を下げる場合は、時刻ｔ１で、書
き込み用トランジスタＮｃ２に対し、コントロールゲー
トＣＧを電源電圧Vccにし、プログラムコントロール回
路１４によりドレインに電源Ｖccより高い電圧Ｖppを供
給し、ソース線制御部１６によりソース端子をグランド
電位ＧＮＤにする。これにより、フローティングゲート
への電荷の注入が開始し、フローティングゲートの電圧
が低下する。
み方法を示すグラフ図である。横軸に時間、縦軸に出力
端子ＯＵＴの電圧を示す。フローティングゲートに電荷
を注入してその電圧値を下げる場合は、時刻ｔ１で、書
き込み用トランジスタＮｃ２に対し、コントロールゲー
トＣＧを電源電圧Vccにし、プログラムコントロール回
路１４によりドレインに電源Ｖccより高い電圧Ｖppを供
給し、ソース線制御部１６によりソース端子をグランド
電位ＧＮＤにする。これにより、フローティングゲート
への電荷の注入が開始し、フローティングゲートの電圧
が低下する。
【００６９】時刻ｔ２において、出力端子ＯＵＴの電圧
が最初の電圧Ｖ２０から目標電圧値Ｖtagよりαだけ高
いＶtag＋αになると、書き込み用トランジスタＮｃ２
のソース電圧をグランド電位ＧＮＤからバックバイアス
電位Ｖbb（例えば＋２Ｖ）に変更する。この変更制御
は、出力コンパレータ２０により制御される。かかる変
更により、書き込み用トランジスタＮｃ２のフローティ
ングゲートへの電荷注入速度が低下する。そして、その
後時刻ｔ３にて、出力端子ＯＵＴが目標電圧ＶTAGに達
すると、プログラムコントロール回路１４によるプログ
ラム電圧Vppの印加を停止する。
が最初の電圧Ｖ２０から目標電圧値Ｖtagよりαだけ高
いＶtag＋αになると、書き込み用トランジスタＮｃ２
のソース電圧をグランド電位ＧＮＤからバックバイアス
電位Ｖbb（例えば＋２Ｖ）に変更する。この変更制御
は、出力コンパレータ２０により制御される。かかる変
更により、書き込み用トランジスタＮｃ２のフローティ
ングゲートへの電荷注入速度が低下する。そして、その
後時刻ｔ３にて、出力端子ＯＵＴが目標電圧ＶTAGに達
すると、プログラムコントロール回路１４によるプログ
ラム電圧Vppの印加を停止する。
【００７０】逆に、消去動作において、フローティング
ゲートから電荷を引き抜いてフローティングゲート電圧
を上昇させる場合は、読み出し動作とは異なる電圧がコ
ントロールゲートに印加されるので、プログラム時のよ
うにフローティングゲートの電位を監視しながら行うこ
とはできない。従って、コントロールゲートを負電圧、
ドレインをフローティング、そしてソース電圧を電源電
圧に制御して、消去動作が行われる。そして、消去動作
の後で、読み出し状態に制御して、フローティングゲー
トの電位のベリファイが行われる。
ゲートから電荷を引き抜いてフローティングゲート電圧
を上昇させる場合は、読み出し動作とは異なる電圧がコ
ントロールゲートに印加されるので、プログラム時のよ
うにフローティングゲートの電位を監視しながら行うこ
とはできない。従って、コントロールゲートを負電圧、
ドレインをフローティング、そしてソース電圧を電源電
圧に制御して、消去動作が行われる。そして、消去動作
の後で、読み出し状態に制御して、フローティングゲー
トの電位のベリファイが行われる。
【００７１】図１３の回路を利用すると、図１４に示さ
れる通り、出力端子ＯＵＴの電圧を出力コンパレータ２
０が監視しながら、目標電圧Ｖtagの直前でフローティ
ングゲートへの電荷注入速度を低下させ、その後の目標
電圧Ｖtagでの電荷注入停止を確実に行うことができ
る。
れる通り、出力端子ＯＵＴの電圧を出力コンパレータ２
０が監視しながら、目標電圧Ｖtagの直前でフローティ
ングゲートへの電荷注入速度を低下させ、その後の目標
電圧Ｖtagでの電荷注入停止を確実に行うことができ
る。
【００７２】図１５は、出力コンパレータ２０の回路例
を示す図である。図１５（Ａ）は、差動アンプ型のコン
パレータ回路であり、ソースが共通接続された１対のＮ
チャネルトランジスタＮ１０、Ｎ１１と、電流源トラン
ジスタＮ１２と、カレントミラー回路を構成するＰチャ
ネルトランジスタＰ１０，Ｐ１１で構成される。トラン
ジスタＮ１０のゲートには、目標電圧Ｖtagまたはその
直前の電圧Ｖtag＋αが印加され、トランジスタＮ１１
のゲートには、出力端子ＯＵＴの電圧が印加される。こ
れにより、出力端子ＯＵＴが目標電圧Ｖtagまたはその
直前電圧Ｖtag＋αより低いと、トランジスタＮ１０の
ドレイン端子ｎ２０はＬレベル、高いとＨレベルにな
る。この信号ｎ２０により、図１３に示した回路１４，
１６が制御される。
を示す図である。図１５（Ａ）は、差動アンプ型のコン
パレータ回路であり、ソースが共通接続された１対のＮ
チャネルトランジスタＮ１０、Ｎ１１と、電流源トラン
ジスタＮ１２と、カレントミラー回路を構成するＰチャ
ネルトランジスタＰ１０，Ｐ１１で構成される。トラン
ジスタＮ１０のゲートには、目標電圧Ｖtagまたはその
直前の電圧Ｖtag＋αが印加され、トランジスタＮ１１
のゲートには、出力端子ＯＵＴの電圧が印加される。こ
れにより、出力端子ＯＵＴが目標電圧Ｖtagまたはその
直前電圧Ｖtag＋αより低いと、トランジスタＮ１０の
ドレイン端子ｎ２０はＬレベル、高いとＨレベルにな
る。この信号ｎ２０により、図１３に示した回路１４，
１６が制御される。
【００７３】図１５（Ｂ）は、チョッパコンパレータ回
路である。インバータＩＮＶの入力と出力との間に短絡
用スイッチSWZが設けられ、スイッチSWZを短絡すること
により、インバータINVの入力端子ｎ２１と出力端子ｎ
２２の電位が初期設定される。インバータINVの入力端
子ｎ２１にキャパシタＣの一方の電極が接続され、キャ
パシタＣの他方の電極には、スイッチＳＷ２を介して目
標電圧Ｖtagまたはその直前電圧Ｖtag＋αが印加され、
また、スイッチＳＷ１を介して出力端子ＯＵＴが印加さ
れる。
路である。インバータＩＮＶの入力と出力との間に短絡
用スイッチSWZが設けられ、スイッチSWZを短絡すること
により、インバータINVの入力端子ｎ２１と出力端子ｎ
２２の電位が初期設定される。インバータINVの入力端
子ｎ２１にキャパシタＣの一方の電極が接続され、キャ
パシタＣの他方の電極には、スイッチＳＷ２を介して目
標電圧Ｖtagまたはその直前電圧Ｖtag＋αが印加され、
また、スイッチＳＷ１を介して出力端子ＯＵＴが印加さ
れる。
【００７４】最初に、スイッチSWZを短絡し、スイッチ
ＳＷ２を短絡して目標電圧Ｖtag（またはその直前電圧
Ｖtag＋α）をキャパシタＣに印加する。この初期設定
の結果、キャパシタＣに目標電圧Ｖtagが印加された状
態で、インバータINVがバランスした状態になる。
ＳＷ２を短絡して目標電圧Ｖtag（またはその直前電圧
Ｖtag＋α）をキャパシタＣに印加する。この初期設定
の結果、キャパシタＣに目標電圧Ｖtagが印加された状
態で、インバータINVがバランスした状態になる。
【００７５】次に、スイッチSWZをオープンにし、スイ
ッチＳＷ２の代わりにスイッチＳＷ１を短絡し、出力端
子OUTの電位をキャパシタＣに印加する。この時、出力
端子OUTの電圧が、目標電圧Ｖtag（またはその直前電圧
Ｖtag＋α）より低いと、インバータINVの出力ｎ２２の
電圧がＨレベルになり、また、出力端子OUTの電圧が、
目標電圧Ｖtag（またはその直前電圧Ｖtag＋α）より高
いと、インバータINVの出力ｎ２２の電圧がＬレベルに
なる。
ッチＳＷ２の代わりにスイッチＳＷ１を短絡し、出力端
子OUTの電位をキャパシタＣに印加する。この時、出力
端子OUTの電圧が、目標電圧Ｖtag（またはその直前電圧
Ｖtag＋α）より低いと、インバータINVの出力ｎ２２の
電圧がＨレベルになり、また、出力端子OUTの電圧が、
目標電圧Ｖtag（またはその直前電圧Ｖtag＋α）より高
いと、インバータINVの出力ｎ２２の電圧がＬレベルに
なる。
【００７６】出力コンパレータ回路は、これ以外にも種
々の変形例が考えられる。
々の変形例が考えられる。
【００７７】上記の実施の形態例では、記憶用トランジ
スタに多値情報あるいはアナログ情報を記録する場合
に、書き込みや読み出しが容易になると説明したが、２
値の情報を記録する場合も、フローティングゲートの電
荷量に応じた電圧値を直接検出することができるので、
同様に書き込みや読み出しが容易になる。
スタに多値情報あるいはアナログ情報を記録する場合
に、書き込みや読み出しが容易になると説明したが、２
値の情報を記録する場合も、フローティングゲートの電
荷量に応じた電圧値を直接検出することができるので、
同様に書き込みや読み出しが容易になる。
【００７８】本発明の保護範囲は、上記の実施の形態例
によって限定されることはなく、あくまでも特許請求の
範囲の記載による発明とその均等物におよぶものであ
る。
によって限定されることはなく、あくまでも特許請求の
範囲の記載による発明とその均等物におよぶものであ
る。
【００７９】
【発明の効果】以上、本発明によれば、記憶用トランジ
スタのフローティングゲートに蓄積された電荷量に応じ
た電圧値を直接検出することができ、多値の情報あるい
はアナログ情報を記録する場合の、書き込み及び読み出
しを容易にすることができる。また、２値の情報を記録
する場合にも、利用することができ、その場合も書き込
み及び読み出しが容易になる。
スタのフローティングゲートに蓄積された電荷量に応じ
た電圧値を直接検出することができ、多値の情報あるい
はアナログ情報を記録する場合の、書き込み及び読み出
しを容易にすることができる。また、２値の情報を記録
する場合にも、利用することができ、その場合も書き込
み及び読み出しが容易になる。
【図１】本発明の実施の形態例における不揮発性メモリ
回路を示す図である。
回路を示す図である。
【図２】本実施の形態例における不揮発性メモリ回路の
変形例を示す図である。
変形例を示す図である。
【図３】図２のメモリ回路を利用して、２×２のマトリ
クス状に記憶用トランジスタを配置した場合の回路例で
ある。
クス状に記憶用トランジスタを配置した場合の回路例で
ある。
【図４】本実施の形態例における不揮発性メモリ回路の
更に変形例を示す図である。
更に変形例を示す図である。
【図５】本実施の形態例における不揮発性メモリ回路の
更に別の変形例を示す図である。
更に別の変形例を示す図である。
【図６】図５の改良例を示す図である。
【図７】図４と図６を組み合わせた不揮発性メモリ回路
を示す図である。
を示す図である。
【図８】図４に図２の電流源トランジスタを設けた例を
示す図である。
示す図である。
【図９】図５に図２の電流源トランジスタを設けた例を
示す図である。
示す図である。
【図１０】図６に図２の電流源トランジスタを設けた例
を示す図である。
を示す図である。
【図１１】図１，２，４，６の全ての特徴を備えた不揮
発性メモリ回路を示す図である。
発性メモリ回路を示す図である。
【図１２】図１１の不揮発性メモリ回路を、２行２列の
セルマトリクスに適用した場合の回路図である。
セルマトリクスに適用した場合の回路図である。
【図１３】本実施の形態例における不揮発性メモリ回路
の書き込み方式を説明するための図である。
の書き込み方式を説明するための図である。
【図１４】図１３の回路を利用した書き込み方法を示す
グラフ図である。
グラフ図である。
【図１５】出力コンパレータ２０の回路例を示す図であ
る。
る。
Ｎｃ 記憶用トランジスタ Ｎｃ１ 読み出し用トランジスタ Ｎｃ２ 書き込み用トランジスタ Ｎｆ 帰還用トランジスタ Ｐ０，Ｐ１ カレントミラー回路、負荷回路 Ｐ２ 出力トランジスタ Ｎ１ 定電流源トランジスタ Ｎ３，Ｎ４ クランプ回路を構成するトランジスタ
Claims (8)
- 【請求項１】不揮発性メモリ回路において、 記憶用フローティングゲートを有する記憶用トランジス
タと、 前記記憶用トランジスタとソースが共通に接続され、帰
還用フローティングゲートを有する帰還用トランジスタ
と、 前記記憶用トランジスタ及び帰還用トランジスタに接続
された負荷回路と、 前記記憶用トランジスタのドレインにゲートが接続さ
れ、前記ゲート電圧に応じた電圧を出力端子に生成する
出力用トランジスタと、 前記出力端子と前記帰還用フローティングゲートとの間
に設けられた帰還路とを有することを特徴とする不揮発
性メモリ回路。 - 【請求項２】請求項１において、 更に、前記記憶用トランジスタと帰還用トランジスタの
共通ソースに接続された定電流回路を有することを特徴
とする不揮発性メモリ回路。 - 【請求項３】請求項１または２において、 更に、前記記憶用トランジスタ及び帰還用トランジスタ
と、前記負荷回路との間に設けられ、当該両トランジス
タのいずれかのドレイン電圧が反転してフィードバック
されたゲートを有し、前記両トランジスタのドレイン電
圧をクランプするクランプ用トランジスタを有すること
を特徴とする不揮発性メモリ回路。 - 【請求項４】請求項１または２において、 前記記憶用トランジスタは、更に、コントロールゲー
ト、前記記憶用フローティングゲート及びソースを共通
に有し、ドレインに所定の制御電圧が印加される書き込
み用トランジスタを有することを特徴とする不揮発性メ
モリ回路。 - 【請求項５】請求項４において、 前記帰還用トランジスタは、更に、前記書き込み用トラ
ンジスタとほぼ同等のダミートランジスタを有すること
を特徴とする不揮発性メモリ回路。 - 【請求項６】請求項１乃至５のいずれかの請求項におい
て、 更に、前記記憶用トランジスタの前記記憶用フローティ
ングゲートに電荷を注入しながら前記出力端子の電位を
監視し、前記出力端子の電位が所定の電位に達した時
に、前記記憶用トランジスタへの前記電荷注入を緩和す
る電圧コントロール回路を有することを特徴とする不揮
発性メモリ回路。 - 【請求項７】請求項６において、 前記電圧コントロール回路は、前記出力端子の電位が前
記所定の電位に達した時に、前記記憶用トランジスタの
ゲート・ソース間電圧を低くすることを特徴とする不揮
発性メモリ回路。 - 【請求項８】請求項６において、 前記電圧コントロール回路は、前記出力端子の電位が前
記所定の電位に達した時に、前記記憶用トランジスタの
ソース電圧を変更することを特徴とする不揮発性メモリ
回路。
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