JP2002269994A - アナログ半導体メモリの冗長メモリ回路 - Google Patents

アナログ半導体メモリの冗長メモリ回路

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JP2002269994A
JP2002269994A JP2001066277A JP2001066277A JP2002269994A JP 2002269994 A JP2002269994 A JP 2002269994A JP 2001066277 A JP2001066277 A JP 2001066277A JP 2001066277 A JP2001066277 A JP 2001066277A JP 2002269994 A JP2002269994 A JP 2002269994A
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memory
word line
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JP2001066277A
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Kenichiro Sugio
賢一郎 杉尾
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Oki Electric Industry Co Ltd
Oki Micro Design Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Oki Micro Design Co Ltd
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  • Read Only Memory (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

(57)【要約】 【課題】 冗長置換による再生信号の劣化を低減し、冗
長置換能力を上げる。 【解決手段】 それぞれ複数のメモリセルからなる複数
のセクタ（ＳＣ）、および不良セクタを冗長置換するた
めの冗長セクタ（ＲＳＣ）を配置したセルアレイ（ＡＣ
ＬＡ）と、上記セルアレイの第１の端に配置され、上記
セルアレイのワードラインを選択するワードライン選択
手段（ＷＬＤＥＣ）とを備え、上記セクタを第１の端か
ら第２の端にまたは第２の端から第１の端に順にアクセ
スするとともに、不良セクタのアクセス順のときに上記
冗長セクタをアクセスし、アナログ値をそのままメモリ
セルに書き込むアナログ半導体メモリの冗長メモリ回路
において、上記セルアレイの第１の端および第２の端に
それぞれ上記冗長セクタを配置し、不良セクタから近い
ほうの冗長セクタでこの不良セクタを冗長置換する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、アナログ音声フラ
ッシュメモリなどのアナログ半導体メモリにおいて不良
セクタを冗長セクタで冗長置換する冗長メモリ回路に関
する。
【０００２】
【従来の技術】図１のように、アナログ音声フラッシュ
メモリは、入力パッド１と、入力アンプ２と、入力ロー
パスフィルタ（ＬＰＦ）３と、書き込みゲート電圧発生
回路（ＶＰＰ回路）４と、メモリ回路１３（アドレスデ
コーダ５およびメモリセル部６）と、シフト電圧発生回
路（ＶＳＦＴ回路）７と、センスアンプ回路（ＳＡ−Ａ
ＭＰ回路）８と、読み出しゲート電圧発生回路（ＶＶＦ
Ｙ回路）９と、アナログ出力回路（ＳＨＰＬＹＯ回路）
１０と、出力ローパスフィルタ（ＬＰＦ）１１と、出力
パッド１２とを備える。なお、図１（ａ）は録音時（音
声信号の書き込み時）の構成、図１（ｂ）は再生時（音
声信号の読み出し時）の構成である。
【０００３】図１（ａ）の録音時において、入力パッド
１に入力されたアナログ音声信号電圧（音声信号電圧）
ＡＩＮ１は入力アンプ２の非反転端子に入力される。ま
た、内部で生成されたアナログ信号基準電位ＳＧは入力
アンプ２の非反転端子に入力される。入力アンプ２は、
入力音声信号電圧ＡＩＮ１からアナログ信号基準電位Ｓ
Ｇを減算して入力音声信号電圧ＡＩＮを生成し、ＬＰＦ
３に出力する。ＬＰＦ３は、入力音声信号電圧ＡＩＮに
含まれるノイズ成分や高周波成分を除去し、ＶＰＰ回路
４に出力する。
【０００４】ＶＳＦＴ回路７は、アナログ入力シフト電
圧ＶＳＦＴ１を生成し、ＶＰＰ回路４に出力する。この
アナログ入力シフト電圧ＶＳＦＴ１は、入力音声信号電
圧ＡＩＮを、メモリセルのゲートに印加するのに適した
値にシフトアップさせるための電圧である。ＶＰＰ回路
４は、入力音声信号電圧ＡＩＮをアナログ入力シフト電
圧ＶＳＦＴ１によってシフトアップし、入力音声信号電
圧ＡＩＮに応じた書き込みゲート電圧ＶＰＰを生成し、
アドレスデコーダ５に出力する。上記の書き込みゲート
電圧ＶＰＰは、メモリセルのゲートに印加される。アド
レスデコーダ５は、メモリセル部６のメモリセルを順次
選択し、選択したメモリセルのゲートに書き込みゲート
電圧ＶＰＰを印加することによって、メモリセル部６に
音声信号を書き込む。
【０００５】図１（ｂ）の再生時において、アドレスデ
コーダ５は、メモリ部６のメモリセルを順次選択し、選
択したメモリセルのゲートにＶＶＦＹ回路９から入力さ
れた読み出しゲート電圧ＶＶＦＹを印加し、このメモリ
セルから読み出した信号（メモリセル信号）ＩＣＥＬＬ
をＳＡ−ＡＭＰ回路８に出力する。ＳＡ−ＡＭＰ回路８
は、メモリセル信号ＩＣＥＬＬをディジタル信号（セン
スアンプ出力信号）ＳＡＯＵＴに変換し、ＶＶＦＹ回路
９に出力する。ＶＶＦＹ回路９は、センスアンプ出力信
号ＳＡＯＵＴの値をモニターしながら読み出しゲート電
圧ＶＶＦＹを調整し、センスアンプ出力信号ＳＡＯＵＴ
の値が切り替わるときの読み出しゲート電圧ＶＶＦＹを
サンプリングする。つまり、上記選択されたメモリセル
のしきい値電圧を読み出しゲート電圧ＶＶＦＹとしてサ
ンプリングする。ＶＳＦＴ回路７は、上記アナログ入力
シフト電圧ＶＳＦＴ１と同じようにして、アナログ出力
シフト電圧ＶＳＦＴ２を生成し、このアナログ出力シフ
ト電圧ＶＳＦＴ２をＶＶＦＹ回路９に出力する。このア
ナログ入力シフト電圧ＶＳＦＴ２は、読み出しゲート電
圧ＶＶＦＹを、もとの入力音声信号電圧ＡＩＮに相当す
る値にシフトダウンさせるための電圧である。ＳＨＰＬ
ＹＯ回路１０は、読み出しゲート電圧ＶＶＦＹをアナロ
グ出力シフト電圧ＶＳＦＴ２によってシフトダウンし、
もとの入力音声信号電圧ＡＩＮに相とする出力アナログ
信号ＳＨＰＬＹＯを生成し、ＬＰＦ１１に出力する。Ｌ
ＰＦ１１は、出力アナログ信号ＳＨＰＬＹＯに含まれる
ノイズ成分や高周波成分を除去し、出力パッド１２に出
力する。
【０００６】このように、アナログ音声フラッシュメモ
リ（多値音声フラッシュメモリ）は、音声信号のアナロ
グ電圧値を所定の周期でサンプリングし、サンプリング
したアナログ値をそのままメモリセルに書き込むことに
よって音声信号を録音し（メモリセルのしきい値電圧と
して書き込まれる）、書き込んだアナログ値（メモリセ
ルのしきい値電圧）を読み出すことによって音声信号を
再生する。アナログ値をそのまま（ただし、レベルシフ
トさせている）メモリセルに書き込むので、アナログ音
声フラッシュメモリは、ディジタル音声フラッシュメモ
リ（２値音声フラッシュメモリ）とは異なり、ＡＤ変換
回路およびＤＡ変換回路を備えていない。
【０００７】［従来の冗長メモリ回路］ところで、音声
フラッシュメモリにおいても録音再生時間を１チップで
増大させる目的で、メモリの大容量化、およびそれに伴
うプロセスの微細化が進み、メモリセル不良による歩留
まりの低下が問題となってきた。そのため、メモリ回路
１３を冗長置換機能を有するメモリ回路（冗長メモリ回
路）として、歩留まりの低下を抑えるようになった。
【０００８】図４６は従来の冗長メモリ回路の構成図
（レイアウト図）である。図４６の従来の冗長メモリ回
路は、プリデコーダＰＤＥＣと、４つのメモリユニット
ＵＭＥＵ（ＵＭＥＵ０，ＵＭＥＵ２，ＵＭＥＵ３，ＵＭ
ＥＵ４とを備える。
【０００９】図４７は図４６のメモリユニットＵＭＥＵ
の構成図（レイアウト図）である。メモリユニットＵＭ
ＥＵには、４つのセルアレイＵＣＬＡ（ＵＣＬＡ−Ｌ
Ｕ，ＵＣＬＡ−ＲＵ，ＵＣＬＡ−ＬＤ，ＵＣＬＡ−Ｒ
Ｄ）と、４つのワードラインデコーダＷＬＤＥＣ（ＷＬ
ＤＥＣ−ＬＵ，ＷＬＤＥＣ−ＲＵ，ＷＬＤＥＣ−ＬＤ，
ＷＬＤＥＣ−ＲＤ）と、４つのビットラインデコーダＵ
ＢＬＤＥＣ（ＵＢＬＤＥＣ−ＬＵ，ＵＢＬＤＥＣ−Ｒ
Ｕ，ＵＢＬＤＥＣ−ＬＤ，ＵＢＬＤＥＣ−ＲＤ）と、４
つのソースラインデコーダＵＳＬＤＥＣ（ＵＳＬＤＥＣ
−ＬＵ，ＵＳＬＤＥＣ−ＲＵ，ＵＳＬＤＥＣ−ＬＤ，Ｕ
ＳＬＤＥＣ−ＲＤ）とが設けられている。ワードライン
デコーダＷＬＤＥＣ、ビットラインデコーダＵＢＬＤＥ
Ｃ、およびソースラインデコーダＵＳＬＤＥＣは、それ
ぞれセルアレイＵＣＬＡごとに設けられている。合計１
６個のセルアレイＵＣＬＡは、図１のメモリセル部６を
構成している。また、プリデコーダＰＤＥＣと、合計１
６個のワードラインデコーダＷＬＤＥＣと、合計１６個
のビットラインデコーダＵＢＬＤＥＣと、合計１６個の
ソースラインデコーダＵＳＬＤＥＣとは、図１のアドレ
スデコーダ５を構成している。
【００１０】［セルアレイＵＣＬＡ（従来の冗長メモリ
回路のセルアレイ）］セルアレイＵＣＬＡは、６４個の
セクタＳＣ（ＳＣ０，ＳＣ１，…ＳＣ６３）と、１個の
冗長セクタＲＳＣから構成されている。また、セルアレ
イＵＣＬＡには、２５６本のワードラインＷＬ（ＷＬ
０，ＷＬ１，…ＷＬ２５５）と、５１２本のビットライ
ンＢＬ（ＢＬ０，ＢＬ１，…ＢＬ５１１）と、６４本の
ソースラインＳＬ（ＳＬ０，ＳＬ１，…ＳＬ６３）と、
８本の冗長ビットラインＲＢＬ（ＲＢＬ０，ＲＢＬ１，
…ＲＢＬ７）と、１本の冗長ソースラインＲＳＬとが設
けられている。このセルアレイＵＣＬＡは、図３のセル
アレイＣＬＡ（非冗長メモリ回路のセルアレイ）におい
て、冗長セクタＲＳＣと、冗長ビットラインＲＢＬ０〜
ＲＢＬ７と、冗長ソースラインＲＳＬとを設けたもので
ある。
【００１１】ワードラインＷＬ０〜ＷＬ２５５は、ワー
ドラインデコーダＷＬＤＥＣによって制御され、ビット
ラインＢＬ０〜ＢＬ５１１，ＲＢＬ０〜ＲＢＬ７は、ビ
ットラインデコーダＵＢＬＤＥＣによって制御され、ソ
ースラインＳＬ０〜ＳＬ６３，ＲＳＬは、ソースライン
デコーダＵＳＬＤＥＣによって制御される。
【００１２】セクタＳＣおよび冗長セクタＲＳＣは、そ
れぞれ２［ｋビット］の冗長メモリセルからなる。従っ
て、セルアレイＵＣＬＡは、１２８［ｋビット］のメモ
リセルおよび２［ｋビット］の冗長メモリセルをアレイ
配列したものであり、１つのメモリユニットＵＭＥＵに
は、５１２＋８［ｋビット］のメモリセルが設けられて
いる。
【００１３】［セクタＳＣ、メモリセルＭＣＬ］図４の
ように、セクタＳＣ＜ｋ＞（ｋは０から６３までの任意
の整数）は、２０４８（＝２５６×８）［ビット］のメ
モリセルＭＣＬから構成されており、２５６本のワード
ラインＷＬ０〜ＷＬ２５５と、８本のビットラインＢＬ
＜８ｋ＞，ＢＬ＜８ｋ＋１＞，…ＢＬ＜８ｋ＋７＞と、
１本のソースラインＳＬ＜ｋ＞に接続している。
【００１４】［冗長セクタＲＳＣ、冗長メモリセルＲＭ
ＣＬ］図４８は図４７の冗長セクタＲＳＣの回路構成図
（レイアウト図）である。図４８において、冗長セクタ
ＲＳＣは、２０４８（＝２５６×８）［ビット］の冗長
メモリセルＲＭＣＬから構成されており、２５６本のワ
ードラインＷＬ０〜ＷＬ２５５と、８本の冗長ビットラ
インＲＢＬ０〜ＲＢＬ７と、１本の冗長ソースラインＲ
ＳＬに接続している。冗長メモリセルＲＭＣＬは、図４
のメモリセルＭＣＬと同じように、不揮発性のメモリト
ランジスタＭＴｒと、ＮＭＯＳトランジスタＮＴｒから
なる。
【００１５】［プリデコーダＰＤＥＣ］プリデコーダＰ
ＤＥＣは、ワードラインデコーダＷＬＤＥＣ、ビットラ
インデコーダＵＢＬＤＥＣ、およびソースラインデコー
ダＵＳＬＤＥＣを制御し、音声信号を録音する（データ
消去およびデータ書き込みをする）セルアレイＵＣＬ
Ａ、または録音した音声信号を再生するセルアレイＵＣ
ＬＡを順次選択する。
【００１６】［ワードラインデコーダＷＬＤＥＣ］ワー
ドラインデコーダＷＬＤＥＣは、図５（ワードラインデ
コーダＷＬＤＥＣ−ＬＵ，ＷＬＤＥＣ−ＬＤ）または図
６（ワードラインデコーダＷＬＤＥＣ−ＲＵ，ＷＬＤＥ
Ｃ−ＲＤ）のような構成になっており、ＲＯＷアドレス
ＡＤＤ０，ＡＤＤ１，…ＡＤＤ３１、およびワードライ
ン選択信号ＳＸＨ０，ＳＸＨ１，…ＳＸＨ７，ＳＸＨＢ
０，ＳＸＨＢ１，…ＳＸＨＢ７に従って、ワードライン
ＷＬ０〜ＷＬ２５５を１本ずつ順次選択し、録音時に
は、選択したワードラインＷＬに書き込みゲート電圧Ｖ
ＰＰを供給し、再生時には、選択したワードラインＷＬ
に読み出しゲート電圧ＶＶＦＹを供給する。
【００１７】［ビットラインデコーダＵＢＬＤＥＣ（従
来の冗長メモリ回路のビットラインデコーダ）］図４９
はビットラインデコーダＵＢＬＤＥＣの構成例（レイア
ウト例）の回路図である。図４９において、ビットライ
ンデコーダＵＢＬＤＥＣは、ＮＭＯＳトランジスタＮＹ
Ｂ０，ＮＹＢ１，…ＮＹＢ７，ＮＹＢ８，…ＮＹＢ５１
１，ＲＮＹＢ０，ＲＮＹＢ１，…ＲＮＹＢ７と、ＮＭＯ
ＳトランジスタＮＹＡ０，ＮＹＡ１，…ＮＹＡ６３，Ｒ
ＮＹＡと、ＮＭＯＳトランジスタＮＹＣ０，ＮＹＣ１，
…ＮＹＣ６３とを備える。このビットラインデコーダＵ
ＢＬＤＥＣは、図７のビットラインデコーダＢＬＤＥＣ
（非冗長メモリ回路のビットラインデコーダ）におい
て、冗長ビットラインＲＢＬ０〜ＲＢＬ７を選択するた
めのＮＭＯＳトランジスタＲＮＹＢ０〜ＲＮＹＢ７，Ｒ
ＮＹＡを設けたものである。
【００１８】ビットラインデコーダＵＢＬＤＥＣは、デ
ータ書き込み時または再生時において、ビットライン選
択信号ＹＢ０，ＹＢ１，…ＹＢ７、セクタ選択信号ＹＡ
０，ＹＡ１，…ＹＡ７，ＹＣ０，ＹＣ２，…ＹＣ７、お
よび冗長セクタ選択信号ＲＹＡに従って、ビットライン
ＢＬ０〜ＢＬ５１１、および冗長ビットラインＲＢＬ０
〜ＲＢＬ７（冗長置換されている場合）を１本ずつ順次
選択し、データ書き込み時には、選択したビットライン
ＢＬまたは冗長ビットラインＲＢＬにメモリセル書き込
み電圧ＶＷを供給し、再生時には、選択したビットライ
ンＢＬまたは冗長ビットラインＲＢＬのメモリセル信号
ＩＣＥＬＬを出力する。
【００１９】［ソースラインデコーダＵＳＬＤＥＣ（従
来の冗長メモリ回路のソースラインデコーダ）］図５０
はソースラインデコーダＵＳＬＤＥＣの構成例（レイア
ウト例）の回路図である。図５０において、ソースライ
ンデコーダＵＳＬＤＥＣは、ＮＭＯＳトランジスタＮＹ
ＡＢ０，ＮＹＡＢ１，…ＮＹＡＢ６３，ＲＮＹＡＢと、
ＮＭＯＳトランジスタＮＹＣＢ０，ＮＹＣＢ１，…ＮＹ
ＣＢ６３とを備える。このソースラインデコーダＵＳＬ
ＤＥＣは、図８のソースラインデコーダＵＳＬＤＥＣ
（メモリ回路のソースラインデコーダ）において、冗長
ソースラインＲＳＬを選択するためのＮＭＯＳトランジ
スタＲＮＹＡＢを設けたものである。
【００２０】ソースラインデコーダＵＳＬＤＥＣは、デ
ータ消去時において、セクタ選択信号ＹＡＢ０，ＹＡＢ
１，…ＹＡＢ７，ＹＣＢ０，ＹＣＢ１，…ＹＣＢ７、お
よび冗長セクタ選択信号ＲＹＡＢに従って、ソースライ
ンＳＬ０〜ＳＬ６３、および冗長ソースラインＲＳＬ
（冗長置換されている場合）を１本ずつ順次選択し、選
択したソースラインＳＬまたは冗長ソースラインＲＳＬ
にメモリセル消去電圧ＶＥＲＡＳＥを供給する。
【００２１】［従来の冗長メモリ回路のレイアウト］図
４６のように、従来の冗長メモリ回路においては、プリ
デコーダＰＤＥＣは、メモリユニットＵＭＥＵの端（図
４６では上下に４つ配置されたメモリユニットＵＭＥＵ
の上端）に配置されている。２［Ｍビット］のメモリセ
ル部６は、合計１［Ｍビット］の８個のレフト側セルア
レイＵＣＬＡ−Ｌ（ＵＣＬＡ−ＬＵまたはＵＣＬＡ−Ｌ
Ｄ）と、合計１［Ｍビット］の８個のライト側セルアレ
イＵＣＬＡ−Ｒ（ＵＣＬＡ−ＲＵまたはＵＣＬＡ−Ｒ
Ｄ）に分割されて配置されている。１つのセルアレイＵ
ＣＬＡは、１３０［ｋビット］（１２８［ｋビット］の
メモリセルＭＣＬおよび２［ｋビット］の冗長メモリセ
ルＲＭＣＬ）である。
【００２２】それぞれのメモリユニットＵＭＥＵにおい
て、レフト側セルアレイＵＣＬＡ−Ｌとライト側セルア
レイＵＣＬＡ−Ｒの間に、ワードラインデコーダＷＬＤ
ＥＣが配置されている。また、上下に配置されたセルア
レイＵＣＬＡ−ＬＵとＵＣＬＡ−ＬＤの間、および上下
に配置されたセルアレイＵＣＬＡ−ＲＵとＵＣＬＡ−Ｒ
Ｄの間に、ビットラインデコーダＢＬＤＥＣおよびソー
スラインデコーダＳＬＤＥＣが配置されている。
【００２３】従来の冗長メモリ回路のセルアレイＵＣＬ
Ａにおいては、冗長セクタＲＳＣは、図４７のように、
ワードラインデコーダＷＬＤＥＣ側の端に１つ配置され
ている。つまり、レフト側セルアレイＵＣＬＡ−Ｌで
は、冗長セクタＲＳＣは右端に１つ配置されており、ラ
イト側セルアレイＵＣＬＡ−Ｒでは、冗長セクタＲＳＣ
は左端に１つ配置されている。
【００２４】図４７のセルアレイＵＣＬＡ−ＬＵ，ＵＣ
ＬＡ−ＬＤ，ＵＣＬＡ−ＲＵ，ＵＣＬＡ−ＲＤのそれぞ
れにおいて、セクタＳＣの番号（０〜６３）は、アクセ
スされる順に付してある。また、ワードラインＷＬの番
号（０〜２５５）、ビットラインＢＬの番号（０〜５１
１）、およびソースラインＳＬの番号（０〜６３）は、
それぞれ選択される順に付してある。また、冗長ビット
ラインＲＢＬの番号（０〜７）も、冗長置換したときの
冗長セクタＲＳＣにおいて、選択される順に付してあ
る。
【００２５】図４７のように、メモリユニットＵＭＥＵ
の上側のセルアレイＵＣＬＡ−ＬＵおよびＵＣＬＡ−Ｒ
Ｕにおいては、セクタＳＣ０〜ＳＣ６３は、ワードライ
ンＷＬＤＥＣと反対側の端から順に配置されている。つ
まり、セルアレイＵＣＬＡ−ＬＵにおいては、セクタＳ
Ｃ０〜ＳＣ６３は、左端から右側に順に配置され、右端
に冗長セクタＲＳＣが配置されており、セルアレイＵＣ
ＬＡ−ＲＵにおいては、セクタＳＣ０〜ＳＣ６３は、逆
に右端から左側に順に配置され、左端に冗長セクタＲＳ
Ｃが配置されている。また、メモリユニットＵＭＥＵの
下側のセルアレイＵＣＬＡ−ＬＤおよびＵＣＬＡ−ＲＤ
においては、セクタＳＣ０〜ＳＣ６３は、ワードライン
ＷＬＤＥＣ側から順に配置されている。つまり、セルア
レイＵＣＬＡ−ＬＤにおいては、右端に冗長セクタＲＳ
Ｃが配置され、セクタＳＣ０〜ＳＣ６３は、右側から左
端に順に配置されており、セルアレイＵＣＬＡ−ＲＤに
おいては、左端に冗長セクタＲＳＣが配置され、セクタ
ＳＣ０〜ＳＣ６３は逆に左側から右端に順に配置されて
いる。
【００２６】メモリユニットＵＭＥＵの上側のセルアレ
イＵＣＬＡ−ＬＵおよびＵＣＬＡ−ＲＵにおいては、セ
クタＳＣ０〜ＳＣ６３，ＲＳＣの配置に応じて、ビット
ラインＢＬ０〜ＢＬ５１１，ＲＢＬ０〜ＲＢＬ７、およ
びソースラインＳＬ０〜ＳＬ６３，ＲＳＬは、それぞれ
ワードラインＷＬＤＥＣと反対側の端から順に配置され
ている。つまり、セルアレイＵＣＬＡ−ＬＵにおいて
は、ビットラインＢＬ０〜ＢＬ５１１，ＲＢＬ０〜ＲＢ
Ｌ７、およびソースラインＳＬ０〜ＳＬ６３，ＲＳＬ
は、それぞれ左端から右端に順に配置されており、セル
アレイＵＣＬＡ−ＲＵにおいては、ビットラインＢＬ０
〜ＢＬ５１１，ＲＢＬ０〜ＲＢＬ７、およびソースライ
ンＳＬ０〜ＳＬ６３，ＲＳＬは、逆にそれぞれ右端から
左端に順に配置されている。
【００２７】また、メモリユニットＵＭＥＵの下側のセ
ルアレイＵＣＬＡ−ＬＤおよびＵＣＬＡ−ＲＤにおいて
は、セクタＲＳＣ，ＳＣ０〜ＳＣ６３の配置に応じて、
ビットラインＲＢＬ０〜ＲＢＬ７，ＢＬ０〜ＢＬ５１
１，およびソースラインＲＳＬ，ＳＬ０〜ＳＬ６３は、
それぞれワードラインＷＬＤＥＣ側の端から順に配置さ
れている。つまり、セルアレイＵＣＬＡ−ＬＤにおいて
は、ビットラインＲＢＬ０〜ＲＢＬ７，ＢＬ０〜ＢＬ５
１１、およびソースラインＲＳＬ，ＳＬ０〜ＳＬ６３
は、それぞれ右端から左端に順に配置されており、セル
アレイＵＣＬＡ−ＲＤにおいては、ビットラインＲＢＬ
０〜ＲＢＬ７，ＢＬ０〜ＢＬ５１１、およびソースライ
ンＲＳＬ，ＳＬ０〜ＳＬ６３は、逆にそれぞれ左端から
右端に順に配置されている。
【００２８】セルアレイＵＣＬＡにおいては、ワードラ
インＷＬ０〜ＷＬ２５５は、ビットラインデコーダＢＬ
ＤＥＣ側の端から順に配列されている。つまり、メモリ
ユニットＵＭＥＵの上側のセルアレイＵＣＬＡ−ＬＵお
よびＵＣＬＡ−ＲＵにおいては、ワードラインＷＬ０〜
ＷＬ２５５は、下側から上側に配置されており、メモリ
ユニットＵＭＥＵの下側のセルアレイＵＣＬＡ−ＬＤお
よびＵＣＬＡ−ＲＤにおいては、ワードラインＷＬ０〜
ＷＬ２５５は、逆に上側から下側に配置されている。
【００２９】［メモリセルＭＣＬおよび冗長メモリセル
ＲＭＣＬの書き込み、読み出し、消去の手順］まず、図
９（Ａ）のように、メモリセルＭＣＬにデータを書き込
むときには、ワードラインＷＬ（メモリトランジスタＭ
Ｔｒのゲート）には、ワードラインデコーダＷＬＤＥＣ
から書き込みゲート電圧ＶＰＰが印加され、ビットライ
ンＢＬ（メモリトランジスタＭＴｒのドレイン電極）に
は、ビットラインデコーダＢＬＤＥＣからメモリセル書
き込み電圧ＶＷが印加される。また、ＮＭＯＳトランジ
スタＮＴｒはＯＮし、メモリトランジスタＭＴｒのソー
ス電極は接地される。この書き込みによって、メモリト
ランジスタＭＴｒのフローティングゲートには、書き込
みゲート電圧ＶＰＰに応じた量の電荷が注入され、メモ
リトランジスタＭＴｒのしきい値電圧は、書き込みゲー
ト電圧ＶＰＰに応じた値になる。
【００３０】次に、図９（Ｂ）のように、メモリセルＭ
ＣＬからデータを読み出すときには、ワードラインＷＬ
には、ワードラインデコーダＷＬＤＥＣから読み出しゲ
ート電圧ＶＶＦＹ（ほぼメモリトランジスタＭＴｒのし
きい値電圧）が印加される。また、ＮＭＯＳトランジス
タＮＴｒはＯＮし、メモリトランジスタＭＴｒのソース
電極は接地される。また、ビットラインＢＬは、ビット
ラインデコーダＢＬＤＥＣおよびプリデコーダＰＤＥＣ
によってＳＡ−ＡＭＰ回路８に接続される。上記の読み
出しゲート電圧ＶＶＦＹは、ＶＶＦＹ回路９においてＳ
Ａ−ＡＭＰ回路８の出力電圧ＳＡＯＵＴをモニタしなが
ら、メモリトランジスタＭＴｒのしきい値電圧になるよ
うに調整される。
【００３１】次に、図９（Ｃ）のように、メモリセルＭ
ＣＬのデータを消去するときには、ワードラインＷＬ
は、ワードラインデコーダＷＬＤＥＣによって接地さ
れ、ビットラインＢＬは、ビットラインデコーダＢＬＤ
ＥＣによって開放される。また、ＮＭＯＳトランジスタ
ＮＴｒはＯＦＦし、ソースラインＳＬ（メモリトランジ
スタＭＴｒのソース電極）には、ソースラインデコーダ
ＳＬＤＥＣからメモリセル消去電圧ＶＥＲＡＳＥが供給
される。このデータ消去によって、メモリトランジスタ
ＭＴｒのフローティングゲートから電荷が引き抜かれ、
メモリトランジスタＭＴｒのしきい値電圧は、ほぼ初期
の値に戻る。なお、冗長メモリセルＲＭＣＬにアクセス
する（データを書き込む、データを読み出し、またはデ
ータを消去する）手順は、メモリセルＭＣＬにアクセス
する手順と同じである。
【００３２】［従来の冗長メモリ回路の動作］図５１は
アナログ音声フラッシュメモリの連続録音再生動作にお
いてのセクタＳＣのアクセス順を説明する図である。連
続録音では、例えばメモリユニットＵＭＥＵ０，ＵＭＥ
Ｕ１，ＵＭＥＵ２，ＵＭＥＵ３の順にアクセスし、音声
信号を書き込む。従って、連続再生でも、メモリユニッ
トＵＭＥＵ０，ＵＭＥＵ１，ＵＭＥＵ２，ＵＭＥＵ３の
セクタＳＣの順にアクセスし、音声信号を読み出す。ま
た、それぞれのメモリユニットＵＭＥＵにおいては、ま
ず上側のセルアレイＵＣＬＡ−ＬＵおよびＵＣＬＡ−Ｒ
ＵのセクタＳＣを、図５１の，のように交互にアク
セスし、そのあと下側のセルアレイＵＣＬＡ−ＬＤおよ
びＵＣＬＡ−ＲＤのセクタＳＣを、図５１の，のよ
うに交互にアクセスする。
【００３３】図５１において、録音時には、まず左上の
セルアレイＵＣＬＡ−ＬＵのセクタＳＣ０のデータを一
括消去し、この消去したセクタＳＣ０に音声信号を順次
書き込むとともに、この書き込みの間に右上のセルアレ
イＵＣＬＡ−ＲＵのセクタＳＣ０のデータを一括消去
し、次にセルアレイＵＣＬＡ−ＲＵのセクタＳＣ０に音
声信号を順次書き込むとともに、この書き込みの間にセ
ルアレイＵＣＬＡ−ＬＵのセクタＳＣ１のデータを一括
消去し、次にセルアレイＵＣＬＡ−ＬＵのセクタＳＬ１
に音声信号を順次書き込むとともに、この書き込みの間
にセルアレイＵＣＬＡ−ＲＵのセクタＳＣ１のデータを
一括消去する。また、再生時には、上記録音時と同じよ
うに、まず左上のセルアレイＵＣＬＡ−ＬＵのセクタＳ
Ｃ０に書き込まれた音声信号を読み出し、次に右上のセ
ルアレイＵＣＬＡ−ＲＵのセクタＳＣ０に書き込まれた
音声信号を読み出し、次にセルアレイＵＣＬＡ−ＬＵの
セクタＳＣ１に書き込まれた音声信号を読み出す。
【００３４】このように、まず上側のセルアレイＵＣＬ
Ａ−ＬＤおよびＵＣＬＡ−ＲＤにおいて、左側のセルア
レイＵＣＬＡ−ＬＵのセクタＳＬ０，右側のセルアレイ
ＵＣＬＡ−ＲＵのセクタＳＣ０，ＵＣＬＡ−ＬＵのＳＣ
１，ＵＣＬＡ−ＲＵのＳＣ１，ＵＣＬＡ−ＬＵのＳＣ
２，…ＵＣＬＡ−ＬＵのＳＣ６３，ＵＣＬＡ−ＲＵのＳ
Ｃ６３の順にアクセスし、右上のセルアレイＵＣＬＡ−
ＲＵのセクタＳＣ６３のアクセスを終了したら、次に下
側のセルアレイＵＣＬＡ−ＬＤおよびＵＣＬＡ−ＲＤに
おいて、上記上側のアクセス順と同じように、左側のセ
ルアレイＵＣＬＡ−ＬＤのセクタＳＣ０，右側のセルア
レイＵＣＬＡ−ＲＤのセクタＳＣ０，ＵＣＬＡ−ＬＤの
ＳＣ１，ＵＣＬＡ−ＲＤのＳＣ１，ＵＣＬＡ−ＬＤのＳ
Ｃ２，…ＵＣＬＡ−ＬＤのＳＣ６３，ＵＣＬＡ−ＲＤの
ＳＣ６３の順にアクセスし、右下のセルアレイＵＣＬＡ
−ＲＤのセクタＳＣ６３のアクセスを終了したら、次段
のメモリユニットＵＭＥＵを、上記と同じようにアクセ
スする。
【００３５】上記セルアレイＵＣＬＡ−ＬＵのセクタＳ
Ｃ０の一括消去のときには、ワードデコーダＷＬＤＥＣ
−ＬＵのトランジスタＮＭＤ０〜ＮＭＤ３１（全て同時
にＯＮする）、およびスイッチＳＷ０〜ＳＷ２５５（全
て同時にまたは順次ＯＮする）によって、全てのワード
ラインＷＬ０〜ＷＬ２５５は接地される（図５参照）。
また、ビットデコーダＢＬＤＥＣ−ＬＵのトランジスタ
ＮＹＢ０〜ＮＹＢ７（全てＯＦＦする）によって、セク
タＳＬ０のビットラインＢＬ０〜ＢＬ７は全て開放され
る（図４９参照）。また、ソースラインデコーダＳＬＤ
ＥＣ−ＬＵのトランジスタＮＹＡＢ０およびＮＹＣＢ０
がともにＯＮすることによって、セクタＳＣ０のソース
ラインＳＬ０にメモリセル消去電圧ＶＥＲＡＳＥが供給
される（図５０参照）。これにより、セルアレイＵＣＬ
Ａ−ＬＵのセクタＳＬ０の全てのメモリセルＭＣＬのデ
ータが一括消去される。
【００３６】上記セルアレイＵＣＬＡ−ＬＵのセクタＳ
Ｃ０の音声信号の書き込みのときには、ワードラインデ
コーダＷＬＤＥＣ−ＬＵのトランジスタＰＭＢ０〜ＰＭ
Ｂ３１（全てＯＮする）、トランジスタＰＭＡ０〜ＰＭ
Ａ３１（順次ＯＮする）、およびスイッチＳＷ０〜ＳＷ
２５５（順次ＯＮする）によって、ワードラインＷＬ０
〜ＷＬ２５５が１本ずつ順次選択され、選択されたワー
ドラインＷＬに書き込みゲート電圧ＶＰＰが順次供給さ
れる（図５参照）。また、ビットラインデコーダＢＬＤ
ＥＣ−ＬＵのトランジスタＮＹＡ０，ＮＹＣ０（同時に
ＯＮする）、およびトランジスタＮＹＢ０〜ＮＹＢ７
（順次ＯＮする）によって、ビットラインＢＬ０〜ＢＬ
７が１本ずつ順次選択され、選択されたビットラインＢ
Ｌにメモリセル書き込み電圧ＶＷが順次供給される（図
４９参照）。ビットラインＢＬ０〜ＢＬ７は、ワードラ
インＷＬが選択されるごとに、繰り返し選択される。ま
た、セクタＳＣ０のメモリセルＭＣＬのメモリトランジ
スタＭＴｒのソース電極は、トランジスタＮＴｒがＯＮ
することによって接地される（図４８参照）。これによ
り、セルアレイＵＣＬＡ−ＬＵのセクタＳＬ０のメモリ
セルＭＣＬが１つずつ順次選択され、選択されたメモリ
セルＭＣＬのゲートに音声信号電圧に応じた書き込みゲ
ート電圧ＶＰＰが順次印加され、選択されたメモリセル
ＭＣＬに順次データが書き込まれ、データが書き込まれ
たメモリセルＭＣＬのしきい値電圧は、印加された書き
込みゲート電圧ＶＰＰに応じた値（従って音声信号電圧
に応じた値）になる。
【００３７】上記セルアレイＵＣＬＡ−ＬＵのセクタＳ
Ｃ０の音声信号の読み出しのときには、ワードラインデ
コーダＷＬＤＥＣ−ＬＵのトランジスタＮＭＢ０〜ＮＭ
Ｂ３１（全てＯＮする）、トランジスタＮＭＡ０〜ＮＭ
Ａ３１（順次ＯＮする）、およびスイッチＳＷ０〜ＳＷ
２５５（順次ＯＮする）によって、ワードラインＷＬ０
〜ＷＬ２５５が１本ずつ順次選択され、選択されたワー
ドラインＷＬに読み出しゲート電圧ＶＶＦＹが順次供給
される（図５参照）。また、ビットラインデコーダＢＬ
ＤＥＣＬＵのトランジスタＮＹＡ０，ＮＹＣ０（同時に
ＯＮする）、およびトランジスタＮＹＢ０〜ＮＹＢ７
（順次ＯＮする）によって、ビットラインＢＬ０〜ＢＬ
７が１本ずつ順次選択され、選択されたビットラインＢ
Ｌからのメモリセル読み出し信号ＩＣＥＬＬが順次出力
される（図４９参照）。ビットラインＢＬ０〜ＢＬ７
は、ワードラインＷＬが選択されるごとに、繰り返し選
択される。また、セクタＳＣ０のメモリセルＭＣＬのメ
モリトランジスタＭＴｒのソース電極は、トランジスタ
ＮＴｒがＯＮすることによって接地される（図４８参
照）。これにより、セルアレイＵＣＬＡ−ＬＵのセクタ
ＳＬ０のメモリセルＭＣＬが１つずつ順次選択され、選
択されたメモリセルＭＣＬのメモリセル読み出し信号Ｉ
ＣＥＬＬがＳＡ−ＡＭＰ回路８に順次出力され、選択さ
れたメモリセルＭＣＬのしきい値電圧に応じた値（従っ
て選択されたメモリセルＭＣＬに書き込んだ音声信号電
圧に応じた値）の読み出しゲート電圧ＶＶＦＹがＶＶＦ
Ｙ回路９によって順次生成される。
【００３８】また、セルアレイＵＣＬＡ−ＲＵのセクタ
ＳＣ０の消去、書き込み、または読み出しにおいては、
セルアレイＵＣＬＡ−ＬＵのセクタＳＣ０の消去、書き
込み、または読み出しと同じように、ワードラインデコ
ーダＷＬＤＥＣ−ＲＵ、ビットラインデコーダＢＬＤＥ
Ｃ−ＲＵ、およびソースラインデコーダＳＬＤＥＣ−Ｒ
Ｕによって、セルアレイＵＣＬＡ−ＲＵのワードライン
ＷＬ０〜ＷＬ２５５、ビットラインＢＬ０〜ＢＬ７、お
よびソースラインＳＬ０をそれぞれ制御する。
【００３９】また、セルアレイＵＣＬＡ−ＬＵのセクタ
ＳＣ１の消去、書き込み、または読み出しにおいては、
セルアレイＵＣＬＡ−ＬＵのセクタＳＣ０の消去、書き
込み、または読み出しと同じように、ワードラインデコ
ーダＷＬＤＥＣ−ＬＵ、ビットラインデコーダＢＬＤＥ
Ｃ−ＬＵ、およびソースラインデコーダＳＬＤＥＣ−Ｌ
Ｕによって、セルアレイＵＣＬＡ−ＬＵのワードライン
ＷＬ０〜ＷＬ２５５、ビットラインＢＬ８〜ＢＬ１５、
およびソースラインＳＬ１をそれぞれ制御する。
【００４０】［従来の冗長置換］図５２は従来の冗長メ
モリ回路において不良セクタＢＳＣを冗長置換したとき
のセクタＳＣおよび冗長セクタＲＳＣのアクセス順を説
明する図である。図５２のように、セルアレイＵＣＬＡ
内のセクタＳＣ０〜ＳＣ６３のいずれかが不良セクタＢ
ＳＣであったときには、この不良セクタＢＳＣ（図５２
ではセクタＳＣ＜ｋ＞）のアドレスをアドレスデコーダ
５に設けてある不揮発性のメモリに書き込む。これによ
って、イニシャル動作時に、上記不良セクタＢＳＣのア
ドレスが、プリデコーダＰＤＥＣ、またはビットライン
デコーダＵＢＬＤＥＣおよびソースラインデコーダＵＳ
ＬＤＥＣに読み出され、不良セクタＢＳＣをアクセスす
るときに、同じセルアレイＵＣＬＡ内に設けられている
冗長セクタＲＳＣをアクセスするようになり、上記の不
良セクタＢＳＣが同じセルアレイＣＬＡ内の冗長セクタ
ＲＳＣで置換される。
【００４１】図５２では、左側のセルアレイＵＣＬＡ−
ＬＵにおいて、セクタＳＣ０〜ＳＣ＜ｋ−１＞が順次ア
クセスされ、セルアレイＵＣＬＡ−ＬＵの不良セクタＢ
ＳＣがアクセスされるタイミングで、冗長セクタＲＳＣ
がアクセスされ、そのあとセクタＳＣ＜ｋ＋１＞〜ＳＣ
６３が順次アクセスされる。ただし、先に説明したよう
に、左側のセルアレイＵＣＬＡ−ＬＵのセクタＳＣと右
側のセルアレイＵＣＬＡ−ＲＵのセクタＳＣとが交互に
アクセスされるので、セルアレイＵＣＬＡ−ＬＵのセク
タＳＣ＜ｋ−１＞と不良セクタＢＳＣの間に、セルアレ
イＵＣＬＡ−ＬＵのセクタＳＣ＜ｋ−１＞がアクセスさ
れ、セルアレイＵＣＬＡ−ＬＵの不良セクタＢＳＣとセ
クタＳＣ＜ｋ＋１＞の間に、セルアレイＵＣＬＡ−ＬＵ
のセクタＳＣ＜ｋ＞がアクセスされる。
【００４２】図４９のビットラインデコーダＵＢＬＤＥ
Ｃにおいては、不良セクタＢＳＣを選択するためのトラ
ンジスタＮＹＡおよびＮＹＣがＯＮするタイミングで、
これらのトランジスタに代えて、冗長セクタＲＳＣを選
択するためのトランジスタＲＮＹＡおよびＲＮＹＣがＯ
Ｎする。また、図５０のソースラインデコーダＵＳＬＤ
ＥＣにおいては、不良セクタＢＳＣを選択するためのト
ランジスタＮＹＡＢおよびＮＹＣＢがＯＮするタイミン
グで、これらのトランジスタに代えて、冗長セクタＲＳ
Ｃを選択するためのトランジスタＲＮＹＡＢおよびＲＮ
ＹＣＢがＯＮする。
【００４３】以上のように、アナログ音声フラッシュメ
モリ（多値音声フラッシュメモリ）は、音声信号のアナ
ログ電圧値を所定の周期でサンプリングし、サンプリン
グしたアナログ値をそのままメモリセルに書き込むこと
によって音声信号を録音し（メモリセルＭＣＬのしきい
値電圧として書き込まれる）、書き込んだアナログ値
（メモリセルＭＣＬのしきい値電圧）を読み出すことに
よって音声信号を再生する。アナログ値をそのまま（た
だし、レベルシフトさせている）メモリセルＭＣＬに書
き込むので、アナログ音声フラッシュメモリは、ディジ
タル音声フラッシュメモリ（２値音声フラッシュメモ
リ）とは異なり、ＡＤ変換回路およびＤＡ変換回路を備
えていない。アナログ音声フラッシュメモリの音声信号
録音の分解能は、例えば２０［ｍＶ］である。
【００４４】このようなアナログ音声フラッシュメモリ
では、録音時に、音声信号のアナログ値に応じた書き込
みゲート電圧ＶＰＰをワードラインＷＬを介してメモリ
セルＭＣＬのゲートに印加することによって、そのメモ
リセルＭＣＬのしきい値電圧を音声信号のアナログ値に
応じた値とし、再生時に、読み出しゲート電圧ＶＶＦＹ
をワードラインＷＬを介してメモリセルＭＣＬのゲート
に印加することによって、上記のしきい値電圧を読み出
すので、ワードラインデコーダＷＬＤＥＣからメモリセ
ルＭＣＬのゲートまでのワードラインＷＬの寄生容量お
よび寄生抵抗の変化が再生音声信号の音質を劣化させ
る。
【００４５】図５３はワードラインＷＬの寄生容量およ
び寄生抵抗を説明する図である。図５３において、ＭＣ
Ｌ０，ＭＣＬ１，…ＭＣＬ５１１はメモリセル、ＲＭＣ
Ｌ０，ＲＭＣＬ１，…ＲＭＣＬ７は冗長メモリセル、ｃ
はメモリセル間および冗長メモリセル間のワードライン
ＷＬの寄生容量、ｒはメモリセル間および冗長メモリセ
ル間のワードラインＷＬの寄生抵抗であり、メモリセル
間および冗長メモリセル間のワードラインＷＬの長さは
等しいものとしている。
【００４６】ワードラインデコーダＷＬＤＥＣとメモリ
ＭＣＬのゲートの間のワードラインＷＬの寄生容量およ
び寄生抵抗は、その間のワードラインＷＬが長いほど大
きくなると言えるので、メモリセルＭＣＬ５１１，ＭＣ
Ｌ５１０，…ＭＣＬ０の順で、ワードラインＷＬの寄生
容量および寄生抵抗は徐々に大きくなり、ワードライン
ＷＬが最も長くなるメモリセルＭＣＬ５１１において、
ワードラインＷＬの寄生容量および寄生抵抗は最も大き
くなる。
【００４７】図５４はワードラインＷＬの寄生容量およ
び寄生抵抗によるメモリセルＭＣＬのゲート電圧の図で
ある。図５４において、ＶＧ１はワードラインデコーダ
ＷＬＤＥＣの近端に配置されたメモリセルＭＣＬ（例え
ばＭＣＬ５１１）のゲート電圧（書き込みゲート電圧Ｖ
ＰＰまたは読み出しゲート電圧ＶＶＦＹ）、ＶＧ２はワ
ードラインデコーダＷＬＤＥＣの遠端に配置されたメモ
リセルＭＣＬ（例えばＭＣＬ０）のゲート電圧（書き込
みゲート電圧ＶＰＰまたは読み出しゲート電圧ＶＶＦ
Ｙ）、ＴはそのメモリセルＭＣＬにおいての書き込み時
間または読み出し時間、ＴＤはゲート電圧ＶＧ２のゲー
ト電圧ＶＧ１からの遅延時間である。
【００４８】ワードラインデコーダＷＬＤＥＣから遠端
のメモリセルＭＣＬまでのワードラインＷＬの寄生抵抗
容量は、ワードラインデコーダＷＬＤＥＣから近端のメ
モリセルＭＣＬまでのワードラインＷＬの寄生抵抗容量
よりも大きいので、遠端のメモリセルＭＣＬのゲート電
圧ＶＧ１の立上がりは、近端のメモリセルＭＣＬのゲー
ト電圧ＶＧ２の立上がりよりも遅延する（図５４の遅延
時間ＴＤ参照）。
【００４９】図５５はワードラインＷＬの寄生容量およ
び寄生抵抗によるメモリセルＭＣＬの書き込みしきい値
ヒストグラムの図であり、（ａ）はワードラインデコー
ダＷＬＤＥＣの近端に配置されたメモリセルＭＣＬ（例
えばＭＣＬ５１１）の書き込みしきい値Ｖｔのヒストグ
ラム、（ｂ）はワードラインデコーダＷＬＤＥＣの遠端
に配置されたメモリセルＭＣＬ（例えばＭＣＬ０）の書
き込みしきい値Ｖｔのヒストグラムである。図３０で
は、書き込みしきい値Ｖｔが６．１２［Ｖ］になるよう
にメモリセルに書き込みをしたときの書き込みしきい値
Ｖｔのヒストグラムである。
【００５０】図５５のように、ワードラインデコーダＷ
ＬＤＥＣの近端のメモリセルＭＣＬでは、書き込みしき
い値Ｖｔのずれは±２０［ｍＶ］以内になっているが
（図５５（ａ）参照）、ワードラインデコーダＷＬＤＥ
Ｃの遠端のメモリセルＭＣＬでは、書き込みしきい値Ｖ
ｔのずれの最大値は８０［ｍＶ］（６．１２−６．０４
［Ｖ］）になっている（図５５（ｂ）参照）。
【００５１】なお、図５４および図５５で説明したワー
ドラインＷＬの寄生容量および寄生抵抗による書き込み
しきい値の変動は、書き込み時間を短くしたとき（動作
周波数を高くしたとき）や、プロセスのばらつきなどに
よりワードラインＷＬの寄生抵抗容量が増大したとき
に、生じることがある。また、上記ワードラインＷＬの
寄生容量および寄生抵抗によって、読み出ししきい値
（読み出しゲート電圧ＶＶＦＹ）が変動することもあ
る。
【００５２】また、書き込みゲート電圧ＶＰＰの立上が
りが急峻で、ワードラインデコーダＷＬＤＥＣの遠端の
メモリセルＭＣＬの書き込みしきい値が、ゲートディス
ターブによって変動することもある。上記のゲートディ
スターブは、すでにアクセスされたメモリセルＭＣＬの
書き込みしきい値が、同じワードラインＷＬの他のメモ
リセルＭＣＬのアクセスのときにそのワードラインＷＬ
に印加される書き込みゲート電圧ＶＰＰの立上がりによ
って高くなる現象である。
【００５３】従って、上記ワードラインＷＬの寄生容量
および寄生抵抗による書き込みしきい値の変動では、ワ
ードラインデコーダＷＬＤＥＣの遠端のメモリセルＭＣ
Ｌの書き込みしきい値が降下し、上記ゲートディスター
ブによる書き込みしきい値の変動では、ワードラインデ
コーダＷＬＤＥＣの近端のメモリセルＭＣＬの書き込み
しきい値が上昇する。
【００５４】例えば、１つのメモリセルＭＣＬのしきい
値のみが単独で２０［ｍＶ］以上ずれていたり、連続し
てアクセスされる２つのセクタに跨る２つのメモリセル
ＭＣＬのしきい値が互いに逆にずれており、２つのずれ
量の絶対値の合計が２０［ｍＶ］以上であるときには、
再生音声信号の傾聴者は違和感を感じる。
【００５５】このように、ワードラインデコーダＷＬＤ
ＥＣからのメモリセルＭＣＬの配置によって（ワードラ
インデコーダＷＬＤＥＣからメモリセルＭＣＬまでのワ
ードラインＷＬの長さによって）、書き込みしきい値が
変動し、再生音声信号の音質を劣化させることがあるた
め、アナログ音声フラッシュメモリでは、連続してアク
セスされるセクタＳＣ間で書き込みしきい値の変動プロ
ファイルが極端に不連続にならないように、図５１で説
明した順序でセクタＳＣをアクセスしている。
【００５６】
【発明が解決しようとする課題】しかしながら、上記従
来のアナログ音声フラッシュメモリにおいては、冗長セ
クタＲＳＣはワードデコーダＷＬＤＥＣの最近端に配置
されており、不良セクタＢＳＣをアクセスするときに、
不良セクタＢＳＣに代えて冗長セクタＲＳＣをアクセス
するので、不良セクタＢＳＣがワードデコーダＷＬＤＥ
Ｃの遠端に配置されたセクタＳＣ＜ｋ＞であるときに
は、遠端のセクタＳＣ＜ｋ−１＞をアクセスしたあと
に、最近端の冗長セクタＲＳＣをアクセスし、そのあと
再び遠端のセクタＳＣ＜ｋ＋１＞をアクセスすることに
なる。このため、冗長セクタＲＳＣと上記のセクタＳＣ
＜ｋ−１＞およびＳＣ＜ｋ＋１＞との間で、書き込みし
きい値の変動プロファイルが極端に不連続になり、再生
音声信号の音質の劣化（再生アナログ信号の劣化）を招
くことがあった。
【００５７】また、特にセルアレイを大容量化したとき
に、同じセルアレイに複数の不良セクタを生じ、冗長置
換ができないことにより、アナログ半導体メモリの製造
歩留まりが低下することがあった。
【００５８】本発明は、上記従来の課題を解決するため
になされたものであり、冗長置換による再生アナログ信
号の劣化を低減し、冗長置換能力を上げることを目的と
する。
【００５９】
【課題を解決するための手段】上記の目的を達成するた
めに本発明の請求項１記載のアナログ半導体メモリの冗
長メモリ回路は、それぞれ複数のメモリセルからなる複
数のセクタ、および不良セクタを冗長置換するための冗
長セクタを配置したセルアレイと、上記セルアレイの第
１の端に配置され、上記セルアレイのワードラインを選
択するワードライン選択手段とを備え、上記セクタを第
１の端から第２の端にまたは第２の端から第１の端に順
にアクセスするとともに、不良セクタのアクセス順のと
きに上記冗長セクタをアクセスし、アナログ値をそのま
まメモリセルに書き込むアナログ半導体メモリの冗長メ
モリ回路において、上記セルアレイの第１の端および第
２の端にそれぞれ上記冗長セクタを配置し、不良セクタ
から近いほうの冗長セクタでこの不良セクタを冗長置換
することを特徴とする。
【００６０】請求項２記載のアナログ半導体メモリの冗
長メモリ回路は、それぞれ複数のメモリセルからなる複
数のセクタ、および不良セクタを冗長置換するための冗
長セクタを配置したセルアレイと、上記セルアレイの第
１の端に配置され、上記セルアレイのワードラインを選
択するワードライン選択手段とを備え、上記セクタを第
１の端から第２の端にまたは第２の端から第１の端に順
にアクセスするとともに、不良セクタのアクセス順のと
きに上記冗長セクタをアクセスし、アナログ値をそのま
まメモリセルに書き込むアナログ半導体メモリの冗長メ
モリ回路において、上記セルアレイの中央に上記冗長セ
クタを配置したことを特徴とする。
【００６１】請求項３記載のアナログ半導体メモリの冗
長メモリ回路は、それぞれ複数のメモリセルからなる複
数のセクタ、および不良セクタを冗長置換するための冗
長セクタを配置したセルアレイを備え、上記セルアレイ
の第１の端に配置され、上記セルアレイのワードライン
を選択するワードライン選択手段とを備え、アナログ値
をそのままメモリセルに書き込むアナログ半導体メモリ
の冗長メモリ回路において、不良セクタを除いて上記セ
クタおよび上記冗長セクタを上記セルアレイの第１の端
から第２の端にまたは第２の端から第１の端に順にアク
セスさせるセクタセレクト手段を設けたことを特徴とす
る。
【００６２】請求項４記載のアナログ半導体メモリの冗
長メモリ回路は、それぞれ複数のメモリセルからなる複
数のセクタ、および不良セクタを冗長置換するための冗
長セクタを配置したセルアレイと、上記セルアレイのワ
ードラインを選択するワードライン選択手段とを備え、
上記セクタを第１の端から第２の端にまたは第２の端か
ら第１の端に順にアクセスするとともに、不良セクタの
アクセス順のときに上記冗長セクタをアクセスし、アナ
ログ値をそのままメモリセルに書き込むアナログ半導体
メモリの冗長メモリ回路において、上記ワードライン選
択手段を上記セルアレイの中央に配置したことを特徴と
する。
【００６３】請求項５記載のアナログ半導体メモリの冗
長メモリ回路は、それぞれ複数のメモリセルからなる複
数のセクタ、および不良セクタを冗長置換するための冗
長セクタを配置したセルアレイと、上記セルアレイのワ
ードラインを選択するワードライン選択手段とを備え、
アナログ値をそのままメモリセルに書き込むアナログ半
導体メモリの冗長メモリ回路において、不良セクタを除
いて上記セクタおよび上記冗長セクタを上記セルアレイ
の第１の端から第２の端にまたは第２の端から第１の端
に順にアクセスさせるセクタセレクト手段を設け、上記
ワードライン選択手段を上記セルアレイの中央に配置し
たことを特徴とする。
【００６４】請求項６記載のアナログ半導体メモリの冗
長メモリ回路は、それぞれ複数のメモリセルからなる複
数のセクタ、および不良セクタを冗長置換するための冗
長セクタを配置した第１のセルアレイと、上記複数のセ
クタおよび上記冗長セクタを配置した第２のセルアレイ
と、第１のセルアレイのワードラインを選択する第１の
ワードライン選択手段と、第２のセルアレイのワードラ
インを選択する第２のワードライン選択手段とを備え、
アナログ値をそのままメモリセルに書き込むアナログ半
導体メモリの冗長メモリ回路において、第１のセルアレ
イの不良セクタを冗長置換する冗長セクタのアクセス順
のときに、第２のセルアレイに配置された冗長セクタを
アクセスする冗長セレクト手段を設け、第１のセルアレ
イの不良セクタを第２のセルアレイに配置された冗長セ
クタで置換することを特徴とする。
【００６５】請求項７記載のアナログ半導体メモリの冗
長メモリ回路は、上記請求項６において、第１および第
２のワードライン選択手段をそれぞれ第１および第２の
セルアレイの中央に配置したことを特徴とする。
【００６６】請求項８記載のアナログ半導体メモリの冗
長メモリ回路は、上記請求項６において、第２のセルア
レイの冗長セクタで冗長置換する上記不良セクタおよび
第１のセルアレイの冗長セクタで冗長置換する第１のセ
ルアレイの不良セクタを除いて、第１のセルアレイの上
記セクタおよび第１のセルアレイの上記冗長セクタを、
第１のセルアレイの第１の端から第２の端にまたは第２
の端から第１の端に順にアクセスさせるセクタセレクト
手段をさらに設けたことを特徴とする。
【００６７】
【発明の実施の形態】図１は本発明の冗長メモリ回路を
適用するアナログ音声フラッシュメモリのブロック構成
図であり、（ａ）は録音時（音声信号の書き込み時）の
もの、（ｂ）は再生時（音声信号の読み出し時）のもの
である。図１のアナログ音声フラッシュメモリは、入力
パッド１と、入力アンプ２と、入力ローパスフィルタ
（ＬＰＦ）３と、書き込みゲート電圧発生回路（ＶＰＰ
回路）４と、アドレスデコーダ５と、メモリセル部６
と、シフト電圧発生回路（ＶＳＦＴ回路）７と、センス
アンプ回路（ＳＡ−ＡＭＰ回路）８と、読み出しゲート
電圧発生回路（ＶＶＦＹ回路）９と、アナログ出力回路
（ＳＨＰＬＹＯ回路）１０と、出力ローパスフィルタ
（ＬＰＦ）１１と、出力パッド１２とを備える。アドレ
スデコーダ５およびメモリセル部６は、メモリ回路１３
を構成している。
【００６８】図１（ａ）の録音時において、入力パッド
１に入力されたアナログ音声信号電圧ＡＩＮ１は、入力
アンプ２の非反転端子に入力される。また、内部で生成
されたアナログ信号基準電位ＳＧが、入力アンプ２の反
転端子に入力される。このアナログ信号基準電位ＳＧ
は、例えば、１．３５［Ｖ］であり、トリミングが可能
である。なお、アナログ信号基準電位ＳＧは、ＶＰＰ回
路４、ＶＳＦＴ回路７、ＶＶＦＹ回路９、およびＳＨＰ
ＬＹＯ回路１０にも入力される。
【００６９】入力アンプ２は、入力音声信号電圧ＡＩＮ
１からアナログ信号基準電位ＳＧを減算して入力音声信
号電圧ＡＩＮを生成し、ＬＰＦ３に出力する。ＬＰＦ３
は、入力音声信号電圧ＡＩＮに含まれるノイズ成分や高
周波成分を除去し、ＶＰＰ回路４に出力する。
【００７０】ＶＳＦＴ回路７は、アナログ入力シフト電
圧ＶＳＦＴ１を生成し、ＶＰＰ回路４に出力する。この
アナログ入力シフト電圧ＶＳＦＴ１は、入力音声信号電
圧ＡＩＮを、メモリセルのゲートに印加するのに適した
値にシフトアップさせるための電圧であって、例えば
９．１５〜９．３５［Ｖ］であり、トリミングが可能で
ある。
【００７１】ＶＰＰ回路４は、入力音声信号電圧ＡＩＮ
をアナログ入力シフト電圧ＶＳＦＴ１によってシフトア
ップし、入力音声信号電圧ＡＩＮに応じた書き込みゲー
ト電圧ＶＰＰを生成し、アドレスデコーダ５に出力す
る。上記の書き込みゲート電圧ＶＰＰは、メモリセルの
ゲートに印加される電圧であり、例えば８．５〜１０．
５［Ｖ］であり、トリミングが可能である。
【００７２】アドレスデコーダ５は、メモリセル部６の
メモリセルを順次選択し、選択したメモリセルのゲート
に書き込みゲート電圧ＶＰＰを印加することによって、
そのメモリセルに音声信号のアナログ値をそのまま書き
込む。このアドレスデコーダ５は、特に設定がされてい
なければ、電源投入時は、メモリセル部６の先頭アドレ
スから音声信号を書き込む。
【００７３】図１（ｂ）の再生時において、アドレスデ
コーダ５は、メモリ部６のメモリセルを順次選択し、選
択したメモリセルのゲートにＶＶＦＹ回路９から入力さ
れた読み出しゲート電圧ＶＶＦＹを印加し、このメモリ
セルから読み出した信号（メモリセル信号）ＩＣＥＬＬ
をＳＡ−ＡＭＰ回路８に出力する。ＳＡ−ＡＭＰ回路８
は、メモリセル信号ＩＣＥＬＬを２値のディジタル信号
（センスアンプ出力信号）ＳＡＯＵＴに変換し、ＶＶＦ
Ｙ回路９に出力する。
【００７４】ＶＶＦＹ回路９は、センスアンプ出力信号
ＳＡＯＵＴの値（”Ｈ”レベルまたは”Ｌ”レベル）を
モニターしながら読み出しゲート電圧ＶＶＦＹを調整
し、センスアンプ出力信号ＳＡＯＵＴの値が切り替わる
ときの読み出しゲート電圧ＶＶＦＹをサンプリングす
る。この読み出しゲート電圧ＶＶＦＹは、メモリ回路１
３に出力され、上記選択されたメモリセルのコントロー
ルゲートにされるので、ＶＶＦＹ回路９は、上記選択さ
れたメモリセルのしきい値電圧を読み出しゲート電圧Ｖ
ＶＦＹとしてサンプリングする回路である。
【００７５】ＶＳＦＴ回路７は、上記アナログ入力シフ
ト電圧ＶＳＦＴ１と同じようにして、アナログ出力シフ
ト電圧ＶＳＦＴ２を生成し、このアナログ出力シフト電
圧ＶＳＦＴ２をＶＶＦＹ回路９に出力する。このアナロ
グ入力シフト電圧ＶＳＦＴ２は、読み出しゲート電圧Ｖ
ＶＦＹを、もとの入力アナログ音声信号電圧ＡＩＮの値
にシフトダウンさせるための電圧であって、例えば４．
０５〜４．３５［Ｖ］であり、トリミングが可能であ
る。
【００７６】ＳＨＰＬＹＯ回路１０は、読み出しゲート
電圧ＶＶＦＹをアナログ出力シフト電圧ＶＳＦＴ２によ
ってシフトダウンし、もとの入力アナログ信号電圧ＡＩ
Ｎの値の出力アナログ音声信号電圧ＳＨＰＬＹＯを生成
し、ＬＰＦ１１に出力する。ＬＰＦ１１は、出力音声信
号電圧ＳＨＰＬＹＯに含まれるノイズ成分や高周波成分
を除去し、出力パッド１２に出力する。
【００７７】図２は非冗長構成のメモリ回路１３（非冗
長メモリ回路）の構成図（レイアウト図）である。図２
において、メモリ回路１３は、プリデコーダＰＤＥＣ
と、４つのメモリユニットＭＥＵ（ＭＥＵ０，ＭＥＵ
２，ＭＥＵ３，ＭＥＵ４）とを備える。
【００７８】それぞれのメモリユニットＭＥＵには、４
つのセルアレイＣＬＡ（ＣＬＡ−ＬＵ，ＣＬＡ−ＲＵ，
ＣＬＡ−ＬＤ，ＣＬＡ−ＲＤ）が設けられている。それ
ぞれのセルアレイＣＬＡには、１２８［ｋビット］のメ
モリセルがアレイ配列されている。従って、１つのメモ
リユニットＭＥＵには、５１２［ｋビット］のメモリセ
ルが設けられている。図２の合計１６個のセルアレイＣ
ＬＡは、図１のメモリセル部６を構成している。
【００７９】図３は図２のメモリユニットＭＥＵの構成
図（レイアウト図）である。図３において、メモリユニ
ットＭＥＵには、４つのワードラインデコーダＷＬＤＥ
Ｃ（ＷＬＤＥＣ−ＬＵ，ＷＬＤＥＣ−ＲＵ，ＷＬＤＥＣ
−ＬＤ，ＷＬＤＥＣ−ＲＤ）と、４つのビットラインデ
コーダＢＬＤＥＣ（ＢＬＤＥＣ−ＬＵ，ＢＬＤＥＣ−Ｒ
Ｕ，ＢＬＤＥＣ−ＬＤ，ＢＬＤＥＣ−ＲＤ）と、４つの
ソースラインデコーダＳＬＤＥＣ（ＳＬＤＥＣ−ＬＵ，
ＳＬＤＥＣ−ＲＵ，ＳＬＤＥＣ−ＬＤ，ＳＬＤＥＣ−Ｒ
Ｄ）とが設けられている。
【００８０】ワードラインデコーダＷＬＤＥＣ、ビット
ラインデコーダＢＬＤＥＣ、およびソースラインデコー
ダＳＬＤＥＣは、それぞれセルアレイＣＬＡごとに設け
られている。図２および図３の非冗長メモリ回路におい
て、プリデコーダＰＤＥＣと、合計１６個のワードライ
ンデコーダＷＬＤＥＣと、合計１６個のビットラインデ
コーダＢＬＤＥＣと、合計１６個のソースラインデコー
ダＳＬＤＥＣとは、図１のアドレスデコーダ５を構成し
ている。
【００８１】なお、以下の説明において、図２のよう
に、レフト側に配置されたセルアレイＣＬＡ−ＬＵまた
はＣＬＡ−ＬＤをＣＬＡ−Ｌと表記し、ライト側に配置
されたセルアレイＣＬＡ−ＲＵまたはＣＬＡ−ＲＤをＣ
ＬＡ−Ｒと表記する。同じように、レフト側セルアレイ
ＣＬＡ−ＬのワードラインＷＬ、ビットラインＢＬ、ソ
ースラインＳＬをそれぞれ制御するワードラインデコー
ダＷＬＤＥＣ−ＬＵまたはＷＬＤＥＣ−ＬＤ、ビットラ
インデコーダＢＬＤＥＣ−ＬＵまたはＢＬＤＥＣ−Ｌ
Ｄ、ソースラインデコーダＳＬＤＥＣ−ＬＵまたはＳＬ
ＤＥＣ−ＬＤを、それぞれＷＬＤＥＣ−Ｌ、ＢＬＤＥＣ
−Ｌ、ＳＬＤＥＣ−Ｌと表記し、ライト側セルアレイＣ
ＬＡ−ＲのワードラインＷＬ、ビットラインＢＬ、ソー
スラインＳＬをそれぞれ制御するワードラインデコーダ
ＷＬＤＥＣ−ＲＵまたはＷＬＤＥＣ−ＲＤ、ビットライ
ンデコーダＢＬＤＥＣ−ＲＵまたはＢＬＤＥＣ−ＲＤ、
ソースラインデコーダＳＬＤＥＣ−ＲＵまたはＳＬＤＥ
Ｃ−ＲＤを、それぞれＷＬＤＥＣ−Ｒ、ＢＬＤＥＣ−
Ｒ、ＳＬＤＥＣ−Ｒと表記する。
【００８２】セルアレイＣＬＡは、６４個のセクタＳＣ
（ＳＣ０，ＳＣ１，…ＳＣ６３）から構成されている。
また、セルアレイＣＬＡには、２５６本のワードライン
ＷＬ（ＷＬ０，ＷＬ１，…ＷＬ２５５）と、５１２本の
ビットラインＢＬ（ＢＬ０，ＢＬ１，…ＢＬ５１１）
と、６４本のソースラインＳＬ（ＳＬ０，ＳＬ１，…Ｓ
Ｌ６３）とが設けられている。ワードラインＷＬ０〜Ｗ
Ｌ２５５は、ワードラインデコーダＷＬＤＥＣによって
制御され、ビットラインＢＬ０〜ＢＬ５１１は、ビット
ラインデコーダＢＬＤＥＣによって制御され、ソースラ
インＳＬ０〜ＳＬ６３は、ソースラインデコーダＳＬＤ
ＥＣによって制御される。
【００８３】［セクタＳＣおよびメモリセルＭＣＬ］図
４はセクタＳＣの回路構成図（レイアウト図）である。
図４において、セクタＳＣ＜ｋ＞（ｋは０から６３まで
の任意の整数）は、２０４８（＝２５６×８）［ビッ
ト］のメモリセルＭＣＬから構成されており、２５６本
のワードラインＷＬ０〜ＷＬ２５５と、８本のビットラ
インＢＬ＜８ｋ＞，ＢＬ＜８ｋ＋１＞，…ＢＬ＜８ｋ＋
７＞と、１本のソースラインＳＬ＜ｋ＞に接続してい
る。メモリセルＭＣＬは、不揮発性のメモリトランジス
タＭＴｒと、ＮＭＯＳトランジスタＮＴｒからなる。不
揮発性のメモリトランジスタＭＴｒは、コントロールゲ
ート（以下、単にゲートと称する）およびフローティン
グゲートを有する２重ゲート構造のＭＯＳトランジスタ
である。メモリトランジスタＭＴｒのゲートは対応する
ワードラインＷＬに接続され、ドレイン電極は対応する
ビットラインＢＬに接続され、ソース電極はＮＭＯＳト
ランジスタＮＴｒのドレイン電極に接続されている。ビ
ットラインＢＬ＜８ｋ＞，ＢＬ＜８ｋ＋１＞，…ＢＬ＜
８ｋ＋７＞に接続するメモリセルＭＣＬのＮＭＯＳトラ
ンジスタＮＴｒのゲートには、それぞれビット選択信号
ＹＢ０，ＹＢ１，…ＹＢ７が入力される。ＮＭＯＳトラ
ンジスタＮＴｒのソース電極は、接地されている。
【００８４】［プリデコーダＰＤＥＣ］プリデコーダＰ
ＤＥＣは、ワードラインデコーダＷＬＤＥＣ、ビットラ
インデコーダＢＬＤＥＣ、およびソースラインデコーダ
ＳＬＤＥＣを制御し、音声信号を録音する（データ消去
およびデータ書き込みをする）セルアレイＣＬＡ、また
は録音した音声信号を再生する（データ読み出しをす
る）セルアレイＣＬＡを順次選択する。
【００８５】［ワードラインデコーダＷＬＤＥＣ］図５
はレフト側ワードラインデコーダＷＬＤＥＣ−Ｌ（ＷＬ
ＤＥＣ−ＬＵ，ＷＬＤＥＣ−ＬＤ）の構成例の回路図で
あり、図６はライト側ワードラインデコーダＷＬＤＥＣ
−Ｒ（ＷＬＤＥＣ−ＲＵ，ＷＬＤＥＣ−ＲＤ）の構成例
の回路図である。図５または図６において、ワードライ
ンデコーダＷＬＤＥＣは、ＮＡＮＤ回路ＮＡ０，ＮＡ
１，…ＮＡ３１と、インバータ回路ＩＶＡ０，ＩＶＡ
１，…ＩＶＡ３１，ＩＶＢ０，ＩＶＢ１，…ＩＶＢ３１
と、ＰＭＯＳトランジスタＰＭＡ０，ＰＭＡ１，…ＰＭ
Ａ３１，ＰＭＢ０，ＰＭＢ１，…ＰＭＢ３１と、ＮＭＯ
ＳトランジスタＮＭＡ０，ＮＭＡ１，…ＮＭＡ３１，Ｎ
ＭＢ０，ＮＭＢ１，…ＮＭＢ３１，ＮＭＣ０，ＮＭＣ
１，…ＮＭＣ３１，ＮＭＤ０，ＮＭＤ１，…ＮＭＤ３１
と、ＭＯＳスイッチＳＷ０，ＳＷ１，…ＳＷ２５５とを
備える。ＭＯＳスイッチＳＷ０，ＳＷ１，…ＳＷ２５５
は、それぞれワードラインＷＬ０，ＷＬ１，…ＳＷ２５
５に接続している。
【００８６】レフト側のワードラインデコーダＷＬＤＥ
Ｃ−ＬＵ，ＷＬＤＥＣ−ＬＤと、ライト側のワードライ
ンデコーダＷＬＤＥＣ−ＲＵ，ＷＬＤＥＣ−ＲＤとは、
レフト側のワードラインデコーダＷＬＤＥＣのＮＡＮＤ
回路ＮＡ０〜ＮＡ３１にはレフト側イネーブル信号ＥＬ
が入力されるのに対し、ライト側のワードラインデコー
ダＷＬＤＥＣのＮＡＮＤ回路ＮＡ０〜ＮＡ３１にはライ
ト側イネーブル信号ＥＲが入力されることを除き、同じ
構成である。
【００８７】ＮＡＮＤ回路ＮＡ０，ＮＡ１，…ＮＡ３１
には、それぞれ７［ビット］のＲＯＷアドレスＡＤＤ
０，ＡＤＤ１，…ＡＤＤ３１が入力される。また、ＮＡ
ＮＤ回路ＮＡ０〜ＮＡ３１には、リセット信号ＰＣＨＢ
が入力される。また、レフト側のＡＮＤ回路ＮＡ０〜Ｎ
Ａ３１には、レフト側イネーブル信号ＥＬが入力され、
ライト側のＡＮＤ回路ＮＡ０〜ＮＡ３１には、ライト側
イネーブル信号ＥＲが入力される。
【００８８】ＮＡＮＤ回路ＮＡ＜ｉ＞（ｉは０から３１
までの任意の整数）の出力端子は、インバータ回路ＩＶ
Ａ＜ｉ＞の入力端子およびトランジスタＮＭＤ＜ｉ＞の
ゲートに接続されており、インバータ回路ＩＶＡ＜ｉ＞
の出力端子は、インバータ回路ＩＶＢ＜ｉ＞の入力端子
およびトランジスタＮＭＡ＜ｉ＞のゲートに接続されて
おり、インバータ回路ＩＶＢ＜ｉ＞の出力端子は、トラ
ンジスタＰＭＡ＜ｉ＞のゲートに接続されている。上記
のＮＡＮＤ回路ＮＡ＜ｉ＞およびインバータ回路ＩＶＡ
＜ｉ＞，ＩＶＢ＜ｉ＞の電源には、昇圧電源（例えば１
２［Ｖ］）が供給される。
【００８９】トランジスタＰＭＢ＜ｉ＞のゲートには、
書き込みイネーブル信号ＰＧＭＨＢが供給され、トラン
ジスタＮＭＣ＜ｉ＞のゲートには、上記の昇圧電源が供
給され、トランジスタＮＭＢ＜ｉ＞のゲートには、読み
出しイネーブル信号ＶＦＹＥＮＨが供給される。トラン
ジスタＰＭＡ＜ｉ＞のソース電極には、図１のＶＰＰ回
路４で生成された書き込みゲート電圧ＶＰＰが供給さ
れ、トランジスタＰＭＡ＜ｉ＞のドレイン電極は、トラ
ンジスタＰＭＢ＜ｉ＞のソース電極に接続され、トラン
ジスタＰＭＢ＜ｉ＞のドレイン電極は、ノードＮＤ＜ｉ
＞に接続されている。
【００９０】トランジスタＮＭＡ＜ｉ＞のドレイン電極
には、図１のＶＶＦＹ回路９で生成された読み出しゲー
ト電圧ＶＶＦＹが供給され、トランジスタＮＭＡ＜ｉ＞
のソース電極は、トランジスタＮＭＢ＜ｉ＞のドレイン
電極に接続され、トランジスタＮＭＢ＜ｉ＞のソース電
極は、ノードＮＤ＜ｉ＞に接続されている。トランジス
タＮＭＣ＜ｉ＞のドレイン電極には、ノードＮＤ＜ｉ＞
に接続され、トランジスタＮＭＣ＜ｉ＞のソース電極
は、トランジスタＮＭＤ＜ｉ＞のドレイン電極に接続さ
れ、トランジスタＮＭＤ＜ｉ＞のソース電極は、接地さ
れている。
【００９１】スイッチＳＷ＜８ｉ＞，ＳＷ＜８ｉ＋１
＞，…ＳＷ＜８ｉ＋７＞は、それぞれワードラインＷＬ
＜８ｉ＞，＜８ｉ＋１＞，…ＷＬ＜８ｉ＋７＞と、ノー
ドＮＤ＜ｉ＞の間に設けられている。スイッチＳＷ＜８
ｉ＞，ＳＷ＜８ｉ＋１＞，…ＳＷ＜８ｉ＋７＞のＮＭＯ
Ｓゲートには、ワードライン選択信号ＳＸＨ０，ＳＸＨ
１，…ＳＸＨ７が供給され、スイッチＳＷ＜８ｉ＞，Ｓ
Ｗ＜８ｉ＋１＞，…ＳＷ＜８ｉ＋７＞のＰＭＯＳゲート
には、それぞれワードライン選択信号ＳＸＨＢ０，ＳＸ
ＨＢ１，…ＳＸＨＢ７が供給される。
【００９２】ＡＮＤ回路ＡＮ＜ｉ＞の出力信号は、８
［ビット］のＲＯＷアドレスＡＤＤ＜ｉ＞のビット値が
全て”１”（”Ｈ”レベル）であり、かつリセット信号
ＰＣＨＢが”Ｈ”レベルであり、かつレフト側イネーブ
ル信号ＥＬ（またはライト側イネーブル信号ＥＲ）が”
Ｈ”レベルのときにのみ、”Ｌ”レベルになる。
【００９３】上記のＲＯＷアドレスＡＤＤ＜ｉ＞は、ワ
ードラインＷＬ＜８ｉ＞，ＷＬ＜８ｉ＋１＞，…ＷＬ＜
８ｉ＋７＞を選択するときにのみ、全てのビット値が”
１”になる。リセット信号ＰＣＨＢは、データ書き込み
時およびデータ読み出し時には”Ｈ”レベルとなり、デ
ータ消去時には”Ｌ”レベルになる。書き込みイネーブ
ル信号ＰＧＭＨＢは、データ書き込み時には”Ｌ”レベ
ルとなり、データ読み出し時およびデータ消去時には”
Ｈ”レベルになる。読み出しイネーブル信号ＶＦＹＥＮ
Ｈは、データ読み出し時には、”Ｈ”レベルとなり、デ
ータ書き込み時およびデータ消去時には”Ｌ”レベルに
なる。レフト側イネーブル信号ＥＬは、レフト側のセル
アレイブロックにアクセスするときには、”Ｈ”レベル
になり、レフト側のセルアレイブロックにアクセスしな
いときには、”Ｌ”レベルになる。また、ライト側イネ
ーブル信号ＥＲは、ライト側のセルアレイブロックにア
クセスするときには、”Ｈ”レベルになり、ライト側の
セルアレイブロックにアクセスしないときには、”Ｌ”
レベルになる。
【００９４】ＮＡＮＤ回路ＮＡ＜ｉ＞の出力信号が”
Ｈ”レベルのときには、トランジスタＮＭＤ＜ｉ＞はＯ
Ｎする。また、インバータ回路ＩＶＡ＜ｉ＞の出力信号
は”Ｌ”レベル、インバータ回路ＩＶＢ＜ｉ＞の出力信
号は”Ｈ”レベルになるので、トランジスタＮＭＡ＜ｉ
＞およびＰＭＡ＜ｉ＞はともにＯＦＦする。このため、
ノードＮＤ＜ｉ＞は、トランジスタＮＭＣ＜ｉ＞および
ＮＭＤ＜ｉ＞を介して接地される。ＮＡＮＤ回路ＮＡ＜
ｉ＞の出力信号が”Ｌ”レベルのときには、トランジス
タＮＭＤ＜ｉ＞はＯＦＦする。また、インバータ回路Ｉ
ＶＡ＜ｉ＞の出力信号は”Ｈ”レベル、インバータ回路
ＩＶＢ＜ｉ＞の出力信号は”Ｌ”レベルになるので、ト
ランジスタＮＭＡ＜ｉ＞およびＰＭＡ＜ｉ＞はともにＯ
Ｎする。
【００９５】また、データ書き込み時においては、書き
込みイネーブル信号ＰＧＭＨＢおよび読み出しイネーブ
ル信号ＶＦＹＥＮＨはともに”Ｌ”レベルなので、トラ
ンジスタＰＭＢ＜ｉ＞はＯＮし、トランジスタＮＭＢ＜
ｉ＞はＯＦＦする。データ読み出し時においては、書き
込みイネーブル信号ＰＧＭＨＢおよび読み出しイネーブ
ル信号ＶＦＹＥＮＨはともに”Ｈ”レベルなので、トラ
ンジスタＰＭＢ＜ｉ＞はＯＦＦし、トランジスタＮＭＢ
＜ｉ＞はＯＮする。データ消去時においては、書き込み
イネーブル信号ＰＧＭＨＢは”Ｈ”レベル、読み出しイ
ネーブル信号ＶＦＹＥＮＨは”Ｌ”レベルなので、トラ
ンジスタＰＭＢ＜ｉ＞およびＮＭＢ＜ｉ＞はともにＯＦ
Ｆする。
【００９６】以上により、データ書き込み時において、
ＮＡＮＤ回路ＮＡ＜ｉ＞の出力信号が”Ｌ”レベルであ
るときには、トランジスタＰＭＡ＜ｉ＞およびＰＭＢ＜
ｉ＞を介して、書き込みゲート電圧ＶＰＰがノードＮＤ
＜ｉ＞に供給される。このとき、スイッチＳＷ＜８ｉ＞
〜ＳＷ＜８ｉ＋７＞は、ワードライン選択信号ＳＸＨ０
〜ＳＸＨ７およびＳＸＨＢ０〜ＳＸＨＢ７によって、１
つずつ順次ＯＮする。つまり、アナログ信号電圧のそれ
ぞれのサンプル値についての書き込みゲート電圧ＶＰＰ
を、時間順にＶＰＰ＜ｔ＞，ＶＰＰ＜ｔ＋１＞，ＶＰＰ
＜ｔ＋２＞…とすると、例えば、書き込みゲート電圧Ｖ
ＰＰ＜ｔ＞が生成されたときに、スイッチＳＷ＜８ｉ＞
がＯＮして、ワードラインＷＬ＜８ｉ＞に上記のＶＰＰ
＜ｔ＞が印加され、書き込みゲート電圧ＶＰＰ＜ｔ＋１
＞が生成されたときに、スイッチＳＷ＜８ｉ＋１＞がＯ
Ｎして、ワードラインＷＬ＜８ｉ＋１＞に上記のＶＰＰ
＜ｔ＋１＞が印加され、書き込みゲート電圧ＶＰＰ＜ｔ
＋２＞が生成されたときに、スイッチＳＷ＜８ｉ＋２＞
がＯＮして、ワードラインＷＬ＜８ｉ＋２＞に上記のＶ
ＰＰ＜ｔ＋２＞が印加される。
【００９７】データ読み出し時において、ＮＡＮＤ回路
ＮＡ＜ｉ＞の出力信号が”Ｌ”レベルであるときには、
トランジスタＮＭＡ＜ｉ＞およびＮＭＢ＜ｉ＞を介し
て、読み出しゲート電圧ＶＶＦＹがノードＮＤ＜ｉ＞に
供給される。このとき、スイッチＳＷ＜８ｉ＞〜ＳＷ＜
８ｉ＋７＞は、ワードライン選択信号ＳＸＨ０〜ＳＸＨ
７およびＳＸＨＢ０〜ＳＸＨＢ７によって、１つずつ順
次ＯＮする。つまり、読み出されたメモリセル信号ＩＣ
ＥＬＬのそれぞれについての読み出しゲート電圧ＶＶＦ
Ｙを、時間順にＶＶＦＹ＜ｔ＞，ＶＶＦＹ＜ｔ＋１＞，
ＶＶＦＹ＜ｔ＋２＞…とすると、例えば、読み出しゲー
ト電圧ＶＶＦＹ＜ｔ＞が生成されたときに、スイッチＳ
Ｗ＜８ｉ＞がＯＮして、ワードラインＷＬ＜８ｉ＞に上
記のＶＶＦＹ＜ｔ＞が印加され、読み出しゲート電圧Ｖ
ＶＦＹ＜ｔ＋１＞が生成されたときに、スイッチＳＷ＜
８ｉ＋１＞がＯＮして、ワードラインＷＬ＜８ｉ＋１＞
に上記のＶＶＦＹ＜ｔ＋１＞が印加され、読み出しゲー
ト電圧ＶＶＦＹ＜ｔ＋２＞が生成されたときに、スイッ
チＳＷ＜８ｉ＋２＞がＯＮして、ワードラインＷＬ＜８
ｉ＋２＞に上記のＶＶＦＹ＜ｔ＋２＞が印加される。
【００９８】データ消去時には、ＮＡＮＤ回路ＮＡ０〜
ＮＡ３１の出力信号は全て”Ｈ”レベルとなり、ノード
ＮＤ０〜ＮＤ３１は、それぞれトランジスタＮＭＣ０〜
ＮＢＣ３１およびＮＭＤ０〜ＮＭＤ３１を介して接地さ
れる。このとき、スイッチＳＷ＜８ｉ＞〜ＳＷ＜８ｉ＋
７＞は、ワードライン選択信号ＳＸＨ０〜ＳＸＨ７およ
びＳＸＨＢ０〜ＳＸＨＢ７によって、１つずつ順次ある
いは同時にＯＮする。これによって、ワードラインＷＬ
０〜ＷＬ２５５は、接地される。
【００９９】なお、上記のＲＯＷアドレスＡＤＤ０〜Ａ
ＤＤ３１、リセット信号ＰＣＨＢ、書き込みイネーブル
信号ＰＧＭＨＢ、読み出しイネーブル信号ＶＦＹＥＮ
Ｈ、レフト側イネーブル信号ＥＬ、ライト側イネーブル
信号ＥＲ、ワードライン選択信号ＳＸＨ０〜ＳＸＨ７，
ＳＸＨＢ０〜ＳＸＨＢ７は、プリデコーダＰＤＥＣから
供給されるか、あるいはプリデコーダＰＤＥＣからの制
御信号に従って、レフト側ワードラインデコーダＷＬＤ
ＥＣ−Ｌおよびライト側ワードラインデコーダＷＬＤＥ
Ｃ−Ｒにおいてそれぞれ生成される。
【０１００】［ビットラインデコーダＢＬＤＥＣ（非冗
長メモリ回路のビットラインデコーダ）］図７はビット
ラインデコーダＢＬＤＥＣの構成例の回路図（回路レイ
アウト図）である。図７において、ビットラインデコー
ダＢＬＤＥＣは、ＮＭＯＳトランジスタＮＹＢ０，ＮＹ
Ｂ１，…ＮＹＢ７，ＮＹＢ８，…ＮＹＢ５１１と、ＮＭ
ＯＳトランジスタＮＹＡ０，ＮＹＡ１，…ＮＹＡ６３
と、ＮＭＯＳトランジスタＮＹＣ０，ＮＹＣ１，…ＮＹ
Ｃ６３とを備える。
【０１０１】トランジスタＮＹＢ＜８ｋ＞，ＮＹＢ＜８
ｋ＋１＞，…ＮＹＢ＜８ｋ＋７＞のソース電極は、ビッ
トラインＢＬ＜８ｋ＞，ＢＬ＜８ｋ＋１＞，…ＢＬ＜８
ｋ＋７＞に接続されている。トランジスタＮＹＢ＜８ｋ
＞，ＮＹＢ＜８ｋ＋１＞，…ＮＹＢ＜８ｋ＋７＞のゲー
トには、それぞれビットライン選択信号ＹＢ０，ＹＢ
１，…ＹＢ７が印加される。トランジスタＮＹＢ＜８ｋ
＞，ＮＹＢ＜８ｋ＋１＞，…ＮＹＢ＜８ｋ＋７＞のドレ
イン電極は、トランジスタＮＹＣ＜ｋ＞のソース電極に
接続されている。トランジスタＮＹＣ０，ＮＹＣ０，…
ＮＹＣ７のゲートには、それぞれセクタ選択信号ＹＣ
０，ＹＣ１，…ＹＣ７が供給される。同じように、トラ
ンジスタＮＹＣ８，ＮＹＣ９，…ＮＹＣ６３のゲートに
も、それぞれセクタ選択信号ＹＣ０，ＹＣ１，…ＹＣ７
が供給される。トランジスタＮＹＣ＜ｋ＞のドレイン電
極は、トランジスタＮＹＡ＜ｋ＞のソース電極に接続さ
れている。トランジスタＮＹＡ０〜ＮＹＡ７のゲートに
は、セクタ選択信号ＹＡ０が供給される。同じようにト
ランジスタＮＹＡ８〜ＮＹＡ１５，ＮＹＡ１６〜ＮＹＡ
２３，…ＮＹＡ５６〜ＮＹＡ６３のゲートには、それぞ
れセクタ選択信号ＹＡ１，ＹＡ２，…ＹＡ７が供給され
る。トランジスタＮＹＡ０〜ＮＹＡ６３のドレイン電極
は、ノードＮＤＡに接続されている。
【０１０２】セルアレイアレイＣＬＡが選択されたデー
タ書き込み時またはデータ読み出し時には、セクタ選択
信号ＹＡ０〜ＹＡ７は、いずれか１つが順次”Ｈ”レベ
ルとなり、セクタ選択信号ＹＣ１〜ＹＣ７も、いずれか
１つが順次”Ｈ”レベルとなり、ビットライン選択信号
ＹＢ０〜ＹＢ７も、いずれか１つが順次”Ｈ”レベルと
なる。また、セルアレイＣＬＡが選択されたデータ書き
込み時には、ノードＮＤＡには、書き込みドレイン電圧
ＶＷが供給され、セルアレイＣＬＡが選択されたデータ
読み出し時には、ノードＮＤＡは、ＳＡ−ＡＭＰ回路８
に接続され、ＳＡ−ＡＭＰ回路８にメモリセル信号ＩＣ
ＥＬＬを供給する。
【０１０３】これにより、セルアレイＣＬＡが選択され
たデータ書き込み時においては、ビットラインＢＬ０〜
ＢＬ５１１にメモリセル書き込み電圧ＶＷが順次印加さ
れる。また、セルアレイＣＬＡが選択されたデータ読み
出し時においては、ビットラインＢＬ０〜ＢＬ５１１の
メモリセル信号ＩＣＥＬＬがＳＡ−ＡＭＰ回路８に順次
出力される。
【０１０４】なお、上記のセクタ選択信号ＹＡ０〜ＹＡ
７，ＹＣ０〜ＹＣ７、およびビットライン選択信号ＹＢ
０〜ＹＢ７は、プリデコーダＰＤＥＣから供給される
か、あるいはプリデコーダＰＤＥＣからの制御信号に従
って、それぞれのビットラインデコーダＢＬＤＥＣにお
いて生成される。
【０１０５】［ソースラインデコーダＳＬＤＥＣ（非冗
長メモリ回路のソースラインデコーダ）］図８はソース
ラインデコーダＳＬＤＥＣの構成例の回路図（回路レイ
アウト図）である。図８において、ソースラインデコー
ダＳＬＤＥＣは、ＮＭＯＳトランジスタＮＹＡＢ０，Ｎ
ＹＡＢ１，…ＮＹＡＢ６３と、ＮＭＯＳトランジスタＮ
ＹＣＢ０，ＮＹＣＢ１，…ＮＹＣＢ６３とを備える。
【０１０６】トランジスタＮＹＣＢ＜ｋ＞のソース電極
は、ソースラインＳＬ＜ｋ＞に接続されている。トラン
ジスタＮＹＣＢ０，ＮＹＣＢ１，…ＮＹＣＢ７のゲート
には、それぞれセクタ選択信号ＹＣＢ０，ＹＣＢ１，…
ＹＣＢ７が供給される。同じように、トランジスタＮＹ
ＣＢ８，ＮＹＣＢ９，…ＮＹＣＢ６３のゲートにも、そ
れぞれセクタ選択信号ＹＣＢ０，ＹＣＢ１，…ＹＣＢ７
が供給される。トランジスタＮＹＣＢ＜ｋ＞のドレイン
電極は、トランジスタＮＹＡＢ＜ｋ＞のソース電極に接
続されている。トランジスタＮＹＡＢ０〜ＮＹＡＢ７の
ゲートには、セクタ選択信号ＹＡＢ０が供給される。同
じように、トランジスタＮＹＡＢ８〜ＮＹＡＢ１５，Ｎ
ＹＡＢ１６〜ＮＹＡＢ２３，…ＮＹＡＢ５６〜ＮＹＡＢ
６３のゲートには、それぞれセクタ選択信号ＹＡＢ１，
ＹＡＢ２，…ＹＡＢ７が供給される。トランジスタＮＹ
ＡＢ０〜ＮＹＡＢ６３のドレイン電極には、メモリセル
消去電圧ＶＥＲＡＳＥが供給される。
【０１０７】データ書き込み時、およびデータ読み出し
時、ならびにセルアレイＣＬＡが選択されていないデー
タ消去時においては、セクタ選択信号ＹＡＢ１〜ＹＡＢ
７およびＹＣＢ１〜ＹＣＢ７によって、トランジスタＮ
ＹＡＢ０〜ＮＹＡＢ６３およびＮＹＣＢ０〜ＮＹＣＢ６
３は、全てＯＦＦしている。また、セルアレイＣＬＡが
選択されたデータ消去時においては、セクタ選択信号Ｙ
ＡＢ１〜ＹＡＢ７は、いずれか１つが順次”Ｈ”レベル
となり、セクタ選択信号ＹＣＢ１〜ＹＣＢ７もいずれか
１つが順次”Ｈ”レベルとなる。これにより、ソースラ
インＳＬ０〜ＳＬ６３にメモリセル消去電圧ＶＥＲＡＳ
Ｅが順次印加される。
【０１０８】なお、上記のセクタ選択信号ＹＡＢ０〜Ｙ
ＡＢ７，ＹＣＢ０〜ＹＣＢ７は、プリデコーダＰＤＥＣ
から供給されるか、あるいはプリデコーダＰＤＥＣから
の制御信号に従って、それぞれのソースラインデコーダ
ＳＬＤＥＣにおいて生成される。
【０１０９】［メモリセルＭＣＬの書き込み、読み出
し、消去の手順］図９はメモリセルＭＣＬのデータ書き
込みおよび読み出しならびに消去の手順を説明する図で
ある。図９において、図１と同じものには同じ符号を付
してある。また、図９において、（Ａ）はデータ書き込
み時のメモリセル、（Ｂ）はデータ読み出し時のメモリ
セル、（Ｃ）はデータ消去時のメモリセルである。
【０１１０】まず、図９（Ａ）のデータ書き込み時にお
いては、ワードラインＷＬ（メモリトランジスタＭＴｒ
のゲート）には、入力音声信号電圧ＡＩＮをアナログ入
力シフト電圧ＶＳＦＴ１によってシフトアップした書き
込みゲート電圧ＶＰＰが、ワードラインデコーダＷＬＤ
ＥＣから印加され、ビットラインＢＬ（メモリトランジ
スタＭＴｒのドレイン電極）には、ビットラインデコー
ダＢＬＤＥＣからメモリセル書き込み電圧ＶＷが印加さ
れる。また、ＮＭＯＳトランジスタＮＴｒは、ビットラ
インデコーダＢＬＤＥＣからのビット選択信号ＹＢによ
ってＯＮし、メモリトランジスタＭＴｒのソース電極
は、接地される。上記のメモリセル書き込み電圧ＶＷ
は、例えば６［Ｖ］である。この書き込みによって、メ
モリトランジスタＭＴｒのフローティングゲートには、
書き込みゲート電圧ＶＰＰに応じた量の電荷が注入さ
れ、メモリトランジスタＭＴｒのしきい値電圧は、書き
込みゲート電圧ＶＰＰに応じた値になる。
【０１１１】次に、図９（Ｂ）のデータ読み出し時にお
いては、ワードラインＷＬ（メモリトランジスタＭＴｒ
のゲート）には、ワードラインデコーダＷＬＤＥＣから
読み出しゲート電圧ＶＶＦＹ（ほぼメモリトランジスタ
ＭＴｒのしきい値電圧）が印加される。また、ＮＭＯＳ
トランジスタＮＴｒはＯＮし、メモリトランジスタＭＴ
ｒのソース電極は接地される。また、ビットラインＢＬ
（メモリトランジスタＭＴｒのドレイン電極）は、ビッ
トラインデコーダＢＬＤＥＣおよびプリデコーダＰＤＥ
ＣによってＳＡ−ＡＭＰ回路８に接続される。上記の読
み出しゲート電圧ＶＶＦＹは、ＶＶＦＹ回路９において
ＳＡ−ＡＭＰ回路８の出力電圧ＳＡＯＵＴをモニターし
ながらメモリトランジスタＭＴｒのしきい値電圧になる
ように調整される。このときの読み出しゲート電圧ＶＶ
ＦＹをアナログ出力シフト電圧ＶＳＦＴ２によってシフ
トダウンした信号が出力音声信号電圧ＳＨＰＲＹＯとな
る。
【０１１２】次に、図９（Ｃ）のデータ消去時において
は、ワードラインＷＬ（メモリトランジスタＭＴｒのゲ
ート）は、ワードラインデコーダＷＬＤＥＣによって接
地され、ビットラインＢＬ（メモリトランジスタＭＴｒ
のドレイン電極）は、ビットラインデコーダＢＬＤＥＣ
によって開放される（オープンになる）。また、ＮＭＯ
ＳトランジスタＮＴｒはＯＦＦし、ソースラインＳＬ
（メモリトランジスタＭＴｒのソース電極）には、ソー
スラインデコーダＳＬＤＥＣからメモリセル消去電圧Ｖ
ＥＲＡＳＥが供給される。上記のメモリセル消去電圧Ｖ
ＥＲＡＳＥは、例えば１１［Ｖ］である。このデータ消
去によって、メモリトランジスタＭＴｒのフローティン
グゲートから電荷が引き抜かれ、メモリトランジスタＭ
Ｔｒのしきい値電圧は、ほぼ初期の値に戻る。
【０１１３】［ＳＡ−ＡＭＰ回路８］図１０はＳＡ−Ａ
ＭＰ回路８の構成例の回路図である。図１０において、
ＳＡ−ＡＭＰ回路８は、ＰＭＯＳトランジスタＰ８０，
Ｐ８１，Ｐ８２，Ｐ８３と、ＮＭＯＳトランジスタＮ８
０，Ｎ８１，Ｎ８２と、インバータ回路ＩＶ８０，ＩＶ
８１とを備える。
【０１１４】トランジスタＰ８２，Ｐ８３，Ｎ８０，Ｎ
８１はコンパレータ回路を構成している。トランジスタ
Ｐ８２，Ｐ８３のソース電極は電源に接続され、トラン
ジスタＰ８２のドレイン電極は、トランジスタＮ８０の
ドレイン電極およびゲートならびにトランジスタＮ８１
のゲートに接続され、トランジスタＮ８０，Ｎ８１のソ
ース電極は接地されている。トランジスタＰ８３のゲー
トには、メモリセル読み出されたメモリセル信号ＩＣＥ
ＬＬが入力され、トランジスタＰ８２のゲートには、リ
ファレンス信号ＩＲＥＦが入力される。
【０１１５】上記コンパレータ回路の入力端子のプルア
ップのためのトランジスタＰ８０のゲートおよびドレイ
ン電極は、メモリセル信号ＩＣＥＬＬの入力端子（トラ
ンジスタＰ８３のゲート）に接続され、ソース電極は電
源に接続されている。同じように、上記コンパレータ回
路の入力端子のプルアップのためのトランジスタＰ８１
のゲートおよびドレイン電極は、リファレンス信号ＩＲ
ＥＦの入力端子（トランジスタＰ８２のゲート）に接続
され、ソース電極は電源に接続されている。
【０１１６】上記コンパレータ回路の出力端子（トラン
ジスタＰ８２のドレイン電極）の信号は、インバータ回
路ＩＶ８０およびＩＶ８１を介し、センスアンプ出力信
号ＳＡＯＵＴ（２値のディジタル信号）として出力され
る。センスアンプ出力信号ＳＡＯＵＴは、メモリセル信
号ＩＣＥＬＬがリファレンス信号ＩＲＥＦよりも高いか
否かによって、”Ｈ”レベルまたは”Ｌ”レベルとな
る。メモリセルは、そのメモリセルのゲートに印加され
る読み出しでゲート電圧ＶＶＦＹがそのメモリセルのし
きい値電圧以上のときにＯＮする。メモリセルがＯＮの
とき、メモリセル信号ＩＣＥＬＬは、リファレンス信号
ＩＲＥＦよりも高くなり、センスアンプ出力信号ＳＡＯ
ＵＴは、”Ｌ”レベルになる。
【０１１７】上記コンパレータ回路の出力端子をリセッ
トするためのトランジスタＮ８３のドレイン電極は、上
記の出力端子（トランジスタＰ８２のドレイン電極）に
接続され、ソース電極は接地され、ゲートにはアンプリ
セット信号ＲＳＴが入力される。アンプリセット信号Ｒ
ＳＴによって、トランジスタＮ８３がＯＮし、上記の出
力端子（トランジスタＰ８２のドレイン電極）が接地さ
れると、センスアンプ出力信号ＳＡＯＵＴは、”Ｌ”レ
ベルにリセットされる。
【０１１８】［ＶＳＦＴ回路７］図１１はＶＳＦＴ回路
７の構成例の回路図である。図１１において、ＶＳＦＴ
回路７は、オペアンプＯＰ７０と、分割抵抗回路ＤＶＲ
７０と、セレクタ回路ＳＥＬ７０，ＳＥＬ７１，ＳＥＬ
７２とを備える。
【０１１９】分割抵抗回路ＤＶＲ７０は、オペアンプＯ
Ｐ７０の出力端子とグランドの間に設けられている。こ
の分割抵抗回路ＤＶＲ７０は、内部に設けられているオ
ペアンプＯＰ７０の出力電圧を所定のステップで分圧す
るための複数の抵抗体と、分圧電圧を出力するための複
数の出力端子とを備える。
【０１２０】セレクタ回路ＳＥＬ７０は、分割抵抗回路
ＤＶＲ７０から出力される分圧電圧のいずれかを選択
し、選択した分圧電圧をオペアンプＯＰ７０の反転端子
に供給する。オペアンプＯＰ７０の非反転端子には、ア
ナログ信号基準電位ＳＧ（例えば１．３５［Ｖ］）が入
力される。オペアンプＯＰ７０の電源には昇圧電源ＶＳ
Ｈ（例えば１２［Ｖ］）が供給されており、オペアンプ
ＯＰ７０の出力電圧は、アナログ信号基準電位ＳＧおよ
びセレクタ回路ＳＥＬ７０の出力電圧に応じて、０
［Ｖ］と昇圧電源ＶＳＨの電圧の間の値になる。
【０１２１】セレクタ回路ＳＥＬ７１は、分割抵抗回路
ＤＶＲ７０から出力される分圧電圧のいずれかを選択
し、選択した分圧電圧をアナログ入力シフト電圧ＶＳＦ
Ｔ１として出力する。また、セレクタ回路ＳＥＬ７２
は、分割抵抗回路ＤＶＲ７０から出力される分圧電圧の
いずれかを選択し、選択した分圧電圧をアナログ出力シ
フト電圧ＶＳＦＴ２として出力する。アナログ入力シフ
ト電圧ＶＳＦＴ１は、例えば９．１５〜９．３５
［Ｖ］、アナログ出力シフト電圧ＶＳＦＴ２は、例えば
４．０５〜４．３５［Ｖ］である。これらのシフト電圧
ＶＳＦＴ１，ＶＳＦＴ２は、それぞれセレクタ回路ＳＥ
Ｌ７１，ＳＥＬ７２によってトリミングが可能である。
【０１２２】［ＶＰＰ回路４］図１２（ａ）はＶＰＰ回
路４の構成例の回路図、図１２（ｂ）は図１２（ａ）の
ＶＰＰ回路４のタイミングチャートである。図１２
（ａ）において、ＶＰＰ回路４は、ＭＯＳスイッチＳＷ
１２０，ＳＷ１２１，ＳＷ１２２，ＳＷ１２３と、コン
デンサＣ１２０，Ｃ１２１と、オペアンプＯＰ１２０と
を備える。
【０１２３】ノードＮＤ１２０には、入力アナログ音声
信号電圧ＡＩＮが入力され、ノードＮＤ１２１（オペア
ンプ１２０の非反転入力端子）には、アナログ入力シフ
ト電圧ＶＳＦＴ１（例えば９．１５〜９．３５［Ｖ］）
が入力され、ノードＮＤ１２２には、アナログ信号基準
電位ＳＧ（例えば１．３５［Ｖ］）が入力される。ま
た、ノードＮＤ１２６（オペアンプ１２０の出力端子）
からは、書き込みゲート電圧ＶＰＰが出力される。オペ
アンプ１２０の反転入力端子は、ノードＮＤ１２５に接
続されている。オペアンプＯＰ１２０の電源には、昇圧
電源ＶＳＨ（例えば１２［Ｖ］）が供給される。
【０１２４】スイッチＳＷ１２０はノードＮＤ１２０と
ＮＤ１２３の間に、スイッチＳＷ１２１はノードＮＤ１
２０とＮＤ１２１の間に、スイッチＳＷ１２２はノード
ＮＤ１２２とＮＤ１２４の間に、スイッチＳＷ１２３は
ノードＮＤ１２４とＮＤ１２５の間に、スイッチＳＷ１
２４はノードＮＤ１２５とＮＤ１２６の間に、それぞれ
設けられている。また、コンデンサＣ１２０はノードＮ
Ｄ１２３とＮＤ１２４の間に、コンデンサＣ１２１はノ
ードＮＤ１２５とＮＤ１２６の間に、それぞれ設けられ
ている。スイッチＳＷ１２０，ＳＷ１２２，ＳＷ１２４
のＰＭＯＳには、スイッチ切り替えクロックＸＰが入力
され、スイッチＳＷ１２０，ＳＷ１２２，ＳＷ１２４の
ＮＭＯＳには、スイッチ切り替えクロックＸＮが入力さ
れる。スイッチＳＷ１２１，ＳＷ１２３のＰＭＯＳに
は、スイッチ切り替えクロックＹＰが入力され、スイッ
チＳＷ１２１，ＳＷ１２３のＮＭＯＳには、スイッチ切
り替えクロックＹＮが入力される。
【０１２５】スイッチ切り替えクロックＸＰ，ＸＮ，Ｙ
Ｐ，ＹＮは、図１２（ｂ）のようなタイミングになって
いるので、スイッチＳＷ１２０，ＳＷ１２２，ＳＷ１２
４がＯＮすると、スイッチＳＷ１２１，ＳＷ１２３がＯ
ＦＦし、スイッチＳＷ１２０，ＳＷ１２２，ＳＷ１２４
がＯＦＦすると、スイッチＳＷ１２１，ＳＷ１２３がＯ
Ｎするようになっている。これらのスイッチＳＷ１２０
〜ＳＷ１２４のスイッチング動作によって、ＶＰＰ回路
４は、入力アナログ音声信号電圧ＡＩＮをアナログ入力
シフト電圧ＶＳＦＴ１によってシフトアップした書き込
みゲート電圧ＶＰＰをオペアンプＯＰ１２０の出力端子
（ノードＮＤ１２６）に生成する。コンデンサＣ１２
０，Ｃ１２１の容量値をそれぞれｃ１２０，Ｃ１２１と
すると、生成された書き込みゲート電圧ＶＰＰは、 ＶＰＰ＝（ｃ１２０／ｃ１２１）（ＡＩＮ−ＳＧ）＋Ｖ
ＳＦＴ１ である。
【０１２６】［ＶＶＦＹ回路９］図１３（ａ）はＶＶＦ
Ｙ回路９の構成例の回路図、図１３（ｂ）は図１３
（ａ）のＶＶＦＹ発生回路９のタイミングチャートであ
る。図１３（ａ）において、ＶＶＦＹ回路９は、ＰＭＯ
Ｓ電流源ＰＩ９０，ＰＩ９１，ＰＩ９２，ＰＩ９３と、
ＮＭＯＳ電流源ＮＩ９０，ＮＩ９１，ＮＩ９２，ＮＩ９
３と、ＰＭＯＳスイッチＰＳ９１，ＰＳ９２，ＰＳ９３
と、ＮＭＯＳスイッチＮＳ９１，ＮＳ９２，ＮＳ９３
と、スイッチＳＷ９０，ＳＷ９１と、コンデンサＣ９
０，Ｃ９１と、オペアンプＯＰ９０と、スイッチ制御回
路ＳＣＴ９０とを備える。
【０１２７】スイッチ制御回路ＳＣＴ９０は、入力され
たセンスアンプ出力信号ＳＡＯＵＴ、サンプリング信号
ＳＡＭＰＬＥ、およびプリチャージ信号ＰＣＨＢに従っ
て、出力電圧アップクロックＵＰ、出力電圧ダウンクロ
ックＤＯＷＮ、ＰＭＯＳスイッチクロックＰ１，Ｐ２，
Ｐ３、およびＮＭＯＳスイッチクロックＮ１，Ｎ２，Ｎ
３を生成する。
【０１２８】ノードＮＤ９０と電源の間には、電流源Ｐ
Ｉ９０と、電流源ＰＩ９１およびスイッチＰＳ９１の直
列回路と、電流源ＰＩ９２およびスイッチＰＳ９２の直
列回路と、電流源ＰＩ９３およびスイッチＰＳ９３の直
列回路とが設けられている。ノードＮＤ９１とグランド
の間には、電流源ＮＩ９０と、電流源ＮＩ９１およびス
イッチＮＳ９１の直列回路と、電流源ＮＩ９２とスイッ
チＮＳ９２の直列回路と、電流源ＮＩ９３とスイッチＮ
Ｓ９３の直列回路とが設けられている。スイッチＰＳ９
１，ＰＳ９２，ＰＳ９３は、それぞれスイッチクロック
Ｐ１，Ｐ２，Ｐ３に従ってＯＮ／ＯＦＦし、スイッチＮ
Ｓ９１，ＮＳ９２，ＮＳ９３は、それぞれスイッチクロ
ックＮ１，Ｎ２，Ｎ３に従ってＯＮ／ＯＦＦする。
【０１２９】３端子のスイッチＳＷ９０は、ノードＮＤ
９０，ＮＤ９１とノードＮＤ９２（オペアンプＯＰ９０
の反転入力端子）の間に設けられており、出力電圧アッ
プクロックＵＰおよび出力電圧ダウンクロックＤＯＷＮ
に従って、ノードＮＤ９２をノードＮＤ９０またはＮＤ
９１に接続する。コンデンサＣ９０は、ノードＮＤ９２
とグランドの間に設けられている。オペアンプＯＰ９０
の非反転入力端子には、アナログ信号基準電位ＳＧが入
力される。ノードＮＤ９２とノードＮＤ９３（オペアン
プＯＰ９０の出力端子であって読み出しゲート電圧ＶＶ
ＦＹの出力端子）の間には、コンデンサＣ９１およびス
イッチＳＷ９１が並列に設けられている。スイッチＳＷ
９１は、ＶＶＦＹ回路９が動作しているとき、ＯＦＦし
てコンデンサＣ９１の端子間を開放し、ＶＶＦＹ回路９
が動作していないとき、ＯＮしてコンデンサＣ９１の端
子間を短絡する。
【０１３０】図１３（ｂ）において、まず時間ｔ０で、
センスアンプ出力信号ＳＡＯＵＴが”Ｈ”レベルになる
と、スイッチ制御回路ＳＣＴ９０は、出力電圧アップク
ロックＵＰを”Ｈ”レベル、出力電圧ダウンクロックＤ
ＯＷＮを”Ｌ”レベルにそれぞれ変化させ、スイッチＳ
Ｗ９０によってノードＮＤ９２をノードＮＤ９１に接続
する。このとき、スイッチクロックＰ１〜Ｐ３は全て”
Ｌ”レベル、スイッチクロックＮ１〜Ｎ３は全て”Ｈ”
レベルなので、スイッチＮＳ９１〜ＮＳ９３，ＰＳ９１
〜ＰＳ９３は全てＯＮしている。このため、電流源ＮＩ
９０〜ＮＩ９３によってノードＮＤ９２の電位が降下
し、読み出しゲート電圧ＶＶＦＹは上昇する。
【０１３１】次に時間ｔ１で、読み出しゲート電圧ＶＶ
ＦＹがメモリセルのしきい値電圧以上に上昇し、センス
アンプ出力信号ＳＡＯＵＴが”Ｌ”レベルになると、ス
イッチ制御回路ＳＣＴ９０は、出力電圧アップクロック
ＵＰを”Ｌ”レベル、出力電圧ダウンクロックＤＯＷＮ
を”Ｈ”レベルにそれぞれ変化させ、スイッチＳＷ９０
によってノードＮＤ９２をノードＮＤ９０に接続すると
ともに、スイッチクロックＰ１を”Ｈ”レベルに、スイ
ッチクロックＮ１を”Ｌ”レベルにそれぞれ変化させ、
スイッチＰＳ９１およびＮＳ９１をＯＦＦする。このた
め、電流源ＰＩ９０，ＰＩ９２，ＰＩ９３によってノー
ドＮＤ９２の電位が上昇し、読み出しゲート電圧ＶＶＦ
Ｙは降下する。
【０１３２】次に時間ｔ２で、読み出しゲート電圧ＶＶ
ＦＹがメモリセルのしきい値電圧以下に降下し、センス
アンプ出力信号ＳＡＯＵＴが”Ｈ”レベルになると、ス
イッチ制御回路ＳＣＴ９０は、出力電圧アップクロック
ＵＰおよび出力電圧ダウンクロックＤＯＷＮによってノ
ードＮＤ９２をノードＮＤ９１に接続するとともに、ス
イッチＰＳ９２およびＮＳ９２をＯＦＦする。このた
め、電流源ＮＩ９０およびＮＩ９３によってノードＮＤ
９２の電位が降下し、読み出しゲート電圧ＶＶＦＹは上
昇する。時間ｔ２〜ｔ３での読み出しゲート電圧ＶＶＦ
Ｙの上昇は、スイッチＮＳ９１およびＮＳ９２がＯＦＦ
しているため、時間ｔ０〜ｔ１での読み出しゲート電圧
ＶＶＦＹの上昇よりも緩やかなものとなる。
【０１３３】次に時間ｔ３で、読み出しゲート電圧ＶＶ
ＦＹがメモリセルのしきい値電圧以上に上昇し、センス
アンプ出力信号ＳＡＯＵＴが”Ｌ”レベルになると、ス
イッチ制御回路ＳＣＴ９０は、出力電圧アップクロック
ＵＰおよび出力電圧ダウンクロックＤＯＷＮによってノ
ードＮＤ９２をノードＮＤ９０に接続するとともに、ス
イッチＰＳ９３およびＮＳ９３をＯＦＦする。このた
め、電流源ＰＩ９０によってノードＮＤ９２の電位が上
昇し、読み出しゲート電圧ＶＶＦＹは降下する。このと
きの読み出しゲート電圧ＶＶＦＹの降下は、スイッチＮ
Ｓ９２およびＮＳ９３がＯＦＦしているため、時間ｔ１
〜ｔ２での読み出しゲート電圧ＶＶＦＹの降下よりも緩
やかなものとなる。
【０１３４】時間ｔ３以降、スイッチ制御回路ＳＣＴ９
０は、出力電圧アップクロックＵＰおよび出力電圧ダウ
ンクロックＤＯＷＮによってスイッチＳＷ９０をスイッ
チングさせ、電流源ＮＩ９０またはＰＩ９０によって読
み出しゲート電圧ＶＶＦＹを上昇または降下させ、読み
出しゲート電圧ＶＶＦＹがメモリセルのしきい値になる
ように制御する。
【０１３５】そして、サンプリング信号ＳＡＭＰＬＥ
が”Ｈ”レベルになると、スイッチ制御回路ＳＣＴ９０
は、出力電圧アップクロックＵＰおよび出力電圧ダウン
クロックＤＯＷＮをともに”Ｈ”レベルとして、ノード
ＮＤ９２がノードＮＤ９０およびＮＤ９１のいずれにも
接続しないようにスイッチＳＷ９０を制御し、読み出し
ゲート電圧ＶＶＦＹをホールドする。このあと時間ｔ５
で、プリチャージ信号ＰＣＨＢが”Ｈ”レベルになる
と、スイッチ制御回路ＳＣＴ９０は、出力電圧アップク
ロックＵＰを”Ｌ”レベルに、スイッチクロックＰ１〜
Ｐ１を”Ｌ”レベルに、スイッチクロックＮ１〜Ｎ３
を”Ｈ”レベルにそれぞれ変化させ、次のメモリセルの
読み出しゲート電圧ＶＶＦＹを生成する準備をする。
【０１３６】［ＳＨＰＬＹＯ回路１０］図１４はＳＨＰ
ＬＹＯ回路１０の構成例の回路図である。図１４におい
て、ＳＨＰＬＹＯ回路１０は、ＭＯＳスイッチＳＷ１０
０，ＳＷ１０１，ＳＷ１０２，ＳＷ１０３と、コンデン
サＣ１００，Ｃ１０１と、オペアンプＯＰ１００とを備
える。
【０１３７】ノードＮＤ１００には、入力アナログ音声
信号電圧ＡＩＮが入力され、ノードＮＤ１０１（オペア
ンプ１００の非反転入力端子）には、アナログ信号基準
電位ＳＧ（例えば１．３５［Ｖ］）が入力され、ノード
ＮＤ１０１には、アナログ出力シフト電圧ＶＳＦＴ２
（例えば４．０５〜４．３５［Ｖ］）が入力される。ま
た、ノードＮＤ１０６（オペアンプ１００の出力端子）
からは、出力アナログ音声信号電圧ＳＨＰＬＹＯが出力
される。オペアンプ１００の反転入力端子は、ノードＮ
Ｄ１０５に接続されている。
【０１３８】スイッチＳＷ１００はノードＮＤ１００と
ＮＤ１０３の間に、スイッチＳＷ１０１はノードＮＤ１
００とＮＤ１０１の間に、スイッチＳＷ１０２はノード
ＮＤ１０２とＮＤ１０４の間に、スイッチＳＷ１０３は
ノードＮＤ１０４とＮＤ１０５の間に、スイッチＳＷ１
０４はノードＮＤ１０５とＮＤ１０６の間に、それぞれ
設けられている。また、コンデンサＣ１００はノードＮ
Ｄ１０３とＮＤ１０４の間に、コンデンサＣ１０１はノ
ードＮＤ１０５とＮＤ１０６の間に、それぞれ設けられ
ている。
【０１３９】スイッチＳＷ１００，ＳＷ１０２，ＳＷ１
０４のＰＭＯＳには、スイッチ切り替えクロックＸＰが
入力され、スイッチＳＷ１００，ＳＷ１０２，ＳＷ１０
４のＮＭＯＳには、スイッチ切り替えクロックＸＮが入
力される。スイッチＳＷ１０１，ＳＷ１０３のＰＭＯＳ
には、スイッチ切り替えクロックＹＰが入力され、スイ
ッチＳＷ１０１，ＳＷ１０３のＮＭＯＳには、スイッチ
切り替えクロックＹＮが入力される（スイッチ切り替え
クロックＸＰ，ＸＮ，ＹＰ，ＹＮについては図１２
（ｂ）参照）。
【０１４０】このＳＨＰＬＹＯ回路１０のスイッチＳＷ
１００〜１０４は、ＶＰＰ回路４のスイッチＳＷ１２０
〜１２４と同じように、スイッチＳＷ１００，ＳＷ１０
２，ＳＷ１０４がＯＮすると、スイッチＳＷ１０１，Ｓ
Ｗ１０３がＯＦＦし、スイッチＳＷ１００，ＳＷ１０
２，ＳＷ１０４がＯＦＦすると、スイッチＳＷ１０１，
ＳＷ１０３がＯＮするようになっている。これらのスイ
ッチＳＷ１００〜ＳＷ１０４のスイッチング動作によっ
て、ＳＨＰＬＹＯ回路１０は、読み出しゲート電圧ＶＶ
ＦＹをアナログ出力シフト電圧ＶＳＦＴ２によってシフ
ダウンした出力アナログ音声信号電圧ＳＨＰＬＹＯ（入
力アナログ音声信号電圧ＡＩＮに相当する電圧）をオペ
アンプＯＰ１００の出力端子（ノードＮＤ１０６）に生
成する。コンデンサＣ１００，Ｃ１０１の容量値をそれ
ぞれｃ１００，Ｃ１０１とすると、生成された出力アナ
ログ音声信号電圧ＳＨＰＬＹＯは、 ＳＨＰＬＹＯ＝（ｃ１００／ｃ１０１）（ＶＶＦＹ−Ｖ
ＳＦＴ２）＋ＳＧ である。
【０１４１】実施の形態１ 図１５は本発明の実施の形態１のアナログ音声フラッシ
ュメモリの冗長メモリ回路の構成図（レイアウト図）で
ある。図１５において、図２と同じものには同じ符号を
付してある。図１５の実施の形態１の冗長メモリ回路
は、プリデコーダＰＤＥＣと、４つのメモリユニットＡ
ＭＥＵ（ＡＭＥＵ０，ＡＭＥＵ１，ＡＭＥＵ２，ＡＭＥ
Ｕ３）とを備える。
【０１４２】図１６は図１５のメモリユニットＡＭＥＵ
の構成図（レイアウト図）であり、図３と同じものには
同じ符号を付してある。図１６において、メモリユニッ
トＡＭＥＵには、４つのセルアレイＡＣＬＡ（ＡＣＬＡ
−ＬＵ，ＡＣＬＡ−ＲＵ，ＡＣＬＡ−ＬＤ，ＡＣＬＡ−
ＲＤ）と、４つのワードラインデコーダＷＬＤＥＣ（Ｗ
ＬＤＥＣ−ＬＵ，ＷＬＤＥＣ−ＲＵ，ＷＬＤＥＣ−Ｌ
Ｄ，ＷＬＤＥＣ−ＲＤ）と、４つのビットラインデコー
ダＡＢＬＤＥＣ（ＡＢＬＤＥＣ−ＬＵ，ＡＢＬＤＥＣ−
ＲＵ，ＡＢＬＤＥＣ−ＬＤ，ＡＢＬＤＥＣ−ＲＤ）と、
４つのソースラインデコーダＡＳＬＤＥＣ（ＡＳＬＤＥ
Ｃ−ＬＵ，ＡＳＬＤＥＣ−ＲＵ，ＡＳＬＤＥＣ−ＬＤ，
ＡＳＬＤＥＣ−ＲＤ）とが設けられている。
【０１４３】ワードラインデコーダＷＬＤＥＣ、ビット
ラインデコーダＡＢＬＤＥＣ、およびソースラインデコ
ーダＡＳＬＤＥＣは、それぞれセルアレイＡＣＬＡごと
に設けられている。合計１６個のセルアレイＡＣＬＡ
は、メモリセル部６（図１のメモリセル部６の相当す
る）を構成している。また、プリデコーダＰＤＥＣと、
合計１６個のワードラインデコーダＷＬＤＥＣと、合計
１６個のビットラインデコーダＡＢＬＤＥＣと、合計１
６個のソースラインデコーダＡＳＬＤＥＣとは、アドレ
スデコーダ（図１のアドレスデコーダ５に相当する）を
構成している。
【０１４４】実施の形態１の冗長メモリ回路のメモリセ
ル部（図１のメモリセル部６に相当する）は、２［Ｍビ
ット］のメモリセルＭＣＬを有し、合計１［Ｍビット］
のメモリセルＭＣＬを有するＭＣＬ８個のレフト側セル
アレイＡＣＬＡ−Ｌ（ＡＣＬＡ−ＬＵまたはＡＣＬＡ−
ＬＤ）と、合計１［Ｍビット］のメモリセルＭＣＬを有
する８個のライト側セルアレイＡＣＬＡ−Ｒ（ＡＣＬＡ
−ＬＵまたはＡＣＬＡ−ＬＤ）に分割されて配置されて
いる。１つのセルアレイＡＣＬＡは、１３２［ｋビッ
ト］（１２８［ｋビット］のメモリセルＭＣＬおよび４
［ｋビット］の冗長メモリセルＲＭＣＬ）である。ワー
ドラインデコーダＷＬＤＥＣは、レフト側セルアレイＡ
ＣＬＡ−Ｌとライト側セルアレイＡＣＬＡ−Ｒの間に配
置されている。つまり、ワードラインデコーダＷＬＤＥ
Ｃは、レフト側セルアレイＡＣＬＡ−Ｌの右端およびラ
イト側セルアレイＡＣＬＡ−Ｒの左端にそれぞれ配置さ
れている。
【０１４５】［実施の形態１のセルアレイＡＣＬＡ］セ
ルアレイＡＣＬＡは、図１６のように、６４個のセクタ
ＳＣ（ＳＣ０，ＳＣ１，…ＳＣ６３）と、２個の冗長セ
クタＲＳＣ０，ＲＳＣ１から構成されている。また、セ
ルアレイＡＣＬＡには、２５６本のワードラインＷＬ
（ＷＬ０，ＷＬ１，…ＷＬ２５５）と、５１２本のビッ
トラインＢＬ（ＢＬ０，ＢＬ１，…ＢＬ５１１）と、６
４本のソースラインＳＬ（ＳＬ０，ＳＬ１，…ＳＬ６
３）と、１６本の冗長ビットラインＲＢＬ（ＲＢＬ０，
ＲＢＬ１，…ＲＢＬ７，ＲＢＬ８，…ＲＢＬ１５）と、
２本の冗長ソースラインＲＳＬ（ＲＳＬ０，ＲＳＬ１）
とが設けられている。
【０１４６】この実施の形態１のセルアレイＡＣＬＡ
は、２つの冗長セクタＲＳＣ０，ＲＳＣ１を、セルアレ
イの両端（ワードラインデコーダＷＬＤＥＣから近い側
の端であるセルアレイＡＣＬＡの第１の端、およびワー
ドラインデコーダＷＬＤＥＣから遠い側の端であるセル
アレイＡＣＬＡの第２の端）にそれぞれ配置したもので
ある。従って、セルアレイＡＣＬＡは、図４７のセルア
レイＵＣＬＡ（従来の冗長メモリ回路のセルアレイ）に
おいて、ワードラインデコーダＷＬＤＥＣの近端に加
え、遠端にも冗長セクタＲＳＣを設けたものである。つ
まり、レフト側セルアレイＡＣＬＡ−Ｌ（ＡＣＬＡ−Ｌ
ＵまたはＡＣＬＡ−ＬＤ）では、上記第１の端である右
端に加え、上記第２の端である左端にも冗長セクタＲＳ
Ｃを配置し、ライト側セルアレイＡＣＬＡ−Ｒ（ＡＣＬ
Ａ−ＲＵまたはＡＣＬＡ−ＲＤ）では、上記第１の端で
ある左端に加え、上記第２の端である右端にも冗長セク
タＲＳＣを配置している。
【０１４７】上側のセルアレイＡＣＬＡ−ＬＵおよびＡ
ＣＬＡ−ＲＵでは、冗長セクタＲＳＣ０はワードライン
デコーダＷＬＤＥＣから遠い側の端に配置され、冗長セ
クタＲＳＣ１はワードラインデコーダＷＬＤＥＣから近
い側の端に配置されており、下側のセルアレイＡＣＬＡ
−ＬＤおよびＡＣＬＡ−ＲＤでは、逆に、冗長セクタＲ
ＳＣ０はワードラインデコーダＷＬＤＥＣから近い側の
端に配置され、冗長セクタＲＳＣ１はワードラインデコ
ーダＷＬＤＥＣから遠い側の端に配置されている。ま
た、上側のセルアレイＡＣＬＡ−ＬＵおよびＡＣＬＡ−
ＲＵでは、セクタＳＣ０〜ＳＣ６３はワードラインＷＬ
ＤＥＣから遠い側から順に配置されており、下側のセル
アレイＡＣＬＡ−ＬＤおよびＡＣＬＡ−ＲＤでは、セク
タＳＣ０〜ＳＣ６３はワードラインＷＬＤＥＣから近い
側から順に配置されている。つまり、セルアレイＡＣＬ
Ａ−ＬＵでは、左端に冗長セクタＲＳＣ０が配置され、
セクタＳＣ０〜ＳＣ６３は左側から右側に順に配置さ
れ、右端に冗長セクタＲＳＣ１が配置されており、セル
アレイＡＣＬＡ−ＲＵでは、右端に冗長セクタＲＳＣ０
が配置され、セクタＳＣ０〜ＳＣ６３は逆に右側から左
側に順に配置され、左端に冗長セクタＲＳＣ１が配置さ
れている。また、セルアレイＵＣＬＡ−ＬＤでは、右端
に冗長セクタＲＳＣ０が配置され、セクタＳＣ０〜ＳＣ
６３は右側から左側に順に配置され、左端に冗長セクタ
ＲＳＣ１が配置されており、セルアレイＵＣＬＡ−ＲＤ
では、左端に冗長セクタＲＳＣ０が配置され、セクタＳ
Ｃ０〜ＳＣ６３は逆に左側から右側に順に配置され、右
端に冗長セクタＲＳＣ１が配置されている。
【０１４８】図１６の冗長セクタＲＳＣ０，ＲＳＣ１の
回路構成は、図４８のものと同じであり、それぞれ２
［ｋビット］の冗長メモリセルからなる。従って、セル
アレイＡＣＬＡは、１２８［ｋビット］のメモリセルお
よび４［ｋビット］の冗長メモリセルをアレイ配列した
ものであり、１つのメモリユニットＡＭＥＵには、５１
２＋１６［ｋビット］のメモリセルが設けられている。
冗長セクタＲＳＣ０は、２５６本のワードラインＷＬ０
〜ＷＬ２５５と、８本の冗長ビットラインＲＢＬ０〜Ｒ
ＢＬ７と、１本の冗長ソースラインＲＳＬ０に接続して
おり、冗長セクタＲＳＣ１は、２５６本のワードライン
ＷＬ０〜ＷＬ２５５と、８本の冗長ビットラインＲＢＬ
８〜ＲＢＬ１５と、１本の冗長ソースラインＲＳＬ１に
接続している。ビットラインＲＢＬ０〜ＲＢＬ７，ＢＬ
０〜ＢＬ５１１，ＲＢＬ８〜ＲＢＬ１５は、ビットライ
ンデコーダＡＢＬＤＥＣによって制御され、ソースライ
ンＲＳＬ０，ＳＬ０〜ＳＬ６３，ＲＳＬ１は、ソースラ
インデコーダＡＳＬＤＥＣによって制御される。
【０１４９】上側のセルアレイＡＣＬＡ−ＬＵおよびＡ
ＣＬＡ−ＲＵでは、セクタＲＳＣ０，ＳＣ０〜ＳＣ６
３，ＲＳＣ１の配置に応じて、ビットラインＲＢＬ０〜
ＲＢＬ７，ＢＬ０〜ＢＬ５１１，ＲＢＬ８〜ＲＢＬ１
５、およびソースラインＲＳＬ０，ＳＬ０〜ＳＬ６３，
ＲＳＬ１は、それぞれワードラインＷＬＤＥＣに遠い側
から順に配置されており、下側のセルアレイＡＣＬＡ−
ＬＤおよびＡＣＬＡ−ＲＤでは、セクタＲＳＣ０，ＳＣ
０〜ＳＣ６３，ＲＳＣ１の配置に応じて、ビットライン
ＲＢＬ０〜ＲＢＬ７，ＢＬ０〜ＢＬ５１１，ＲＢＬ８〜
ＲＢＬ１５、およびソースラインＲＳＬ０，ＳＬ０〜Ｓ
Ｌ６３，ＲＳＬ１は、それぞれワードラインＷＬＤＥＣ
に近い側から順に配置されている。つまり、セルアレイ
ＡＣＬＡ−ＬＵでは、ビットラインＲＢＬ０〜ＲＢＬ
７，ＢＬ０〜ＢＬ５１１，ＲＢＬ８〜ＲＢＬ１５、およ
びソースラインＲＳＬ０，ＳＬ０〜ＳＬ６３，ＲＳＬ１
は、それぞれ左端から右端に順に配置されており、セル
アレイＵＣＬＡ−ＲＵでは、ビットラインＲＢＬ０〜Ｒ
ＢＬ７，ＢＬ０〜ＢＬ５１１，ＲＢＬ８〜ＲＢＬ１５、
およびソースラインＲＳＬ０，ＳＬ０〜ＳＬ６３，ＲＳ
Ｌ１は、逆にそれぞれ右端から左端に順に配置されてい
る。また、セルアレイＡＣＬＡ−ＬＤでは、ビットライ
ンＲＢＬ０〜ＲＢＬ７，ＢＬ０〜ＢＬ５１１，ＲＢＬ８
〜ＲＢＬ１５、およびソースラインＲＳＬ０，ＳＬ０〜
ＳＬ６３，ＲＳＬ１は、それぞれ右端から左端に順に配
置されており、セルアレイＵＣＬＡ−ＲＤでは、ビット
ラインＲＢＬ０〜ＲＢＬ７，ＢＬ０〜ＢＬ５１１，ＲＢ
Ｌ８〜ＲＢＬ１５、およびソースラインＲＳＬ０，ＳＬ
０〜ＳＬ６３，ＲＳＬ１は、逆にそれぞれ左端から右端
に順に配置されている。
【０１５０】［実施の形態１のビットラインデコーダＡ
ＢＬＤＥＣ］図１７はビットラインデコーダＡＢＬＤＥ
Ｃの構成例（レイアウト例）の回路図であり、図７また
は図４９と同じものには同じ符号を付してある。図１７
において、ビットラインデコーダＡＢＬＤＥＣは、ＮＭ
ＯＳトランジスタＮＹＢ０，ＮＹＢ１，…ＮＹＢ７，Ｎ
ＹＢ８，…ＮＹＢ５１１，ＲＮＹＢ０，ＲＮＹＢ１，…
ＲＮＹＢ１５と、ＮＭＯＳトランジスタＮＹＡ０，ＮＹ
Ａ１，…ＮＹＡ６３，ＲＮＹＡ０，ＲＮＹＡ１と、ＮＭ
ＯＳトランジスタＮＹＣ０，ＮＹＣ１，…ＮＹＣ６３と
を備える。このビットラインデコーダＡＢＬＤＥＣは、
図７のビットラインデコーダＢＬＤＥＣ（非冗長メモリ
回路のビットラインデコーダ）において、冗長ビットラ
インＲＢＬ０〜ＲＢＬ７を選択するためのＮＭＯＳトラ
ンジスタＲＮＹＢ０〜ＲＮＹＢ７，ＲＮＹＡ０と、冗長
ビットラインＲＢＬ８〜ＲＢＬ１５を選択するためのＮ
ＭＯＳトランジスタＲＮＹＢ８〜ＲＮＹＢ１５，ＲＮＹ
Ａ１とを設けたものである。
【０１５１】ビットラインデコーダＡＢＬＤＥＣは、デ
ータ書き込み時または再生時において、ビットライン選
択信号ＹＢ０，ＹＢ１，…ＹＢ７、セクタ選択信号ＹＡ
０，ＹＡ１，…ＹＡ７，ＹＣ０，ＹＣ２，…ＹＣ７、お
よび冗長セクタ選択信号ＲＹＡ０，ＲＹＡ１に従って、
ビットラインＢＬ０〜ＢＬ５１１、および冗長ビットラ
インＲＢＬ０〜ＲＢＬ１５（冗長置換されている場合）
を１本ずつ順次選択し、データ書き込み時には、選択し
たビットラインＢＬまたは冗長ビットラインＲＢＬにメ
モリセル書き込み電圧ＶＷを供給し、再生時には、選択
したビットラインＢＬまたは冗長ビットラインＲＢＬの
読み出し信号ＩＣＥＬＬを出力する。
【０１５２】セルアレイＡＣＬＡにおいて、冗長セクタ
ＲＳＬ０，ＲＳＬ１がセルアレイの両端に配置されてい
ることに応じて、ビットラインデコーダＡＢＬＤＥＣで
も、冗長ビットラインＲＢＬ０〜ＲＢＬ７を選択するた
めのＮＭＯＳトランジスタＲＮＹＢ０〜ＲＮＹＢ７，Ｒ
ＮＹＡ０と、冗長ビットラインＲＢＬ８〜ＲＢＬ１５を
選択するためのＮＭＯＳトランジスタＲＮＹＢ８〜ＲＮ
ＹＢ１５，ＲＮＹＡ１とを、それぞれ両端に配置してあ
る。
【０１５３】なお、セルアレイＡＣＬＡでのビットライ
ンＲＢＬ０〜ＲＢＬ７，ＢＬ０〜ＢＬ５１１，ＲＢＬ８
〜ＲＢＬ１５の配置に応じて、ビットラインデコーダＡ
ＢＬＤＥＣ−ＬＵおよびＡＢＬＤＥＣ−ＲＤと、ビット
ラインデコーダＡＢＬＤＥＣ−ＬＤおよびＡＢＬＤＥＣ
−ＲＵでは、トランジスタＲＮＹＢ０〜ＲＮＹＢ７，Ｎ
ＹＢ０〜ＮＹＢ５１１，ＲＮＹＢ８〜ＲＮＹＢ１５の配
置、トランジスタＲＮＹＡ０，ＮＹＡ０〜ＮＹＡ６３，
ＲＮＹＡ１の配置、およびトランジスタＮＹＣ０〜ＮＹ
Ｃ６３の配置は、左右が互いに逆になる。また、上記の
セクタ選択信号ＹＡ０〜ＹＡ７，ＲＹＡ０，ＲＹＡ１，
ＹＣ０〜ＹＣ７、およびビットライン選択信号ＹＢ０〜
ＹＢ７は、プリデコーダＰＤＥＣから供給されるか、あ
るいはプリデコーダＰＤＥＣからの制御信号に従って、
それぞれのビットラインデコーダＡＢＬＤＥＣにおいて
生成される。
【０１５４】［実施の形態１のソースラインデコーダＡ
ＳＬＤＥＣ］図１８はソースラインデコーダＡＳＬＤＥ
Ｃの構成例（レイアウト例）の回路図であり、図８また
は図５０と同じものには同じ符号を付してある。図１８
において、ソースラインデコーダＡＳＬＤＥＣは、ＮＭ
ＯＳトランジスタＮＹＡＢ０，ＮＹＡＢ１，…ＮＹＡＢ
６３，ＲＮＹＡＢ０，ＲＮＹＡＢ１と、ＮＭＯＳトラン
ジスタＮＹＣＢ０，ＮＹＣＢ１，…ＮＹＣＢ６３とを備
える。このソースラインデコーダＡＳＬＤＥＣは、図８
のソースラインデコーダＳＬＤＥＣ（非冗長メモリ回路
のソースラインデコーダ）において、冗長ソースライン
ＲＳＬ０を選択するためのＮＭＯＳトランジスタＲＮＹ
ＡＢ０と、冗長ソースラインＲＳＬ１を選択するための
ＮＭＯＳトランジスタＲＮＹＡＢ１とを設けたものであ
る。
【０１５５】ソースラインデコーダＡＳＬＤＥＣは、デ
ータ消去時において、セクタ選択信号ＹＡＢ０，ＹＡＢ
１，…ＹＡＢ７，ＹＣＢ０，ＹＣＢ１，…ＹＣＢ７、お
よび冗長セクタ選択信号ＲＹＡＢ０，ＲＹＡＢ１に従っ
て、ソースラインＳＬ０〜ＳＬ６３、および冗長ソース
ラインＲＳＬ０，ＲＳＬ１（冗長置換されている場合）
を１本ずつ順次選択し、選択したソースラインＳＬまた
は冗長ソースラインＲＳＬにメモリセル消去電圧ＶＥＲ
ＡＳＥを供給する。
【０１５６】セルアレイＡＣＬＡにおいて、冗長セクタ
ＲＳＬ０，ＲＳＬ１がセルアレイの両端に配置されてい
ることに応じて、ソースラインデコーダＡＳＬＤＥＣで
も、冗長ソースラインＲＳＬ０を選択するためのＮＭＯ
ＳトランジスタＲＮＹＡＢ０と、冗長ソースラインＲＳ
Ｌ１を選択するためのＮＭＯＳトランジスタＲＮＹＡＢ
１とを、それぞれ両端に配置している。
【０１５７】なお、セルアレイＡＣＬＡでのソースライ
ンＲＳＬ０，ＳＬ０〜ＳＬ６３，ＲＳＬ１の配置に応じ
て、ソースラインデコーダＡＳＬＤＥＣ−ＬＵおよびＡ
ＳＬＤＥＣ−ＲＤと、ソースラインデコーダＡＳＬＤＥ
Ｃ−ＬＤおよびＡＳＬＤＥＣ−ＲＵでは、トランジスタ
ＲＮＹＡＢ０，ＮＹＡＢ０〜ＮＹＡＢ６３，ＲＮＹＡＢ
１の配置およびトランジスタＮＹＡＢ０〜ＮＹＡＢ６３
の配置は、左右が互いに逆になる。また、上記のセクタ
選択信号ＹＡＢ０〜ＹＡＢ７，ＲＹＡＢ０，ＲＹＡＢ
１，ＹＣＢ０〜ＹＣＢ７は、プリデコーダＰＤＥＣから
供給されるか、あるいはプリデコーダＰＤＥＣからの制
御信号に従って、それぞれのソースラインデコーダＡＳ
ＬＤＥＣにおいて生成される。
【０１５８】［実施の形態１の冗長置換］図１９は本発
明の実施の形態１においての冗長置換を説明する図であ
る。図１９においてＢＳＣ（ＢＳＣ０，ＢＳＣ１）は不
良セクタである。また、ＢＳＣ０はセクタＳＣ０〜ＳＣ
３１のいずれかであり、ＢＳＣ１はセクタＳＣ３２〜Ｓ
Ｃ６４のいずれかである。
【０１５９】この実施の形態１では、両端に配置した冗
長セクタＲＳＣ０およびＲＳＣ１の内のいずれか不良セ
クタＢＳＣから近いほうの冗長セクタＲＳＣで不良セク
タＢＳＣを冗長置換する。また、この実施の形態１で
は、２つの冗長セクタＲＳＣを配置しているため、セル
アレイＡＣＬＡ内に生じた不良セクタＢＳＣを２つまで
冗長置換することが可能である。
【０１６０】図１９において、セルアレイ中央よりも冗
長セクタＲＳＣ０に近い側のセクタＳＣ０〜ＳＣ３１に
のみ１つの不良セクタＢＳＣ０を生じた場合、あるいは
セルアレイ中央よりも冗長セクタＲＳＣ１に近い側のセ
クタＳＣ３２〜ＳＣ６３にのみ１つの不良セクタＢＳＣ
１を生じた場合、あるいは２つの不良セクタＢＳＣ０お
よびＢＳＣ１を生じた場合（セクタＳＣ０〜ＳＣ３１に
１つの不良セクタＢＳＣ０を生じ、セクタＳＣ３２〜Ｓ
Ｃ６３に１つの不良セクタＢＳＣ１を生じた場合）に
は、不良セクタＢＳＣ０は冗長セクタＲＳＣ０で置換さ
れ、不良セクタＢＳＣ１は冗長セクタＲＳＣ１で置換さ
れる。なお、セクタＳＣ０〜ＳＣ３１にのみ２つの不良
セクタＢＳＣを生じた場合、あるいはセクタＳＣ３２〜
ＳＣ６３にのみ２つの不良セクタＢＳＣを生じた場合に
は、冗長セクタＲＳＣ０により近いほうの不良セクタＢ
ＳＣを冗長セクタＲＳＣ０で置換し、冗長セクタＲＳＣ
１により近いほうの不良セクタＢＳＣを冗長セクタＲＳ
Ｃ１で置換する。
【０１６１】また、図１９において、不良セクタＢＳＣ
０のアクセス順のときに、不良セクタＢＳＣ０を冗長置
換した冗長セクタＲＳＣ０がアクセスされ、不良セクタ
ＢＳＣ１のアクセス順のときに、不良セクタＢＳＣ１を
冗長置換した冗長セクタＲＳＣ１がアクセスされる。な
お、図１９は上側のセルアレイＡＣＬＡ−ＬＵまたはＡ
ＣＬＡ−ＲＵでの冗長置換についての説明図であり、下
側のセルアレイＡＣＬＡ−ＬＤまたはＡＣＬＡ−ＲＤで
は、図１９においてワードコデコーダＷＬＤＥＣは冗長
セクタＲＳＣ０の側に配置されている。
【０１６２】このように実施の形態１では、セルアレイ
ＡＣＬＡの両端に冗長セクタＲＳＣを配置し、不良セク
タＢＳＣに近いほうの冗長セクタＲＳＣでこの不良セク
タＢＳＣを置換するようにしたので、ワードラインデコ
ーダＷＬＤＥＣから不良セクタＢＳＣまでの距離（不良
セクタＢＳＣと冗長セクタＲＳＣの間のワードラインの
長さ）と、ワードラインデコーダＷＬＤＥＣから冗長セ
クタＲＳＣ（上記の不良セクタＢＳＣを冗長置換する冗
長セクタ）までの距離との変動量の最大値を従来の半分
にすることができる（ただし、セクタＳＣ０〜ＳＣ３１
に２つの不良セクタを生じた場合およびセクタＳＣ３２
〜ＳＣ６３に２つの不良セクタを生じた場合を除く）。
つまり、図１９において、ワードラインデコーダＷＬＤ
ＥＣから不良セクタＢＳＣ０（セクタＳＣ０〜ＳＣ３１
のいずれか）までの距離と、ワードラインデコーダＷＬ
ＤＥＣから冗長セクタＲＳＣ０（不良セクタＢＳＣ０を
置換する冗長セクタ）までの距離との変動量の最大値が
従来の半分になる。
【０１６３】従って、不良セクタＢＳＣの代えて冗長セ
クタＲＳＣをアクセスするときに、ワードラインＷＬの
寄生容量および寄生抵抗の変動あるいはゲートディスタ
ーブに起因して生じるメモリセルの書き込みしきい値
（または読み出ししきい値）の正しい値からのずれ量の
変動を低減することができる。これにより、冗長置換を
したセルアレイＡＣＬＡにおいての書き込みしきい値
（または読み出ししきい値）のずれ量のプロファイルの
冗長セクタＲＳＣでの変動を従来よりも低減できるの
で、再生音声信号の音質の劣化を低減することができ
る。
【０１６４】なお、実施の形態１のセルアレイＡＣＬＡ
においての不良セクタＢＳＣ１（セクタＳＣ３２〜ＳＣ
６３）についての上記距離の変動量の最大値は、従来の
セルアレイＵＣＬＡ（図５２参照）においてのセクタＳ
Ｃ３２〜ＳＣ６３についての上記距離の変動量の最大値
と同じである。従来のセルアレイＵＣＬＡにおいて、セ
クタＳＣ３２〜ＳＣ６３についての上記距離の変動量の
最大値は、セクタＳＣ０〜ＳＣ３１についての上記距離
の変動量の最大値の半分である。
【０１６５】また、実施の形態１では、１つのセルアレ
イＡＣＬＡに２つの冗長セクタＲＳＣを配置しているの
で、それぞれセルアレイＡＣＬＡにおいて不良セクタＢ
ＳＣを２つまで冗長置換することができる。これによ
り、冗長メモリ回路の冗長置換能力を従来よりも上げる
ことができるので、アナログ音声フラッシュメモリの製
造歩留まりを従来よりも上げることができる。
【０１６６】以上のように実施の形態１によれば、セル
アレイＡＣＬＡのワードラインデコーダＷＬＤＥＣに近
い側の端およびワードラインデコーダＷＬＤＥＣから遠
い側の端にそれぞれ冗長セクタＲＳＣを配置し、不良セ
クタＢＳＣから近いほうの冗長セクタＲＳＣでこの不良
セクタＢＳＣを冗長置換する構成としたことにより、再
生音声信号の音質の劣化を低減することができるととも
に、冗長メモリ回路の冗長置換能力（アナログ音声フラ
ッシュメモリの製造歩留まり）を上げることができる。
【０１６７】実施の形態２ 図２０は本発明の実施の形態２のアナログ音声フラッシ
ュメモリの冗長メモリ回路の構成図（レイアウト図）で
ある。図２０において、図２と同じものには同じ符号を
付してある。図２０の実施の形態２の冗長メモリ回路
は、プリデコーダＰＤＥＣと、４つのメモリユニットＢ
ＭＥＵ（ＢＭＥＵ０，ＢＭＥＵ１，ＢＭＥＵ２，ＢＭＥ
Ｕ３）とを備える。
【０１６８】図２１は図２０のメモリユニットＢＭＥＵ
の構成図（レイアウト図）であり、図３と同じものには
同じ符号を付してある。図２１において、メモリユニッ
トＢＭＥＵには、４つのセルアレイＢＣＬＡ（ＢＣＬＡ
−ＬＵ，ＢＣＬＡ−ＲＵ，ＢＣＬＡ−ＬＤ，ＢＣＬＡ−
ＲＤ）と、４つのワードラインデコーダＷＬＤＥＣ（Ｗ
ＬＤＥＣ−ＬＵ，ＷＬＤＥＣ−ＲＵ，ＷＬＤＥＣ−Ｌ
Ｄ，ＷＬＤＥＣ−ＲＤ）と、４つのビットラインデコー
ダＢＢＬＤＥＣ（ＢＢＬＤＥＣ−ＬＵ，ＢＢＬＤＥＣ−
ＲＵ，ＢＢＬＤＥＣ−ＬＤ，ＢＢＬＤＥＣ−ＲＤ）と、
４つのソースラインデコーダＢＳＬＤＥＣ（ＢＳＬＤＥ
Ｃ−ＬＵ，ＢＳＬＤＥＣ−ＲＵ，ＢＳＬＤＥＣ−ＬＤ，
ＢＳＬＤＥＣ−ＲＤ）とが設けられている。
【０１６９】ワードラインデコーダＷＬＤＥＣ、ビット
ラインデコーダＢＢＬＤＥＣ、およびソースラインデコ
ーダＢＳＬＤＥＣは、それぞれセルアレイＢＣＬＡごと
に設けられている。合計１６個のセルアレイＢＣＬＡ
は、メモリセル部（図１のメモリセル部６に相当する）
を構成している。また、プリデコーダＰＤＥＣと、合計
１６個のワードラインデコーダＷＬＤＥＣと、合計１６
個のビットラインデコーダＢＢＬＤＥＣと、合計１６個
のソースラインデコーダＢＳＬＤＥＣとは、アドレスデ
コーダ（図１のアドレスデコーダ５に相当する）を構成
している。
【０１７０】［実施の形態２のセルアレイＢＣＬＡ］実
施の形態２の冗長メモリ回路のセルアレイＢＣＬＡは、
図４７のセルアレイＵＣＬＡ（従来の冗長メモリ回路の
セルアレイ）において、冗長セクタＲＳＣをセルアレイ
の中央に配置したものである。図２１では、冗長セクタ
ＲＳＣは、セクタＳＣ３１とＳＣ３２の間に配置されて
いる。また、セルアレイＢＣＬＡでは、セクタＳＣ０〜
ＳＣ３１，ＲＳＣ，ＳＣ３２〜ＳＣ６３の配置に応じ
て、冗長ビットラインＲＢＬ０〜ＲＢＬ７は、ビットラ
インＢＬ２５５とＢＬ２５６の間に配置されており、冗
長ソースラインＲＳＬは、ソースラインＳＬ３１とＳＬ
３２の間に配置されている。
【０１７１】［実施の形態２のビットラインデコーダＢ
ＢＬＤＥＣ］図２２はビットラインデコーダＢＢＬＤＥ
Ｃの構成例（レイアウト例）の回路図であり、図７また
は図４９と同じものには同じ符号を付してある。ビット
ラインデコーダＢＢＬＤＥＣは、冗長セクタＲＳＣがセ
ルアレイＢＣＬＡの中央に配置されていることに応じ
て、図４９のビットラインデコーダＵＢＬＤＥＣ（従来
の冗長メモリ回路のビットラインデコーダ）において、
冗長ビットラインＲＢＬ０〜ＲＢＬ７を選択するための
ＮＭＯＳトランジスタＲＮＹＢ０〜ＲＮＹＢ７，ＲＮＹ
Ａ０と、冗長ビットラインＲＢＬ８〜ＲＢＬ１５を選択
するためのＮＭＯＳトランジスタＲＮＹＢ８〜ＲＮＹＢ
１５，ＲＮＹＡ１とを、中央に配置したものである。図
２２では、上記のトランジスタＲＮＹＢ０〜ＲＮＹＢ７
は、ビットラインＢＬ２５５を選択するためのトランジ
スタＮＹＢ２５５と、ビットラインＢＬ２５６を選択す
るためのトランジスタＮＹＢ２５６の間に配置されてお
り、上記のトランジスタＲＮＹＡは、セクタＳＣ３１を
選択するためのトランジスタＮＹＡ３１，ＮＹＣ３１
と、セクタＳＣ３２を選択するためのトランジスタＮＹ
Ａ３２，ＮＹＣ３２の間に配置されている。
【０１７２】なお、セルアレイＢＣＬＡでのビットライ
ンＢＬ０〜ＢＬ２５５，ＲＢＬ０〜ＲＢＬ７，ＢＬ２５
６〜ＲＢＬ５１１の配置に応じて、ビットラインデコー
ダＢＢＬＤＥＣ−ＬＵおよびＢＢＬＤＥＣ−ＲＤと、ビ
ットラインデコーダＢＢＬＤＥＣ−ＬＤおよびＢＢＬＤ
ＥＣ−ＲＵでは、トランジスタＮＹＢ０〜ＮＹＢ２５
５，ＲＮＹＢ０〜ＲＮＹＢ７，ＮＹＢ２５６〜ＮＹＢ５
１１の配置、トランジスタＮＹＡ０〜ＮＹＡ３１，ＲＮ
ＹＡ，ＮＹＡ３２〜ＮＹＡ６３の配置、およびトランジ
スタＮＹＣ０〜ＮＹＣ６３の配置は、左右が互いに逆に
なる。また、上記のセクタ選択信号ＹＡ０〜ＹＡ７，Ｒ
ＹＡ，ＹＣ０〜ＹＣ７、およびビットライン選択信号Ｙ
Ｂ０〜ＹＢ７は、プリデコーダＰＤＥＣから供給される
か、あるいはプリデコーダＰＤＥＣからの制御信号に従
って、それぞれのビットラインデコーダＢＢＬＤＥＣに
おいて生成される。
【０１７３】［実施の形態２のソースラインデコーダＢ
ＳＬＤＥＣ］図２３はソースラインデコーダＢＳＬＤＥ
Ｃの構成例（レイアウト例）の回路図であり、図８また
は図５０と同じものには同じ符号を付してある。ソース
ラインデコーダＢＳＬＤＥＣは、冗長セクタＲＳＣがセ
ルアレイＢＣＬＡの中央に配置されていることに応じ
て、図５０のソースラインデコーダＵＳＬＤＥＣ（従来
の冗長メモリ回路のソースラインデコーダ）において、
冗長ソースラインＲＳＬを選択するためのＮＭＯＳトラ
ンジスタＲＮＹＡＢを中央に配置したものである。図２
３では、上記のトランジスタＲＮＹＡＢは、ソースライ
ンＳＬ３１を選択するためのトランジスタＮＹＡＢ３
１，ＮＹＣＢ３１と、ソースラインＳＬ３２を選択する
ためのトランジスタＮＹＡＢ３２，ＮＹＣＢ３２の間に
配置されている。
【０１７４】なお、セルアレイＢＣＬＡでのソースライ
ンＳＬ０〜ＳＬ３１，ＲＳＬ，ＳＬ３２〜ＳＬ６３の配
置に応じて、ソースラインデコーダＢＳＬＤＥＣ−ＬＵ
およびＢＳＬＤＥＣ−ＲＤと、ソースラインデコーダＢ
ＳＬＤＥＣ−ＬＤおよびＢＳＬＤＥＣ−ＲＵでは、トラ
ンジスタＮＹＡＢ０〜ＮＹＡＢ３１，ＲＮＹＡＢ，ＮＹ
ＡＢ３２〜ＮＹＡＢ６３の配置およびトランジスタＮＹ
ＡＢ０〜ＮＹＡＢ６３の配置は、左右が互いに逆にな
る。また、上記のセクタ選択信号ＹＡＢ０〜ＹＡＢ７，
ＲＹＡＢ，ＹＣＢ０〜ＹＣＢ７は、プリデコーダＰＤＥ
Ｃから供給されるか、あるいはプリデコーダＰＤＥＣか
らの制御信号に従って、それぞれのソースラインデコー
ダＢＳＬＤＥＣにおいて生成される。
【０１７５】［実施の形態２の冗長置換］図２４は本発
明の実施の形態２においての冗長置換を説明する図であ
る。この実施の形態２では、セクタＳＣ０〜ＳＣ６３の
いずれかの生じた１つの不良セクタＢＳＣ（図２４では
セクタＳＣ０〜ＳＣ３１のいずれかに生じた不良セクタ
である）を、セルアレイＢＣＬＡの中央に配置された冗
長セクタＲＳＣで冗長置換する。
【０１７６】また、図２４において、不良セクタＢＳＣ
のアクセス順のときに、不良セクタＢＳＣを冗長置換し
た冗長セクタＲＳＣがアクセスされる。なお、図２４は
上側のセルアレイＢＣＬＡ−ＬＵまたはＢＣＬＡ−ＲＵ
での冗長置換についての説明図であり、下側のセルアレ
イＢＣＬＡ−ＬＤまたはＢＣＬＡ−ＲＤでは、図２４に
おいてワードラインデコーダＷＬＤＥＣはセクタＳＣ０
の側に配置されている。
【０１７７】このように実施の形態２では、セルアレイ
ＢＣＬＡの中央に冗長セクタＲＳＣを配置したので、ワ
ードラインデコーダＷＬＤＥＣから不良セクタＢＳＣま
での距離（不良セクタＢＳＣと冗長セクタＲＳＣの間の
ワードラインの長さ）と、ワードラインデコーダＷＬＤ
ＥＣから冗長セクタＲＳＣ（上記の不良セクタＢＳＣを
冗長置換する冗長セクタ）までの距離との変動量の最大
値を従来の半分にすることができる。つまり、図２４の
ように、セクタＳＣ０〜ＳＣ３１のいずれかに不良セク
タＢＳＣを生じたときに、ワードラインデコーダＷＬＤ
ＥＣから不良セクタＢＳＣまでの距離と、ワードライン
デコーダＷＬＤＥＣから冗長セクタＲＳＣまでの距離と
の変動量の最大値が従来の半分になる。なお、実施の形
態２においてセクタＳＣ３２〜ＳＣ６３のいずれかに不
良セクタＢＳＣを生じたときの上記距離の変動量の最大
値は、従来のセルアレイＵＣＬＡ（図５２参照）におい
て不良セクタＢＳＣを生じたときの上記距離の変動量の
最大値の半分である。
【０１７８】従って、不良セクタＢＳＣに代えて冗長セ
クタＲＳＣをアクセスするときに、ワードラインＷＬの
寄生容量および寄生抵抗の変動あるいはゲートディスタ
ーブに起因して生じるメモリセルの書き込みしきい値
（または読み出ししきい値）の正しい値からのずれ量の
変動を低減することができる。これにより、冗長置換を
したセルアレイＢＣＬＡにおいての書き込みしきい値
（または読み出ししきい値）のずれ量のプロファイルの
冗長セクタＲＳＣでの変動を従来よりも低減できるの
で、再生音声信号の音質の劣化を低減することができ
る。
【０１７９】このように実施の形態２によれば、セルア
レイＢＣＬＡの中央に冗長セクタＲＳＣを配置したこと
により、再生音声信号の音質の劣化を低減することがで
きる。また、それぞれのセルアレイＢＣＬＡに冗長セク
タＲＳＣを１つ配置する構成なので、アナログ音声フラ
ッシュメモリのチップ面積を従来と同等にすることがで
きる。
【０１８０】図２５は本発明の実施の形態２の他のメモ
リユニットの構成図（レイアウト図）である。図２５で
は、セルアレイＢＣＬＡの中央に２つの冗長セクタＲＳ
Ｃ０，ＲＳＣ１を配置している。このように、セルアレ
イＢＣＬＡの中央に複数の冗長セクタを配置することに
より、再生音声信号の音質の劣化を低減することができ
るとともに、冗長メモリ回路の冗長置換能力（アナログ
音声フラッシュメモリの製造歩留まり）を上げることが
できる。
【０１８１】実施の形態３ 図２６は本発明の実施の形態３のアナログ音声フラッシ
ュメモリの冗長メモリ回路の構成図（レイアウト図）で
ある。図２６において、図４６と同じものには同じ符号
を付してある。図２６の実施の形態３の冗長メモリ回路
は、プリデコーダＰＤＥＣと、４つのメモリユニットＣ
ＭＥＵ（ＣＭＥＵ０，ＣＭＥＵ１，ＣＭＥＵ２，ＣＭＥ
Ｕ３）とを備える。この実施の形態３の冗長メモリ回路
は、図４６の従来の冗長メモリ回路において、セクタセ
レクト回路ＳＳＬを設けたものである。
【０１８２】図２７は図２６のメモリユニットＣＭＥＵ
の構成図（レイアウト図）であり、図４７と同じものに
は同じ符号を付してある。図２７において、メモリユニ
ットＣＭＥＵには、４つのセルアレイＵＣＬＡ（ＵＣＬ
Ａ−ＬＵ，ＵＣＬＡ−ＲＵ，ＵＣＬＡ−ＬＤ，ＵＣＬＡ
−ＲＤ）と、４つのワードラインデコーダＷＬＤＥＣ
（ＷＬＤＥＣ−ＬＵ，ＷＬＤＥＣ−ＲＵ，ＷＬＤＥＣ−
ＬＤ，ＷＬＤＥＣ−ＲＤ）と、４つのビットラインデコ
ーダＵＢＬＤＥＣ（ＵＢＬＤＥＣ−ＬＵ，ＵＢＬＤＥＣ
−ＲＵ，ＵＢＬＤＥＣ−ＬＤ，ＵＢＬＤＥＣ−ＲＤ）
と、４つのソースラインデコーダＵＳＬＤＥＣ（ＵＳＬ
ＤＥＣ−ＬＵ，ＵＳＬＤＥＣ−ＲＵ，ＵＳＬＤＥＣ−Ｌ
Ｄ，ＵＳＬＤＥＣ−ＲＤ）と、４つのセクタセレクト回
路ＳＳＬ（ＳＳＬ−ＬＵ，ＳＳＬ−ＲＵ，ＳＳＬ−Ｌ
Ｄ，ＳＳＬ−ＲＤ）とが設けられている。
【０１８３】［実施の形態３のメモリユニットＣＭＥ
Ｕ］この実施の形態３のメモリユニットＣＭＥＵは、図
４７のメモリユニットＵＭＥＵにおいて、セクタセレク
ト回路ＳＳＬ（ＳＳＬ−ＬＵ，ＳＳＬ−ＲＵ，ＳＳＬ−
ＬＤ，ＳＳＬ−ＲＤ）を設けたものである。ワードライ
ンデコーダＷＬＤＥＣ、ビットラインデコーダＵＢＬＤ
ＥＣ、ソースラインデコーダＵＳＬＤＥＣ、およびセク
タセレクト回路ＳＳＬは、それぞれセルアレイＵＣＬＡ
ごとに設けられている。
【０１８４】［セクタセレクト回路ＳＳＬ］セクタセレ
クト回路ＳＳＬは、プリデコーダＰＤＥＣからのセクタ
選択制御信号に従って、冗長論理を含んだセクタ選択信
号ＹＡ０〜ＹＡ７および冗長セクタ選択信号ＲＹＡ（ビ
ットラインデコーダＵＢＬＤＥＣに供給されるセクタ選
択信号）、またはソースラインデコーダＵＳＬＤＥＣに
供給する冗長論理を含んだセクタ選択信号ＹＡＢ０〜Ｙ
ＡＢ７および冗長セクタ選択信号ＲＹＡＢ（ソースライ
ンデコーダＵＳＬＤＥＣに供給されるセクタ選択信号）
を生成し、不良セクタを除いて（不良セクタをスキップ
して）、セクタＳＣ０〜ＳＣ６３および冗長セクタＲＳ
Ｃを、セルアレイＵＣＬＡの第１の端（ワードラインデ
コーダＷＬＤＥＣに近い側の端）から第２の端（ワード
ラインデコーダＷＬＤＥＣから遠い側の端）に、または
上記第２の端から上記第１の端に、順にアクセスさせ
る。
【０１８５】［実施の形態３のアクセス手順］図２８は
本発明の実施の形態３において冗長置換したときのセク
タＳＣおよび冗長セクタＲＳＣのアクセス順を説明する
図である。図２８のように、セルアレイＵＣＬＡ−ＬＵ
においてセクタＳＣ＜ｍ＞（ｍは０から６３までの任意
の整数）が不良セクタＢＳＣであり、セルアレイＵＣＬ
Ａ−ＬＤにおいてセクタＳＣ＜ｎ＞（ｎは０から６３ま
での任意の整数）が不良セクタＢＳＣであるときには、
音声フラッシュメモリのイニシャル動作時に、不良セク
タＢＳＣである上記のセクタＳＣ＜ｍ＞および上記のセ
クタＳＣ＜ｎ＞のアドレスがアドレスデコーダ内の不揮
発性のメモリからプリデコーダＰＤＥＣに読み出され
る。プリデコーダＰＤＥＣは、セルアレイＵＣＬＡ−Ｌ
Ｕをアクセスするときには、上記セクタＳＣ＜ｍ＞のア
ドレスに従って生成したセクタ選択制御信号を、セクタ
セレクト回路ＳＳＬ−ＬＵに供給し、セルアレイＵＣＬ
Ａ−ＬＤをアクセスするときには、上記セクタＳＣ＜ｎ
＞のアドレスに従って生成したセクタ選択制御信号を、
セクタセレクト回路ＳＳＬ−ＬＤに供給する。
【０１８６】セクタセレクト回路ＳＳＬ−ＬＵは、上記
のセクタ選択制御信号に従って、冗長論理を含んだセク
タ選択信号をビットラインデコーダＵＢＬＤＥＣ−ＬＵ
またはソースラインデコーダＵＳＬＤＥＣ−ＬＵに供給
し、セクタセレクト回路ＳＳＬ−ＬＤは、上記のセクタ
選択制御信号に従って、冗長論理を含んだセクタ選択信
号をビットラインデコーダＵＢＬＤＥＣ−ＬＤまたはソ
ースラインデコーダＵＳＬＤＥＣ−ＬＤに供給する。こ
れによって、図２８のように、セルアレイＵＣＬＡ−Ｌ
Ｕにおいて、セクタＳＣ０〜ＳＣ＜ｍ−１＞，ＳＣ＜ｍ
＋１＞〜ＳＣ６３、冗長セクタＲＳＣの順でアクセスが
なされ、セルアレイＵＣＬＡ−ＬＤにおいて、冗長セク
タＲＳＣ、セクタＳＣ０〜ＳＣ＜ｎ−１＞，ＳＣ＜ｎ＋
１＞〜ＳＣ６３の順でアクセスがなされる。
【０１８７】図２８において、まずセルアレイＵＣＬＡ
−ＬＵのセクタＳＣ０をアクセスし、次にセルアレイＵ
ＣＬＡ−ＲＵのセクタＳＣ０がアクセスする。これ以
降、セルアレイＵＣＬＡ−ＬＵのセクタＳＣ２〜ＳＣ＜
ｍ−１＞およびセルアレイＵＣＬＡ−ＲＵのセクタＳＣ
２〜ＳＣ＜ｍ−１＞を１つずつ交互にアクセスする。セ
ルアレイＵＣＬＡ−ＲＵのセクタＳＣ＜ｍ−１＞をアク
セスしたあと、セルアレイＵＣＬＡ−ＬＵにおいて不良
セクタＢＳＣであるセクタＳＣ＜ｍ＞をスキップしてセ
クタＳＣ＜ｍ＋１＞にシフトしてこのセクタＳＣ＜ｍ＋
１＞をアクセスし、次にセルアレイＵＣＬＡ−ＲＵのセ
クタＳＣ＜ｍ＞をアクセスする。これ以降、セルアレイ
ＵＣＬＡ−ＬＵのセクタＳＣ＜ｍ＋２＞〜ＳＣ６３およ
びセルアレイＵＣＬＡ−ＲＵのセクタＳＣ＜ｍ＋１＞〜
ＳＣ６２を１つずつ交互にアクセスする。そして、セル
アレイＵＣＬＡ−ＲＵのセクタＳＣ６２をアクセスした
あと、セルアレイＵＣＬＡ−ＬＵの冗長セクタＲＳＣを
アクセスし、次にセルアレイＵＣＬＡ−ＲＵのセクタＳ
Ｃ６３をアクセスして、セルアレイＵＣＬＡ−ＬＵおよ
びＵＣＬＡ−ＲＵのアクセスを終了する。
【０１８８】セルアレイＵＣＬＡ−ＬＵおよびＵＣＬＡ
−ＲＵのアクセスを終了すると、次にセルアレイＵＣＬ
Ａ−ＬＤにおいて冗長セクタＲＳＣをアクセスし、次に
セルアレイＵＣＬＡ−ＲＤのセクタＳＣ０をアクセスす
る。これ以降、セルアレイＵＣＬＡ−ＬＤのセクタＳＣ
０〜ＳＣ＜ｎ−１＞およびセルアレイＵＣＬＡ−ＲＤの
セクタＳＣ１〜ＳＣ６＜ｎ＞を１つずつ交互にアクセス
する。セルアレイＵＣＬＡ−ＲＤのセクタＳＣ＜ｎ＞を
アクセスしたあと、セルアレイＵＣＬＡ−ＬＵにおいて
不良セクタＢＳＣであるセクタＳＣ＜ｎ＞をスキップし
てセクタＳＣ＜ｎ＋１＞にシフトしてこのセクタＳＣ＜
ｎ＋１＞をアクセスし、次にセルアレイＵＣＬＡ−ＲＵ
のセクタＳＣ＜ｎ＋１＞をアクセスする。これ以降、セ
ルアレイＵＣＬＡ−ＬＵのセクタＳＣ＜ｎ＋２＞〜ＳＣ
６３およびセルアレイＵＣＬＡ−ＲＵのセクタＳＣ＜ｎ
＋２＞〜ＳＣ６３を１つずつ交互にアクセスして、セル
アレイＵＣＬＡ−ＬＤおよびＵＣＬＡ−ＲＤのアクセス
を終了する。
【０１８９】このように実施の形態３では、上側のセル
アレイＵＣＬＡ−ＬＵまたはＵＣＬＡ−ＲＵにおいて
は、不良セクタＢＳＣを除いてセクタＳＣ０から冗長セ
クタＲＳＣまでを、セルアレイＵＣＬＡの第２の端（ワ
ードラインデコーダＷＬＤＥＣから遠い側の端）から第
１の端（ワードラインデコーダＷＬＤＥＣに近い側の
端）に順にアクセスする。また、下側のセルアレイＵＣ
ＬＡ−ＬＤまたはＵＣＬＡ−ＲＤにおいては、不良セク
タＢＳＣを除いて冗長セクタＲＳＣからセクタＳＣ６３
までを、セルアレイＵＣＬＡの上記第１の端から上記第
２の端に順にアクセスする。
【０１９０】従来の冗長メモリ回路では、不良セクタＢ
ＳＣに代えて冗長セクタＲＳＣがアクセスされるので、
冗長セクタＲＳＣは不良セクタＢＳＣの代替セクタであ
るが、この実施の形態３では、不良セクタＢＳＣを冗長
セクタＲＳＣで置換したときに、上記のようにアクセス
するため、冗長セクタＲＳＣは不良セクタＢＳＣの代替
セクタにはならない。上側のセルアレイＵＣＬＡ−ＬＵ
またはＵＣＬＡ−ＲＵにおいては、不良セクタＢＳＣの
１あとのセクタＳＣ＜ｍ＋１＞が不良セクタＢＳＣの代
替セクタになり、セクタＳＣ＜ｍ＋１＞〜ＳＣ６２につ
いては、それぞれ１つあとのセクタＳＣ＜ｍ＋２＞〜Ｓ
Ｃ６３が代替セクタになり、冗長セクタＲＳＣはセクタ
ＳＣ６３の代替セクタになる。また、下側のセルアレイ
ＵＣＬＡ−ＬＤまたはＵＣＬＡ−ＲＤにおいては、不良
セクタＢＳＣの１つ前のセクタＳＣ＜ｎ−１＞が不良セ
クタＢＳＣの代替セクタになり、セクタＳＣ１〜ＳＣ＜
ｎ−１＞については、それぞれ１つ前のセクタ０〜ＳＣ
＜ｎ−２＞が代替セクタになり、冗長セクタＲＳＣはセ
クタＳＣ０の代替セクタになる。
【０１９１】このように実施の形態３では、不良セクタ
ＢＳＣの１つあとまたは１つ前のセクタＳＣが不良セク
タＢＳＣの代替セクタになるので、冗長置換をしたとき
のセルアレイＵＣＬＡにおいての書き込みしきい値（ま
たは読み出ししきい値）のずれ量のプロファイルを、冗
長置換をしていないときとほぼ同じにすることができ
る。これにより、冗長置換に起因する再生音声信号の音
質の劣化をほとんどなくすことができる（冗長置換した
ときの再生音声信号の音質を冗長置換していないときと
ほぼ同等にすることができる）。
【０１９２】［セクタセレクト回路ＳＳＬの構成例］図
２９は上側のセクタセレクト回路ＳＳＬ−Ｕ（ＳＳＬ−
ＬＵまたはＳＳＬ−ＲＵ）の構成例の回路図である。図
２９において、セクタセレクト回路ＳＳＬ−Ｕは、ＮＡ
ＮＤ回路ＮＡＨ０，ＮＡＨ１，…ＮＡＨ６３と、ＰＭＯ
ＳトランジスタＰｔｒと、ＮＭＯＳトランジスタＮｔｒ
と、抵抗Ｒと、ＮＭＯＳトランジスタＮｔａ０，Ｎｔａ
１，…Ｎｔａ６３と、ＮＭＯＳトランジスタＮｔｂ０，
Ｎｔｂ１，…Ｎｔｂ６３と、ＮＭＯＳトランジスタＮｔ
ｃ０，Ｎｔｃ１，…Ｎｔｃ６３と、ＮＭＯＳトランジス
タＮｔｄ０，Ｎｔｄ１，…Ｎｔｄ６３と、ＮＭＯＳトラ
ンジスタＮｔｅ０，Ｎｔｅ１，…Ｎｔｅ６３と、インバ
ータ回路ＩＶＨ０，ＩＶＨ１，…ＩＶＨ６３とを備え
る。ＮＡＮＤ回路ＮＡＨ０〜ＮＡＨ６３およびインバー
タ回路ＩＶＨ０〜ＩＶＨ６３の電源には、昇圧電源（例
えば１２［Ｖ］）が供給される。
【０１９３】ＮＡＮＤ回路ＮＡＨ０〜ＮＡＨ７の第１の
入力端子には、セクタ選択制御信号ＲＹＢ０が供給され
る。同じように、ＮＡＮＤ回路ＮＡＨ８〜ＮＡＨ１５，
ＮＡＨ１６〜ＮＡＨ２４，…ＮＡＨ５６〜ＮＡＨ６３の
第１の入力端子には、それぞれセクタ選択制御信号ＲＹ
Ｃ１，ＲＹＣ２，…ＲＹＣ７が供給される。ＮＡＮＤ回
路ＮＡＨ０，ＮＡＨ１，…ＮＡＨ７の第２の入力端子に
は、それぞれセクタ選択制御信号ＲＹＣ０，ＲＹＣ１，
…ＲＹＣ７が供給される。同じように、ＮＡＮＤ回路Ｎ
ＡＨ８，ＮＡＨ９，…ＮＡＨ６３の第２の入力端子に
も、それぞれセクタ選択制御信号ＲＹＣ０，ＲＹＣ１，
…ＲＹＣ７が供給される。
【０１９４】トランジスタＰｔｒのソース電極には上記
の昇圧電源が供給され、トランジスタＰｔｒのゲートは
接地されている。トランジスタＮｔｒのソース電極は抵
抗Ｒを介して接地され、トランジスタＮｔｒのゲートに
は、プリデコーダＰＤＥＣからの制御信号ＲＥＤが供給
される。トランジスタＮｔａ０〜Ｎｔａ６３は、トラン
ジスタＰｔｒのドレイン電極およびトランジスタＮｔｒ
のドレイン電極の間に、直列に設けられている。トラン
ジスタＮｔａ＜ｋ＞（ｋは０から６３までの任意の整
数）のゲートには、ＮＡＮＤ回路ＮＡＨ＜ｋ＞の出力信
号が入力され、トランジスタＮｔａ＜ｋ＞のソース電極
は、ノードｎ＜ｋ＞に接続されている。
【０１９５】トランジスタＮｔｂ＜ｋ＞，Ｎｔｃ＜ｋ
＞，Ｎｔｄ＜ｋ＞，Ｎｔｅ＜ｋ＞およびインバータ回路
ＩＶＨ＜ｋ＞は、１つのトランスファゲートを構成して
いる。トランジスタＮｔｂ＜ｋ＞のゲート、トランジス
タＮｔｄ＜ｋ＞のゲート、およびインバータ回路ＩＶＨ
＜ｋ＞の入力端子は、ノードｎ＜ｋ＞に接続されてい
る。トランジスタＮｔｃ＜ｋ＞のゲートおよびトランジ
スタＮｔｅ＜ｋ＞のゲートは、インバータ回路ＩＶＨ＜
ｋ＞の出力端子に接続されている。トランジスタＮｔｂ
＜ｋ＞のドレイン電極およびトランジスタＮｔｃ＜ｋ＞
のドレイン電極には、プリデコーダＰＤＥＣからの冗長
論理を含まないセクタ選択信号ＹＡＣ＜ｋ＞が供給され
る。トランジスタＮｔｂ＜ｋ＞のソース電極、トランジ
スタＮｔｃ＜ｋ＞のソース電極、トランジスタＮｔｄ＜
ｋ＞のドレイン電極、およびトランジスタＮｔｅ＜ｋ＞
のソース電極は、互いに接続されている。
【０１９６】トランジスタＮｔｄ０のソース電極は、ビ
ットラインデコーダＵＢＬＤＥＣおよびソースラインデ
コーダＵＳＬＤＥＣのセクタ選択信号ＳＡＣ０の入力端
子に接続されている。トランジスタＮｔｄ１，Ｎｔｄ
２，…Ｎｔｄ６３のソース電極およびトランジスタＮｔ
ｅ０，Ｎｔｅ１，…Ｎｔｅ６２のソース電極は、それぞ
れビットラインデコーダＵＢＬＤＥＣおよびソースライ
ンデコーダＵＳＬＤＥＣのセクタ選択信号ＳＡＣ１，Ｓ
ＡＣ２，…ＳＡＣ６３の入力端子に接続されている。ト
ランジスタＮｔｅ６３のソース電極は、ビットラインデ
コーダＵＢＬＤＥＣおよびソースラインデコーダＵＳＬ
ＤＥＣの冗長セクタ選択信号ＲＳＡＣの入力端子に接続
されている。
【０１９７】図２９の上側セクタセレクト回路ＳＳＬ−
Ｕの動作を以下に説明する。動作時には、制御信号ＲＥ
Ｄは”Ｈ（Ｈｉｇｈ）”レベルになり、トランジスタＮ
ｔｒはＯＮする。また、トランジスタＰｔｒはＯＮして
いる。抵抗Ｒの値は、トランジスタＰｔｒ，Ｎｔａ０〜
Ｎｔａ，Ｎｔｒの直列ＯＮ抵抗よりも十分に大きいもの
とする。
【０１９８】まず、冗長置換がされていないときには、
セクタ選択制御信号ＲＹＢ０〜ＲＹＢ７，ＲＹＣ０〜Ｒ
ＹＣ７は全て”Ｌ（Ｌｏｗ）”レベルになる。このた
め、ＮＡＮＤ回路ＮＡＨ０〜ＮＡＨ６３の出力信号は全
て”Ｈ”レベルになり、トランジスタＮｔａ０〜Ｎｔａ
６３は全てＯＮし、ノードｎ０〜ｎ６３は全て”Ｈ”レ
ベルになり、トランジスタＮｔｂ０〜Ｎｔｂ６３および
トランジスタＮｔｄ０〜Ｎｔｄ６３は全てＯＮし、トラ
ンジスタＮｔｃ０〜Ｎｔｃ６３およびトランジスタＮｔ
ｅ０〜Ｎｔｅ６３は全てＯＦＦする。
【０１９９】これにより、セクタ選択信号ＹＡＣ＜ｋ＞
が、トランジスタＮｔｂ＜ｋ＞およびＮｔｄ＜ｋ＞を介
し、セクタ選択信号ＳＡＣ＜ｋ＞として、ビットライン
デコーダＵＢＬＤＥＣおよびソースラインデコーダＵＳ
ＬＤＥＣに供給される。また、セクタ選択信号ＹＡＣ
０，ＹＡＣ１，…ＹＡＣ６３は、１つずつ順に”Ｈ”レ
ベルになる信号である。このため、セクタ選択信号ＳＡ
Ｃ０，ＳＡＣ１，…ＳＡＣ６３は、１つずつ順に”Ｈ”
レベルになる。しかし、冗長セクタ選択信号ＲＳＡＣ
は、トランジスタＮｔｅ６３がＯＦＦなので、”Ｈ”レ
ベルにはならない。これにより、ビットラインデコーダ
ＵＢＬＤＥＣまたはソースラインデコーダＵＳＬＤＥＣ
によって、セクタＳＣ０，ＳＣ１，…ＳＣ６３は順に選
択されるが、冗長セクタＲＳＣは選択されない。
【０２００】ここで、ビットラインデコーダＵＢＬＤＥ
Ｃは、データ書き込みまたはデータ読み出しのときに、
セクタ選択信号ＳＡＣ０〜ＳＡＣ６３に従ってセクタ選
択信号ＹＡ０〜ＹＡ７，ＹＣ０〜ＹＣ７（図４９参照）
を生成し、冗長セクタ選択信号ＲＳＡＣに従って冗長セ
クタ選択信号ＲＹＡを生成する。例えば、セクタ選択信
号ＳＡＣ０が”Ｈ”レベルのとき、セクタ選択信号ＹＡ
０およびＹＣ０を”Ｈ”レベルにして、ビットラインＢ
Ｌ０〜ＢＬ７を選択し、セクタ選択信号ＳＡＣ１が”
Ｈ”レベルのとき、セクタ選択信号ＹＡ０およびＹＣ１
を”Ｈ”レベルにして、ビットラインＢＬ８〜ＢＬ１５
を選択し、冗長セクタ選択信号ＲＳＡＣが”Ｈ”レベル
のとき、冗長セクタ選択信号ＲＹＡを”Ｈ”レベルにし
て、冗長ビットラインＲＢＬ０〜ＢＬ７を選択する。
【０２０１】また、ソースラインデコーダＵＳＬＤＥＣ
は、データ書き込みまたはデータ読み出しのときに、セ
クタ選択信号ＳＡＣ０〜ＳＡＣ６３に従ってセクタ選択
信号ＹＡＢ０〜ＹＡＢ７，ＹＣＢ０〜ＹＣＢ７（図５０
参照）を生成し、冗長セクタ選択信号ＲＳＡＣに従って
冗長セクタ選択信号ＲＹＡを生成する。例えば、セクタ
選択信号ＳＡＣ０が”Ｈ”レベルのとき、セクタ選択信
号ＹＡＢ０およびＹＣＢ０を”Ｈ”レベルにして、ソー
スラインＳＬ０を選択し、セクタ選択信号ＳＡＣ１が”
Ｈ”レベルのとき、セクタ選択信号ＹＡＢ０およびＹＣ
Ｂ１を”Ｈ”レベルにして、ソースラインＳＬ２を選択
し、冗長セクタ選択信号ＲＳＡＣが”Ｈ”レベルのと
き、冗長セクタ選択信号ＲＹＡＢを”Ｈ”レベルにし
て、冗長ソースラインＲＳＬを選択する。
【０２０２】次に、図２９のようにセクタＳＣ１が不良
セクタであるときには、セクタ選択制御信号ＲＹＢ０〜
ＲＹＢ７，ＲＹＣ０〜ＲＹＣ７の内、ＲＹＢ０およびＲ
ＹＣ１のみが”Ｈ”レベルになる。このため、ＮＡＮＤ
回路ＮＡＨ０〜ＮＡＨ６３の出力信号の内、ＮＡＨ１の
出力信号のみが”Ｌ”レベルになり、トランジスタＮｔ
ａ０〜Ｎｔａ６３の内、Ｎｔａ１のみがＯＦＦする。従
って、ノードｎ０は”Ｈ”レベル、ノードｎ１〜ｎ６３
は”Ｌ”レベルになり、トランジスタＮｔｂ０およびＮ
ｔｄ０はＯＮし、トランジスタＮｔｂ１〜Ｎｔｂ６３お
よびＮｔｄ１〜Ｎｔｄ６３はＯＦＦし、トランジスタＮ
ｔｃ０およびＮｔｅ０はＯＦＦし、トランジスタＮｔｃ
１〜Ｎｔｃ６３およびＮｔｅ１〜Ｎｔｅ６３はＯＮす
る。
【０２０３】これにより、セクタ選択信号ＹＡＣ０はセ
クタ選択信号ＳＡＣ０としてビットラインデコーダＵＢ
ＬＤＥＣおよびソースラインデコーダＵＳＬＤＥＣに供
給され、セクタ選択信号ＹＡＣ１，ＹＡＣ２，…ＹＡＣ
６２はそれぞれセクタ選択信号ＳＡＣ２，ＹＡＣ３，…
ＹＡＣ６３としてビットラインデコーダＵＢＬＤＥＣお
よびソースラインデコーダＵＳＬＤＥＣに供給され、セ
クタ選択信号ＹＡＣ６３は冗長セクタ選択信号ＲＳＡＣ
としてビットラインデコーダＵＢＬＤＥＣおよびソース
ラインデコーダＵＳＬＤＥＣに供給される。このため、
セクタ選択信号ＳＡＣ０，ＳＡＣ２〜ＳＡＣ６３および
冗長セクタ選択信号ＲＳＡＣは、１つずつ順に”Ｈ”レ
ベルになるが、セクタ選択信号ＳＡＣ１は、トランジス
タＮｔｅ０およびＮｔｄ１がともにＯＦＦなので、”
Ｈ”レベルにはならない。これにより、ビットラインデ
コーダＵＢＬＤＥＣまたはソースラインデコーダＵＳＬ
ＤＥＣによって、不良セクタであるセクタＳＣ１を除い
て、セクタＳＣ０，ＳＣ２，…ＳＣ６３および冗長セク
タＲＳＣがこの順に選択され、セクタＳＣ０，ＳＣ２，
…ＳＣ６３および冗長セクタＲＳＣは、それぞれセクタ
ＳＣ１（不良セクタ），ＳＣ２，…ＳＣ６３の代替セク
タになる。
【０２０４】図３０は下側のセクタセレクト回路ＳＳＬ
−Ｄ（ＳＳＬ−ＬＤまたはＳＳＬ−ＲＤ）の構成例の回
路図である。図３０の下側セクタセレクト回路ＳＳＬ−
Ｄは、図３０のセクタセレクト回路ＳＳＬ−Ｄは、図２
９のセクタセレクト回路ＳＳＬ−Ｕを僅かに回路修正す
ることによって実現できる。図３０において、セクタセ
レクト回路ＳＳＬ−Ｄは、ＮＡＮＤ回路ＮＡＨ０，ＮＡ
Ｈ１，…ＮＡＨ６３と、ＮＭＯＳトランジスタＮｔｒ
と、ＰＭＯＳトランジスタＰｔｒと、抵抗Ｒと、ＮＭＯ
ＳトランジスタＮｔａ０，Ｎｔａ１，…Ｎｔａ６３と、
ＮＭＯＳトランジスタＮｔｂ０，Ｎｔｂ１，…Ｎｔｂ６
３と、ＮＭＯＳトランジスタＮｔｃ０，Ｎｔｃ１，…Ｎ
ｔｃ６３と、ＮＭＯＳトランジスタＮｔｄ０，Ｎｔｄ
１，…Ｎｔｄ６３と、ＮＭＯＳトランジスタＮｔｅ０，
Ｎｔｅ１，…Ｎｔｅ６３と、インバータ回路ＩＶＨ０，
ＩＶＨ１，…ＩＶＨ６３とを備える。ＮＡＮＤ回路ＮＡ
Ｈ０〜ＮＡＨ６３およびインバータ回路ＩＶＨ０〜ＩＶ
Ｈ６３の電源には、昇圧電源（例えば１２［Ｖ］）が供
給される。
【０２０５】ＮＡＮＤ回路ＮＡＨ０〜ＮＡＨ７の第１の
入力端子には、セクタ選択制御信号ＲＹＢ０が供給され
る。同じように、ＮＡＮＤ回路ＮＡＨ８〜ＮＡＨ１５，
ＮＡＨ１６〜ＮＡＨ２４，…ＮＡＨ５６〜ＮＡＨ６３の
第１の入力端子には、それぞれセクタ選択制御信号ＲＹ
Ｃ１，ＲＹＣ２，…ＲＹＣ７が供給される。ＮＡＮＤ回
路ＮＡＨ０，ＮＡＨ１，…ＮＡＨ７の第２の入力端子に
は、それぞれセクタ選択制御信号ＲＹＣ０，ＲＹＣ１，
…ＲＹＣ７が供給される。同じように、ＮＡＮＤ回路Ｎ
ＡＨ８，ＮＡＨ９，…ＮＡＨ６３の第２の入力端子に
も、それぞれセクタ選択制御信号ＲＹＣ０，ＲＹＣ１，
…ＲＹＣ７が供給される。
【０２０６】図３０の下側セクタセレクト回路ＳＳＬ−
Ｄにおいて、図２９の上側セクタセレクト回路ＳＳＬ−
Ｕと異なる構成のみについて以下に説明する。トランジ
スタＮｔｒのソース電極は接地されており、トランジス
タＮｔｒのゲートには上記の昇圧電源が供給される。ト
ランジスタＰｔｒのソース電極には抵抗Ｒを介して上記
の昇圧電源が供給され、トランジスタＰｔｒのゲートに
は、プリデコーダＰＤＥＣからの制御信号ＲＥＤが供給
される。トランジスタＮｔｄ０のソース電極は、ビット
ラインデコーダＵＢＬＤＥＣおよびソースラインデコー
ダＵＳＬＤＥＣの冗長セクタ選択信号ＲＳＡＣの入力端
子に接続されている。トランジスタＮｔｄ１，Ｎｔｄ
２，…Ｎｔｄ６３のソース電極およびトランジスタＮｔ
ｅ０，Ｎｔｅ１，…Ｎｔｅ６２のソース電極は、それぞ
れビットラインデコーダＵＢＬＤＥＣおよびソースライ
ンデコーダＵＳＬＤＥＣのセクタ選択信号ＳＡＣ０，Ｓ
ＡＣ１，…ＳＡＣ６２の入力端子に接続されている。ト
ランジスタＮｔｅ６３のソース電極は、ビットラインデ
コーダＵＢＬＤＥＣおよびソースラインデコーダＵＳＬ
ＤＥＣのセクタ選択信号ＳＡＣ６３の入力端子に接続さ
れている。
【０２０７】図３０の下側セクタセレクト回路ＳＳＬ−
Ｄの動作を以下に説明する。動作時には、制御信号ＲＥ
Ｄは”Ｌ”レベルになり、トランジスタＯｔｒはＯＮす
る。また、トランジスタＮｔｒはＯＮしている。抵抗Ｒ
の値は、トランジスタＰｔｒ，Ｎｔａ０〜Ｎｔａ，Ｎｔ
ｒの直列ＯＮ抵抗よりも十分に大きいものとする。
【０２０８】まず、冗長置換がされていないときには、
セクタ選択制御信号ＲＹＢ０〜ＲＹＢ７，ＲＹＣ０〜Ｒ
ＹＣ７は全て”Ｌ”レベルになる。このため、ＮＡＮＤ
回路ＮＡＨ０〜ＮＡＨ６３の出力信号は全て”Ｈ”レベ
ルになり、トランジスタＮｔａ０〜Ｎｔａ６３は全てＯ
Ｎし、ノードｎ０〜ｎ６３は全て”Ｌ”レベルになり、
トランジスタＮｔｂ０〜Ｎｔｂ６３およびトランジスタ
Ｎｔｄ０〜Ｎｔｄ６３は全てＯＦＦし、トランジスタＮ
ｔｃ０〜Ｎｔｃ６３およびトランジスタＮｔｅ０〜Ｎｔ
ｅ６３は全てＯＮする。
【０２０９】これにより、セクタ選択信号ＹＡＣ＜ｋ＞
が、トランジスタＮｔｂ＜ｋ＞およびＮｔｄ＜ｋ＞を介
し、セクタ選択信号ＳＡＣ＜ｋ＞として、ビットライン
デコーダＵＢＬＤＥＣおよびソースラインデコーダＵＳ
ＬＤＥＣに供給される。また、セクタ選択信号ＹＡＣ
０，ＹＡＣ１，…ＹＡＣ６３は、１つずつ順に”Ｈ”レ
ベルになる信号である。このため、セクタ選択信号ＳＡ
Ｃ０，ＳＡＣ１，…ＳＡＣ６３は、１つずつ順に”Ｈ”
レベルになる。しかし、冗長セクタ選択信号ＲＳＡＣ
は、トランジスタＮｔｅ６３がＯＦＦなので、”Ｈ”レ
ベルにはならない。これにより、ビットラインデコーダ
ＵＢＬＤＥＣまたはソースラインデコーダＵＳＬＤＥＣ
によって、セクタＳＣ０，ＳＣ１，…ＳＣ６３は順に選
択されるが、冗長セクタＲＳＣは選択されない。
【０２１０】次に、図３０のようにセクタＳＣ０が不良
セクタであるときには、セクタ選択制御信号ＲＹＢ０〜
ＲＹＢ７，ＲＹＣ０〜ＲＹＣ７の内、ＲＹＢ０およびＲ
ＹＣ１のみが”Ｈ”レベルになる。このため、ＮＡＮＤ
回路ＮＡＨ０〜ＮＡＨ６３の出力信号の内、ＮＡＨ１の
出力信号のみが”Ｌ”レベルになり、トランジスタＮｔ
ａ０〜Ｎｔａ６３の内、Ｎｔａ１のみがＯＦＦする。従
って、ノードｎ０は”Ｈ”レベル、ノードｎ１〜ｎ６３
は”Ｌ”レベルになり、トランジスタＮｔｂ０およびＮ
ｔｄ０はＯＮし、トランジスタＮｔｂ１〜Ｎｔｂ６３お
よびＮｔｄ１〜Ｎｔｄ６３はＯＦＦし、トランジスタＮ
ｔｃ０およびＮｔｅ０はＯＦＦし、トランジスタＮｔｃ
１〜Ｎｔｃ６３およびＮｔｅ１〜Ｎｔｅ６３はＯＮす
る。
【０２１１】これにより、セクタ選択信号ＹＡＣ０は冗
長セクタ選択信号ＲＳＡＣとしてビットラインデコーダ
ＵＢＬＤＥＣおよびソースラインデコーダＵＳＬＤＥＣ
に供給され、セクタ選択信号ＹＡＣ１，ＹＡＣ２，…Ｙ
ＡＣ６３はそれぞれセクタ選択信号ＳＡＣ１，ＹＡＣ
１，…ＹＡＣ６３としてビットラインデコーダＵＢＬＤ
ＥＣおよびソースラインデコーダＵＳＬＤＥＣに供給さ
れる。このため、冗長セクタ選択信号ＲＳＡＣおよびセ
クタ選択信号ＳＡＣ１〜ＳＡＣ６３は、１つずつ順に”
Ｈ”レベルになるが、セクタ選択信号ＳＡＣ０は、トラ
ンジスタＮｔｅ０およびＮｔｄ１がともにＯＦＦなの
で、”Ｈ”レベルにはならない。これにより、ビットラ
インデコーダＵＢＬＤＥＣまたはソースラインデコーダ
ＵＳＬＤＥＣによって、不良セクタであるセクタＳＣ０
を除いて、冗長セクタＲＳＣおよびセクタＳＣ０，ＳＣ
２，…ＳＣ６３がこの順に選択され、冗長セクタＲＳＣ
はセクタＳＣ０（不良セクタ）の代替セクタになる。
【０２１２】以上のように実施の形態３によれば、セク
タセレクト回路ＳＳＬを設け、不良セクタを除いてセク
タＳＣ０〜ＳＣ６３および冗長セクタＲＳＣをセルアレ
イＵＣＬＡの第１の端（ワードラインデコーダＷＬＤＥ
Ｃに近い側の端）から第２の端（ワードラインデコーダ
ＷＬＤＥＣから遠い側の端）にまたは上記第２の端から
上記第１の端に順にアクセスするようにしたことによ
り、冗長置換に起因する再生音声信号の音質の劣化をほ
とんどなくすことができる。
【０２１３】図３１は本発明の実施の形態３の他のメモ
リユニットの構成図（レイアウト図）である。図３１
（ａ）では、セルアレイを上記実施の形態１のセルアレ
イＡＣＬＡとし、セルアレイの両端に冗長セクタＲＳＣ
（ＲＳＣ０，ＲＳＣ１）を配置している。また、図３１
（ｂ）では、セルアレイを上記実施の形態２のセルアレ
イＢＣＬＡ（図２１および図２４参照）とし、１つの冗
長セクタＲＳＣをセルアレイの中央に配置している。ま
た、図３１（ｃ）では、セルアレイを上記実施の形態２
の他のセルアレイＢＣＬＡ（図２５参照）とし、２つの
冗長セクタＲＳＣ０，ＲＳＣ１をセルアレイの中央に配
置している。図３１（ａ）および（ｃ）では、冗長置換
に起因する再生音声信号の音質の劣化をほとんどなくす
ことができるとともに、冗長メモリ回路の冗長置換能力
（アナログ音声フラッシュメモリの製造歩留まり）を上
げることができる。
【０２１４】実施の形態４ 図３２は本発明の実施の形態４のアナログ音声フラッシ
ュメモリの冗長メモリ回路の構成図（レイアウト図）で
ある。図３２において、図２または図４６と同じものに
は同じ符号を付してある。図３２の実施の形態４の冗長
メモリ回路は、プリデコーダＰＤＥＣと、４つのメモリ
ユニットＤＭＥＵ（ＤＭＥＵ０，ＤＭＥＵ１，ＤＭＥＵ
２，ＤＭＥＵ３）とを備える。
【０２１５】図３３は図３２のメモリユニットＤＭＥＵ
の構成図（レイアウト図）であり、図３または図４７と
同じものには同じ符号を付してある。図３３において、
メモリユニットＤＭＥＵには、４つのセルアレイＵＣＬ
Ａ（ＵＣＬＡ−ＬＵ，ＵＣＬＡ−ＲＵ，ＵＣＬＡ−Ｌ
Ｄ，ＵＣＬＡ−ＲＤ）と、４つのワードラインデコーダ
ＷＬＤＥＣ（ＷＬＤＥＣ−ＬＵ，ＷＬＤＥＣ−ＲＵ，Ｗ
ＬＤＥＣ−ＬＤ，ＷＬＤＥＣ−ＲＤ）と、４つのビット
ラインデコーダＵＢＬＤＥＣ（ＵＢＬＤＥＣ−ＬＵ，Ｕ
ＢＬＤＥＣ−ＲＵ，ＵＢＬＤＥＣ−ＬＤ，ＵＢＬＤＥＣ
−ＲＤ）と、４つのソースラインデコーダＵＳＬＤＥＣ
（ＵＳＬＤＥＣ−ＬＵ，ＵＳＬＤＥＣ−ＲＵ，ＵＳＬＤ
ＥＣ−ＬＤ，ＵＳＬＤＥＣ−ＲＤ）とが設けられてい
る。
【０２１６】［実施の形態４のメモリユニットＤＭＥ
Ｕ］この実施の形態４のメモリユニットＤＭＥＵは、図
４７のメモリユニットＵＭＥＵ（従来の冗長メモリ回路
のメモリユニット）において、ワードラインデコーダＷ
ＬＤＥＣをセルアレイＵＣＬＡの中央に配置したもので
ある。つまり、従来のメモリユニットＵＭＥＵ（図４７
参照）では、ワードラインデコーダＷＬＤＥＣは、セル
アレイＵＣＬＡの端に配置されていたが、実施の形態４
のメモリユニットＤＭＥＵでは、ワードラインデコーダ
ＷＬＤＥＣは、セルアレイＵＣＬＡのセクタＳＣ３１と
ＳＣ３２の間に配置されている。従って、従来のメモリ
ユニットＵＭＥＵでは、ワードラインデコーダＷＬＤＥ
Ｃは、左右に延びるワードラインＷＬ０〜ＷＬ２５５の
端に接続していたが、実施の形態４のメモリユニットＤ
ＭＥＵでは、ワードラインデコーダＷＬＤＥＣは、左右
に延びるワードラインＷＬ０〜ＷＬ２５５の中央に接続
している。
【０２１７】このように実施の形態４では、セルアレイ
ＵＣＬＡの中央にワードラインデコーダＷＬＤＥＣを配
置したので、ワードラインデコーダＷＬＤＥＣから不良
セクタまでの距離と、ワードラインデコーダＷＬＤＥＣ
から冗長セクタＲＳＣまでの距離との変動量の最大値を
従来の半分にすることができる。
【０２１８】従って、不良セクタＢＳＣに代えて冗長セ
クタＲＳＣをアクセスするときに、ワードラインＷＬの
寄生容量および寄生抵抗の変動あるいはゲートディスタ
ーブに起因して生じるメモリセルの書き込みしきい値
（または読み出ししきい値）の正しい値からのずれ量の
変動を低減することができる。これにより、冗長置換を
したセルアレイＵＣＬＡにおいての書き込みしきい値
（または読み出ししきい値）のずれ量のプロファイルの
冗長セクタＲＳＣでの変動を従来よりも低減できるの
で、再生音声信号の音質の劣化を低減することができ
る。また、実施の形態４では、ワードラインデコーダＷ
ＬＤＥＣをセルアレイＵＣＬＡの中央に配置しているの
で、実施の形態４のセルアレイＵＣＬＡにおいての冗長
置換をしてないときの上記ずれ量のプロファイルは、従
来のセルアレイＵＣＬＡにおいての冗長置換をしてない
ときの上記ずれ量のプロファイルよりも改善されたもの
になっている。
【０２１９】以上のように実施の形態４によれば、セル
アレイＵＣＬＡの中央にワードラインデコーダＷＬＤＥ
Ｃを配置したことにより、再生音声信号の音質の劣化を
低減することができる。また、それぞれのセルアレイＵ
ＣＬＡに冗長セクタＲＳＣを１つ配置する構成なので、
アナログ音声フラッシュメモリのチップ面積を従来と同
等にすることができる。
【０２２０】図３４は本発明の実施の形態４の他のメモ
リユニットの構成図（レイアウト図）である。なお、図
３４においては、ビットラインデコーダおよびソースラ
インデコーダを省略している。図３４（ａ）では、セル
アレイを上記実施の形態１のセルアレイＡＣＬＡとし、
セルアレイの両端に冗長セクタＲＳＣ（ＲＳＣ０，ＲＳ
Ｃ１）を配置している。また、図３４（ｂ）では、セル
アレイを上記実施の形態２のセルアレイＢＣＬＡ（図２
１および図２４参照）とし、１つの冗長セクタＲＳＣを
セルアレイの中央に配置し、この冗長セクタＲＳＣの内
側にワードラインデコーダＷＬＤＥＣを配置している。
また、図３４（ｃ）では、セルアレイを上記実施の形態
２のセルアレイＢＣＬＡ（図２１および図２４参照）と
し、１つの冗長セクタＲＳＣをセルアレイの中央に配置
し、この冗長セクタＲＳＣの外側にワードラインデコー
ダＷＬＤＥＣを配置している。図３４（ｄ）では、セル
アレイを上記実施の形態２の他のセルアレイＢＣＬＡ
（図２５参照）とし、２つの冗長セクタＲＳＣ０，ＲＳ
Ｃ１をセルアレイの中央に配置し、これらの冗長セクタ
ＲＳＣ０とＲＳＣ１の間にワードラインデコーダＷＬＤ
ＥＣを配置している。図３４（ａ）および（ｄ）では、
再生音声信号の音質の劣化を低減することができるとと
もに、冗長メモリ回路の冗長置換能力（アナログ音声フ
ラッシュメモリの製造歩留まり）を上げることができ
る。
【０２２１】実施の形態５ 図３５は本発明の実施の形態５のアナログ音声フラッシ
ュメモリの冗長メモリ回路の構成図（レイアウト図）で
ある。図３５において、図２６または図３２と同じもの
には同じ符号を付してある。図３５の実施の形態５の冗
長メモリ回路は、プリデコーダＰＤＥＣと、４つのメモ
リユニットＥＭＥＵ（ＥＭＥＵ０，ＥＭＥＵ１，ＥＭＥ
Ｕ２，ＥＭＥＵ３）とを備える。
【０２２２】図３６は図３５のメモリユニットＥＭＥＵ
の構成図（レイアウト図）であり、図２７または図３３
と同じものには同じ符号を付してある。図３６におい
て、メモリユニットＥＭＥＵには、４つのセルアレイＵ
ＣＬＡ（ＵＣＬＡ−ＬＵ，ＵＣＬＡ−ＲＵ，ＵＣＬＡ−
ＬＤ，ＵＣＬＡ−ＲＤ）と、４つのワードラインデコー
ダＷＬＤＥＣ（ＷＬＤＥＣ−ＬＵ，ＷＬＤＥＣ−ＲＵ，
ＷＬＤＥＣ−ＬＤ，ＷＬＤＥＣ−ＲＤ）と、４つのビッ
トラインデコーダＵＢＬＤＥＣ（ＵＢＬＤＥＣ−ＬＵ，
ＵＢＬＤＥＣ−ＲＵ，ＵＢＬＤＥＣ−ＬＤ，ＵＢＬＤＥ
Ｃ−ＲＤ）と、４つのソースラインデコーダＵＳＬＤＥ
Ｃ（ＵＳＬＤＥＣ−ＬＵ，ＵＳＬＤＥＣ−ＲＵ，ＵＳＬ
ＤＥＣ−ＬＤ，ＵＳＬＤＥＣ−ＲＤ）と、４つのセクタ
セレクト回路ＳＳＬ（ＳＳＬ−ＬＵ，ＳＳＬ−ＲＵ，Ｓ
ＳＬ−ＬＤ，ＳＳＬ−ＲＤ）とが設けられている。
【０２２３】［実施の形態５のメモリユニットＥＭＥ
Ｕ］この実施の形態５のメモリユニットＥＭＥＵは、上
記実施の形態４のメモリユニットＤＭＥＵ（図３２およ
び図３３参照）において、上記実施の形態３のセクタセ
レクト回路ＳＳＬ（図２８〜図３０参照）を設けたもの
である。つまり、ワードラインデコーダＷＬＤＥＣをセ
ルアレイＵＣＬＡの中央に配置するとともに、不良セク
タＢＳＣを除いてセクタＳＣ０〜ＳＣ６３および冗長セ
クタＲＳＣを配置順にアクセスできるようにしたもので
ある。
【０２２４】この実施の形態５では、上記実施の形態３
と同じように、不良セクタの１つあとまたは１つ前のセ
クタＳＣが不良セクタの代替セクタになるので、冗長置
換をしたときのセルアレイＵＣＬＡにおいての書き込み
しきい値（または読み出ししきい値）のずれ量のプロフ
ァイルを、冗長置換をしていないときとほぼ同じにする
ことができる。これにより、冗長置換に起因する再生音
声信号の音質の劣化をほとんどなくすことができる（冗
長置換したときの再生音声信号の音質を冗長置換してい
ないときとほぼ同等にすることができる）。さらに、実
施の形態５では、ワードラインデコーダＷＬＤＥＣをセ
ルアレイＵＣＬＡの中央に配置しているので、実施の形
態５のセルアレイＵＣＬＡにおいての冗長置換をしたと
きおよび冗長置換をしていないときの上記ずれ量のプロ
ファイルは、上記実施の形態３のセルアレイＵＣＬＡに
おいての冗長置換をしたときおよび冗長置換をしていな
いときの上記ずれ量のプロファイルよりもそれぞれ改善
されたものになっている。
【０２２５】以上のように実施の形態５によれば、セル
アレイＵＣＬＡの中央にワードラインデコーダＷＬＤＥ
Ｃを配置するとともに、セクタセレクト回路ＳＳＬを設
け、不良セクタを除いてセクタＳＣ０〜ＳＣ６３および
冗長セクタＲＳＣをセルアレイＵＣＬＡの第１の端（ワ
ードラインデコーダＷＬＤＥＣに近い側の端）から第２
の端（ワードラインデコーダＷＬＤＥＣから遠い側の
端）にまたは上記第２の端から上記第１の端に順にアク
セスするようにしたことにより、冗長置換に起因する再
生音声信号の音質の劣化をほとんどなくすことができ
る。
【０２２６】図３７は本発明の実施の形態５の他のメモ
リユニットの構成図（レイアウト図）である。なお、図
３７においては、ビットラインデコーダおよびソースラ
インデコーダを省略している。図３７（ａ）は、図３４
（ａ）のメモリユニット（上記実施の形態４の他のメモ
リユニット）において、セクタセレクト回路ＳＳＬを設
けたものである。また、図３７（ｂ）は、図３４（ｂ）
のメモリユニット（上記実施の形態４の他のメモリユニ
ット）において、セクタセレクト回路ＳＳＬを設けたも
のである。図３７（ａ）では、冗長置換に起因する再生
音声信号の音質の劣化をほとんどなくすことができると
ともに、冗長メモリ回路の冗長置換能力（アナログ音声
フラッシュメモリの製造歩留まり）を上げることができ
る。
【０２２７】実施の形態６ 図３８は本発明の実施の形態６のアナログ音声フラッシ
ュメモリの冗長メモリ回路の構成図（レイアウト図）で
ある。図３８において、図４６と同じものには同じ符号
を付してある。図３８の実施の形態６の冗長メモリ回路
は、プリデコーダＰＤＥＣと、４つのメモリユニットＦ
ＭＥＵ（ＦＭＥＵ０，ＦＭＥＵ１，ＦＭＥＵ２，ＦＭＥ
Ｕ３）とを備える。
【０２２８】図３９は図３８のメモリユニットＦＭＥＵ
の構成図（レイアウト図）であり、図４７と同じものに
は同じ符号を付してある。図３９において、メモリユニ
ットＦＭＥＵには、４つのセルアレイＵＣＬＡ（ＵＣＬ
Ａ−ＬＵ，ＵＣＬＡ−ＲＵ，ＵＣＬＡ−ＬＤ，ＵＣＬＡ
−ＲＤ）と、４つのワードラインデコーダＷＬＤＥＣ
（ＷＬＤＥＣ−ＬＵ，ＷＬＤＥＣ−ＲＵ，ＷＬＤＥＣ−
ＬＤ，ＷＬＤＥＣ−ＲＤ）と、４つのビットラインデコ
ーダＵＢＬＤＥＣ（ＵＢＬＤＥＣ−ＬＵ，ＵＢＬＤＥＣ
−ＲＵ，ＵＢＬＤＥＣ−ＬＤ，ＵＢＬＤＥＣ−ＲＤ）
と、４つのソースラインデコーダＵＳＬＤＥＣ（ＵＳＬ
ＤＥＣ−ＬＵ，ＵＳＬＤＥＣ−ＲＵ，ＵＳＬＤＥＣ−Ｌ
Ｄ，ＵＳＬＤＥＣ−ＲＤ）と、４つのワードラインセレ
クト回路ＷＳＬ（ＷＳＬ−ＬＵ，ＷＳＬ−ＲＵ，ＷＳＬ
−ＬＤ，ＷＳＬ−ＲＤ）と、４つの冗長セクタセレクト
回路ＲＳＳＬ（ＲＳＳＬ−ＬＵ，ＲＳＳＬ−ＲＵ，ＲＳ
ＳＬ−ＬＤ，ＲＳＳＬ−ＲＤ）とが設けられている。
【０２２９】［実施の形態６のメモリユニットＦＭＥ
Ｕ］この実施の形態６のメモリユニットＦＭＥＵは、ワ
ードラインセレクト回路ＷＳＬおよび冗長セクタセレク
ト回路ＲＳＳＬを設け、レフト側セルアレイＵＣＬＡ−
Ｌの不良セクタを冗長セクタＲＳＣ−Ｒ（ライト側セル
アレイＵＣＬＡ−Ｒの冗長セクタＲＳＣ）で置換するこ
と、およびライト側の不良セクタを冗長セクタＲＳＣ−
Ｌ（レフト側セルアレイＵＣＬＡ−Ｌの冗長セクタＲＳ
Ｃ）で置換することを可能にしたものである。ワードラ
インデコーダＷＬＤＥＣは、冗長セクタＲＳＣとセクタ
ＳＣ（ＳＣ６３またはＳＣ０）の間に配置されており、
ワードラインセレクト回路ＷＳＬは、冗長セクタＲＳＣ
ワードラインデコーダＷＬＤＥＣの間に配置されてい
る。ワードラインデコーダＷＬＤＥＣ、ビットラインデ
コーダＵＢＬＤＥＣ、ソースラインデコーダＵＳＬＤＥ
Ｃ、ワードラインセレクト回路ＷＳＬ、および冗長セク
タセレクト回路ＲＳＳＬは、それぞれセルアレイＵＣＬ
Ａごとに設けられている。
【０２３０】［ワードラインセレクト回路ＷＳＬ］レフ
ト側ワードラインセレクト回路ＷＳＬ−Ｌ（ＷＳＬ−Ｌ
ＵまたはＷＳＬ−ＬＤ）は、レフト側セルアレイＵＣＬ
Ａ−Ｌの不良セクタを冗長置換する冗長セクタのアクセ
ス順のときに、プリデコーダＰＤＥＣからのワードライ
ン選択制御信号に従って、冗長ワードラインＲＷＬ−Ｌ
（レフト側の冗長セクタＲＳＣ−Ｒに接続するワードラ
イン（冗長ワードラインＲＷＬ））、または冗長ワード
ラインＲＷＬ−Ｒ（ライト側の冗長セクタＲＳＣ−Ｒに
接続するワードライン）のいずれかを選択し、選択した
冗長ワードラインＲＷＬを、ワードラインＷＬ−Ｌ（レ
フト側ワードラインデコーダＷＬＤＥＣ−Ｌに接続する
ワードラインＷＬ）に接続する。また、ライト側ワード
ラインセレクト回路ＷＳＬ−Ｒ（ＷＳＬ−ＲＵまたはＷ
ＳＬ−ＲＤ）は、ライト側セルアレイＵＣＬＡ−Ｒの不
良セクタを冗長置換する冗長セクタのアクセス順のとき
に、プリデコーダＰＤＥＣからのワードライン選択制御
信号に従って、冗長ワードラインＷＬ−Ｒまたはワード
ラインＷＬ−Ｌのいずれかを選択し、選択した冗長ワー
ドラインＲＷＬを、ワードラインＷＬ−Ｒ（ライト側ワ
ードラインデコーダＷＬＤＥＣ−Ｒに接続するワードラ
インＷＬ）に接続する。
【０２３１】［冗長セクタセレクト回路ＲＳＳＬ］レフ
ト側冗長セクタセレクト回路ＲＳＳＬ−Ｌ（ＲＳＳＬ−
ＬＵまたはＲＳＳＬ−ＬＤ）は、レフト側セルアレイＵ
ＣＬＡ−Ｌの不良セクタを冗長置換する冗長セクタのア
クセス順のときに、プリデコーダＰＤＥＣからの冗長セ
クタ選択制御信号に従って、冗長ビットラインＲＢＬ−
Ｌ（レフト側セルアレイＵＣＬＡ−Ｌの冗長ビットライ
ンＲＢＬ）および冗長ソースラインＲＳＬ−Ｌ（レフト
側セルアレイＵＣＬＡ−Ｌの冗長ソースラインＲＳ
Ｌ）、または冗長ビットラインＲＢＬ−Ｒ（レフト側セ
ルアレイＵＣＬＡ−Ｒの冗長ビットラインＲＢＬ）およ
び冗長ソースラインＲＳＬ−Ｒ（レフト側セルアレイＵ
ＣＬＡ−Ｒの冗長ソースラインＲＳＬ）のいずれかを選
択する。また、ライト側冗長セクタセレクト回路ＲＳＳ
Ｌ−Ｒ（ＲＳＳＬ−ＲＵまたはＲＳＳＬ−ＲＤ）は、ラ
イト側セルアレイＵＣＬＡ−Ｒの不良セクタを冗長置換
する冗長セクタのアクセス順のときに、プリデコーダＰ
ＤＥＣからの冗長セクタ選択制御信号に従って、冗長ビ
ットラインＲＢＬ−Ｒおよび冗長ソースラインＲＳＬ−
Ｒ、または冗長ビットラインＲＢＬ−Ｒおよび冗長ソー
スラインＲＳＬ−Ｒのいずれかを選択する。
【０２３２】これらワードラインセレクト回路ＷＳＬお
よび冗長セクタセレクト回路ＲＳＳＬは、レフト側セル
アレイＵＣＬＡ−Ｌの不良セクタを冗長置換する冗長セ
クタのアクセス順のときにライト側セルアレイＵＣＬＡ
−Ｒの冗長セクタＲＳＣをアクセスする、あるいは逆に
ライト側セルアレイＵＣＬＡ−Ｒの不良セクタを冗長置
換する冗長セクタのアクセス順のときにレフト側セルア
レイＵＣＬＡ−Ｌの冗長セクタＲＳＣをアクセスする冗
長セレクト手段を構成している。
【０２３３】［実施の形態６の冗長置換］図４０は実施
の形態６の冗長置換を説明する図である。図４０のよう
に、レフト側セルアレイＵＣＬＡ−Ｌに２つの不良セク
タＢＳＣ−Ｌ０，ＢＳＣ−Ｌ１を生じたときには（ライ
ト側セルアレイＵＣＬＡ−Ｒには不良セクタを生じてい
ないものとする）、これらの不良セクタＢＳＣ−Ｌ０，
ＢＳＣ−Ｌ１を、レフト側の冗長セクタＲＳＣ−Ｌおよ
びライト側の冗長セクタＲＳＣ−Ｒでそれぞれ置換す
る。同じように、ライト側セルアレイＵＣＬＡ−Ｒに２
つの不良セクタＢＳＣを生じたときには（レフト側セル
アレイＵＣＬＡ−Ｌには不良セクタを生じていないもの
とする）、これらの不良セクタを、ライト側の冗長セク
タＲＳＣ−Ｒおよびレフト側の冗長セクタＲＳＣ−Ｌで
それぞれ置換する。なお、レフト側セルアレイＵＣＬＡ
−Ｌに１つの不良セクタを生じたときには、レフト側の
冗長セクタＲＳＣ−Ｌで置換し、ライト側セルアレイＵ
ＣＬＡ−Ｒに１つの不良セクタを生じたときには、ライ
ト側の冗長セクタＲＳＣ−Ｒで置換する。
【０２３４】図４０のように、レフト側の不良セクタＢ
ＳＣ０をレフト側の冗長セクタＲＳＣ−Ｌで置換し、レ
フト側の不良セクタＢＳＣ１をライト側の冗長セクタＲ
ＳＣ−Ｒで置換したときには、不良セクタＢＳＣ０のア
クセス順のときに冗長セクタＲＳＣ−Ｌをアクセスし、
不良セクタＢＳＣ１のアクセス順のときに冗長セクタＲ
ＳＣ−Ｒをアクセスする。
【０２３５】冗長セクタＲＳＣ−Ｌをアクセスすると
き、レフト側ワードラインセレクト回路ＷＳＬ−Ｌは、
冗長セクタＲＳＣ−Ｌに接続している冗長ワードライン
ＲＷＬ−Ｌを選択し、この冗長ワードラインＲＷＬ−Ｌ
をワードラインＷＬ−Ｌ（レフト側ワードラインデコー
ダＷＬＤＥＣ−Ｌ）に接続する。レフト側冗長セクタセ
レクト回路ＲＳＳＬ−Ｌは、冗長セクタＲＳＣ−Ｌに接
続している冗長ビットラインＲＢＬ−Ｌおよび冗長ソー
スラインＳＬ−Ｌを選択し、これらの冗長ビットライン
ＲＢＬ−Ｌおよび冗長ソースラインＲＳＬ−Ｌを、レフ
ト側ワードラインデコーダＵＷＬＤＥＣ−Ｌ、レフト側
ビットラインデコーダＵＢＬＤＥＣ−Ｌ、およびレフト
側ソースラインデコーダＵＳＬＤＥＣ−Ｌにそれぞれ接
続する。
【０２３６】また、冗長セクタＲＳＣ−Ｒをアクセスす
るとき、レフト側ワードラインセレクト回路ＷＳＬ−Ｌ
は、冗長セクタＲＳＣ−Ｒに接続している冗長ワードラ
インＲＷＬ−Ｒを選択し、この冗長ワードラインＲＷＬ
−Ｒを、ワードラインＷＬ−Ｌ（レフト側ワードライン
デコーダＷＬＤＥＣ−Ｌ）に接続し、冗長ワードライン
ＲＷＬ−ＬをワードＷＬ−Ｌから切り離す。レフト側冗
長セクタセレクト回路ＲＳＳＬ−Ｌは、冗長セクタＲＳ
Ｃ−Ｒに接続しているライト側の冗長ビットラインＲＢ
Ｌ−Ｂおよびライト側の冗長ソースラインＳＬ−Ｒを選
択し、これらの冗長ビットラインＢＬ−Ｒおよび冗長ソ
ースラインＳＬ−Ｒをレフト側ビットラインデコーダＵ
ＢＬＤＥＣ−Ｌおよびレフト側ソースラインデコーダＵ
ＳＬＤＥＣ−Ｌにそれぞれ接続し、レフト側の冗長ビッ
トラインＢＬ−Ｌおよびレフト側の冗長ソースラインＳ
Ｌ−Ｌをレフト側ビットラインデコーダＵＢＬＤＥＣ−
Ｌおよびレフト側ソースラインデコーダＵＳＬＤＥＣ−
Ｌからそれぞれ切り離す。このとき、ライト側ワードラ
インセレクト回路ＷＳＬ−Ｒは、冗長ワードラインＲＷ
Ｌ−ＲをワードラインＷＬ−Ｒ（ライト側ワードライン
デコーダＷＬＤＥＣ−Ｒ）から切り離す。ライト側冗長
セクタセレクト回路ＲＳＳＬ−Ｒは、ライト側の冗長ビ
ットラインＲＢＬ−Ｂおよびライト側の冗長ソースライ
ンＳＬ−Ｒをライト側ビットラインデコーダＵＢＬＤＥ
Ｃ−Ｒおよびライト側ソースラインデコーダＵＳＬＤＥ
Ｃ−Ｒからそれぞれ切り離す。
【０２３７】このように実施の形態６では、ワードライ
ンセレクト回路ＷＳＬおよび冗長セクタセレクト回路Ｒ
ＳＳＬを設け、レフト側の不良セクタをレフト側の冗長
セクタＲＳＣ−Ｒまたはライト側の冗長セクタＲＳＣ−
Ｒのいずれでも置換できる構成にするとともに、ライト
側の不良セクタを冗長セクタＲＳＣ−ＲまたはＲＳＣ−
Ｌのいずれでも置換できるようにしたので、１つのセル
アレイＵＣＬＡについて２つの不良セクタまで冗長救済
が可能である（ただし、レフト側セルアレイＵＣＬＡ−
Ｌおよびライト側ＵＣＬＡ−Ｒにおいて冗長救済できる
不良セクタは合計２つまで）。これにより、冗長メモリ
回路の冗長置換能力を従来よりも上げることができるの
で、アナログ音声フラッシュメモリの製造歩留まりを従
来よりも上げることができる。また、メモリセル部に配
置された冗長セクタＲＳＣの個数は従来と同じなので、
アナログ音声フラッシュメモリのチップ面積を従来と同
等にすることが可能である。
【０２３８】［ワードラインセレクト回路ＷＳＬの構成
例］図４１はワードラインセレクト回路ＷＳＬの構成例
の回路図である。図４１において、ＲＷＬ−Ｌ０，ＲＷ
Ｌ−Ｌ１，…ＲＷＬ−Ｌ２５５は、レフト側の冗長セク
タＲＳＣ−Ｌに接続している冗長ワードライン、ＲＷＬ
−Ｒ０，ＲＷＬ−Ｒ１，…ＲＷＬ−Ｒ２５５は、ライト
側の冗長セクタＲＳＣ−Ｒに接続している冗長ワードラ
イン、ＷＬ−Ｌ０，ＷＬ−Ｌ１，…ＷＬ−Ｌ２５５はレ
フト側ワードデコーダＷＬＤＥＣ−Ｌに接続しているワ
ードライン、ＷＬ−Ｒ０，ＷＬ−Ｒ１，…ＷＬ−Ｒ２５
５はライト側ワードラインデコーダＷＬＤＥＣ−Ｒに接
続しているワードライン、ＷＳＬ−Ｌはレフト側ワード
ラインセレクト回路（ＷＳＬ−ＬＵまたはＷＳＬ−Ｌ
Ｄ）、ＷＳＬ−Ｒはライト側ワードラインセレクト回路
（ＷＳＬ−ＲＵまたはＷＳＬ−ＲＤ）である。
【０２３９】図４１において、レフト側ワードラインセ
レクト回路ＷＳＬ−Ｌは、ＮＭＯＳトランジスタＮＬＡ
０，ＮＬＡ１，…ＮＬＡ２５５と、ＮＭＯＳトランジス
タＮＬＢ０，ＮＬＢ１，…ＮＬＢ２５５と、インバータ
回路ＩＶＬとを備える。トランジスタＮＬＡ０〜ＮＬＡ
２５５のゲートには、ワードライン選択制御信号ＷＣＬ
が入力され、トランジスタＮＬＢ０〜ＮＬＢ２５５のゲ
ートには、ワードライン選択制御信号ＷＣＬをインバー
タ回路ＩＶＬで反転した信号が入力される。トランジス
タＮＬＡ０，ＮＬＡ１，…ＮＬＡ２５５のドレイン電極
およびトランジスタＮＬＢ０，ＮＬＢ１，…ＮＬＢ２５
５のドレイン電極は、それぞれワードラインＷＬ−Ｌ
０，ＷＬ−Ｌ１，…ＷＬ−Ｌ２５５に接続している。ト
ランジスタＮＬＡ０，ＮＬＡ１，…ＮＬＡ２５５のソー
ス電極は、それぞれ冗長ワードラインＲＷＬ−Ｌ０，Ｒ
ＷＬ−Ｌ１，…ＲＷＬ−Ｌ２５５に接続しており、トラ
ンジスタＮＬＢ０，ＮＬＢ１，…ＮＬＢ２５５のソース
電極は、それぞれ冗長ワードラインＲＷＬ−Ｒ０，ＲＷ
Ｌ−Ｒ１，…ＲＷＬ−Ｒ２５５に接続している。
【０２４０】このレフト側ワードラインセレクト回路Ｗ
ＳＬ−Ｌは、ワードライン選択制御信号ＷＣＬが”Ｈ”
レベルのときには、トランジスタＮＬＡ０〜ＮＬＡ２５
５がＯＮするとともに、トランジスタＮＬＢ０〜ＮＬＢ
２５５がＯＦＦし、冗長ワードラインＲＷＬ−Ｌ０，Ｒ
ＷＬ−Ｌ１，…ＲＷＬ−Ｌ２５５をそれぞれワードライ
ンＷＬ−Ｌ０，ＷＬ−Ｌ１，…ＷＬ−Ｌ２５５に接続す
る。また、ワードライン選択制御信号ＷＣＬが”Ｌ”レ
ベルのときには、トランジスタＮＬＡ０〜ＮＬＡ２５５
がＯＦＦするとともに、トランジスタＮＬＢ０〜ＮＬＢ
２５５がＯＮし、冗長ワードラインＲＷＬ−Ｒ０，ＲＷ
Ｌ−Ｒ１，…ＲＷＬ−Ｒ２５５をそれぞれワードライン
ＷＬ−Ｌ０，ＷＬ−Ｌ１，…ＷＬ−Ｌ２５５に接続する
とともに、冗長ワードラインＲＷＬ−Ｌ０〜ＲＷＬ−Ｌ
２５５をワードラインＷＬ−Ｌ０〜ＷＬ−Ｌ２５５から
切り離す。
【０２４１】また、図４１において、ワードラインセレ
クト回路ＷＳＬ−Ｒは、ＮＭＯＳトランジスタＮＲＡ
０，ＮＲＡ１，…ＮＲＡ２５５と、ＮＭＯＳトランジス
タＮＲＢ０，ＮＲＢ１，…ＮＲＢ２５５と、インバータ
回路ＩＶＲとを備える。トランジスタＮＲＡ０〜ＮＲＡ
２５５のゲートには、ワードライン選択制御信号ＷＣＲ
が入力され、トランジスタＮＲＢ０〜ＮＲＢ２５５のゲ
ートには、ワードライン選択制御信号ＷＣＲをインバー
タ回路ＩＶＲで反転した信号が入力される。トランジス
タＮＲＡ０，ＮＲＡ１，…ＮＲＡ２５５のドレイン電極
およびトランジスタＮＲＢ０，ＮＲＢ１，…ＮＲＢ２５
５のドレイン電極は、それぞれワードラインＷＬ−Ｒ
０，ＷＬ−Ｒ１，…ＷＬ−Ｒ２５５に接続している。ト
ランジスタＮＲＡ０，ＮＲＡ１，…ＮＲＡ２５５のソー
ス電極は、それぞれ冗長ワードラインＲＷＬ−Ｒ０，Ｒ
ＷＬ−Ｒ１，…ＲＷＬ−Ｒ２５５に接続しており、トラ
ンジスタＮＲＢ０，ＮＲＢ１，…ＮＲＢ２５５のソース
電極は、それぞれ冗長ワードラインＲＷＬ−Ｌ０，ＲＷ
Ｌ−Ｌ１，…ＲＷＬ−Ｌ２５５に接続している。
【０２４２】このライト側ワードラインセレクト回路Ｗ
ＳＬ−Ｒは、ワードライン選択制御信号ＷＣＲが”Ｈ”
レベルのときには、トランジスタＮＲＡ０〜ＮＲＡ２５
５がＯＮするとともに、トランジスタＮＲＢ０〜ＮＲＢ
２５５がＯＦＦし、冗長ワードラインＲＷＬ−Ｒ０，Ｒ
ＷＬ−Ｒ１，…ＲＷＬ−Ｒ２５５をそれぞれワードライ
ンＷＬ−Ｒ０，ＷＬ−Ｒ１，…ＷＬ−Ｒ２５５に接続す
る。また、ワードライン選択制御信号ＷＣＲが”Ｌ”レ
ベルのときには、トランジスタＮＲＡ０〜ＮＲＡ２５５
がＯＦＦするとともに、トランジスタＮＲＢ０〜ＮＲＢ
２５５がＯＮし、冗長ワードラインＲＷＬ−Ｌ０，ＲＷ
Ｌ−Ｌ１，…ＲＷＬ−Ｌ２５５をそれぞれワードライン
ＷＬ−Ｒ０，ＷＬ−Ｒ１，…ＷＬ−Ｒ２５５に接続する
とともに、冗長ワードラインＲＷＬ−Ｒ０〜ＲＷＬ−Ｒ
２５５をワードラインＷＬ−Ｒ０〜ＷＬ−Ｒ２５５から
切り離す。
【０２４３】［冗長セクタセレクト回路ＲＳＳＬの構成
例］図４２は冗長セクタセレクト回路ＲＳＳＬの構成例
の回路図である。図４２において、ＲＢＬ−Ｌ０，ＲＢ
Ｌ−Ｌ１，…ＲＢＬ−Ｌ７はレフト側の冗長セクタＲＳ
Ｃ−Ｌに接続している冗長ビットライン、ＲＢＬ−Ｒ
０，ＲＢＬ−Ｒ１，…ＲＢＬ−Ｒ７はライト側の冗長セ
クタＲＳＣ−Ｒに接続している冗長ビットライン、ＲＳ
Ｌ−Ｌは冗長セクタＲＳＣ−Ｌに接続している冗長ソー
スライン、ＲＳＬ−Ｒは冗長セクタＲＳＣ−Ｒに接続し
ている冗長ソースライン、ＵＢＬＤＥＣ−Ｌはレフト側
ビットラインデコーダ（ＵＢＬＤＥＣ−ＬＵまたはＵＢ
ＬＤＥＣ−ＬＤ）、ＵＢＬＤＥＣ−Ｒはライト側ビット
ラインデコーダ（ＵＢＬＤＥＣ−ＲＵまたはＵＢＬＤＥ
Ｃ−ＲＤ）、ＵＳＬＤＥＣ−Ｌはレフト側ソースライン
デコーダ（ＵＳＬＤＥＣ−ＬＵまたはＵＳＬＤＥＣ−Ｌ
Ｄ）、ＵＳＬＤＥＣ−Ｒはライト側ソースラインデコー
ダ（ＵＳＬＤＥＣ−ＲＵまたはＵＳＬＤＥＣ−ＲＤ）、
ＲＳＳＬ−Ｌはレフト側冗長セクタセレクト回路（ＲＳ
ＳＬ−ＬＵまたはＲＳＳＬ−ＬＤ）、ＲＳＳＬ−Ｒはラ
イト側冗長セクタセレクト回路（ＲＳＳＬ−ＲＵまたは
ＲＳＳＬ−ＲＤ）である。
【０２４４】図４２において、冗長セクタセレクト回路
ＲＳＳＬ−Ｌは、ＮＭＯＳトランジスタＮＬＢＡ０，Ｎ
ＬＢＡ１，…ＮＬＢＡ７と、ＮＭＯＳトランジスタＮＬ
ＢＢ０，ＮＬＢＢ１，…ＮＬＢＢ７と、ＮＭＯＳトラン
ジスタＮＬＳＡ，ＮＬＳＢと、ＮＭＯＳトランジスタＮ
ＬＳＢと、インバータ回路ＩＶＬＳとを備える。また、
冗長セクタセレクト回路ＲＳＳＬ−Ｒは、ＮＭＯＳトラ
ンジスタＮＲＢＡ０，ＮＲＢＡ１，…ＮＲＢＡ７と、Ｎ
ＭＯＳトランジスタＮＲＢＢ０，ＮＲＢＢ１，…ＮＲＢ
Ｂ７と、ＮＭＯＳトランジスタＮＲＳＡ，ＮＲＳＢと、
インバータ回路ＩＶＲＳとを備える。
【０２４５】トランジスタＮＬＢＡ０〜ＮＬＢＡ７，Ｎ
ＬＳＡのゲートには、冗長セクタ選択制御信号ＲＣＬが
入力され、トランジスタＮＬＢＢ０〜ＮＬＢＢ２５５，
ＮＬＳＢのゲートには、冗長セクタ選択制御信号ＲＣＬ
をインバータ回路ＩＶＲＳで反転した信号が入力され
る。また、トランジスタＮＲＢＡ０〜ＮＲＢＡ２５５，
ＮＲＳＡのゲートには、冗長セクタ選択制御信号ＲＣＲ
が入力され、トランジスタＮＲＢＢ０〜ＮＲＢＢ２５
５，ＮＲＳＢのゲートには、冗長セクタ選択制御信号Ｒ
ＣＲをインバータ回路ＩＶＬＳで反転した信号が入力さ
れる。
【０２４６】トランジスタＮＬＢＡ０，ＮＬＢＡ１，…
ＮＬＢＡ７のドレイン電極およびトランジスタＮＬＢＢ
０，ＮＬＢＢ１，…ＮＬＢＢ７のドレイン電極は、それ
ぞれレフト側ビットラインデコーダＵＢＬＤＥＣ−Ｌ
（図４９参照）のトランジスタＲＮＹＢ０，ＲＮＹＢ
１，…ＲＮＹＢ７のドレイン電極に接続している。トラ
ンジスタＮＬＳＡのドレイン電極およびトランジスタＮ
ＬＳＢのドレイン電極は、レフト側ソースラインデコー
ダＵＳＬＤＥＣ−Ｌ（図５０参照）のトランジスタＲＮ
ＹＡＢのドレイン電極に接続している。また、トランジ
スタＮＲＢＡ０，ＮＲＢＡ１，…ＮＲＢＡ７のドレイン
電極およびトランジスタＮＲＢＢ０，ＮＲＢＢ１，…Ｎ
ＲＢＢ７のドレイン電極は、それぞれライト側ビットラ
インデコーダＵＢＬＤＥＣ−Ｒ（図４９参照）のトラン
ジスタＲＮＹＢ０，ＲＮＹＢ１，…ＲＮＹＢ７のドレイ
ン電極に接続している。トランジスタＮＲＳＡのドレイ
ン電極およびトランジスタＮＲＳＢのドレイン電極は、
ライト側ソースラインデコーダＵＳＬＤＥＣ−Ｌ（図５
０参照）のトランジスタＲＮＹＡＢのドレイン電極に接
続している。
【０２４７】トランジスタＮＬＢＡ０，ＮＬＢＡ１，…
ＮＬＢＡ７のソース電極は、それぞれ冗長ビットライン
ＲＢＬ−Ｌ０，ＲＢＬ−Ｌ１，…ＲＢＬ−Ｌ７、および
トランジスタＮＲＢＢ０，ＮＲＢＢ１，…ＮＲＢＢ７の
ソース電極に接続している。トランジスタＮＬＳＡのソ
ース電極は、冗長ソースラインＲＳＬ−Ｌおよびトラン
ジスタＮＲＳＢのソース電極に接続している。また、ト
ランジスタＮＲＢＡ０，ＮＲＢＡ１，…ＮＲＢＡ７のソ
ース電極は、それぞれ冗長ビットラインＲＢＬ−Ｒ０，
ＲＢＬ−Ｒ１，…ＲＢＬ−Ｒ７、およびトランジスタＮ
ＬＢＢ０，ＮＬＢＢ１，…ＮＬＢＢ７のソース電極に接
続している。トランジスタＮＲＳＡのソース電極は、冗
長ソースラインＲＳＬ−ＲおよびトランジスタＮＬＳＢ
のソース電極に接続している。
【０２４８】レフト側冗長セクタセレクト回路ＲＳＳＬ
−Ｌは、冗長セクタ選択制御信号ＲＣＬが”Ｈ”レベル
のときには、トランジスタＮＬＢＡ０〜ＮＬＢＡ７，Ｎ
ＬＳＡがＯＮするとともに、トランジスタＮＬＢＢ０〜
ＮＬＢＢ７，ＮＬＳＢがＯＦＦし、冗長ビットラインＲ
ＢＬ−Ｌ０〜ＲＢＬ−Ｌ７をレフト側ビットラインデコ
ーダＵＢＬＤＥＣ−Ｌに接続するとともに、冗長ソース
ラインＲＳＬ−Ｌをレフト側ソースラインデコーダＵＳ
ＬＤＥＣ−Ｌに接続する。また、冗長セクタ選択制御信
号ＲＣＬが”Ｌ”レベルのときには、トランジスタＮＬ
ＢＡ０〜ＮＬＢＡ７，ＮＬＳＡがＯＦＦするとともに、
トランジスタＮＬＢＢ０〜ＮＬＢＢ７，ＮＬＳＢがＯＮ
し、冗長ビットラインＲＢＬ−Ｒ０〜ＲＢＬ−Ｒ７およ
び冗長ソースラインＲＳＬ−Ｒをそれぞれレフト側ビッ
トラインデコーダＵＢＬＤＥＣ−Ｌおよびレフト側ソー
スラインデコーダＵＳＬＤＥＣ−Ｌに接続するととも
に、冗長ビットラインＲＢＬ−Ｌ０〜ＲＢＬ−Ｌ７およ
び冗長ソースラインＲＳＬ−Ｌをそれぞれレフト側ビッ
トラインデコーダＵＢＬＤＥＣ−Ｌおよびレフト側ソー
スラインデコーダＵＳＬＤＥＣ−Ｌから切り離す。
【０２４９】ライト側冗長セクタセレクト回路ＲＳＳＬ
−Ｒは、冗長セクタ選択制御信号ＲＣＲが”Ｈ”レベル
のときには、トランジスタＮＲＢＡ０〜ＮＲＢＡ７，Ｎ
ＲＳＡがＯＮするとともに、トランジスタＮＲＢＢ０〜
ＮＲＢＢ７，ＮＬＳＢがＯＦＦし、冗長ビットラインＲ
ＢＬ−Ｒ０〜ＲＢＬ−Ｒ７をライト側ビットラインデコ
ーダＵＢＬＤＥＣ−Ｒに接続するとともに、冗長ソース
ラインＲＳＬ−Ｒをライト側ソースラインデコーダＵＳ
ＬＤＥＣ−Ｒに接続する。また、冗長セクタ選択制御信
号ＲＣＲが”Ｌ”レベルのときには、トランジスタＮＲ
ＢＡ０〜ＮＲＢＡ７，ＮＲＳＡがＯＦＦするとともに、
トランジスタＮＲＢＢ０〜ＮＲＢＢ７，ＮＲＳＢがＯＮ
し、冗長ビットラインＲＢＬ−Ｌ０〜ＲＢＬ−Ｌ７およ
び冗長ソースラインＲＳＬ−Ｌをそれぞれライト側ビッ
トラインデコーダＵＢＬＤＥＣ−Ｒおよびライト側ソー
スラインデコーダＵＳＬＤＥＣ−Ｒに接続するととも
に、冗長ビットラインＲＢＬ−Ｒ０〜ＲＢＬ−Ｒ７およ
び冗長ソースラインＲＳＬ−Ｒをそれぞれライト側ビッ
トラインデコーダＵＢＬＤＥＣ−Ｒおよびライト側ソー
スラインデコーダＵＳＬＤＥＣ−Ｒから切り離す。
【０２５０】このように実施の形態６によれば、ワード
ラインセレクト回路ＷＳＬおよび冗長セクタセレクト回
路ＲＳＳＬを設け、レフト側の不良セクタをライト側の
冗長セクタＲＳＣ−Ｒで置換でき、ライト側の不良セク
タをレフト側の冗長セクタＲＳＣ−Ｌで置換できるよう
にしたことにより、冗長メモリ回路の冗長置換能力（ア
ナログ音声フラッシュメモリの製造歩留まり）を上げる
ことができ、かつチップ面積を従来と同等にできる。
【０２５１】実施の形態７ 図４３は本発明の実施の形態７のアナログ音声フラッシ
ュメモリの冗長メモリ回路の構成図（レイアウト図）で
ある。図４３において、図３８と同じものには同じ符号
を付してある。図４３の実施の形態７の冗長メモリ回路
は、プリデコーダＰＤＥＣと、４つのメモリユニットＧ
ＭＥＵ（ＧＭＥＵ０，ＧＭＥＵ１，ＧＭＥＵ２，ＧＭＥ
Ｕ３）とを備える。
【０２５２】図４４は図４３のメモリユニットＧＭＥＵ
の構成図（レイアウト図）であり、図３９と同じものに
は同じ符号を付してある。図４４において、メモリユニ
ットＧＭＥＵには、４つのセルアレイＵＣＬＡ（ＵＣＬ
Ａ−ＬＵ，ＵＣＬＡ−ＲＵ，ＵＣＬＡ−ＬＤ，ＵＣＬＡ
−ＲＤ）と、４つのワードラインデコーダＷＬＤＥＣ
（ＷＬＤＥＣ−ＬＵ，ＷＬＤＥＣ−ＲＵ，ＷＬＤＥＣ−
ＬＤ，ＷＬＤＥＣ−ＲＤ）と、４つのビットラインデコ
ーダＵＢＬＤＥＣ（ＵＢＬＤＥＣ−ＬＵ，ＵＢＬＤＥＣ
−ＲＵ，ＵＢＬＤＥＣ−ＬＤ，ＵＢＬＤＥＣ−ＲＤ）
と、４つのソースラインデコーダＵＳＬＤＥＣ（ＵＳＬ
ＤＥＣ−ＬＵ，ＵＳＬＤＥＣ−ＲＵ，ＵＳＬＤＥＣ−Ｌ
Ｄ，ＵＳＬＤＥＣ−ＲＤ）と、４つのセクタセレクト回
路ＳＳＬ（ＳＳＬ−ＬＵ，ＳＳＬ−ＲＵ，ＳＳＬ−Ｌ
Ｄ，ＷＳＬ−ＲＤ）と、４つのワードラインセレクト回
路ＷＳＬ（ＷＳＬ−ＬＵ，ＷＳＬ−ＲＵ，ＷＳＬ−Ｌ
Ｄ，ＷＳＬ−ＲＤ）と、４つの冗長セクタセレクト回路
ＲＳＳＬ（ＲＳＳＬ−ＬＵ，ＲＳＳＬ−ＲＵ，ＲＳＳＬ
−ＬＤ，ＲＳＳＬ−ＲＤ）と、４つのセクタセレクト回
路ＳＳＬ（ＳＳＬ−ＬＵ，ＳＳＬ−ＲＵ，ＳＳＬ−Ｌ
Ｄ，ＳＳＬ−ＲＤ）とが設けられている。
【０２５３】［実施の形態７のメモリユニットＧＭＥ
Ｕ］この実施の形態７のメモリユニットＧＭＥＵは、上
記実施の形態６のメモリユニットＦＭＥＵ（図３８およ
び図３９参照）において、上記実施の形態４（図３２お
よび図３３参照）のようにワードラインデコーダＷＬＤ
ＥＣをセルアレイＵＣＬＡの中央に配置するとともに、
上記実施の形態３のセクタセレクト回路ＳＳＬ（図２８
および図２９参照）を設けたものである。つまり、ワー
ドラインセレクト回路ＷＳＬおよび冗長セクタセレクト
回路ＲＳＳＬによって、２つのセルアレイＵＣＬＡ−Ｌ
およびＵＣＬＡ−Ｒの内の一方のセルアレイの不良セク
タＢＳＣを他方のセルアレイの冗長セクタＲＳＣで冗長
置換できるようにするとともに、ワードラインデコーダ
ＷＬＤＥＣをセルアレイＵＣＬＡの中央に配置し、かつ
セクタセレクト回路ＳＳＬによって不良セクタＢＳＣを
除いてセクタＳＣおよび冗長セクタＲＳＣを配置順にア
クセスできるようにしたものである。
【０２５４】［実施の形態７のアクセス手順］実施の形
態７において、図１９のようにレフト側セルアレイＵＣ
ＬＡ−Ｌの不良セクタＢＳＣ０，ＢＳＣ１をそれぞれレ
フト側の冗長セクタＲＳＣ−Ｌおよびライト側の冗長セ
クタＲＳＣ−Ｒで冗長置換するときには、セルアレイＵ
ＣＬＡ−Ｌ，ＵＣＬＡ−Ｒは以下のようにアクセスされ
る。
【０２５５】上側のセルアレイＵＣＬＡ−ＬＵ，ＵＣＬ
Ａ−ＲＵのときは、不良セクタＢＳＣ０，ＢＳＣ１を除
いて、セルアレイＵＣＬＡ−ＬＵのセクタＳＣ０〜ＳＣ
６３と、セルアレイＵＣＬＡ−ＲＵのセクタＳＣ０〜Ｓ
Ｃ６１とが、交互にかつ配列順に順次アクセスされる。
そのあと、レフト側の冗長セクタＲＳＣ−Ｌがアクセス
され、次にセルアレイＵＣＬＡ−ＲＵのセクタＳＣ６２
がアクセスされ、次にライト側の冗長セクタＲＳＣ−Ｒ
がアクセスされ、次にセルアレイＵＣＬＡ−ＲＵのセク
タＳＣ６３がアクセスされて、セルアレイＵＣＬＡ−Ｌ
Ｕ，ＵＣＬＡ−ＲＵのアクセスを終了する。
【０２５６】また、下側のセルアレイＵＣＬＡ−ＬＤ，
ＵＣＬＡ−ＲＤのときは、まずライト側の冗長セクタＲ
ＳＣ−Ｒがアクセスされ、次にセルアレイＵＣＬＡ−Ｒ
ＵのセクタＳＣ０がアクセスされ、次にレフト側の冗長
セクタＲＳＣ−Ｌがアクセスされ、次にセルアレイＵＣ
ＬＡ−ＲＵのセクタＳＣ１がアクセスされる。そのあ
と、不良セクタＢＳＣ０，ＢＳＣ１を除いて、セルアレ
イＵＣＬＡ−ＬＵのセクタＳＣ０〜ＳＣ６３と、セルア
レイＵＣＬＡ−ＲＵのセクタＳＣ２〜ＳＣ６３とが、交
互にかつ配列順に順次アクセスされる。
【０２５７】この実施の形態７では、上記実施の形態３
と同じように、不良セクタの１つあとまたは１つ前のセ
クタＳＣが不良セクタの代替セクタになるので、冗長置
換をしたときのセルアレイＵＣＬＡにおいての書き込み
しきい値（または読み出ししきい値）のずれ量のプロフ
ァイルを、冗長置換をしていないときとほぼ同じにする
ことができる。これにより、冗長置換に起因する再生音
声信号の音質の劣化をほとんどなくすことができる（冗
長置換したときの再生音声信号の音質を冗長置換してい
ないときとほぼ同等にすることができる）。
【０２５８】また、実施の形態７では、上記実施の形態
４と同じように、ワードラインデコーダＷＬＤＥＣをセ
ルアレイＵＣＬＡの中央に配置しているので、実施の形
態７のセルアレイＵＣＬＡにおいての冗長置換をしたと
きおよび冗長置換をしていないときの上記ずれ量のプロ
ファイルは、上記実施の形態３のセルアレイＵＣＬＡに
おいての冗長置換をしたときおよび冗長置換をしていな
いときの上記ずれ量のプロファイルよりもそれぞれ改善
されたものになっている。
【０２５９】さらに、実施の形態７では、ワードライン
セレクト回路ＷＳＬおよび冗長セクタセレクト回路ＲＳ
ＳＬを設け、レフト側の不良セクタをレフト側の冗長セ
クタＲＳＣ−Ｒまたはライト側の冗長セクタＲＳＣ−Ｒ
のいずれでも置換できる構成にするとともに、ライト側
の不良セクタを冗長セクタＲＳＣ−ＲまたはＲＳＣ−Ｌ
のいずれでも置換できるようにしたので、１つのセルア
レイＵＣＬＡについて２つの不良セクタまで冗長救済が
可能である（ただし、レフト側セルアレイＵＣＬＡ−Ｌ
およびライト側ＵＣＬＡ−Ｒにおいて冗長救済できる不
良セクタは合計２つまで）。これにより、冗長メモリ回
路の冗長置換能力を従来よりも上げることができるの
で、アナログ音声フラッシュメモリの製造歩留まりを従
来よりも上げることができる。また、メモリセル部に配
置された冗長セクタＲＳＣの個数は従来と同じなので、
アナログ音声フラッシュメモリのチップ面積を従来と同
等にすることが可能である。
【０２６０】以上のように実施の形態７によれば、セル
アレイＵＣＬＡの中央にワードラインデコーダＷＬＤＥ
Ｃを配置し、セクタセレクト回路ＳＳＬを設け、不良セ
クタを除いてセクタＳＣ０〜ＳＣ６３および冗長セクタ
ＲＳＣを配置順にアクセスするとともに、ワードライン
セレクト回路ＷＳＬおよび冗長セクタセレクト回路ＲＳ
ＳＬを設け、レフト側の不良セクタをライト側の冗長セ
クタＲＳＣ−Ｒで置換でき、ライト側の不良セクタをレ
フト側の冗長セクタＲＳＣ−Ｌで置換できるようにした
ことにより、冗長置換に起因する再生音声信号の音質の
劣化をほとんどなくすことができるとともに、冗長メモ
リ回路の冗長置換能力（アナログ音声フラッシュメモリ
の製造歩留まり）を上げることができる。また、チップ
面積を従来と同等にできる。
【０２６１】図４５は本発明の実施の形態７の他のメモ
リユニットの構成図（レイアウト図）である。なお、図
４５においては、ビットラインデコーダおよびソースラ
インデコーダを省略している。図４５（ａ）は、上記実
施の形態６のメモリユニットＦＭＥＵ（図３８および図
３９参照）において、ワードラインデコーダＷＬＤＥＣ
をセルアレイＵＣＬＡの中央に配置したものである。図
４５（ａ）では、冗長メモリ回路の冗長置換能力（アナ
ログ音声フラッシュメモリの製造歩留まり）を上げるこ
とができるとともに、再生音声信号の音質の劣化を低減
することができる。また、図４５（ｂ）は、上記実施の
形態６のメモリユニットＦＭＥＵにおいて、セクタセレ
クト回路ＳＳＬを設けたものである。図４５（ｂ）で
は、冗長メモリ回路の冗長置換能力（アナログ音声フラ
ッシュメモリの製造歩留まり）を上げることができると
ともに、冗長置換に起因する再生音声信号の音質の劣化
をほとんどなくすことができる。
【０２６２】
【発明の効果】以上説明したように本発明の請求項１記
載の冗長メモリ回路によれば、セルアレイの第１の端お
よび第２の端にそれぞれ冗長セクタを配置し、不良セク
タから近いほうの冗長セクタでこの不良セクタＢＳＣを
冗長置換する構成としたことにより、再生音声信号の音
質の劣化を低減することができるとともに、冗長メモリ
回路の冗長置換能力（アナログ半導体メモリの製造歩留
まり）を上げることができるという効果がある。
【０２６３】請求項２記載の冗長メモリ回路によれば、
セルアレイの中央に冗長セクタを配置したことにより、
再生信号の劣化を低減することができるという効果があ
る。また、チップ面積を従来と同等にすることができる
という効果がある。
【０２６４】請求項３記載の冗長メモリ回路によれば、
セクタセレクト手段を設け、不良セクタを除いてセルア
レイのセクタおよび冗長セクタを第１の端から第２の端
にまたは第２の端から第１の端に順にアクセスすること
により、冗長置換に起因する再生音声信号の音質の劣化
をほとんどなくすことができるという効果がある。
【０２６５】請求項４記載の冗長メモリ回路によれば、
セルアレイの中央にワードライン選択手段を配置したこ
とにより、再生信号の劣化を低減することができるとい
う効果がある。また、チップ面積を従来と同等にするこ
とができるという効果がある。
【０２６６】請求項５記載の冗長メモリ回路によれば、
セルアレイの中央にワードライン選択手段を配置すると
ともに、セクタセレクト手段を設け、不良セクタを除い
てセルアレイのセクタおよび冗長セクタを第１の端から
第２の端にまたは第２の端から第１の端に順にアクセス
することにより、冗長置換に起因する再生信号の劣化を
ほとんどなくすことができる。
【０２６７】請求項６記載の冗長メモリ回路によれば、
冗長セレクト手段を設け、第１のセルアレイの不良セク
タを第２のセルアレイの冗長セクタで置換することによ
り、冗長メモリ回路の冗長置換能力（アナログ半導体メ
モリの製造歩留まり）を上げることができ、かつチップ
面積を従来と同等にできるという効果がある。
【０２６８】請求項７記載の冗長メモリ回路によれば、
セルアレイの中央に第１および第２のワードライン選択
手段を配置するとともに、冗長セレクト手段を設け、第
１のセルアレイの不良セクタを第２のセルアレイの冗長
セクタで置換することにより、再生信号の劣化を低減す
ることができるとともに、冗長メモリ回路の冗長置換能
力（アナログ半導体メモリの製造歩留まり）を上げるこ
とができるという効果がある。また、チップ面積を従来
と同等にできるという効果がある。
【０２６９】請求項８記載の冗長メモリ回路によれば、
セクタセレクト手段を設け、不良セクタを除いてセルア
レイのセクタおよび冗長セクタを第１の端から第２の端
にまたは第２の端から第１の端に順にアクセスするとと
もに、冗長セレクト手段を設け、第１のセルアレイの不
良セクタを第２のセルアレイの冗長セクタで置換するこ
とにより、冗長置換に起因する再生信号の劣化をほとん
どなくすことができるとともに、冗長メモリ回路の冗長
置換能力（アナログ半導体メモリの製造歩留まり）を上
げることができるという効果がある。また、チップ面積
を従来と同等にできるという効果がある。
【図面の簡単な説明】
【図１】本発明の冗長メモリ回路を適用するアナログ音
声フラッシュメモリのブロック構成図である。
【図２】非冗長メモリ回路の構成図である。
【図３】図２のメモリユニットの構成図である。
【図４】図３のセクタの回路構成図である。
【図５】図３のレフト側ワードラインデコーダの構成例
の回路図である。
【図６】図３のライト側ワードラインデコーダの構成例
の回路図である。
【図７】図３のビットラインデコーダの構成例の回路図
である。
【図８】図３のソースラインデコーダの構成例の回路図
である。
【図９】メモリセルのデータ書き込みおよび読み出しな
らびに消去の手順を説明する図である。
【図１０】図１のＳＡ−ＡＭＰ回路の構成例の回路図で
ある。
【図１１】図１のＶＳＦＴ回路の構成例の回路図であ
る。
【図１２】図１のＶＰＰ回路の構成例の回路図およびタ
イミングチャートである。
【図１３】図１のＶＶＦＹ回路の構成例の回路図および
タイミングチャートである。
【図１４】図１のＳＨＰＬＹＯ発生回路の構成例の回路
図である。
【図１５】本発明の実施の形態１のアナログ音声フラッ
シュメモリの冗長メモリ回路の構成図である。
【図１６】図１５のメモリユニットＡＭＥＵの構成図で
ある。
【図１７】図１６のビットラインデコーダＡＢＬＤＥＣ
の構成例の回路図である。
【図１８】図１６のソースラインデコーダＡＳＬＤＥＣ
の構成例の回路図である。
【図１９】本発明の実施の形態１においての冗長置換を
説明する図である。
【図２０】本発明の実施の形態２のアナログ音声フラッ
シュメモリの冗長メモリ回路の構成図である。
【図２１】図２０のメモリユニットＢＭＥＵの構成図で
ある。
【図２２】図２１のビットラインデコーダＢＢＬＤＥＣ
の構成例の回路図である。
【図２３】図２１のソースラインデコーダＢＳＬＤＥＣ
の構成例の回路図である。
【図２４】本発明の実施の形態２においての冗長置換を
説明する図である。
【図２５】本発明の実施の形態２の他のメモリユニット
の構成図である。
【図２６】本発明の実施の形態３のアナログ音声フラッ
シュメモリの冗長メモリ回路の構成図である。
【図２７】図２６のメモリユニットＣＭＥＵの構成図で
ある。
【図２８】本発明の実施の形態３において冗長置換した
ときのセクタＳＣおよび冗長セクタＲＳＣのアクセス順
を説明する図である。
【図２９】図２７のセクタセレクト回路ＳＳＬ（ＳＳＬ
−ＬＵまたはＳＳＬ−ＲＵ）の構成例の回路図である。
【図３０】図２７のセクタセレクト回路ＳＳＬ（ＳＳＬ
−ＬＤまたはＳＳＬ−ＲＤ）の構成例の回路図である。
【図３１】本発明の実施の形態３の他のメモリユニット
の構成図である。
【図３２】本発明の実施の形態４のアナログ音声フラッ
シュメモリの冗長メモリ回路の構成図である。
【図３３】図３２のメモリユニットＤＭＥＵの構成図で
ある。
【図３４】本発明の実施の形態４の他のメモリユニット
の構成図である。
【図３５】本発明の実施の形態５のアナログ音声フラッ
シュメモリの冗長メモリ回路の構成図である。
【図３６】図３５のメモリユニットＥＭＥＵの構成図で
ある。
【図３７】本発明の実施の形態５の他のメモリユニット
の構成図である。
【図３８】本発明の実施の形態６のアナログ音声フラッ
シュメモリの冗長メモリ回路の構成図である。
【図３９】図３８のメモリユニットＦＭＥＵの構成図で
ある。
【図４０】本発明の実施の形態６においての冗長置換を
説明する図である。
【図４１】図３９のワードラインセレクト回路ＷＳＬの
構成例の回路図である。
【図４２】図３９の冗長セクタセレクト回路ＲＳＳＬの
構成例の回路図である。
【図４３】本発明の実施の形態７のアナログ音声フラッ
シュメモリの冗長メモリ回路の構成図である。
【図４４】図４３のメモリユニットＧＭＥＵの構成図で
ある。
【図４５】本発明の実施の形態７の他のメモリユニット
の構成図である。
【図４６】従来の冗長メモリ回路の構成図である。
【図４７】図４６のメモリユニットの構成図である。
【図４８】図４７の冗長セクタの回路構成図である。
【図４９】図４７のビットラインデコーダの構成例の回
路図である。
【図５０】図４７のソースラインデコーダの構成例の回
路図である。
【図５１】アナログ音声フラッシュメモリの連続録音再
生動作においてのセクタのアクセス順を説明する図であ
る。
【図５２】図４６の冗長メモリ回路において不良セクタ
を冗長置換したときのセクタおよび冗長セクタのアクセ
ス順を説明する図である。
【図５３】ワードラインの寄生容量および寄生抵抗を説
明する図である。
【図５４】ワードラインの寄生容量および寄生抵抗によ
るメモリセルのゲート電圧の図である。
【図５５】ワードラインの寄生容量および寄生抵抗によ
るメモリセルの書き込みしきい値ヒストグラムの図であ
る。
【符号の説明】
１ 入力パッド、 ２ 入力アンプ、 ３ 入力ローパ
スフィルタ（ＬＰＦ）、 ４ 書き込みゲート電圧発生
回路（ＶＰＰ回路）、 ５ アドレスデコーダ、 ６
メモリセル部、 ７ シフト電圧発生回路（ＶＳＦＴ回
路）、 ８ センスアンプ回路（ＳＡ−ＡＭＰ回路）、
９ 読み出しゲート電圧発生回路（ＶＶＦＹ回路）、
１０ アナログ出力回路（ＳＨＰＬＹＯ回路）、 １
１ 出力ローパスフィルタ（ＬＰＦ）、 １２ 出力パ
ッド１２、 １３ メモリ回路（非冗長メモリ回路また
は冗長メモリ回路）、 ＡＭＥＵ，ＢＭＥＵ，ＣＭＥ
Ｕ，ＤＭＥＵ，ＥＭＥＵ，ＦＭＥＵ，ＧＭＥＵ メモリ
ユニット、 ＡＣＬＡ，ＢＣＬＡ，ＵＣＬＡ セルアレ
イ、 ＷＬＤＥＣ ワードラインデコーダ、 ＡＢＬＤ
ＥＣ，ＢＢＬＤＥＣ，ＵＢＬＤＥＣ ビットラインデコ
ーダ、 ＡＳＬＤＥＣ，ＢＳＬＤＥＣ，ＵＳＬＤＥＣ
ソースラインデコーダ、 ＳＳＬ セクタセレクト回
路、 ＷＳＬ ワードラインセレクト回路、 ＲＳＳＬ
冗長セクタセレクト回路、 ＰＤＥＣ プリデコー
ダ、 ＷＬ ワードライン、 ＢＬ ビットライン、
ＳＬ ソースライン、 ＲＷＬ 冗長ワードライン、
ＲＢＬ 冗長ビットライン、 ＲＳＬ 冗長ソースライ
ン、 ＳＣ セクタ、 ＲＳＣ 冗長セクタ、 ＭＣＬ
メモリセル、 ＲＭＣＬ 冗長メモリセル。
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 27/00 １０１ Ｇ１１Ｃ 17/00 ６４１ Ｆターム(参考） 5B018 GA06 KA16 MA06 NA10 5B025 AA03 AB01 AC01 AD01 AD02 AD13 AE08 5D045 DB01 5L106 AA10 CC01 CC17 GG06

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 それぞれ複数のメモリセルからなる複数
    のセクタ、および不良セクタを冗長置換するための冗長
    セクタを配置したセルアレイと、 上記セルアレイの第１の端に配置され、上記セルアレイ
    のワードラインを選択するワードライン選択手段とを備
    え、 上記セクタを第１の端から第２の端にまたは第２の端か
    ら第１の端に順にアクセスするとともに、不良セクタの
    アクセス順のときに上記冗長セクタをアクセスし、 アナログ値をそのままメモリセルに書き込むアナログ半
    導体メモリの冗長メモリ回路において、 上記セルアレイの第１の端および第２の端にそれぞれ上
    記冗長セクタを配置し、 不良セクタから近いほうの冗長セクタでこの不良セクタ
    を冗長置換することを特徴とするアナログ半導体メモリ
    の冗長メモリ回路。
  2. 【請求項２】 それぞれ複数のメモリセルからなる複数
    のセクタ、および不良セクタを冗長置換するための冗長
    セクタを配置したセルアレイと、 上記セルアレイの第１の端に配置され、上記セルアレイ
    のワードラインを選択するワードライン選択手段とを備
    え、 上記セクタを第１の端から第２の端にまたは第２の端か
    ら第１の端に順にアクセスするとともに、不良セクタの
    アクセス順のときに上記冗長セクタをアクセスし、 アナログ値をそのままメモリセルに書き込むアナログ半
    導体メモリの冗長メモリ回路において、 上記セルアレイの中央に上記冗長セクタを配置したこと
    を特徴とするアナログ半導体メモリの冗長メモリ回路。
  3. 【請求項３】 それぞれ複数のメモリセルからなる複数
    のセクタ、および不良セクタを冗長置換するための冗長
    セクタを配置したセルアレイを備え、 上記セルアレイの第１の端に配置され、上記セルアレイ
    のワードラインを選択するワードライン選択手段とを備
    え、 アナログ値をそのままメモリセルに書き込むアナログ半
    導体メモリの冗長メモリ回路において、 不良セクタを除いて上記セクタおよび上記冗長セクタを
    上記セルアレイの第１の端から第２の端にまたは第２の
    端から第１の端に順にアクセスさせるセクタセレクト手
    段を設けたことを特徴とするアナログ半導体メモリの冗
    長メモリ回路。
  4. 【請求項４】 それぞれ複数のメモリセルからなる複数
    のセクタ、および不良セクタを冗長置換するための冗長
    セクタを配置したセルアレイと、 上記セルアレイのワードラインを選択するワードライン
    選択手段とを備え、 上記セクタを第１の端から第２の端にまたは第２の端か
    ら第１の端に順にアクセスするとともに、不良セクタの
    アクセス順のときに上記冗長セクタをアクセスし、 アナログ値をそのままメモリセルに書き込むアナログ半
    導体メモリの冗長メモリ回路において、 上記ワードライン選択手段を上記セルアレイの中央に配
    置したことを特徴とするアナログ半導体メモリの冗長メ
    モリ回路。
  5. 【請求項５】 それぞれ複数のメモリセルからなる複数
    のセクタ、および不良セクタを冗長置換するための冗長
    セクタを配置したセルアレイと、 上記セルアレイのワードラインを選択するワードライン
    選択手段とを備え、 アナログ値をそのままメモリセルに書き込むアナログ半
    導体メモリの冗長メモリ回路において、 不良セクタを除いて上記セクタおよび上記冗長セクタを
    上記セルアレイの第１の端から第２の端にまたは第２の
    端から第１の端に順にアクセスさせるセクタセレクト手
    段を設け、 上記ワードライン選択手段を上記セルアレイの中央に配
    置したことを特徴とするアナログ半導体メモリの冗長メ
    モリ回路。
  6. 【請求項６】 それぞれ複数のメモリセルからなる複数
    のセクタ、および不良セクタを冗長置換するための冗長
    セクタを配置した第１のセルアレイと、 上記複数のセクタおよび上記冗長セクタを配置した第２
    のセルアレイと、 第１のセルアレイのワードラインを選択する第１のワー
    ドライン選択手段と、 第２のセルアレイのワードラインを選択する第２のワー
    ドライン選択手段とを備え、 アナログ値をそのままメモリセルに書き込むアナログ半
    導体メモリの冗長メモリ回路において、 第１のセルアレイの不良セクタを冗長置換する冗長セク
    タのアクセス順のときに、第２のセルアレイに配置され
    た冗長セクタをアクセスする冗長セレクト手段を設け、 第１のセルアレイの不良セクタを第２のセルアレイに配
    置された冗長セクタで置換することを特徴とするアナロ
    グ半導体メモリの冗長メモリ回路。
  7. 【請求項７】 請求項６記載のアナログ半導体メモリの
    冗長メモリ回路において、 第１および第２のワードライン選択手段をそれぞれ第１
    および第２のセルアレイの中央に配置したことを特徴と
    するアナログ半導体メモリの冗長メモリ回路。
  8. 【請求項８】 請求項６記載のアナログ半導体メモリの
    冗長メモリ回路において、 第２のセルアレイの冗長セクタで冗長置換する上記不良
    セクタおよび第１のセルアレイの冗長セクタで冗長置換
    する第１のセルアレイの不良セクタを除いて、第１のセ
    ルアレイの上記セクタおよび第１のセルアレイの上記冗
    長セクタを、第１のセルアレイの第１の端から第２の端
    にまたは第２の端から第１の端に順にアクセスさせるセ
    クタセレクト手段をさらに設けたことを特徴とするアナ
    ログ半導体メモリの冗長メモリ回路。
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