JPH11501759A

JPH11501759A - アナログ記録及び再生用記憶セル

Info

Publication number: JPH11501759A
Application number: JP9515059A
Authority: JP
Inventors: トラン，ヒュー・ヴァン
Original assignee: インフォメーション・ストレジ・デバイシーズ・インコーポレーテッド
Priority date: 1995-10-10
Filing date: 1996-09-26
Publication date: 1999-02-09
Also published as: EP0797827A1; CA2207004A1; KR980700663A; WO1997014152A1; US5815435A; CA2207004C; EP0797827A4

Abstract

(57)【要約】集積回路によるアナログ信号の記録及び再生に用いられるゲート・フォロワ記憶セル（１２）及びダイオード接続記憶セル（３２）が開示される。ゲート・フォロワ記憶セル（１２）を負帰還モードて利用することによって、セルのしきい値と読み取りモードにおけるゲート電圧との間に１対１の変動が生じる。ダイオード接続記憶セル（３２）をダイオード構成をなすように接続することによって、セルのしきい値と読み取りモードにおけるゲート電圧との間に１対１の変動が生じる。ゲート・フォロワまたはダイオード接続記憶セルは、アナログ信号を記憶するためのメモリ・アレイをなすように実施することが可能である。望ましい実施形態の場合、メモリ・アレイによって、列ドライバ（５２）を介してアクセスすることが可能な語線が得られる。各行または語線は、アレイに選択トランジスタを挿入することによって複数のセクタ語線に分割される。読み取り及びプログラミング・モードの場合、セクタ語線は、互いに分離され、付加選択トランジスタを介して列ドライバ（５２）に提供される。所定の時間に、各セクタ語線毎に１つのメモリ・セルについてのみ、読み取りまたはプログラミングが実施される。消去モードの場合、語線の全てのセクタが、選択トランジスタを介して互いに接続されるので、所定の時間に完全な１行分の消去操作を実施することが可能である。

Description

【発明の詳細な説明】アナログ記録及び再生用記憶セル技術分野本発明は、一般に、不揮発性集積回路によるアナログ信号記録及び再生システムに関するものである。背景技術Ｂｌｙｔｈ他に対して発行された米国特許第５，２２０，５３１号には、不揮発性メモリ集積回路を利用したアナログ信号記録及び再生集積回路が開示されている。このシステムにおいて、プログラミング・サンプルの書き込みには、プログラミング・パルスが一連の粗パルスと一連の精密パルスに分割される多重反復プロセスが必要になる。不揮発性メモリ・セルは、まず、一連の粗パルスを利用して、ほぼ所望のプログラム値が得られるようにプログラムされる。その後、メモリ・セルの精緻な分解能の記憶が得られるように、最後の粗パルスを基準にした、一連の精密パルスが利用される。米国特許第５，２２０，５３１号に開示のように、まず、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネリング技法を用いて、セルを消去することによって、各メモリ・セルのプログラミングが可能になる。これは、メモリ・セルのゲートに例えば２１Ｖの高電圧、ソースにゼロ・ボルトを印加して、ドレインをフローティング状態またはゼロ・ボルトにすることによって行われる。ゲートに高電圧を印加すると、フローティング・ゲートが高電圧になり、フローティング・ゲートとドレインの間におけるトンネル酸化物の両端間に強力な電界が生じる。この電界によって、電子がトンネル効果でフローティング・ゲートに達し、しきい値電圧（ＶＴ）を有効に約６Ｖまで上昇させる。次に、ドレインに例えば９〜１９ボルトの高電圧、ゲートにゼロ・ボルトを印加し、ソースをプリチャージした６Ｖでフローティングさせることによって、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍのトンネリング・メカニズム利用して、セルのプログラミングが行われる。ドレインに高電圧を印加すると、フローティング・ゲートとドレインの間に逆方向の高電界が生じ、電子がトンネル効果でフローティング・ゲートからドレインに達し、しきい値電圧が、ドレインの電圧レベル及びパルス幅に従って、例えば、−１Ｖ〜３Ｖにに低下する（空乏状態になる）。プログラム・パルス列を一連の粗パルス及び一連の精密パルスに分割することによって、メモリ・セルの精緻な分解能が得られる。望ましい実施形態の場合、セルのダイナミック・レンジは、約１２ミリボルト（ｍＶ）の分解能で約３Ｖであり、各セル毎に３０００／１２＝２５０レベルの記憶が可能であるため、８ビットの（２進符号化された）メモリ記憶の同等物が有効に得られることになる。各粗パルス及び各精密パルスは、高電圧においてランプ・アップ時間部分及びフラット時間部分に分割され、サンプル及び比較時間部分が後続する。比較時間部分は、各粗または精密インクリメンタル・プログラミング後に、メモリに記憶された電圧を読み返し、所望の値に達しているか否かを確認するために用いられる。サンプル時間部分は、入力信号の次のサンプルをサンプリングし、保持するために用いられる。サンプル及び比較時間部分は、沈黙時間である、すなわち、チャージ・ポンプのような高電圧源はノイズのためにディスエイブルされる。連続する粗レベル間のステップ電圧は、約２２０ｍＶであり、連続する精密レベル間のステップ電圧は、メモリ・セルに記憶される電圧の１２ｍＶと同等の約２２ｍＶである。粗レベルに対する大きいステップ電圧は、付加電圧限界を含むセルのプログラミングしきい値ウインドウの全範囲をカバーする必要がある。それはメモリ・セルのドレインにおいて約９〜１９ボルトであり、メモリ・セルのしきい値電圧の約０〜３Ｖに対応し、ほぼメモリ・セルのアナログ・ダイナミック・レンジである。望ましい実施形態の場合、プログラミングに利用するため、４５の粗パルスが選択されるが、これは、４５×２２０ｍＶ＝１０ボルト・フルレンジに変換される。各粗パルスは、短い書き込み時間を実現するために利用される。精密ランプの全範囲は、約２Ｖになるように選択される。９０以上の精密パルスによって、約２２ｍＶの書き込み分解能が得られる。ランプ・アップに最短時間が要求され、プログラミングのフラット部分に対して別の最短時間が必要になる。 ’５３１特許では、読み取りモードにおいて、ドレインからアースへの負荷電流が一定になるように、ソース・フォロワとして構成された記憶セルが利用される。メモリ・セルのゲート及びソースは、互いに接続され、一方、メモリ・セルのドレインは定バイアス電流に接続されており、選択トランジスタのゲートは、選択ゲートのサイズが小さいことによるゲート電圧降下の影響及び抵抗の影響を排除するため、中間電圧に接続される。ドレインにおける電圧である、セルから読み出された電圧によるゲート／ソース電圧の変動を回避するため、調整電源が、メモリ・セルのゲート／ソースに接続されている。従って、セルは、そのドレインとソースを入れ換えて、ソース・フォロワとして接続される。この結果、セルのしきい値とセルの読み取り電圧との間の変動が１対１になる。記憶セルは、そのゲートとソースが互いに有効に結合されて、飽和領域で動作する。発明の要旨集積回路によるアナログ信号記録及び再生に用いられるゲート・フォロワ記憶セル及びダイオード接続記憶セルが開示される。ゲート・フォロワ記憶セルは、論理的に高電圧源からドレインに接続された定負荷電流を備えた負帰還モードをなすように構成されている。ドレインは、演算増幅器の正端子に接続され、ゲートは、論理的に演算増幅器の出力に接続される。定電圧源が、演算増幅器の負端子に接続される。演算増幅器によって生じる負帰還によって、メモリ・セルのドレイン電圧が強制的に基準電圧になる。セルのゲート電圧（やはり、演算増幅器の出力である）は、メモリ・セルの読み出し電圧である。線形または飽和モードで動作する場合、ゲート・フォロワ記憶セルによって、セルのしきい値と読み取りモードにおけるゲート電圧との間に１対１の変動が生じる。ダイオード接続記憶セルが、定負荷電流を備えた（そのドレイン及びゲートが互いに論理的に結合される）ダイオード接続構成をなすように設けられ、その定負荷電流は電源電圧からゲート／ドレインに論理的に接続される。セルのゲート／ドレイン電圧は、メモリ・セルの読み出し電圧である。飽和モードで動作する場合、ダイオード接続記憶セルによって、セルのしきい値と読み取りモードにおけるゲート電圧の間に１対１の変動が生じる。ゲート・フォロワ記憶セルとダイオード接続記憶セルとは、メモリ・アレイをなすように実施される。望ましい実施態様の場合、メモリ・アレイによって、列ドライバを介してアクセス可能な語線が得られる。各行または語線は、アレイに選択トランジスタを挿入することによって、複数のセクタ語線に分割される。各セクタは、列ドライバによって駆動される。読み取り及びプログラミング・モードの場合、セクタ語線は、互いに分離され、追加選択トランジスタを介して列ドライバに与えられる。所定の時間に、各セクタ語線毎に１メモリ・セルの読み取りまたはプログラミングだけしか行われない。消去モードの場合、語線の全セクタが、選択トランジスタを介して互いに接続されるので、所定の時間に、完全な１行分の消去操作が実施可能になる。ソース・フォロワ記憶セルと比較した、ダイオード接続記憶セルまたはゲート・フォロワ記憶セルを設ける本発明の利点は、次の通りである。ソース・フォロワ記憶セルのソース接続は、アレイをなす全てのメモリ・セルと共用されるので、その極めて大きいキャパシタンスと全拡散接合からのキャパシタンスとが結合することになる。さらに、読み取りモードにおいて、選択された行の全てのセルが低しきい値電圧を有しているものと仮定すると、セルは導通する。読み取られているソース・フォロワ・セルのソースとゲートが、例えば、３．５Ｖといった調整電圧まで充電されるので、アレイにおける全てのビット線は、他の全ての導電性メモリ・セルによって、ほぼ同じ電圧まで充電されている。このことは、読み取りモードにおいて、調整回路における容量負荷に、全てのメモリ・セルのソース接合キャパシタンス及び全てのビット線キャパシタンスが含まれることを表している。このため、調整回路に過酷な要件が課せられることになる。このため、厳しい負荷キャパシタンスによって調整電圧のポンプ・アップが困難になるので、とりわけ低電圧において、メモリ・セルのダイナミック・レンジを拡大するのが困難になる。本発明のダイオード接続記憶セル及びゲート・フォロワ記憶セルの場合、電圧は、ドレイン接合から読み取られるので、共用ソース接合キャパシタンスの影響はない。また、本発明の場合、ソースに調整電圧はなく、従って、非選択ビット線の充電は生じない。図面の簡単な説明図１は、本発明のある態様の望ましい実施形態によるメモリ・アレイの一部及びゲート・フォロワ記憶セルの概略図である。図２は、本発明の第２の態様の望ましい実施形態によるメモリ・アレイの一部及びダイオード接続記憶セルの概略図である。図３は、本発明の第３の態様によるゲート・フォロワまたはダイオード接続記憶セルを利用したメモリ・アレイの望ましい実施形態の概略図である。図４は、本発明の教示に従って得られる５０セクタ・メモリ・アレイの望ましい実施形態の概略図である。好ましい実施形態の詳細な説明本発明の形態の１つは、セルのしきい値と読み取りモードにおけるセルのゲート電圧との間に１対１の変動が生じるように、負帰還モードに構成されたゲート・フォロワ記憶セルに関するものである。本発明のもう１つの形態は、やはり、セルのしきい値と読み取りモードにおけるセルのゲート電圧との間に１対１の変動が生じるように、ダイオード接続構成とされ、ダイオード接続記憶セルに関連している。本発明の第３の実施形態は、選択トランジスタに関連してゲート・フォロワまたはダイオード接続記憶セルを利用するメモリ・アレイに関連している。図１は、本発明の態様の１つの望ましい実施形態によるメモリ・アレイの一部とゲート・フォロワ読み取り回路の概略図である。ゲート・フォロワ読み取り回路１０には、２つのトランジスタ１４及び１６を有するゲート・フォロワ・メモリ・セル１２と、選択トランジスタＭ１及びＭ３と、演算増幅器１８とが含まれている。望ましい実施形態の場合、トランジスタ１６は、電気的に消去書き込み可能な読み出し専用メモリ（「ＥＥＰＲＯＭ」）トランジスタであり、選択トランジスタ１４、Ｍ１、及びＭ３は、Ｎチャネル金属酸化物半導体（「ＮＭＯＳ」）トランジスタである。トランジスタ１４のゲートで実施されるメモリ・セル１２の選択ゲートは、トランジスタ１４の選択ゲートのサイズが小さいことによるゲート電圧の降下及び抵抗の影響を排除するため、例えば１０Ｖの中間電圧レベルに接続される。電源ＶＣＣまたはチャージ・ポンプから給電される電流源２０によって、メモリ・セル１２に対して必要な定負荷電流バイアスが加えられる。望ましい実施形態の場合、電流源２０は、チャージ・ポンプを通じて給電されるが、これは、セル読み出し電圧の出力範囲を超える。すなわち、選択トランジスタ１４のドレインは、ＮＭＯＳスイッチ２２を介して電流源２０に結合される。望ましい実施形態の場合、ＮＭＯＳスイッチ２２は、デコーダ（不図示）によって駆動されるＮＭＯＳトランジスタＺ０、ＹＯ、．．．、ＹＮを利用して実施される。ＮＭＯＳスイッチ２２は、後続セクションにおいて詳述するように、読み取り回路１０がメモリ・アレイによって実施される場合の列復号化に用いられる。望ましい実施形態の１つでは、メモリ・セル１２が選択から外れると、ＮＭＯＳスイッチ２２のゲート電圧はゼロに等しくなり、プログラミングのために選択されると、ゲート電圧は高（例えば、２１Ｖ）になり、読み取りモードで動作するように選択されると、復号化ＮＭＯＳスイッチのサイズが小さいことによるゲート電圧降下の影響及び抵抗の影響を排除するため、ゲート電圧は中間レベル（例えば、１０Ｖ）になる。電流源２０によって供給されるバイアス電流は、電源変動を除去するため、調整電源から得ることが可能である。電流源２０（並びに演算増幅器１８）によって供給されるバイアス電流は、セルの読み出し電圧のダイナミック・レンジを拡大するように、チャージ・ポンプで調整を施すことが可能である。さらに、電流源２０によって供給されるバイアス電流は、当該技術において既知のように、電源変動を最小限に抑えるため、各種カスコーディング電流ミラー回路を用いて実施することが可能である。さらに、電流源２０及び演算増幅器１８の基準電圧ＶＲＥＦによって得られるバイアス電流は、標準ＣＭＯＳバンド・ギャップ回路のような基準回路から供給することが可能である。望ましい実施形態の場合、演算増幅器１８は、ＭＯＳ微分演算増幅器である。演算増幅器１８は、ＶＣＣまたは標準チャージ・ポンプ出力（後者によって、演算増幅器１８はその出力範囲を拡大することが可能になる）から電圧源を得る。演算増幅器１８の負端子は、基準電圧ＶＲＥＦに接続されるが、その正端子は、列復号化ＮＭＯＳトランジスタ２２を介して選択トランジスタ１４のドレインに接続される。読み取りモードで動作する場合、ＲＥＡＤ信号がアサートされると、選択トランジスタＭ３がオンになり、ＲＯＷ信号がアサートされると、ＮＭＯＳトランジスタＭ１がオンになり、Ｍ１とＭ３がオンになると、演算増幅器１８の出力がメモリ・セル１２のトランジスタ１６のゲートに接続される。ＲＯＷ信号は、当該技術において既知の典型的な行デコーダ（不図示）から供給される。ＲＥＡＤ信号は、読み取りモードによる動作中、ディスエーブルされると、接地電位に等しくなり、イネーブルされると、中間電圧レベルに等しくなるように（ゲート電圧降下の影響を排除するため）設計されている。演算増幅器１８は、後続セクションにおいて詳述する、図３に示すメモリ・アレイ５０における列ドライバ回路５２ａまたは５２ｂの一部として実施することが可能である。列ドライバ回路５２ａまたは５２ｂは、プログラミング中に高電圧を選択された列に駆動し、メモリ・セル１２からセル読み出し電圧を読み取る働きもする。演算増幅器１８は、負帰還動作によって、強制的にメモリ・セル１２のドレイン電圧が基準電圧ＶＲＥＦに等しくなるようにする。当該技術において既知のように、下記の線形ＭＯＳ方程式は、メモリ・セル１２が線形モードで動作する場合に有効である：Ｉ＝ｂｅｔａ［（Ｖｇｓ−Ｖｔ）Ｖｄｓ−Ｖｄｓ＊Ｖｄｓ／２）］ここで、Ｖｇｓ＞Ｖｄｓ＋Ｖｔ＝＞Ｖｇｓ＝Ｉ／（ｂｅｔａ＊Ｖｄｓ）＋Ｖｔ＋Ｖｄｓ／２Ｉ＝１μＡ、Ｖｄｓ＝０．５Ｖ、ｂｅｔａ−４０μＡ／Ｖと仮定すると、下記の結果が得られる：Ｖｇｓ＝１＊１０^-6／（４０＊１０−６＊０．５）＋Ｖｔ＋０．２５Ｖｇｓ＝０．０５０＋Ｖｔ＋０．２５Ｖｇｓ＝０．３＋Ｖｔ＝ＶＯＵＴ明らかに、セルのしきい値電圧ＶｔとＶＯＵＴ（Ｖｇｓ）の間に１対１の変動が得られる。ベータに変化が生じると（例えば、移動性から）、ＶＯＵＴ（Ｖｇｓ）に極めて小さい変化が生じるという点に留意されたい。当該技術において既知のように、下記の飽和ＭＯＳ方程式は、メモリ・セル１２が飽和モードで動作する場合に有効である：Ｉ＝０．５＊ｂｅｔａ［（Ｖｇｓ−Ｖｔ）＊（Ｖｇｓ−＊Ｖｔ）］ここで、Ｖｇｓ＜Ｖｄｓ＋Ｖｔ＝＞Ｖｇｓ＝ｓｑｒｔ｛Ｉ／（０．５＊ｂｅｔａ）｝＋ＶｔＩ＝１μＡ、Ｖｄｓ＝０．５Ｖ、ｂｅｔａ＝４０μＡ／Ｖと仮定すると、下記の結果が得られる：＝＞Ｖｇｓ＝ｓｑｒｔ｛１＊１０^-6／（４０＊１０^-6＊０．５）｝＋Ｖｔ＝＞Ｖｇｓ＝０．２２４＋Ｖｔ＝＞Ｖｇｓ＝０．２２４＋Ｖｔ＝ＶＯＵＴ従って、同様に、セルのしきい値電圧ＶｔとＶＯＵＴ（Ｖｇｓ）の間における１対１の変動が得られる。ベータ値の変動によって、同様に、ＶＯＵＴ（Ｖｇｓ）にごくわずかな変化が生じる点に留意されたい。従って、メモリ・セル１２のドレインに定電圧を強制する演算増幅器１８を介して、閉ループ構成をなすように設けられたゲート・フォロワ読み取り回路１０によって、セル１２が飽和領域で動作するか、あるいは、線形領域で動作するかに関係なく、ゲートとメモリ・セル１２のしきい値電圧との間に線形関係が得られる。こうした１対１の変動は、ベータ変動が最小限に保たれる場合だけにしか実現することができないので、電流源２０によって供給されるバイアス電流は、セル１２が飽和モードで動作しているか、あるいは、線形モードで動作しているかに関係なく、十分に小さくなるように選択すべきである。さらに、読み取りプロセスの開始時に、短い持続時間にわたって、電流源２０によって供給されるバイアス電流を一時的に増大させることによって、ループの整定時間を短縮することが可能である。さらに、本発明の譲受人に譲渡された、参考までに本書に組み込まれている、Ｓｉｍｋｏに対して発行された米国特許第５，１２６，９６７号に解説の基準方式を利用して、ある温度範囲にわたるＶＯＵＴの変動を最小限に抑えることが可能である。図２は、本発明の第２の態様の望ましい実施形態によるメモリ・アレイの一部及びダイオード接続読み取り回路の概略図である。ダイオード接続読み取り回路３０には、２つのトランジスタ３４及び３６を有するダイオード接続メモリ・セル３２と、選択トランジスタＭ１及びＭ３とが含まれている。望ましい実施形態の場合、トランジスタ３６は、ＥＥＰＲＯＭトランジスタであり、選択トランジスタ３４、Ｍ１、及び、Ｍ３は、ＮＭＯＳトランジスタである。メモリ・セル３２のトランジスタ３４の選択ゲートは、選択ゲートのサイズが小さいことによるゲート電圧降下の影響及び抵抗の影響を排除するため、中間電圧レベル、例えば、１０Ｖに接続されている。望ましい実施形態の場合、Ｍ１及びＭ３は、読み取りモードにおいて、トランジスタ３６のゲート（メモリ・セル３２のゲートとしての働きもする）をメモリ・セル３２のドレインに接続するために利用される。Ｍ３は、ＲＥＡＤ信号によってイネーブルされ、Ｍ１は、ＲＯＷ信号によってイネーブルされる。選択から外れると、ＲＥＡＤ及びＲＯＷ信号は、接地電位に等しくなる。読み取りモードで動作する場合、ＲＥＡＤ及びＲＯＷ信号は、中間電圧レベル（１０Ｖ）に等しいので、セルの最高ゲート／ドレイン電圧を十分に超える。Ｍ３は、プログラミング中オフになる。バイアス電流を供給する電流源３８は、列復号化に用いられるＮＭＯＳスイッチ４０を介して、電源ＶＣＣまたはチャージ・ポンプからメモリ・セル３２の選択トランジスタ３４のドレインに与えられる。ＮＭＯＳスイッチ４０のゲート電圧は、選択から外れる場合には、接地電位に等しく、プログラミングのために選択される場合には、高電圧（例えば、２１Ｖ）に等しく、読み取りモードにおいて選択される場合には、中間電圧レベル（例えば、復号化スイッチ４０のサイズの小さいことによるゲート電圧降下の影響及び抵抗の影響を排除するため、１０Ｖ）に等しい。電流源３８によって供給されるバイアス電流に電源ＶＣＣから調整を加えることによって、電源の変動を軽減することが可能である。また、前記バイアス電流にチャージ・ポンプから調整を加えることによって、セルの読み出し電圧のダイナミック・レンジを拡大することも可能である。さらに、各種カスコード電流ミラー回路を用いて、電流源３８によって供給されるバイアス電流を実施することによって、当該技術において既知の電源変動を最小限に抑えることも可能である。さらに、バイアス電流は、標準ＣＭＯＳバンド・ギャップ回路のような基準回路から供給することも可能である。ＲＥＡＤ信号及びＲＯＷ信号がアサートされると（約１０Ｖに等しい）、Ｍ３及びＭ１がオンになり、メモリ・セル３２がダイオード構成をなすように接続される。セルのしきい値がゼロを超えるものと仮定すると、これによって、メモリ・セル３２は飽和モードで動作することになる。従って、当該技術において既知の下記の飽和ＭＯＳ方程式が当てはまる：Ｉ＝０．５＊ｂｅｔａ［（ｖｇｓ−ｖｔ）＊（ｖｇｓ−ｖｔ）］、Ｖｇｓ＜Ｖｄｓ＋Ｖｔ＝＞Ｖｇｓ＝ｓｑｒｔ｛Ｉ／（０．５＊ｂｅｔａ）｝＋ＶｔＩ＝１ｕａ、ｂｅｔａ＝４０ｕＡ／ｖと仮定すると、下記の結果が得られる：＝＞Ｖｇｓ＝ｓｑｒｔ｛１×１０^-6／（４０×１０^-6＊０．５）｝＋Ｖｔ＝＞Ｖｇｓ＝０．２２４＋Ｖｔ＝＞Ｖｇｓ＝０．２２４＋Ｖｔ−ＶＯＵＴ従って、読み取りモードにおいて、ＶｔとＶＯＵＴ（Ｖｇｓ）の間に１対１の変動が得られる。ＶＯＵＴ（Ｖｇｓ）の変化を生じるベータ変動（例えば、移動性のため）は、小バイアス電流３８（電流源によって得られる）を選択することによって最小限に抑えることができる。さらに、ある温度範囲にわたるＶＯＵＴの変動は、Ｓｉｍｋｏに対して発行され、本発明の譲受人に対して譲渡された米国特許第５，１２６，９６７号に解説のような基準方式を利用して最小限に抑えることが可能である。各記憶セル１２または３２のプログラミングは、当該技術において既知の任意の適合手段によって実施することが可能である。こうしたプログラミングの一例が、本発明の譲受人に譲渡された、組み込まれ、論じられている米国特許第５，２２０，５３１号に記載されている。図３は、本発明の第３の態様によるメモリ・アレイの望ましい実施形態に関する概略図である。メモリ・アレイ５０は、ゲート・フォロワ記憶セル１２またはダイオード接続記憶セル３２を用いて実施することが可能である。論述のため、図３には、４行（行１〜行４）、２セクタ（セクタ１及びセクタ２）、及び、２列のドライバ５２ａ及び５２ｂを含むメモリ・アレイ５０が示されている。当該技術の熟練者には明らかなように、設計目標に従って、より少ないか、または、より多い数の行、セクタ、または、列ドライバで実施することが可能である。望ましい本実施形態の場合、各セクタ（セクタ１またはセクタ２）には、３２列ＢＬ１〜ＢＬ３２と、それぞれ、３２：１マルチプレクサ５６ａ及び５６ｂを介して３２列に接続された単一の列ドライバ５２ａまたは５２ｂが含まれている。各列ドライバ５２ａまたは５２ｂには、プログラミング中、メモリ・セルに選択的に高電圧を供給するための高電圧列スイッチ回路（不図示）、次のアナログ入力信号のサンプリングを行い、保持するためのサンプル及びホールド回路（不図示）、各インクリメンタル・プログラミング・パルス後に、メモリ・セル１２または３２の読み出し電圧をアナログ入力信号と比較し、メモリ・セルの所望のしきい値が得られたか否かを判定するための比較回路（不図示）、及び、メモリ・セルのしきい値電圧を読み取るための読み取り回路１０または３０が含まれている。実施形態の１つでは、上述の読み取り回路１０または３０が、列ドライバ５２ａまたは５２ｂにおいて実施される点を除けば、本発明の譲受人に譲渡され、参考までに本書に組み込まれている、Ｂｌｙｔｈ他に対する米国特許第５，２２０，５３１号に記載の列ドライバを列ドライバ５２ａまたは５２ｂとして利用することが可能である。上述のように、メモリ・アレイ５０は、ゲート・フォロワ記憶セル１２またはダイオード接続記憶セル３２を利用して実施することが可能である。図１に示すゲート・フォロワ記憶セル１２を利用する場合、ゲート・フォロワ読み取り回路１０は、電流源２０及び演算増幅器１８によって供給されるバイアス電流が、図３に示すメモリ・アレイ５０における列ドライバ回路５２ａ及び５２ｂの一部をなすように実施される。列ドライバ回路５２ａまたは５２ｂは、プログラミング中、高電圧を選択された列に駆動し、メモリ・セル１２から電圧を読み取る働きもする。演算増幅器１８は、負帰還動作によって、強制的にセル１２のドレイン電圧が基準電圧ＶＲＥＦに等しくなるようにする。この実施形態の場合、３２：１のマルチプレクサ５６が、ＮＭＯＳスイッチ２２を利用して実施される。ダイオード接続記憶セル３２を図２に示すように利用する場合、ダイオード接続読み取り回路３０は、電流源３８によって供給されるバイアス電流が列ドライバ回路５２ａまたは５２ｂの一部をなすように、メモリ・アレイ５０における列ドライバ回路５２ａまたは５２ｂの一部として実施される。列ドライバ回路５２ａまたは５２ｂは、プログラミング中、高電圧を選択された列に駆動し、メモリ・セル１２から電圧を読み取る働きもする。この実施形態の場合、３２：１のマルチプレクサ５６が、ＮＭＯＳスイッチ４０を利用して実施される。ＮＭＯＳスイッチ２２または４０には、並列に結合された複数のトランジスタＹ０、Ｙ１、．．．、ＹＮと、直列に接続された選択トランジスタＺ０が含まれている（ここで、Ｎは、３２に等しく、ＮＭＯＳスイッチ２２または４０が、直接的に復号化される３２対１のマルチプレクサ５６として実施される場合、選択トランジスタＺ０は不要になる）。トランジスタＹ０〜ＹＮは、直接的な列復号化に用いられる。当該技術において既知のように、トランジスタＺ０〜ＺＮ（Ｚ１、Ｚ２、．．．、ＺＭは図示されていない）とＹ０〜ＹＮとを連係させて利用することによって、列復号化に利用する信号ラインをより少なくすることが可能になり、例えば、Ｚ０〜Ｚ１とＹ０〜Ｙ１５を連係させて用いることにより、３２対１のマルチプレクサを実施することが可能である。トランジスタＹ０、Ｙ１、．．．、ＹＮは、メモリ・アレイ５０の各列ＢＬ１、ＢＬ２、．．．、ＢＬ３２における記憶セル１２または３２に対応している。トランジスタＹ０、Ｙ１、．．．、ＹＮのそれぞれは、メモリ・アレイ５０において実施される場合、列デコーダ（不図示）に従ってオンになり、これによって、さらに、各セクタ、セクタ１及びセクタ２の各コラムＢＬ１、ＢＬ２、ＢＬ３２における対応する記憶セル１２または３２がオンになる。電源ライン金属ストラップ（ＶＣＣＳ）５８が、メモリ・アレイ５０における６４列毎に、または、２セクタ毎に設けられている。ＶＣＣＳ５８は、読み取り及び消去モードにおいてアースに接続され、プログラミング中はフローティングされる（または６Ｖにプリチャージされる）。さらに、それぞれ、各セクタ、セクタ１またはセクタ２における３２列ＢＬ１〜ＢＬ３２またはＢＬ３３〜ＢＬ６４毎に、選択トランジスタＭ２が、語線（または行）分割に用いられて、各語線は、セクタ語線に分割される。図１または図２に示す読み取り回路１０または３０の選択トランジスタＭ１は、語線選択に用いられ、行１、行２、行３、または、行４において得られる信号が高であるとアサートされると、その特定の行に関する全てのトランジスタＭ１がオンになる。図１または図２に示す読み取り回路１０または３０の選択トランジスタＭ３は、下記のセクションにおいて詳述されるように、読み取り動作中、選択されたメモリ・セル１２または３２の語線を列ドライバ５２ａまたは５２ｂ、．．．、５２（５０）にパスするために用いられる。信号ライン６０において得られるＲＥＡＤ／信号によって、プログラミング及び消去中、Ｍ２をオンにするのに必要な電圧が供給される。信号ライン６２によって、ＲＥＡＤ信号が得られ、アサートされると、それによって、読み取り動作中にＭ３をオンにするのに必要な電圧が供給される。さらに、それぞれ、各セクタ、セクタ１またはセクタ２における３２列ＢＬ１〜ＢＬ３２またはＢＬ３３〜ＢＬ６４毎に、メモリ・セル１２または３２のしきい値電圧の読み取りを容易にするため、それぞれ、信号ラインＷＬ＿ＳＥＣ１またはＷＬ＿ＳＥＣ２が設けられる。このしきい値電圧は、出力端子ＶＯＵＴに供給される。次に、６０秒のオーディオ信号を供給するアナログ信号を記憶するための典型的なメモリ・アレイについて説明を行う。図４は、本発明の教示による５０セクタ・メモリ・アレイの望ましい実施形態に関する概略図である。サンプリング・レートが８Ｋｈｚの場合、１／８Ｋｈｚ＝１２５μｓのオーディオ信号を１つのメモリ・セル１２または３２に記憶することが可能である。６０秒の信号の記憶に必要なメモリ・アレイ１００のサイズは、従って、６０秒／１２５×１０^-6＝４８０，０００メモリ・セル１２または３２になる。この論考のため、図４に示すように、メモリ・アレイ１００は、１６００列と３００行に分割される。当該技術の熟練者には明らかなように、他の分割または指定も可能である。上述のように、３２：１マルチプレクサ５６を介して、３２列を駆動するには、１つの列ドライバ５２（１）または５２（２）が必要になる。さらに、本例における１６００列の駆動には、５０の列ドライバ５６（１）〜５６（５０）（１６００列／３２）が必要になる。プログラミング及び消去モード中、ＲＥＡＤ信号が低にアサートされ、例えば、２１Ｖの高電圧が信号ライン６０に加えられる。ＲＥＡＤ／信号が高にアサートされ、これによって、１本の語線（又は行）の５０セクタ、例えば行１ＣＧのセクタ１〜セクタ５０に接続された全てのＭ２トランジスタがオンになる。同時に、信号ライン６２で生じるＲＥＡＤ信号が低にアサートされると、Ｍ３がオフになり、語線行１ＣＧに供給される高電圧が、列ドライバ５２（１）、５２（２）、．．．、５２（５０）における読み取り回路から有効に分離される。行１ＣＧの、すなわちセクタ５０のそれぞれの列ＢＬ３２のメモリセル１２又は３２のプログラミングを行うため、行１に供給される電圧は、例えば、２１Ｖといった高電圧になり、行ＣＧ１に供給される電圧は、例えば、０Ｖといった低電圧になる。各セクタの各３２番目の列ＢＬ３２、ＢＬ６４、．．．、ＢＬ１６００に供給される電圧は、９〜１９Ｖであり、ＶＣＣＳは、フローティングされるか、または、６Ｖにプリチャージされる。既述のように、プログラミングは、５０の列ドライバ５６（１）〜５６（５０）が、ある特定の選択行に対して、５０の対応する３２：１マルチプレクサ５６（１）〜５６（５０）を介して、３２列の１つにおけるメモリ・セル１２または３１を選択することにより実施される。従って、列ドライバ５６（１）〜５６（５０）は、例えば、行１ＣＧといった一行全体の全メモリ・セル１２または３２にプログラムするためには、３２回の書き込み（１回の書き込み走査で、５０セクタのそれぞれにおける１列のプログラミングを行うとして、３２回の走査による）が必要になる。これとは対照的に、１行全体のメモリ・セル１２または３２の消去は、１回の消去操作によって実施可能である。行１ＣＧのメモリ・セル１２または３２の内容を消去するためには、ＲＥＡＤ信号が低にアサートされ、一方、行１及び行ＣＧ１において得られる信号が、高、例えば、２１Ｖになるようにする。行２、行３、．．．、行３００、５０のセクタ全ての列（ＢＬ１〜ＢＬ１６００）、及び、ＶＣＣに供給される電圧は、全て、ゼロにする。このように構成されると、メモリ・セル１２または３２または行１ＣＧは、全て、消去される。表１には、行１、行１ＣＧ、列ＢＬ３２、及び、ＢＬ６４のメモリ・セル１２または３２に関する消去、プログラミング、及び、読み取りモード時における個々のノードの電圧レベルが示されている。ここで、ＦＬ＝フロート、及び、列マルチプレクサ５６を介して加えられる読み取りバイアス電流、Ｉｂｉａｓ＝１μＡ。読み取り動作時に、ＲＥＡＤ信号が高にアサートされると、ＲＥＡＤ／信号は低になり、これによって、さらに、全てのＭ２トランジスタを遮断する。この結果、１つの行が１６００／３２＝５０セクタに分割される。トランジスタＭ１は、行デコーダ（不図示）によってオンにされる。ＲＥＡＤ信号が高（約１０Ｖに等しい）にアサートされると、やはり、Ｍ３がオンになり、それぞれ５０セクタからなる各語線ＷＬ＿ＳＥＣ１．．．ＷＬ＿ＳＥＣ５０に生じる電圧が、対応する列ドライバ５６（１）〜５６（５０）に供給される。各セクタ、セクタ１〜セクタ５０は、対応する３２：１マルチプレクサ５６（１）〜５６（５０）を介して、列ドライバ５２（１）〜５２（５０）によって駆動される。各語線（メモリ・セルのゲート）は、行デコーダによって選択された選択トランジスタＭ１を介して列ドライバ５２（１）、．．．、５２（５０）に接続される。１つの行が選択され、各列ドライバ５２（１）．．．．５２（５０）毎に、１つのセクタが選択されるので、１つの選択されたメモリ・セル１２または３２の語線だけが、列ドライバ５２（１）．．．５２（５０）にパスされる。各列のメモリ・セル１２または３２は、対応する３２：１のマルチプレクサ５６（１）〜５６（５０）によって選択される。ゲート・フォロワ記憶セル１２及びダイオード接続記憶セル３２の同等のＭＯＳ方程式を利用した上述の分析では、メモリ・セル１２または３２のドレインからフローティング・ゲートにそれぞれ結合する電圧の影響が無視される。しかし、ドレイン結合を考慮しても、メモリ・セルのしきい値とセル読みだし電圧との関係は、やはり線形である。従って、本発明によれば、ゲート・フォロワまたはダイオード接続記憶セルの形をとる不揮発性メモリを利用して、アナログ信号を記憶する集積回路によるアナログ信号記録及び再生システムが得られる。当該技術の熟練者であれば、本発明の真の範囲及び精神の内を越えることなく、上述の実施形態に修正及び変更を施すことが可能である。例えば、本発明は、本発明の譲受人に譲渡され、その内容が本書に組み込まれている、Ｂｌｙｔｈ他に対して発行された米国特許第５，２２０，５３１号に解説のソース・フォロワ・メモリ・セルを利用して実施することが可能である。さらに、メモリ・セル１２または３２、及び、メモリ・アレイ５０または１００は、当該技術において既知の適合する手段を利用してプログラムすることが可能である。従って、本発明の説明はいくつかの特定の実施形態に関して行ってきたが、当該技術の通常の技術者に明らかな他の実施形態も、本発明の範囲内に含まれる。従って、本発明の範囲は、後続の請求項によってのみ規定されるように意図されている。

───────────────────────────────────────────────────── 【要約の続き】・セルについてのみ、読み取りまたはプログラミングが実施される。消去モードの場合、語線の全てのセクタが、選択トランジスタを介して互いに接続されるので、所定の時間に完全な１行分の消去操作を実施することが可能である。

Claims

【特許請求の範囲】１．集積回路による信号の記録及び後続の再生のために、アナログ電圧を記憶し、読み出す回路であって、第１のトランジスタ及び第２のトランジスタを備えており、第１のトランジスタにソース、ドレイン、及び、ゲートが設けられ、第２のトランジスタにソース、ドレイン、ゲート、及び、フローティング・ゲートが設けられていて、第２のトランジスタのドレインが第１のトランジスタのソースに接続されている記憶セルと、第１のトランジスタのドレインに結合された電流源と、第３のトランジスタであって、ソース、ドレイン、及び、ゲートを有し、ドレインが電流源に結合され、ソースが第２のトランジスタのゲートに結合され、ゲートが入力信号に結合されていて、入力信号に応答する第３のトランジスタと、第３のトランジスタのドレインに結合され、第３のトランジスタが入力信号に応答してオンになると、記憶セルに記憶された電圧を送り出す出力端子とを有する回路。２．第３のトランジスタがオンになると、第２のトランジスタのゲートが、第１のトランジスタのドレインに結合されることを特徴とする請求項１に記載の回路。３．記憶セルが、セルしきい値電圧とセル・ゲート／ドレイン電圧を有していることと、記憶セルが飽和領域で動作することとを特徴とする請求項２に記載の回路。４．さらに、電流源と第１のトランジスタの間に接続されたスイッチが含まれることを特徴とする請求項１に記載の回路。５．さらに、第１の入力端子、第２の入力端子、及び、増幅出力を備えた演算増幅器が含まれ、その第１の入力端子が第１のトランジスタのドレインと電流源に結合され、その増幅出力が前記出力端子に結合されることを特徴とする請求項１に記載の回路。６．集積回路による記録及び後続の再生のため信号サンプルを記憶し、読み返す回路であって、それぞれ、複数の記憶セルを備え、各記憶セル毎に、第１のトランジスタ及び第２のトランジスタが含まれており、第１のトランジスタに、ソース、ドレイン、及び、ゲートが設けられ、第２のトランジスタにソース、ドレイン、ゲート、及び、フローティング・ゲートが設けられていて、第２のトランジスタのドレインが第１のトランジスタのソースに接続されており、複数の記憶セルが複数の行及び列をなすように構成されている複数のセクタと、各列ドライバが複数のセクタの１つと組み合わせられて、列内の記憶セルを駆動する複数の列ドライバと、それぞれ、複数の列ドライバの１つと組み合わせられて、ある列内の記憶セルにアクセスする複数のマルチプレクサと、各行毎に記憶セルにアクセスするための語線セクタ化手段とから構成され、第１のトランジスタがオンになると、各行の各セクタにおける記憶セルにアクセスすることが可能になることを特徴とする回路。７．第３のトランジスタがオンになると、第２のトランジスタのゲートが、第１のトランジスタのドレインに結合されることを特徴とする請求項６に記載の回路。８．記憶セルが、セルしきい値電圧及びセル・ゲート／ドレイン電圧を有し、記憶セルが飽和領域で動作することを特徴とする請求項７に記載の回路。９．さらに、複数の電流源、及び、それぞれ、第１のトランジスタと複数の電流源の対応する１つとの間に接続された複数のスイッチが含まれることを特徴とする請求項６に記載の回路。１０．さらに、複数の電流源と、第１の入力端子、第２の入力端子、及び、増幅出力を備えた演算増幅器とが含まれ、その第１の入力端子が第１のトランジスタのドレインと複数の電流源の対応する１つに結合され、その増幅出力が出力端子に結合されることを特徴とする請求項６に記載の回路。