JPH0453096A - アナログ記憶装置 - Google Patents
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［発明の目的］
（産業上の利用分野）
本発明は、）・：／ネル注入を利用する浮遊ゲート構造
のメモリトランジスタを用いたアリログ記憶装置に関す
る。 （従来の技術） ニュー９．ラル・ネットワーク装置は、文字認識や音μ
ｊ認識等の識別問題、ロボット等の運動制御問題、−・
般のプロセス制御問題、ニューロ・コンピュータ等に広
く利用されるものと
のメモリトランジスタを用いたアリログ記憶装置に関す
る。 （従来の技術） ニュー９．ラル・ネットワーク装置は、文字認識や音μ
ｊ認識等の識別問題、ロボット等の運動制御問題、−・
般のプロセス制御問題、ニューロ・コンピュータ等に広
く利用されるものと
【１、て、最近各所で盛んに研究が
行オ、）れている。ニューラル・ネットワークにおいて
は、例λばパルス密度変調り式か用いられるため、パル
ス数（或いはパルス幅）に対応したアナログ記憶を行う
記憶装置がｍ要になる。 この様なアナログ記憶装置とし、て、？ケ来より電気的
書き替えｉ’Ｔ能ム不揮発性メモリとして知ら才１てい
るＥＥＰＲＯＭメモリセルを用いることが考えられる。 このＥ Ｅ Ｐ ＲＯＭメモリセルに１；１、代表的に
は、■制御ゲートＪソース１、たはド１／インの間に高
電界を印加することによるト：、・ネル注入を利用する
方式と、（２）ドレイ〉・、ソー、ス間に電流を流１．
てトレイン近傍でのインバクｉ・・イオン化により発／
１するホット・ユレクトロンのｔ４−人を利用する方式
がある。 前者のメモリセルをアナログ記憶に用いる場合を考えて
みる。制御ゲートとソース或いはドレインとの間に制御
ゲー トが封になる書き込みパルス電圧を印加した時、
基板側から淫遊ケー トに電子か注入される。この電子
１１−人による？￥！逆ケ−１・の蓄積電荷量すなわち
浮遊ゲートの電位は、トンネル電流量に比例する。若シ
２、浮遊ゲートとソースまたは１１７４２間にかかる電
界が一定であれば、トンネル電流は一定であるから、蓄
積電荷量は時間に対し、て直線的に増加し、したかって
Ｉテ遊ゲト電位も直線的に変化する。しかし実際の書き
込みにおいては、浮遊ゲート電位は時間に対して指数関
数的に変化する。これは、書き込み時間の経過と共にｆ
ｌ遊ゲートに蓄積された電子が、外部印加電圧による浮
遊ゲートと基板間の電界を相殺する方向に作用するから
である。同様のことは、浮遊ゲートの電子を放出する消
去時についてもいえる。 ニューラル・ネットワークのシナプスへの応用等におい
ては、浮遊ゲートの電位をパルス数に応じて連続的に直
線的に変化させるような書き込み。 消去が望まれるが、通常の二値記憶を行うトンネル注入
方式のメモリセルではその様な制御は行われていない。 一方、ポット・エレクトロン注入方式のメモリセルでは
、トンネル注入方式に比べてより短時間に浮遊ゲートに
電子注入が行われる。このため、やはり浮遊ゲートの書
き込み、消去電位を連続的に制御することは困難である
。 （発明が解決しようとする課題） 以上のように、ディジタル記憶装置とし、で知られてい
る浮遊ゲート型のＥＥＰＲＯＭメモリセルをアナログ記
憶用とし、で用いよ・）（Ｌすると、これまでにない回
路的な］１夫を必要とするか、或いは浮遊ゲート電位の
制御が困難であるという問題があった。 本発明はこの様な点に鑑みなされたもので、トンネル注
入方式の浮遊ゲート型メモリトランジスタを用いた、簡
便な回路構成のアナログ記憶装置を提供することを目的
とする。 ［発明の構成］ （課題を解決するための手段） 本発明に係るアナログ記憶装置は、 半導体基板に互いに離隔して形成されたソースドレイン
拡散層と、これらソース、ドレイン拡散層間の基板上に
ゲート絶縁膜を介して積層形成された浮遊ゲートおよび
制御ゲートを有し、浮遊ゲートとソースまたはドレイン
拡散層の間でトンネル電流により電荷の授受か行われる
メモリトランジスタと、 このメモリトランジスタの制御ゲートとソースまたはド
レインとの間に書き込みまたは消去用の電圧を供給する
ための、出力電圧値を可変する制御端子を有する直流電
源回路と、 この直流電源回路からの出力電圧を前記メモリトランジ
スタの制御ゲートとソースまたはドレインとの間に、デ
ータのパルス幅に対応するパルス電圧として書き込み時
と消去時とで極性を逆にして供給するためのスイッチ回
路と、 前記メモリトランジスタの書き込みまたは消去による特
性変化を測定しながら、その結果に応じて前記メモリト
ランジスタの浮遊ゲート電位が前記パルス電圧印加時に
所定の一定値に保たれるように前記直流電源回路の制御
端子に制御信号を与える制御手段と、 を備えたことを特徴とする。 （作用） 本発明においては、直流電源回路の出力電圧が、データ
に応じてオン、オフ制御されるスイッチ回路によってパ
ルス電圧としてメモリトランジスタに印加される。スイ
ッチ回路は、書込みサイクルと消去サイクルとではメモ
リトランジスタの制御ゲートとソースまたはドレインと
の間に互いに逆極性となって印加されるように制御され
る。 これにより、パルス印加時間（具体的にはパルス幅をパ
ルス数分合算した時間）に対応してメモリトランジスタ
の特性が制御される。そしてこのとき、本発明において
は、直流電源回路の出力電圧値を、パルス電圧印加時間
とメモリトランジスタの特性変化の直線性が確保される
ようにメモリトランジスタの特性変化に応じて可変制御
する。その作用をもう少し具体的に説明すれば、次の通
りである。 いまメモリトランジスタがｎチャネルの場合を考え、制
御ゲートとソースまたはドレインの間に制御ゲートが正
となる電圧を印加して、浮遊ゲートに基板側から電子を
注入するモードを“書き込み“とじ、逆の電圧を印加し
て浮遊ゲートの電子を放出させるモードを“消去°とす
る。一定の書込み電圧が印加された状態では前述のよう
に、浮遊ゲートは電子注入により次第に負に帯電し、浮
遊ゲートと基板間の電界が時間と共に小さくなる。 本発明においてはこの書き込み時に、浮遊ゲートと基板
間の電界が常に一定になるように、換言すれば浮遊ゲー
トの電位がパルス電圧印加時に一定に保たれるように、
書き込みサイクルでの書込みパルス電圧値を時間と共に
増大させる制御が行われる。これは具体的には、書込み
を行いながら、書込みパルスがない時間帯でメモリトラ
ンジスタのしきい値を測定し、しきい値変化分だけ次の
書込みパルス電圧値を増大させるという制御となる。 一方消去時は、電圧印加によって浮遊ゲートの電Ｆが放
出されて、やはり消去電圧が一定であれば浮遊ゲートと
基板間の電界が時間と共に小さくなる方向に浮遊ゲート
の電位が変化する。そこで本発明におい°Ｃは、やはり
消去サイクルにおいても、（７きい値電圧の変化分だけ
順次消去パルス電圧値を増大させるという制御が行われ
る。 以上のような制御の結果、メモリトランジスタの浮遊ゲ
ートの蓄積電荷量は、書込み電圧或いは消去電圧の印加
時間に対して直線的に変化する。 浮遊ゲートの蓄積電荷量はそのまましきい値電圧に対応
するから、本発明によればメモリトランジスタのしきい
値電圧がパルス数に対応して連続的に制御される、アナ
ログ記憶がＥｌ能になる。 （実施例） 以下、本発明の実施例を図面を参照して説明する。 第１図は、一実施例のアナログ記憶装置の要部構成を示
す。メモリトランジスタ１は、後に詳細に説明するよう
なトンネル注入方式による浮遊ゲート型のトランジスタ
である。ここではメモリトランジスタ１は、ｎチャネル
であるとする。またこの実施例ではメモリトランジスタ
１のソースとドレインは短絡されて、基板領域と共に一
つの端子を構成している。これを以下、基板側端子とい
う。直流電源回路２は、メモリトランジスタ１に書込ろ
または消去を行うための直流電圧の発生源であり、電圧
値を可変制御するための制御端子３を有する。この電源
回路２はまた、二つの出力端子を有する。二つの出力端
子にはこの実施例ではいずれも正である書込ろ用の電位
ｖＡと消去用の電位ＶＢが得られる。 直流電源回路２の出力端子とメモリトランジスタ１の間
には、スイッチＳＷＩ〜ＳＷ４からなるスイッチ回路が
設けられている。スイッチＳＷＩはメモリトランジスタ
１の制御ゲートと直流電源回路２の一方の出力端子の間
に接続され、スイッチＳＷ３はメモリトランジスタ１の
基板側端イと直流電源回路２の他方の出力端子の間に接
続されている。スイッチＳＷ２．ＳＷ４は夫々、メモリ
（・ランジスタ］の基板側端子と制御ゲートを選択的に
接地するだめのものである。書込みサイクルにおいては
、データパルスに対応してスイッチＳＷＩ とＳＷ２が
オンとなり、この時スイッチＳＷ３．ＳＷ４はオフに保
たれる。消去サイクルにおいては、データパルスに対応
し、てスイッチＳＷ３とＳＷ４がオンとなり、この時ス
イッチＳＷＩ、ＳＷ２はオフに保たれる。これにより、
直流電源回路２の出力電位が書込みおよび消去の各サイ
クルで、夫々データパルスに対応した書込みパルスおよ
び消去パルスとしてザンブリングされて、メモリトラン
ジスタ］に印加されることになる。 制御回路４は、メモリトランジスタ］の特性を測定し５
、その結果に応じて電源回路２の制御端イ３に制御信号
を送り出すものである。具体的には、書込みおよび消去
の各サイクルの中で、メモリトランジスタ１にパルス電
圧が印加されていない時間帯で測定されるしきい値電圧
が、制御信号と１２で電源回路２の出力電位の制御に用
いられる。 またこの実施例においては、メモリトランジスタ１に対
して、その浮遊ゲートと連続する浮遊ゲートを持つ出力
トランジスタ５が設けられている。 出力トランジスタ５は、メモリトランジスタ１と同様の
浮遊ゲート構造を有するものとする。書き込み時および
消去時は出力トランジスタ５の制御ゲート、ソースおよ
びドレインは例えば全て零電位に保たれる。書き込まれ
たデータの読出しは、出力トランジスタ５５の制御ゲー
トに一定のバイアス電圧が印加され、ドレイン、ソース
間の電流を検出することにより行われる。即ちメモリト
ランジスタ１．の浮遊ゲートの電位が書込みまたは消去
によって変動すると、これに連動して出力トランジスタ
５の浮遊ゲート電位が変動するから、出力トランジスタ
５の出力電流によってデータ読出しが可能になる。 第２図は、メモリトランジスタおよび出力トランジスタ
５の構造を示す。（ａ）は平面図であり、（ｂ） （ｅ
）は夫々（ａ、）のＡ−Ａ’、Ｂ−Ｂ’断面図である。 この実施例に於いては、ｐ型シリコン基板］１に、トン
ネル電流か流れ得る薄い第１のゲート絶縁膜］２を介し
て第１層多結晶シリコン膜により浮遊ゲート〕３か形成
され、その上に第２ゲート絶縁膜１４を介し、て第２層
多結晶シリコン膜により制御ゲート１５が設けられてい
る。これら積層ゲート構造を挟んで基板１］にはｎ”型
のソース、ドレイン拡散層１．６．］、、７か形成され
ている。 第３図は、制御回路４の具体的な構成例である。 トランジスタ４１は、メモリトランジスタ１の浮遊ゲー
トと連続する浮遊ゲートを持つ、メモリトランジスタ１
と同じ構造のものである。このトランジスタ４１はその
制御ゲートをドレインに接続して、そのドレインを電流
源４２に接続し、ソースを接地している。この様にダイ
オード接続したトランジスタ４１は、ドレイン・ソース
間電圧がそのしきい値電圧に等しくなる。つまりトラン
ジスタ４１のドレインには、メモリトランジスタ１のし
きい値電圧に対応する電圧か得られる。この電圧か電源
回路２の制御端子３に制御信号として与えられる。 この様に構成されたアナログ記憶装置の動作を次に説明
する。 第４図は、動作タイミングである。まず書き込みサイク
ルにおいては、図に示すようにデータパルスに対応して
スイッチＳＷＩ 、ＳＷ２かオン。 オフする。残りのスイッチＳＷ３．ＳＷ４はオフに保た
れる。したかって電源回路２の出力電位ＶＡがデータパ
ルスに応じてサンプリングされて、メモリトランジスタ
１の制御ゲートと基板側端子との間に制御ゲート側が正
となる書き込みパルスとして供給される。書き込み時間
の経過と共に、メモリトランジスタ］のしきい値電圧Ｖ
ｔｔｉは変化する。このメモリトランジスタ１のしきい
値電圧Ｖｔｈは制御回路４により検出され、これよって
電源回路２が制御されて、出力電位■６は、ＶＡ−Ｖｐ
＋ ａ −Ｖｔｈ となるように制御される。ＶＰは一定の初期値（例えば
、２０Ｖ）、ａは比例定数である。書き込ろサイクルで
は、書き込みに従ってしきい値電圧ｖｔｈは正方向に増
大するから、書き込みパルスの電位■９もそれに従って
増大することになる。 次に消去サイクルにおいては、データパルスに対応して
スイッチＳＷ３．ＳＷ’４がオン、オフする。残りのス
イッチＳＷ１．８Ｗ２はオフに保たれる。したかって電
源回路２の出力電位■６かデルタパルスに応してサンプ
リングされて、メモリトランジスタコの制御ゲートと基
板側端子との間に基板側端子が正となる消去パルスとし
、で供給される。この場合、消去時間の経過と共に、メ
モリトランジスタ１のしきい値電圧ｖｔｈは負方向に変
化する。このメモリトランジスタ１のしきい値電圧Ｖｔ
ｈは制御回路４により検出され、これよって電源回路２
が制御されて、出力電位ＶＢは、ＶＢ −Ｖｐ ｈ−
Ｖｔｈ となるように制御される。ｂは比例定数である。 しきい値電圧ｖｔｈは前述のように消去サイクルでは負
方向に変化するから、結局消去パルスの電位■８も、第
４図に示したように、書き込みサイクルと同様に時間と
共に増大するような制御が行われることになる。 以上の結果、書き込みサイクル、消去サイクルいずれに
おいても、パルス電圧が印加された状態でのメモリトラ
ンジスタ１の浮遊ゲート電位は浮遊ゲートの蓄積電荷量
の変化に拘らず常に基板側端ｆを基準として見たときに
一定になるように制御される。換言すれば、書き込み、
消去時のトンネル電流を決定する浮遊ゲートと基板間の
電界が常に一定になるように制御される。これによって
、メモリトランジスタ１のしきい値電圧が書き込みおよ
び消去時間に対］７て直線的に変化するアナログ記憶、
ができる。記憶されたデータすなわちパルス印加時間は
、出力トランジスタ５のドレイン。 ソース間電流により読み出すことができる。 メモリトランジスタ１のしきい値電圧ｖｔｈに対応して
直流電源回路２の出力電位ＶＡ、ＶＢを上述のように制
御することにより、書き込み或いは消去パルス電圧か印
加されている状態での浮遊ゲトの電位が常に基板側電位
に対して一定に保たれる理由は、ここまでの説明では明
らかでない。 この点につき以−トに詳細な理由を説明する。 第５図は、以下の説明を助けるためのメモリトランジス
タの等価回路である。第５図（ａ）は、メモリトランジ
スタの制御ゲートＣＧと浮遊ゲートＦＧ間の容量か０２
であり、浮遊ゲートＦＧとソスの間に等研的にトンネル
注入／放出機構５コ。 かあることを示している。第５図（ｂ）は更に単純化し
た等価回路であり、ソース１ ドレインを短絡して、こ
れと浮遊ゲートＦＧの間の容量かＣＩであることを示し
ている。 前述のように実施例では、書き込みモードにおいては基
板側端子が接地でメモリトランジスタの制御ゲートに正
の電位■いが印加され、消去モードでは制御ゲートが接
地で基板側端子に正の電位ＶＢか印加される。ただし以
下の説明では、分かり易くするため、消去モードについ
ても基板側を零電位とし、制御ゲートに負の電位−ＶＢ
が印加されるものとして扱う。これは便宜上書き込みモ
ードと消去モーニドの基準電位をいずれも基板側にとっ
ただけで、相対的な電位関係は変わらない。 そうすると、浮遊ゲートの蓄積電荷量をＱとしまたとき
、書き込みモードでの浮遊ゲートの電位ＶＰ人は、 Ｑ／Ｃ１十Ｃ２ＶＡ ／ （Ｃ１＋Ｃ２）−Ｖｐ＾・・
・（１） で表される。一方消去モードでの浮遊ゲートの電位−Ｖ
ＦＲは、 Ｑ／Ｃ１−Ｃ２Ｖａ ／ （ＣＩ 十Ｃ２）＝ Ｖ、
Ｂ・・・（２） で表される。以上の関係において、本発明が実現しよう
としているのは、浮遊ゲートの電荷量Ｑが変化しノこ場
合にも、浮遊ゲートの電位■ＰＡ＋ ＶＰＢがいずれ
も一定に保たれるようにすることである。 （１）、（２）式とは別に、浮遊ゲートの電？ｉｉｊ量
がＱであり、制御ゲートの電位が■６．浮遊ゲートの電
位がＶＰｓ基板側端子の電位が■。であるとき、次の関
係式が成り立つ。 Ｑ−Ｃ２（Ｖｐ Ｖ６） ＋Ｃ１，（Ｖｐ Ｖｃ
）・・・（３） ここで、右辺第１項は、容ｆｆ１ｃ２の一方の極板であ
る浮遊ゲートの電荷量を示し１、第２項は同じく容量Ｃ
１の一方の極板である浮遊ゲートの電荷量を示している
。もしトンネル注入等によって浮遊ゲートに電荷が与え
られていなければ、容ｆｆ１ｃｌ。 Ｃ２の直列接続端子である浮遊ゲートは、外部電圧Ｖ６
−ｖｃか分圧された電位にはなるが、そこでの電荷量は
零である。したかって（３）式のＫＭゲゲー電位ＶＦは
、外部印加電圧の分圧電位が浮遊ゲートに蓄積されＣい
る電荷量Ｑによって変調された値を持つことを意味し、
でいる。（３）式を、基板側端子の電位をＶ、−Ｏとし
て書き替えると、次のようになる。 Ｖｃ −（コ ＋ ＣＩ／Ｃ２）Ｖｐ Ｑ／Ｃ
２・・・ く４） メモリトランジスタの浮遊ゲートをゲート電極とするＭ
ＯＳ）ランジスタを考えてそのしきい値電圧をＶＴＦと
すると、（４）式において、Ｖ 、、、 −ＶゴＦ・の
ときこのメモリトランジスタがオンすることになるから
、その時の制御ゲート電位■。はすなわち、このメモリ
トランジスタの制御ゲートがら見たときのしきい値電圧
Ｖｌｈである。従って、Ｖｔｈ＝ （１＋ＣＩ ／’Ｃ
２） ＶＴＦ Ｑ／Ｃ２・・・（５） となる。そし−Ｃ浮遊ゲートをゲート電極とするＭＯＳ
）ランジスタのしぎい値が十分小さく、ＶＴＦ＝Ｏであ
ると仮定すると、 Ｖｔｈ−−Ｑ／Ｃ２ ・・・（６） が得られる。この式は、Ｖｔｈが浮遊ゲートの電荷量Ｑ
に比例すること、より具体的にいえば、蓄積電荷量Ｑが
零であればＶｔｈは零であり、電子が注入されるに従っ
てｖｔｈが正方向に電荷量に比例しで増大することを意
味している。 そこで、（６）式を（１）式および（２）式に代入する
と、書き込みモードでは、 ■Ａ ＝ ｆ（Ｃ１＋ Ｃ２）／Ｃ２１（ＶＦＡ＋ Ｃ２Ｖｔ
ｈ／ Ｃ１）・・・（７） となり、消去モードでは、 Ｂ −１（Ｃ１＋Ｃ２）／Ｃ２＋（ＶＦＲ−Ｃ２Ｖｔｈ／
Ｃ１，）・・・（８） となる。これらの式において、書き込みモードでの浮遊
ゲートの電位ＶＦＡ、消去モードでの浮遊ゲートの電位
ＶＰＥはいずれも設計パラメータである。 これらの値をそれぞれ電荷量の変化にかかわらず一定の
値として上式に代入ずれば、その様な条件を満たす電位
ＶＡ、ＶＢか求まる。具体的に例えば、 ■バーＶＰＢ−４［Ｖ］ とする場合を考える。またデバイス形状により決まる容
量をＣ１−１００［ｐＦ］ 、Ｃ２−２５［ｐＦ］ と
仮定する。そうすると、これらの値を（７）、 （８
）式に代入して、書き込みモードでは、ＶＡ〜２０ ＋
Ｊ、、２５Ｖ ｔｈ 〜２０＋Ｖｔｈ ・・・（９）か
得られ、消去モードでは、 ＶＢ〜２０ １．２５Ｖｔｈ 〜２０−Ｖｔｈ 川（１０）が得
られる。 以上のようにして、しきい値電圧Ｖｔｈの変化に対応し
て書き込み時の印加電位■８．消去時の印加電位■８を
可変制御することにより、パルス電圧印加時の浮遊ゲー
トと基板側端ｆ−との間の電圧が一定の条件、即ち常に
一定のトンネル電流による書き込み、消去が実現できる
ことがわかる。 第６図は、実施例によるメモリトランジスタのしきい値
電圧Ｖｔｈの書き込みおよび消去のパルス印加時間に対
する変化の様子をボす。実線か実施例の場合であり、印
加電圧制御を行わない場への特性を比較のため破線で示
しである。 次に本発明の別の実施例を説明する。 第７図は、先の実施例の第３図に示した制御回路４を変
形した実施例である。第３図の制御回路構成では、メモ
リトランジスタ１のしきい値電圧即ちトランジスタ４１
のしきい値電圧が負になった場合には対応できない。こ
の実施例では、しきい値電圧か負になった場合にも対応
できるように考慮されている。すなわち、先の実施例と
同様にメモリトランジスタ１の浮遊ゲートと共通の浮遊
ゲートを持つトランジスタ４］を用いるが、この実施例
ではソース側に電流椋４２を設けている。 そして、演算増幅器４３を用意し、その負入力端ｆにト
ランジスタ４１のソース端子を帰還し、正入力端子に所
定の電位■。を与え、出力端子をトランジスタ４］の制
御ゲートに接続する。この演算増幅器４３の出力端子か
、第１図に示した直流電源回路２の制御端子３に接続さ
れる。 この実施例によれば、電位Ｖ（・および電流源４２によ
ってトランジスタ４］のゲート・ソース間電圧かそのｊ
７きい値電圧になるように一旦設定すれば、その後トラ
ンジスタ４］のし、きい値電圧ｖｔｈか変動し７ても演
算増幅器４３の出力電位は常に、ｖｃ十ｖｔｈとなる。 トランジスタ４］のしきい値電圧が変わって電流が変化
し２、ソース電位かＶＣから少しでも変動しようとする
と、演算増幅器４３の出力はこれを抑制するようにトラ
ンジスタ４１のゲートを制御するからである。この回路
はトランジスタ４〕のＬ７きい値電圧、すなわちメモリ
トランジスタ］のしきい値電圧の正負に拘らず働く。 第８図は、第７図の制御回路により制御される直流電源
回路２の具体的構成例を示している。この電源回路２は
、スイッチ素子２１とキャパシタ２２からなるサンプリ
ング回路、正／負入力、正／′負出力の４つの入出力端
子を持つ演算増幅器２３、この演算増幅器２３の各出力
端子に設けられたレベルシフト回路２４および２５によ
り構成されている。サンプリング回路の出力は演算増幅
器２３の負入力端子に入力され、演算増幅器２３の正入
力端子には、第７図の演算増幅器４３に与えられる制御
電位■ｃが与えられる。 前述のように第７図の出力端子、すなわちＭＯＳ）ラン
ジスタ４〕の制御ゲート端子には、■ｃ→−Ｖｔｈか得
られる。スイッチ素子２１が閉じている場合、演算増幅
器２３の正入力にはＶＣ１負入力にはｖＣ＋ｖｔｈが入
力される。演算増幅器２３の利得をＧとすると、このと
き演算増幅器２３の正出力には−ＧφＶ ｔｈ、負出力
にはＧ・Ｖｔｈか得られる。したがってレベルシフト回
路２４２５でのレベルシフト量をそれぞれ、Ｖｄ、Ｖｄ
’ とすると、出力電位Ｖ、、Ｖ８とし。 て、 Ｖ、 −Ｖｄ ＋Ｇ −Ｖｔｈ Ｖ、 −Ｖｄ −Ｇ −Ｖｔｈ か得られる。 メモリトランジスタのしきい値測定は、書込み／消去パ
ルスが印加されていない時に行う必要があるから、書込
み／消去時にはサンプリング回路は、制御信号によって
ホールドモードとされる。 第９図は本発明の他の実施例のアナログ記憶装置の構成
である。第１図と対応する部分には第１図と同−ｎ号を
付して詳細な説明は省略する。この実施例では、第１．
第２の二つのメモリトランジスタ１１．．１．２を用い
てメモリセルを構成している。第１のメモリトランジス
タ】】のゲートと第２のメモリトランジスタ１２の基板
側端子が共通接続されて、これが第１の端子７とされ、
第１のメモリトランジスタ１２のゲートと第１のメモリ
トランジスタ１．１の基板側端子が共通接続されて第２
の端子８とされている。これら第１．第２の端子７，８
に、先の実施例と同様にして、スイッチ回路を介して直
流電源回路２の出力端子が接続される。また第１．第２
のメモリトランジスタ］、］、、１２に対応して二つの
出力トランジスタ５１．５２が設けられている。第１の
出力トランジスタ５】の浮遊ゲートは第１のメモリトラ
ンジスタ］１のそれと連続的に形成され、第２の出力ト
ランジスタ５２の浮遊ゲートはやはり第２のメモリトラ
ンジスタ１２のそれと連続的に形成されている。これら
第１、第２の出力トランジスタ５１、．５２の制御ゲー
トは共通でもよい。この実施例では二つのメモリトラン
ジスタ１１．．１２のうち第１のメモリトランジスタ１
１が主体である。 すなわち制御回路４は、第１のメモリトランジスタ１１
の特性変動を観測して、先の実施例と同様にその浮遊ゲ
ート電位が一定に保つような制御を行う。勿論、第２の
メモリトランジスタ１２側を主体として同様の制御をｈ
う事かり能である。 第１．第２の出力トランジスタ５］、、５２は例えば、
第１０図に示すようにソースを共通に電流源トランジス
タ６に接続して差動回路を構成する。 この実施例においても、基本的な書き込み、消去の動作
は先の実施例と同様である。この実施例においては、第
１のメモリトランジスタ１１が書き込みモードのときに
第２のメモリトランジスタ１２は消去モードになり、第
１のメモリトランジスタ］１か消去モードのときに第２
のメモリトランジスタ１２は書き込みモードになる。こ
の結果、読出し動作時、第１．第２の出力トランジスタ
５１．５２は、一方で電流か増大するときには、他方で
電流か減少するという、相補的な動作を行う。したかっ
て第１．第２の出力トランジスタ５１．５２の制御ゲー
トに一定電位例えば接地電位を与えた状態で、先の実施
例に比べて高いセンス感度で読出しができる。 以上の実施例においては、出力トランジスタ５およびモ
ニター用トランジスタ４］の浮遊ゲートはメモリトラン
ジスタ１のそれと連続的に形成されるとした。この構成
では、メモリトランジスタ１において書き込みパルスま
たは消去パルスが印加されたときに、その浮遊ゲートに
かかる電位かそのまま出力トランジスタ５およびモニタ
ー用トランジスタ４１の浮遊ゲートにもかかり、したか
ってこれらにおいてもトンネル電流が流れるおそれかあ
る。この問題を解決するには幾つかの方法が考えられる
。 第１は、第１１図に示すように、出力トランジスタ５お
よびモニター用トランジスタ４１の浮遊ゲートとメモリ
トランジスタ１の浮遊ゲートの間に抵抗を介在させるこ
とである。この様にすれば、メモリトランジスタ１に書
き込みパルス或いは消去パルスが印加されたときの浮遊
ゲートの電位変化が、抵抗Ｒによって減衰されて、その
まま出力トランジスタ５およびモニター用トランジスタ
４］の浮遊ゲートまで伝達されることはなくなる。 これにより、出力トランジスタ５およびモニター用トラ
ンジスタ４１でトンネル電流が流れることを防止するこ
とができる。書き込みまたは消去のサイクルが終了した
後、一定時間経過すれば、メモリトランジスタ１の浮遊
ゲートの電荷は拡散して出力トランジスタ５及びモニタ
ー用トランジスタ４１の浮遊ゲートもメモリトランジス
タ１のそれと同電位になる。したがってセンス動作およ
びモニター動作には問題ない。 第２の方法は、メモリトランジスタ１に書き込みパルス
或いは消去パルスか印加されるときに、その浮遊ゲート
の電位変化の出力トランジスタ４およびモニター用トラ
ンジスタ４１の浮遊ゲートへの影響を相殺するように、
出力トランジスタ５およびモニター用トランジスタの各
端子に所定のバイアスを与えることである。これによっ
ても、出力トランジスタ５およびモニター用トランジス
タ４］でトンネル電流が流れることを防止することかで
きる。 第３の方法は、出力トランジスタ５およびモニター用ト
ランジスタ４］においても、メモリトランジスタ１と同
様のバイアスを与えて、メモリトランジスタ］と同様に
積極的にトンネル電流を流して書き込み、消去を行う事
である。出力トランジスタ等において中途半端のトンネ
ル電流が流れることが問題なのであるから、この様にメ
モリトランジスタと同様の条件でトンネル電流を流せば
、問題はなくなる。ただし２この方法は、第２の方法も
同じであるか、回路的に複雑になり、またメモリトラン
ジスタと別に出力トランジスタを設けた理由がなくなる
きいう難点かある。 第４のｊＪ法は、第１２図に示ずよ・うにメ壬りｌ・ラ
シジスタ１と出力トランジスタ５１ご異なる構造のもの
を用いるこＪである。ずなわぢメモリトランジスタ］は
、ソースと浮遊ゲートの間に局部的にトンネル電流が流
れる書き替え領域か形成さｔまた構造とし、出力トラン
ジスタ５はこの様な書き替え領域がない構造とする。し
２きい値を決めるチャ氷ル領域」−のゲー ト絶縁膜は
両者同じとする。 この様にすれば、メモリトランジスタ１でのみトンネル
電流による書込み／・′消去が行わ第１、出力トラ゛／
ジスタ５ではトンネル電流が流れないようにできる。 ｆｉＳ１３図はさらに別の実施例のアナログ記憶装置の
構成である。第１図と対応する部分には第１図と同一符
号を旬１．ζある。先の実施例′Ｃは、直流電源回路２
と１．て、書き込みサイクルで利用される正電位と消去
→ノーイクルで利用されるｉ正電位か同時に出力される
ニー）の出力端子を持つ構成とし。 た。これに対（７，てこの第１３図の実施例では、電源
回路憂は、常に−ｈの端子に正の出力Ｔへ位を出すも（
′）である。この様な電源回路であっ゛（も、スイッチ
ＳＷＩ〜ＳＷ４を間車のＪつに接続するごとによ） −
Ｕ’ 、書き込ろサイクルさ消去サイクルでメモリトラ
ンジスタ１−＼の印加電圧の＄ｆｉ性を逆にすることか
できる。 本発明は上記実施例に限られず、さらに変形１゜て実施
することができる。例えば以−ｔ−の実施例では、メモ
リトランジスタの他に出力！・ランジスタを設けている
が、出力トランジスタを設けず、メモリトランジスタの
みで接続を切り替えてデータ読出しを行うことは１〕ｊ
能である。またメモリトランジスタとじ５て実施例では
、ソース、トレイン間のチャネル領域上全面がトンネル
絶縁膜であるものを用いたか、メＷＲゲート下に部分的
にトンネル電流による書き替え領域か設けられた構造の
メモリトランジスタを用いることもできる。 ［発明の効果］ 以上詳細に説明し７たように本発明によれば、Ｅ Ｅ
Ｐ ＲＯＭメモリセルと同様のメモリトランジスタを用
いて、）・ンネル電流を制御することによりて書き込み
パルス或いは消去パルスの印加時間に刑し、て直線的に
特性変動をさせることによってアナログ記憶を可能とし
た１、不揮発性のアナログ記憶装置を提供することがで
きる。
行オ、）れている。ニューラル・ネットワークにおいて
は、例λばパルス密度変調り式か用いられるため、パル
ス数（或いはパルス幅）に対応したアナログ記憶を行う
記憶装置がｍ要になる。 この様なアナログ記憶装置とし、て、？ケ来より電気的
書き替えｉ’Ｔ能ム不揮発性メモリとして知ら才１てい
るＥＥＰＲＯＭメモリセルを用いることが考えられる。 このＥ Ｅ Ｐ ＲＯＭメモリセルに１；１、代表的に
は、■制御ゲートＪソース１、たはド１／インの間に高
電界を印加することによるト：、・ネル注入を利用する
方式と、（２）ドレイ〉・、ソー、ス間に電流を流１．
てトレイン近傍でのインバクｉ・・イオン化により発／
１するホット・ユレクトロンのｔ４−人を利用する方式
がある。 前者のメモリセルをアナログ記憶に用いる場合を考えて
みる。制御ゲートとソース或いはドレインとの間に制御
ゲー トが封になる書き込みパルス電圧を印加した時、
基板側から淫遊ケー トに電子か注入される。この電子
１１−人による？￥！逆ケ−１・の蓄積電荷量すなわち
浮遊ゲートの電位は、トンネル電流量に比例する。若シ
２、浮遊ゲートとソースまたは１１７４２間にかかる電
界が一定であれば、トンネル電流は一定であるから、蓄
積電荷量は時間に対し、て直線的に増加し、したかって
Ｉテ遊ゲト電位も直線的に変化する。しかし実際の書き
込みにおいては、浮遊ゲート電位は時間に対して指数関
数的に変化する。これは、書き込み時間の経過と共にｆ
ｌ遊ゲートに蓄積された電子が、外部印加電圧による浮
遊ゲートと基板間の電界を相殺する方向に作用するから
である。同様のことは、浮遊ゲートの電子を放出する消
去時についてもいえる。 ニューラル・ネットワークのシナプスへの応用等におい
ては、浮遊ゲートの電位をパルス数に応じて連続的に直
線的に変化させるような書き込み。 消去が望まれるが、通常の二値記憶を行うトンネル注入
方式のメモリセルではその様な制御は行われていない。 一方、ポット・エレクトロン注入方式のメモリセルでは
、トンネル注入方式に比べてより短時間に浮遊ゲートに
電子注入が行われる。このため、やはり浮遊ゲートの書
き込み、消去電位を連続的に制御することは困難である
。 （発明が解決しようとする課題） 以上のように、ディジタル記憶装置とし、で知られてい
る浮遊ゲート型のＥＥＰＲＯＭメモリセルをアナログ記
憶用とし、で用いよ・）（Ｌすると、これまでにない回
路的な］１夫を必要とするか、或いは浮遊ゲート電位の
制御が困難であるという問題があった。 本発明はこの様な点に鑑みなされたもので、トンネル注
入方式の浮遊ゲート型メモリトランジスタを用いた、簡
便な回路構成のアナログ記憶装置を提供することを目的
とする。 ［発明の構成］ （課題を解決するための手段） 本発明に係るアナログ記憶装置は、 半導体基板に互いに離隔して形成されたソースドレイン
拡散層と、これらソース、ドレイン拡散層間の基板上に
ゲート絶縁膜を介して積層形成された浮遊ゲートおよび
制御ゲートを有し、浮遊ゲートとソースまたはドレイン
拡散層の間でトンネル電流により電荷の授受か行われる
メモリトランジスタと、 このメモリトランジスタの制御ゲートとソースまたはド
レインとの間に書き込みまたは消去用の電圧を供給する
ための、出力電圧値を可変する制御端子を有する直流電
源回路と、 この直流電源回路からの出力電圧を前記メモリトランジ
スタの制御ゲートとソースまたはドレインとの間に、デ
ータのパルス幅に対応するパルス電圧として書き込み時
と消去時とで極性を逆にして供給するためのスイッチ回
路と、 前記メモリトランジスタの書き込みまたは消去による特
性変化を測定しながら、その結果に応じて前記メモリト
ランジスタの浮遊ゲート電位が前記パルス電圧印加時に
所定の一定値に保たれるように前記直流電源回路の制御
端子に制御信号を与える制御手段と、 を備えたことを特徴とする。 （作用） 本発明においては、直流電源回路の出力電圧が、データ
に応じてオン、オフ制御されるスイッチ回路によってパ
ルス電圧としてメモリトランジスタに印加される。スイ
ッチ回路は、書込みサイクルと消去サイクルとではメモ
リトランジスタの制御ゲートとソースまたはドレインと
の間に互いに逆極性となって印加されるように制御され
る。 これにより、パルス印加時間（具体的にはパルス幅をパ
ルス数分合算した時間）に対応してメモリトランジスタ
の特性が制御される。そしてこのとき、本発明において
は、直流電源回路の出力電圧値を、パルス電圧印加時間
とメモリトランジスタの特性変化の直線性が確保される
ようにメモリトランジスタの特性変化に応じて可変制御
する。その作用をもう少し具体的に説明すれば、次の通
りである。 いまメモリトランジスタがｎチャネルの場合を考え、制
御ゲートとソースまたはドレインの間に制御ゲートが正
となる電圧を印加して、浮遊ゲートに基板側から電子を
注入するモードを“書き込み“とじ、逆の電圧を印加し
て浮遊ゲートの電子を放出させるモードを“消去°とす
る。一定の書込み電圧が印加された状態では前述のよう
に、浮遊ゲートは電子注入により次第に負に帯電し、浮
遊ゲートと基板間の電界が時間と共に小さくなる。 本発明においてはこの書き込み時に、浮遊ゲートと基板
間の電界が常に一定になるように、換言すれば浮遊ゲー
トの電位がパルス電圧印加時に一定に保たれるように、
書き込みサイクルでの書込みパルス電圧値を時間と共に
増大させる制御が行われる。これは具体的には、書込み
を行いながら、書込みパルスがない時間帯でメモリトラ
ンジスタのしきい値を測定し、しきい値変化分だけ次の
書込みパルス電圧値を増大させるという制御となる。 一方消去時は、電圧印加によって浮遊ゲートの電Ｆが放
出されて、やはり消去電圧が一定であれば浮遊ゲートと
基板間の電界が時間と共に小さくなる方向に浮遊ゲート
の電位が変化する。そこで本発明におい°Ｃは、やはり
消去サイクルにおいても、（７きい値電圧の変化分だけ
順次消去パルス電圧値を増大させるという制御が行われ
る。 以上のような制御の結果、メモリトランジスタの浮遊ゲ
ートの蓄積電荷量は、書込み電圧或いは消去電圧の印加
時間に対して直線的に変化する。 浮遊ゲートの蓄積電荷量はそのまましきい値電圧に対応
するから、本発明によればメモリトランジスタのしきい
値電圧がパルス数に対応して連続的に制御される、アナ
ログ記憶がＥｌ能になる。 （実施例） 以下、本発明の実施例を図面を参照して説明する。 第１図は、一実施例のアナログ記憶装置の要部構成を示
す。メモリトランジスタ１は、後に詳細に説明するよう
なトンネル注入方式による浮遊ゲート型のトランジスタ
である。ここではメモリトランジスタ１は、ｎチャネル
であるとする。またこの実施例ではメモリトランジスタ
１のソースとドレインは短絡されて、基板領域と共に一
つの端子を構成している。これを以下、基板側端子とい
う。直流電源回路２は、メモリトランジスタ１に書込ろ
または消去を行うための直流電圧の発生源であり、電圧
値を可変制御するための制御端子３を有する。この電源
回路２はまた、二つの出力端子を有する。二つの出力端
子にはこの実施例ではいずれも正である書込ろ用の電位
ｖＡと消去用の電位ＶＢが得られる。 直流電源回路２の出力端子とメモリトランジスタ１の間
には、スイッチＳＷＩ〜ＳＷ４からなるスイッチ回路が
設けられている。スイッチＳＷＩはメモリトランジスタ
１の制御ゲートと直流電源回路２の一方の出力端子の間
に接続され、スイッチＳＷ３はメモリトランジスタ１の
基板側端イと直流電源回路２の他方の出力端子の間に接
続されている。スイッチＳＷ２．ＳＷ４は夫々、メモリ
（・ランジスタ］の基板側端子と制御ゲートを選択的に
接地するだめのものである。書込みサイクルにおいては
、データパルスに対応してスイッチＳＷＩ とＳＷ２が
オンとなり、この時スイッチＳＷ３．ＳＷ４はオフに保
たれる。消去サイクルにおいては、データパルスに対応
し、てスイッチＳＷ３とＳＷ４がオンとなり、この時ス
イッチＳＷＩ、ＳＷ２はオフに保たれる。これにより、
直流電源回路２の出力電位が書込みおよび消去の各サイ
クルで、夫々データパルスに対応した書込みパルスおよ
び消去パルスとしてザンブリングされて、メモリトラン
ジスタ］に印加されることになる。 制御回路４は、メモリトランジスタ］の特性を測定し５
、その結果に応じて電源回路２の制御端イ３に制御信号
を送り出すものである。具体的には、書込みおよび消去
の各サイクルの中で、メモリトランジスタ１にパルス電
圧が印加されていない時間帯で測定されるしきい値電圧
が、制御信号と１２で電源回路２の出力電位の制御に用
いられる。 またこの実施例においては、メモリトランジスタ１に対
して、その浮遊ゲートと連続する浮遊ゲートを持つ出力
トランジスタ５が設けられている。 出力トランジスタ５は、メモリトランジスタ１と同様の
浮遊ゲート構造を有するものとする。書き込み時および
消去時は出力トランジスタ５の制御ゲート、ソースおよ
びドレインは例えば全て零電位に保たれる。書き込まれ
たデータの読出しは、出力トランジスタ５５の制御ゲー
トに一定のバイアス電圧が印加され、ドレイン、ソース
間の電流を検出することにより行われる。即ちメモリト
ランジスタ１．の浮遊ゲートの電位が書込みまたは消去
によって変動すると、これに連動して出力トランジスタ
５の浮遊ゲート電位が変動するから、出力トランジスタ
５の出力電流によってデータ読出しが可能になる。 第２図は、メモリトランジスタおよび出力トランジスタ
５の構造を示す。（ａ）は平面図であり、（ｂ） （ｅ
）は夫々（ａ、）のＡ−Ａ’、Ｂ−Ｂ’断面図である。 この実施例に於いては、ｐ型シリコン基板］１に、トン
ネル電流か流れ得る薄い第１のゲート絶縁膜］２を介し
て第１層多結晶シリコン膜により浮遊ゲート〕３か形成
され、その上に第２ゲート絶縁膜１４を介し、て第２層
多結晶シリコン膜により制御ゲート１５が設けられてい
る。これら積層ゲート構造を挟んで基板１］にはｎ”型
のソース、ドレイン拡散層１．６．］、、７か形成され
ている。 第３図は、制御回路４の具体的な構成例である。 トランジスタ４１は、メモリトランジスタ１の浮遊ゲー
トと連続する浮遊ゲートを持つ、メモリトランジスタ１
と同じ構造のものである。このトランジスタ４１はその
制御ゲートをドレインに接続して、そのドレインを電流
源４２に接続し、ソースを接地している。この様にダイ
オード接続したトランジスタ４１は、ドレイン・ソース
間電圧がそのしきい値電圧に等しくなる。つまりトラン
ジスタ４１のドレインには、メモリトランジスタ１のし
きい値電圧に対応する電圧か得られる。この電圧か電源
回路２の制御端子３に制御信号として与えられる。 この様に構成されたアナログ記憶装置の動作を次に説明
する。 第４図は、動作タイミングである。まず書き込みサイク
ルにおいては、図に示すようにデータパルスに対応して
スイッチＳＷＩ 、ＳＷ２かオン。 オフする。残りのスイッチＳＷ３．ＳＷ４はオフに保た
れる。したかって電源回路２の出力電位ＶＡがデータパ
ルスに応じてサンプリングされて、メモリトランジスタ
１の制御ゲートと基板側端子との間に制御ゲート側が正
となる書き込みパルスとして供給される。書き込み時間
の経過と共に、メモリトランジスタ］のしきい値電圧Ｖ
ｔｔｉは変化する。このメモリトランジスタ１のしきい
値電圧Ｖｔｈは制御回路４により検出され、これよって
電源回路２が制御されて、出力電位■６は、ＶＡ−Ｖｐ
＋ ａ −Ｖｔｈ となるように制御される。ＶＰは一定の初期値（例えば
、２０Ｖ）、ａは比例定数である。書き込ろサイクルで
は、書き込みに従ってしきい値電圧ｖｔｈは正方向に増
大するから、書き込みパルスの電位■９もそれに従って
増大することになる。 次に消去サイクルにおいては、データパルスに対応して
スイッチＳＷ３．ＳＷ’４がオン、オフする。残りのス
イッチＳＷ１．８Ｗ２はオフに保たれる。したかって電
源回路２の出力電位■６かデルタパルスに応してサンプ
リングされて、メモリトランジスタコの制御ゲートと基
板側端子との間に基板側端子が正となる消去パルスとし
、で供給される。この場合、消去時間の経過と共に、メ
モリトランジスタ１のしきい値電圧ｖｔｈは負方向に変
化する。このメモリトランジスタ１のしきい値電圧Ｖｔ
ｈは制御回路４により検出され、これよって電源回路２
が制御されて、出力電位ＶＢは、ＶＢ −Ｖｐ ｈ−
Ｖｔｈ となるように制御される。ｂは比例定数である。 しきい値電圧ｖｔｈは前述のように消去サイクルでは負
方向に変化するから、結局消去パルスの電位■８も、第
４図に示したように、書き込みサイクルと同様に時間と
共に増大するような制御が行われることになる。 以上の結果、書き込みサイクル、消去サイクルいずれに
おいても、パルス電圧が印加された状態でのメモリトラ
ンジスタ１の浮遊ゲート電位は浮遊ゲートの蓄積電荷量
の変化に拘らず常に基板側端ｆを基準として見たときに
一定になるように制御される。換言すれば、書き込み、
消去時のトンネル電流を決定する浮遊ゲートと基板間の
電界が常に一定になるように制御される。これによって
、メモリトランジスタ１のしきい値電圧が書き込みおよ
び消去時間に対］７て直線的に変化するアナログ記憶、
ができる。記憶されたデータすなわちパルス印加時間は
、出力トランジスタ５のドレイン。 ソース間電流により読み出すことができる。 メモリトランジスタ１のしきい値電圧ｖｔｈに対応して
直流電源回路２の出力電位ＶＡ、ＶＢを上述のように制
御することにより、書き込み或いは消去パルス電圧か印
加されている状態での浮遊ゲトの電位が常に基板側電位
に対して一定に保たれる理由は、ここまでの説明では明
らかでない。 この点につき以−トに詳細な理由を説明する。 第５図は、以下の説明を助けるためのメモリトランジス
タの等価回路である。第５図（ａ）は、メモリトランジ
スタの制御ゲートＣＧと浮遊ゲートＦＧ間の容量か０２
であり、浮遊ゲートＦＧとソスの間に等研的にトンネル
注入／放出機構５コ。 かあることを示している。第５図（ｂ）は更に単純化し
た等価回路であり、ソース１ ドレインを短絡して、こ
れと浮遊ゲートＦＧの間の容量かＣＩであることを示し
ている。 前述のように実施例では、書き込みモードにおいては基
板側端子が接地でメモリトランジスタの制御ゲートに正
の電位■いが印加され、消去モードでは制御ゲートが接
地で基板側端子に正の電位ＶＢか印加される。ただし以
下の説明では、分かり易くするため、消去モードについ
ても基板側を零電位とし、制御ゲートに負の電位−ＶＢ
が印加されるものとして扱う。これは便宜上書き込みモ
ードと消去モーニドの基準電位をいずれも基板側にとっ
ただけで、相対的な電位関係は変わらない。 そうすると、浮遊ゲートの蓄積電荷量をＱとしまたとき
、書き込みモードでの浮遊ゲートの電位ＶＰ人は、 Ｑ／Ｃ１十Ｃ２ＶＡ ／ （Ｃ１＋Ｃ２）−Ｖｐ＾・・
・（１） で表される。一方消去モードでの浮遊ゲートの電位−Ｖ
ＦＲは、 Ｑ／Ｃ１−Ｃ２Ｖａ ／ （ＣＩ 十Ｃ２）＝ Ｖ、
Ｂ・・・（２） で表される。以上の関係において、本発明が実現しよう
としているのは、浮遊ゲートの電荷量Ｑが変化しノこ場
合にも、浮遊ゲートの電位■ＰＡ＋ ＶＰＢがいずれ
も一定に保たれるようにすることである。 （１）、（２）式とは別に、浮遊ゲートの電？ｉｉｊ量
がＱであり、制御ゲートの電位が■６．浮遊ゲートの電
位がＶＰｓ基板側端子の電位が■。であるとき、次の関
係式が成り立つ。 Ｑ−Ｃ２（Ｖｐ Ｖ６） ＋Ｃ１，（Ｖｐ Ｖｃ
）・・・（３） ここで、右辺第１項は、容ｆｆ１ｃ２の一方の極板であ
る浮遊ゲートの電荷量を示し１、第２項は同じく容量Ｃ
１の一方の極板である浮遊ゲートの電荷量を示している
。もしトンネル注入等によって浮遊ゲートに電荷が与え
られていなければ、容ｆｆ１ｃｌ。 Ｃ２の直列接続端子である浮遊ゲートは、外部電圧Ｖ６
−ｖｃか分圧された電位にはなるが、そこでの電荷量は
零である。したかって（３）式のＫＭゲゲー電位ＶＦは
、外部印加電圧の分圧電位が浮遊ゲートに蓄積されＣい
る電荷量Ｑによって変調された値を持つことを意味し、
でいる。（３）式を、基板側端子の電位をＶ、−Ｏとし
て書き替えると、次のようになる。 Ｖｃ −（コ ＋ ＣＩ／Ｃ２）Ｖｐ Ｑ／Ｃ
２・・・ く４） メモリトランジスタの浮遊ゲートをゲート電極とするＭ
ＯＳ）ランジスタを考えてそのしきい値電圧をＶＴＦと
すると、（４）式において、Ｖ 、、、 −ＶゴＦ・の
ときこのメモリトランジスタがオンすることになるから
、その時の制御ゲート電位■。はすなわち、このメモリ
トランジスタの制御ゲートがら見たときのしきい値電圧
Ｖｌｈである。従って、Ｖｔｈ＝ （１＋ＣＩ ／’Ｃ
２） ＶＴＦ Ｑ／Ｃ２・・・（５） となる。そし−Ｃ浮遊ゲートをゲート電極とするＭＯＳ
）ランジスタのしぎい値が十分小さく、ＶＴＦ＝Ｏであ
ると仮定すると、 Ｖｔｈ−−Ｑ／Ｃ２ ・・・（６） が得られる。この式は、Ｖｔｈが浮遊ゲートの電荷量Ｑ
に比例すること、より具体的にいえば、蓄積電荷量Ｑが
零であればＶｔｈは零であり、電子が注入されるに従っ
てｖｔｈが正方向に電荷量に比例しで増大することを意
味している。 そこで、（６）式を（１）式および（２）式に代入する
と、書き込みモードでは、 ■Ａ ＝ ｆ（Ｃ１＋ Ｃ２）／Ｃ２１（ＶＦＡ＋ Ｃ２Ｖｔ
ｈ／ Ｃ１）・・・（７） となり、消去モードでは、 Ｂ −１（Ｃ１＋Ｃ２）／Ｃ２＋（ＶＦＲ−Ｃ２Ｖｔｈ／
Ｃ１，）・・・（８） となる。これらの式において、書き込みモードでの浮遊
ゲートの電位ＶＦＡ、消去モードでの浮遊ゲートの電位
ＶＰＥはいずれも設計パラメータである。 これらの値をそれぞれ電荷量の変化にかかわらず一定の
値として上式に代入ずれば、その様な条件を満たす電位
ＶＡ、ＶＢか求まる。具体的に例えば、 ■バーＶＰＢ−４［Ｖ］ とする場合を考える。またデバイス形状により決まる容
量をＣ１−１００［ｐＦ］ 、Ｃ２−２５［ｐＦ］ と
仮定する。そうすると、これらの値を（７）、 （８
）式に代入して、書き込みモードでは、ＶＡ〜２０ ＋
Ｊ、、２５Ｖ ｔｈ 〜２０＋Ｖｔｈ ・・・（９）か
得られ、消去モードでは、 ＶＢ〜２０ １．２５Ｖｔｈ 〜２０−Ｖｔｈ 川（１０）が得
られる。 以上のようにして、しきい値電圧Ｖｔｈの変化に対応し
て書き込み時の印加電位■８．消去時の印加電位■８を
可変制御することにより、パルス電圧印加時の浮遊ゲー
トと基板側端ｆ−との間の電圧が一定の条件、即ち常に
一定のトンネル電流による書き込み、消去が実現できる
ことがわかる。 第６図は、実施例によるメモリトランジスタのしきい値
電圧Ｖｔｈの書き込みおよび消去のパルス印加時間に対
する変化の様子をボす。実線か実施例の場合であり、印
加電圧制御を行わない場への特性を比較のため破線で示
しである。 次に本発明の別の実施例を説明する。 第７図は、先の実施例の第３図に示した制御回路４を変
形した実施例である。第３図の制御回路構成では、メモ
リトランジスタ１のしきい値電圧即ちトランジスタ４１
のしきい値電圧が負になった場合には対応できない。こ
の実施例では、しきい値電圧か負になった場合にも対応
できるように考慮されている。すなわち、先の実施例と
同様にメモリトランジスタ１の浮遊ゲートと共通の浮遊
ゲートを持つトランジスタ４］を用いるが、この実施例
ではソース側に電流椋４２を設けている。 そして、演算増幅器４３を用意し、その負入力端ｆにト
ランジスタ４１のソース端子を帰還し、正入力端子に所
定の電位■。を与え、出力端子をトランジスタ４］の制
御ゲートに接続する。この演算増幅器４３の出力端子か
、第１図に示した直流電源回路２の制御端子３に接続さ
れる。 この実施例によれば、電位Ｖ（・および電流源４２によ
ってトランジスタ４］のゲート・ソース間電圧かそのｊ
７きい値電圧になるように一旦設定すれば、その後トラ
ンジスタ４］のし、きい値電圧ｖｔｈか変動し７ても演
算増幅器４３の出力電位は常に、ｖｃ十ｖｔｈとなる。 トランジスタ４］のしきい値電圧が変わって電流が変化
し２、ソース電位かＶＣから少しでも変動しようとする
と、演算増幅器４３の出力はこれを抑制するようにトラ
ンジスタ４１のゲートを制御するからである。この回路
はトランジスタ４〕のＬ７きい値電圧、すなわちメモリ
トランジスタ］のしきい値電圧の正負に拘らず働く。 第８図は、第７図の制御回路により制御される直流電源
回路２の具体的構成例を示している。この電源回路２は
、スイッチ素子２１とキャパシタ２２からなるサンプリ
ング回路、正／負入力、正／′負出力の４つの入出力端
子を持つ演算増幅器２３、この演算増幅器２３の各出力
端子に設けられたレベルシフト回路２４および２５によ
り構成されている。サンプリング回路の出力は演算増幅
器２３の負入力端子に入力され、演算増幅器２３の正入
力端子には、第７図の演算増幅器４３に与えられる制御
電位■ｃが与えられる。 前述のように第７図の出力端子、すなわちＭＯＳ）ラン
ジスタ４〕の制御ゲート端子には、■ｃ→−Ｖｔｈか得
られる。スイッチ素子２１が閉じている場合、演算増幅
器２３の正入力にはＶＣ１負入力にはｖＣ＋ｖｔｈが入
力される。演算増幅器２３の利得をＧとすると、このと
き演算増幅器２３の正出力には−ＧφＶ ｔｈ、負出力
にはＧ・Ｖｔｈか得られる。したがってレベルシフト回
路２４２５でのレベルシフト量をそれぞれ、Ｖｄ、Ｖｄ
’ とすると、出力電位Ｖ、、Ｖ８とし。 て、 Ｖ、 −Ｖｄ ＋Ｇ −Ｖｔｈ Ｖ、 −Ｖｄ −Ｇ −Ｖｔｈ か得られる。 メモリトランジスタのしきい値測定は、書込み／消去パ
ルスが印加されていない時に行う必要があるから、書込
み／消去時にはサンプリング回路は、制御信号によって
ホールドモードとされる。 第９図は本発明の他の実施例のアナログ記憶装置の構成
である。第１図と対応する部分には第１図と同−ｎ号を
付して詳細な説明は省略する。この実施例では、第１．
第２の二つのメモリトランジスタ１１．．１．２を用い
てメモリセルを構成している。第１のメモリトランジス
タ】】のゲートと第２のメモリトランジスタ１２の基板
側端子が共通接続されて、これが第１の端子７とされ、
第１のメモリトランジスタ１２のゲートと第１のメモリ
トランジスタ１．１の基板側端子が共通接続されて第２
の端子８とされている。これら第１．第２の端子７，８
に、先の実施例と同様にして、スイッチ回路を介して直
流電源回路２の出力端子が接続される。また第１．第２
のメモリトランジスタ］、］、、１２に対応して二つの
出力トランジスタ５１．５２が設けられている。第１の
出力トランジスタ５】の浮遊ゲートは第１のメモリトラ
ンジスタ］１のそれと連続的に形成され、第２の出力ト
ランジスタ５２の浮遊ゲートはやはり第２のメモリトラ
ンジスタ１２のそれと連続的に形成されている。これら
第１、第２の出力トランジスタ５１、．５２の制御ゲー
トは共通でもよい。この実施例では二つのメモリトラン
ジスタ１１．．１２のうち第１のメモリトランジスタ１
１が主体である。 すなわち制御回路４は、第１のメモリトランジスタ１１
の特性変動を観測して、先の実施例と同様にその浮遊ゲ
ート電位が一定に保つような制御を行う。勿論、第２の
メモリトランジスタ１２側を主体として同様の制御をｈ
う事かり能である。 第１．第２の出力トランジスタ５］、、５２は例えば、
第１０図に示すようにソースを共通に電流源トランジス
タ６に接続して差動回路を構成する。 この実施例においても、基本的な書き込み、消去の動作
は先の実施例と同様である。この実施例においては、第
１のメモリトランジスタ１１が書き込みモードのときに
第２のメモリトランジスタ１２は消去モードになり、第
１のメモリトランジスタ］１か消去モードのときに第２
のメモリトランジスタ１２は書き込みモードになる。こ
の結果、読出し動作時、第１．第２の出力トランジスタ
５１．５２は、一方で電流か増大するときには、他方で
電流か減少するという、相補的な動作を行う。したかっ
て第１．第２の出力トランジスタ５１．５２の制御ゲー
トに一定電位例えば接地電位を与えた状態で、先の実施
例に比べて高いセンス感度で読出しができる。 以上の実施例においては、出力トランジスタ５およびモ
ニター用トランジスタ４］の浮遊ゲートはメモリトラン
ジスタ１のそれと連続的に形成されるとした。この構成
では、メモリトランジスタ１において書き込みパルスま
たは消去パルスが印加されたときに、その浮遊ゲートに
かかる電位かそのまま出力トランジスタ５およびモニタ
ー用トランジスタ４１の浮遊ゲートにもかかり、したか
ってこれらにおいてもトンネル電流が流れるおそれかあ
る。この問題を解決するには幾つかの方法が考えられる
。 第１は、第１１図に示すように、出力トランジスタ５お
よびモニター用トランジスタ４１の浮遊ゲートとメモリ
トランジスタ１の浮遊ゲートの間に抵抗を介在させるこ
とである。この様にすれば、メモリトランジスタ１に書
き込みパルス或いは消去パルスが印加されたときの浮遊
ゲートの電位変化が、抵抗Ｒによって減衰されて、その
まま出力トランジスタ５およびモニター用トランジスタ
４］の浮遊ゲートまで伝達されることはなくなる。 これにより、出力トランジスタ５およびモニター用トラ
ンジスタ４１でトンネル電流が流れることを防止するこ
とができる。書き込みまたは消去のサイクルが終了した
後、一定時間経過すれば、メモリトランジスタ１の浮遊
ゲートの電荷は拡散して出力トランジスタ５及びモニタ
ー用トランジスタ４１の浮遊ゲートもメモリトランジス
タ１のそれと同電位になる。したがってセンス動作およ
びモニター動作には問題ない。 第２の方法は、メモリトランジスタ１に書き込みパルス
或いは消去パルスか印加されるときに、その浮遊ゲート
の電位変化の出力トランジスタ４およびモニター用トラ
ンジスタ４１の浮遊ゲートへの影響を相殺するように、
出力トランジスタ５およびモニター用トランジスタの各
端子に所定のバイアスを与えることである。これによっ
ても、出力トランジスタ５およびモニター用トランジス
タ４］でトンネル電流が流れることを防止することかで
きる。 第３の方法は、出力トランジスタ５およびモニター用ト
ランジスタ４］においても、メモリトランジスタ１と同
様のバイアスを与えて、メモリトランジスタ］と同様に
積極的にトンネル電流を流して書き込み、消去を行う事
である。出力トランジスタ等において中途半端のトンネ
ル電流が流れることが問題なのであるから、この様にメ
モリトランジスタと同様の条件でトンネル電流を流せば
、問題はなくなる。ただし２この方法は、第２の方法も
同じであるか、回路的に複雑になり、またメモリトラン
ジスタと別に出力トランジスタを設けた理由がなくなる
きいう難点かある。 第４のｊＪ法は、第１２図に示ずよ・うにメ壬りｌ・ラ
シジスタ１と出力トランジスタ５１ご異なる構造のもの
を用いるこＪである。ずなわぢメモリトランジスタ］は
、ソースと浮遊ゲートの間に局部的にトンネル電流が流
れる書き替え領域か形成さｔまた構造とし、出力トラン
ジスタ５はこの様な書き替え領域がない構造とする。し
２きい値を決めるチャ氷ル領域」−のゲー ト絶縁膜は
両者同じとする。 この様にすれば、メモリトランジスタ１でのみトンネル
電流による書込み／・′消去が行わ第１、出力トラ゛／
ジスタ５ではトンネル電流が流れないようにできる。 ｆｉＳ１３図はさらに別の実施例のアナログ記憶装置の
構成である。第１図と対応する部分には第１図と同一符
号を旬１．ζある。先の実施例′Ｃは、直流電源回路２
と１．て、書き込みサイクルで利用される正電位と消去
→ノーイクルで利用されるｉ正電位か同時に出力される
ニー）の出力端子を持つ構成とし。 た。これに対（７，てこの第１３図の実施例では、電源
回路憂は、常に−ｈの端子に正の出力Ｔへ位を出すも（
′）である。この様な電源回路であっ゛（も、スイッチ
ＳＷＩ〜ＳＷ４を間車のＪつに接続するごとによ） −
Ｕ’ 、書き込ろサイクルさ消去サイクルでメモリトラ
ンジスタ１−＼の印加電圧の＄ｆｉ性を逆にすることか
できる。 本発明は上記実施例に限られず、さらに変形１゜て実施
することができる。例えば以−ｔ−の実施例では、メモ
リトランジスタの他に出力！・ランジスタを設けている
が、出力トランジスタを設けず、メモリトランジスタの
みで接続を切り替えてデータ読出しを行うことは１〕ｊ
能である。またメモリトランジスタとじ５て実施例では
、ソース、トレイン間のチャネル領域上全面がトンネル
絶縁膜であるものを用いたか、メＷＲゲート下に部分的
にトンネル電流による書き替え領域か設けられた構造の
メモリトランジスタを用いることもできる。 ［発明の効果］ 以上詳細に説明し７たように本発明によれば、Ｅ Ｅ
Ｐ ＲＯＭメモリセルと同様のメモリトランジスタを用
いて、）・ンネル電流を制御することによりて書き込み
パルス或いは消去パルスの印加時間に刑し、て直線的に
特性変動をさせることによってアナログ記憶を可能とし
た１、不揮発性のアナログ記憶装置を提供することがで
きる。
筐１図は本発明の一実施例のアナログ記憶装置の構成を
示す図、 第２図（ａ）〜（ｅ）はぞのメモリトランジスタの構造
を示す図、 第′３図は同じくその制御回路の具体的構成を示す図、 第４図は書き込み、消去の動作を説明するだめのタイミ
ング図、 第５図（ａ） （ｂ）は動作原理を説明するだめのメモ
リトランジスタの等価回路図、 第６図は実施例でのメモリトランジスタのしきい値電圧
の書き込みおよび消去時間に対する変化の特性を示す図
、 第７図は他の実施例での制御回路の構成を示す図、 第８図は同じく直流電源回路の構成例を示す図、第９図
はさらに他の実施例のアナログ記憶装置を示す図、 第１０図はその実施例での出力トランジスタが構成する
差動回路を示す図、 第１１図はさらに他の実施例の要部構成を示す図、 第１２図はさらに他の実施例のメモリトランジスタと出
力トランジスタの関係を示す図。 第１３図はさらに他の実施例のアナログ記憶装置の構成
を示す図である。 ］、、１．ｌ、１２・・・メモリトランジスタ、２・・
直流電源回路、３・・・制御端子、４・・・制御回路、
４〕・モニター用トランジスタ、４２・電流源、４３・
・・演算増幅器、５，５１，５５２・・・出力トランジ
スタ、７・・第１の端子、８・・第２の端子、ＳＷＩ
−３Ｗ４ ・・スイッチ。 出願人代理人 弁理士 鈴江武彦 書込みデータ 消去デ タ 第 図 Ｇ Ｇ （ａ） 第５ 図 時間 第６ 図 サンプリング制御 第８図 第９図 ？ 第１０１１ ■ 第１１ 図 ’Ｊ＝２２２２ニニニ＝］ニニニニニニニコニニ乙２＝
コ］こ巨エフーｍ巨エフー′″−−−］こロ２ノーーー
ーへコ■＝１−書込みデータ 、肖去データ
示す図、 第２図（ａ）〜（ｅ）はぞのメモリトランジスタの構造
を示す図、 第′３図は同じくその制御回路の具体的構成を示す図、 第４図は書き込み、消去の動作を説明するだめのタイミ
ング図、 第５図（ａ） （ｂ）は動作原理を説明するだめのメモ
リトランジスタの等価回路図、 第６図は実施例でのメモリトランジスタのしきい値電圧
の書き込みおよび消去時間に対する変化の特性を示す図
、 第７図は他の実施例での制御回路の構成を示す図、 第８図は同じく直流電源回路の構成例を示す図、第９図
はさらに他の実施例のアナログ記憶装置を示す図、 第１０図はその実施例での出力トランジスタが構成する
差動回路を示す図、 第１１図はさらに他の実施例の要部構成を示す図、 第１２図はさらに他の実施例のメモリトランジスタと出
力トランジスタの関係を示す図。 第１３図はさらに他の実施例のアナログ記憶装置の構成
を示す図である。 ］、、１．ｌ、１２・・・メモリトランジスタ、２・・
直流電源回路、３・・・制御端子、４・・・制御回路、
４〕・モニター用トランジスタ、４２・電流源、４３・
・・演算増幅器、５，５１，５５２・・・出力トランジ
スタ、７・・第１の端子、８・・第２の端子、ＳＷＩ
−３Ｗ４ ・・スイッチ。 出願人代理人 弁理士 鈴江武彦 書込みデータ 消去デ タ 第 図 Ｇ Ｇ （ａ） 第５ 図 時間 第６ 図 サンプリング制御 第８図 第９図 ？ 第１０１１ ■ 第１１ 図 ’Ｊ＝２２２２ニニニ＝］ニニニニニニニコニニ乙２＝
コ］こ巨エフーｍ巨エフー′″−−−］こロ２ノーーー
ーへコ■＝１−書込みデータ 、肖去データ
Claims (6)
- （１）半導体基板に互いに離隔して形成されたソース、
ドレイン拡散層と、これらソース、ドレイン拡散層間の
基板上にゲート絶縁膜を介して積層形成された浮遊ゲー
トおよび制御ゲートを有し、浮遊ゲートとソースまたは
ドレイン拡散層との間でトンネル電流により電荷の授受
が行われるメモりトランジスタと、 このメモリトランジスタの制御ゲートとソースまたはド
レインとの間に書き込みまたは消去用の電圧を供給する
ための出力電圧値を可変する制御端子を有する直流電源
回路と、 この直流電源回路からの出力電圧をデータのパルス幅に
対応するパルス電圧に変換して、これを書き込み時と消
去時とで極性を逆にして前記メモリトランジスタの制御
ゲートとソースまたはドレインとの間に供給するための
スイッチ回路と、書き込みまたは消去に伴う前記メモリ
トランジスタの特性変化を測定しながら、その結果に応
じて前記メモリトランジスタの前記パルス電圧印加時の
浮遊ゲート電位が所定の一定値に保たれるように前記直
流電源回路の制御端子に出力電圧値を可変する制御信号
を与える制御手段と、 を備えたことを特徴とするアナログ記憶装置。 - （２）半導体基板に互いに離隔して形成されたソース、
ドレイン拡散層と、これらソース、ドレイン拡散層間の
基板上にゲート絶縁膜を介して積層形成された浮遊ゲー
トおよび制御ゲートを有し、浮遊ゲートとソースまたは
ドレイン拡散層との間でトンネル電流により電荷の授受
が行われるメモリトランジスタと、 このメモリトランジスタの制御ゲートとソースまたはド
レインとの間に書き込みまたは消去用の電圧を供給する
ための出力電圧値を可変する制御端子を有する直流電源
回路と、 この直流電源回路からの出力電圧をデータのパルス幅に
対応するパルス電圧に変換してこれを書き込み時と消去
時とで極性を逆にして前記メモリトランジスタの制御ゲ
ートとソースまたはドレインとの間に供給するためのス
イッチ回路と、書き込みまたは消去に伴う前記メモリト
ランジスタの特性変化を測定しながら、その結果に応じ
て前記メモリトランジスタの前記パルス電圧印加時の浮
遊ゲート電位が所定の一定値に保たれるように前記直流
電源回路の制御端子に出力電圧値を可変する制御信号を
与える制御手段と、 前記メモリトランジスタと同じ構造を有し、その浮遊ゲ
ートがメモリトランジスタの浮遊ゲートと共通接続され
、制御ゲートに所定電位が与えられた出力トランジスタ
と、 を備えたことを特徴とするアナログ記憶装置。 - （３）前記メモリトランジスタの浮遊ゲートとこれとつ
ながる前記出力トランジスタの浮遊ゲートの間に抵抗を
介在させたことを特徴とする請求項２記載のアナログ記
憶装置。 - （４）前記制御手段は、 前記メモリトランジスタと同じ構造を有し、その浮遊ゲ
ートがメモリトランジスタの浮遊ゲートと共通接続され
、制御ゲートがドレインに接続され、かつドレインに電
流源が設けられたモニター用トランジスタにより構成さ
れ、 前記モニター用トランジスタのドレイン、ソース間に得
られるメモリトランジスタのしきい値電圧に相当する出
力により前記直流電源回路の出力電圧値を可変制御する
ものであることを特徴とする請求項１または２記載のア
ナログ記憶装置。 - （５）前記制御手段は、 前記メモリトランジスタと同じ構造を有し、その浮遊ゲ
ートがメモリトランジスタの浮遊ゲートと共通接続され
、ソースに電流源が設けられたモニター用トランジスタ
と、 このモニター用トランジスタのソースが負入力端子に接
続され、正入力端子に所定電位が与えられ、出力端子が
前記モニター用トランジスタの制御ゲートに接続された
演算増幅器とから構成され、前記演算増幅器の出力端子
に得られるメモリトランジスタのしきい値電圧に相当す
る出力により前記直流電源回路の出力電圧値を可変制御
するものであることを特徴とする請求項１または２記載
のアナログ記憶装置。 - （６）半導体基板に互いに離隔して形成されたソース、
ドレイン拡散層と、これらソース、ドレイン拡散層間の
基板上にゲート絶縁膜を介して積層形成された浮遊ゲー
トおよび制御ゲートを有し、浮遊ゲートとソースまたは
ドレイン拡散層との間でトンネル電流により電荷の授受
が行われる第１のメモリトランジスタと、 半導体基板に互いに離隔して形成されたソース、ドレイ
ン拡散層と、これらソース、ドレイン拡散層間の基板上
にゲート絶縁膜を介して積層形成された浮遊ゲートおよ
び制御ゲートを有し、浮遊ゲートとソースまたはドレイ
ン拡散層との間でトンネル電流により電荷の授受が行わ
れる第２のメモリトランジスタと、 前記第１のメモリトランジスタの制御ゲートと前記第２
のメモリトランジスタのソースまたはドレインを共通接
続した第１の端子と、前記第２のメモリトランジスタの
制御ゲートと前記第１のメモリトランジスタのソースま
たはドレインを共通接続した第２の端子との間に書き込
みまたは消去用の電圧を供給するための、出力電圧値を
可変する制御端子を有する直流電源回路と、 この直流電源回路からの出力電圧を、前記第１の端子と
第２の端子の間にデータのパルス幅に対応するパルス電
圧として書き込み時と消去時とで極性を逆にして供給す
るためのスイッチ回路と、前記第１または第２のメモリ
トランジスタの書き込みまたは消去による特性変化を測
定しながら、その結果に応じてそれらの浮遊ゲート電位
が前記パルス電圧印加時に所定の一定値に保たれるよう
に前記直流電源回路の制御端子に制御信号を与える制御
手段と、 前記第１のメモリトランジスタと同じ構造を有し、その
浮遊ゲートが第１のメモリトランジスタの浮遊ゲートと
共通接続され、制御ゲートに所定電位が与えられた第１
の出力トランジスタと、前記第２のメモリトランジスタ
と同じ構造を有し、その浮遊ゲートが第２のメモリトラ
ンジスタの浮遊ゲートと共通接続され、制御ゲートに所
定電位が与えられた第２の出力トランジスタと、を備え
たことを特徴とするアナログ記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2160931A JPH0453096A (ja) | 1990-06-19 | 1990-06-19 | アナログ記憶装置 |
| US07/717,511 US5289401A (en) | 1990-06-19 | 1991-06-19 | Analog storage device for artificial neural network system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2160931A JPH0453096A (ja) | 1990-06-19 | 1990-06-19 | アナログ記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0453096A true JPH0453096A (ja) | 1992-02-20 |
Family
ID=15725349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2160931A Pending JPH0453096A (ja) | 1990-06-19 | 1990-06-19 | アナログ記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5289401A (ja) |
| JP (1) | JPH0453096A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| EP1783778A1 (en) * | 1998-06-30 | 2007-05-09 | SanDisk Corporation | Semiconductor memory circuit with internal voltage generation according to externally applied voltage |
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