JPH0541525A - アナログメモリ素子 - Google Patents

Abstract

(57)【要約】 【目的】 浮遊ゲートの蓄積電荷量を微少にかつ効率よ
く調節できるアナログメモリ素子を提供すること。 【構成】 浮遊ゲートと、前記浮遊ゲートに電荷を出し
入れするトンネル接合部および前記浮遊ゲートの電荷量
に応じてドレイン電流値が変化するＭＯＳトランジスタ
部を備えるメモリ素子において、前記浮遊ゲートは半導
体層９を挟んで、トンネル接合を介して電荷を出し入れ
する第１の部分６とＭＯＳトランジスタ部を制御する第
２の部分１１とが結合され、半導体層９に近接して、半
導体層に電界を加えて、その電気抵抗を調節する電荷注
入用制御電極８が設けられ、かつ浮遊ゲートの第１の部
分６を挟んでトンネル電流制御電極７と電荷注入用電極
４とが設けられているアナログメモリ素子。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電荷蓄積量をアナログ
量として記憶するアナログメモリ素子に於て、電荷量を
少量ずつ増減することを容易に行いうる素子に関するも
のである。

【０００２】

【従来の技術】ＬＳＩ上でアナログ信号量を記憶する必
要のある場合がいままで数多く生じていた。例えば、音
声や画像信号の記憶、あるいは神経回路の重み係数記憶
等は、その代表例である。ところが、従来正確なアナロ
グ量の記憶に実用できる半導体デバイスは皆無であっ
た。そのためアナログ記憶を必要とするときには、それ
を一旦ディジタル化して各ビットをディジタルメモリに
記憶する以外になく、その結果メモリデバイス数の増加
と占有面積の増大を招いていた。

【０００３】そのため、アナログ信号量を直接に記憶で
きるメモリ素子の開発が望まれていた。従来のデバイス
で最もその可能性が高いものは、周囲から電気的に分離
されたゲートに蓄積する電荷量でアナログ記憶を行うと
ころの、いわゆる浮遊ゲートＭＯＳトランジスタであ
る。しかし、この浮遊ゲートＭＯＳトランジスタはその
ままでは正確なアナログ記憶には適さない。すなわち、
今までの浮遊ゲートＭＯＳトランジスタでは、トンネル
接合から浮遊ゲートに電荷を注入するとき、短時間で大
量の電荷が注入されて平衡状態になってしまうため、任
意のアナログ量を精度良く記憶することは困難であっ
た。この問題を以下に図を用いて簡単に述べる。

【０００４】図５に従来の浮遊ゲートＭＯＳトランジス
タの構造を示す。図において１は浮遊ゲート、２は制御
ゲート、３はトンネル酸化膜である。

【０００５】図６に等価回路を示す。この素子では、制
御ゲート２に電荷注入用の電圧を印加するとトンネル酸
化膜３の電子障壁に高電界が加わり、その結果トンネル
酸化膜３を通じてドレインと浮遊ゲート間にトンネル電
流が流れ、浮遊ゲート１に電荷が注入される。電荷が注
入されるにしたがって浮遊ゲートの電位が変化し、トン
ネル接合にかかる電圧が下がってトンネル電流が流れな
くなり平衡状態に達する。制御ゲートとドレインとの間
に電荷注入用のパルス電圧を加えたとき、浮遊ゲートに
注入された電荷量に応じた浮遊ゲート電位の時間変化
を、図７において曲線Ｂに示す。従来構造の場合、トン
ネル接合から浮遊ゲートに流れる電流を阻止するものが
何もないので、直ちに大量の電荷が浮遊ゲート全体に流
入して、極く短時間の内に電荷量が飽和状態まで達して
しまう。そのため、注入する電荷量を少量ずつ正確に調
節することが困難であった。

【０００６】

【発明が解決しようとする課題】本発明は上記の欠点を
改善するために提案されたもので、その目的は、浮遊ゲ
ートの蓄積電荷量を微少にかつ効率よく調節することが
困難であった点を解決した浮遊ゲート構造を有するアナ
ログメモリ素子を提供することにある。

【０００７】

【課題を解決するための手段】上記の目的を達成するた
め、本発明は浮遊ゲートと、前記浮遊ゲートに電荷を出
し入れするトンネル接合部および前記浮遊ゲートの電荷
量に応じてドレイン電流値が変化するＭＯＳトランジス
タ部を備えるメモリ素子において、前記浮遊ゲートは半
導体層を挟んで、トンネル接合を介して電荷を出し入れ
する第１の部分とＭＯＳトランジスタ部を制御する第２
の部分とが結合され、前記半導体層に近接して、半導体
層に電界を加えて、その電気抵抗を調節する電荷注入用
制御電極が設けられ、かつ前記浮遊ゲートの第１の部分
を挟んでトンネル電流制御電極と電荷注入用電極とが設
けられていることを特徴とするアナログメモリ素子を発
明の要旨とするものである。

【０００８】

【作用】本発明によれば、浮遊ゲートの第１の部分と第
２の部分との間に半導体層を介在せしめ、この半導体層
の抵抗を変化せしめることによって、注入する電荷量を
少量ずつ正確に調節できるので、アナログ量の書き込
み、消去の精度を向上させることができる。

【０００９】

【実施例】次に本発明の実施例について説明する。な
お、実施例は一つの例示であって、本発明の精神を逸脱
しない範囲で、種々の変更あるいは改良を行い得ること
は言うまでもない。

【００１０】図１は本発明のアナログメモリ素子を示
す。図はＭＯＳＦＥＴを示すもので、ｐ型半導体層１４
の内に、ソース１２，ドレイン１３，電荷注入用電極４
が形成され、この半導体層の上部の酸化膜内に浮遊ゲー
トの第１の部分６と、第２の部分１１が設けられ、この
第１の部分と第２の部分との間に半導体層９が設けられ
ている。電荷注入用電極４と、浮遊ゲートの第１の部分
６との間にはトンネル酸化膜５が形成されている。さら
に浮遊ゲートの第１の部分６の上方にトンネル電流制御
電極７が設けられ、半導体層９に近接して（上方もしく
は下方に）電荷注入制御ゲート８が形成されている。１
０はゲートを示す。

【００１１】本発明の特徴とする点は、浮遊ゲートはト
ンネル接合を介して電荷が出し入れされる第１の部分６
とＭＯＳトランジスタ部を制御する第２の部分１１とに
分けられ、それらの間が半導体層９を介して結合されて
いるとともに、上記半導体層に電界を印加してその電気
抵抗を調節する電荷注入制御ゲート８を形成した構造に
ある。これに対して従来構造では、上述の浮遊ゲートの
２つの部分が電気的に短絡された状態であったが、本発
明の構造では、浮遊ゲートの上記２つの部分間での電荷
移動を制御し、浮遊ゲートに注入される電荷総量を微少
量ずつ制御できるという点が異なる。

【００１２】図２は本発明のデバイスの等価回路を示す
もので、次にその動作を説明する。本構造では、半導体
層９は電荷注入制御ゲート８をゲートとする電界効果ト
ランジスタ（ＦＥＴ）として動作する。すなわち半導体
層９は電荷注入制御ゲート８の電圧に応じて電気抵抗が
変化する。電気抵抗が高い状態をＯＦＦ、低い状態をＯ
Ｎと呼び、それぞれに対応する電荷注入制御ゲート８の
電圧をＯＦＦ電圧、ＯＮ電圧と呼ぶことにする。まず、
電荷注入制御ゲート８のＯＦＦ電圧に設定し、トンネル
電流制御電極７と電荷注入用電極４との間に電圧を印加
してトンネル接合に電流を流す。トンネル接合上の浮遊
ゲートの第１の部分６では電荷が直ちに飽和量まで蓄積
する。次に、トンネル電流制御電極７と電荷注入用電極
４の電圧を元に戻してトンネル電流が流れないように
し、その後、電荷注入制御ゲート８をＯＮ電圧に設定し
て浮遊ゲートの第１の部分６に蓄積された電荷をＭＯＳ
ＦＥＴ部の浮遊ゲートの第２の部分１１に拡散させる。
浮遊ゲートの第１の部分６の容量を浮遊ゲートの第２の
部分１１の容量より十分に小さくしておけば、注入され
た電荷量は浮遊ゲート全体から見ればわずかであり、そ
れによる浮遊ゲートの第２の部分１１の電位変化もわず
かである。したがって、ある一定の電荷注入用パルス電
圧に対して注入される電荷総量は従来デバイスよりも少
なくなる。すなわち、注入電荷量による浮遊ゲート電位
の時間変化は図７の曲線（Ｄ，Ｅ）のようになり、浮遊
ゲートの第２の部分１１の電位は（Ｅ）のように緩やか
に変化する。

【００１３】以上のようにして、本発明のデバイスによ
れば、注入する電荷量を少量ずつ正確に調節することが
できる。したがって、アナログ量の書き込み・消去の精
度が向上する。また、一定の制御電圧パルスに対して電
荷量の微少変化量を近似的に一定と見なせるように調節
できるので、書き込み・消去における電荷注入制御のヒ
ステリシス特性が緩和され、電荷量の制御が簡単にな
る。

【００１４】次に図１によって本発明の第１の実施例の
素子構造の具体例を示す。浮遊ゲートにおいてトンネル
接合を介して電荷が出し入れされる浮遊ゲートの第１の
部分６と、ＭＯＳトランジスタ部を制御する浮遊ゲート
の第２の部分１１との間に、半導体層９を設ける。浮遊
ゲートは多結晶シリコンで形成すれば良い。半導体層９
のＯＦＦ状態の抵抗値はトンネル接合の動作抵抗値より
大きくとる必要があり、その値は素子の形状寸法などに
もよるが一般に１ＧΩ以上である。また、半導体層９に
近接して電荷注入制御ゲート８を設ける。電荷注入制御
ゲート８の電位に応じて半導体層９の抵抗が変化するの
で、浮遊ゲートの第１の部分６と浮遊ゲートの第２の部
分１１との間の電荷移動を制御することができる。参考
のため、本発明と部分的に同等な構造を有する薄膜トラ
ンジスタにおけるＯＮ／ＯＦＦ特性を図３に示す。ゲー
ト電圧が０Ｖの付近で４Ｖ変化したとき電流値は５桁変
化する。抵抗変化も同様に５桁変化する。実際の抵抗値
は半導体層９の形状，不純物量によって調節可能であ
る。

【００１５】図４は本発明の第２の実施例の素子構造を
示す。この構成では半導体層９′の抵抗を制御するため
電荷注入制御ゲート８′のほかに半導体基板側にも電荷
注入制御ゲート１５を設けた点が異なる。第１の実施例
に比べ半導体層９′への電界印加が効率よく行える。な
お、電荷注入制御ゲート８′は省略してもよい。

【００１６】

【発明の効果】以上説明したように、本発明によれば、
浮遊ゲートと、前記浮遊ゲートに電荷を出し入れするト
ンネル接合部および前記浮遊ゲートの電荷量に応じてド
レイン電流値が変化するＭＯＳトランジスタ部を備える
メモリ素子において、前記浮遊ゲートは半導体層を挟ん
で、トンネル接合を介して電荷を出し入れする第１の部
分とＭＯＳトランジスタ部を制御する第２の部分とが結
合され、前記半導体層に近接して、半導体層に電界を加
えて、その電気抵抗を調節する電荷注入用制御電極が設
けられ、かつ前記浮遊ゲートの第１の部分を挟んでトン
ネル電流制御電極と電荷注入用電極とが設けられている
ことにより、浮遊ゲートに電荷を注入する際、一定の制
御電圧パルスを印加するだけで、容易に効率よく浮遊電
極の電荷量を微少かつ高精度に調節することができる。
したがって、本発明のアナログメモリ素子をニューラル
ネットワークのシナプス回路に用いれば、シナプス荷重
の学習を簡単なパルス制御で容易に効率よく行うことが
でき、学習能力のあるニューロチップを作ることができ
る。

【図面の簡単な説明】

【図１】本発明の第１の実施例の素子構造図を示す。

【図２】本発明の等価回路を示す。

【図３】薄膜トランジスタのＯＮ／ＯＦＦ特性を示す。

【図４】本発明の第２の実施例の素子構造図を示す。

【図５】従来の浮遊ゲート形ＭＯＳＦＥＴの構造図を示
す。

【図６】従来構造の等価回路を示す。

【図７】浮遊ゲート電位の時間変化の模式図を示す。

【符号の説明】

１ 浮遊ゲート ２ 制御ゲート ３ トンネル酸化膜 ４ 電荷注入用電極 ５ トンネル酸化膜 ６ 浮遊ゲートの第１の部分 ７ トンネル電流制御電極 ８ 電荷注入制御ゲート ９ 半導体層 １０ ゲート １１ 浮遊ゲートの第２の部分 １２ ソース １３ ドレイン １４ 半導体層 １５ 電荷注入制御ゲート

Claims (1)

【特許請求の範囲】
1. 【請求項１】 浮遊ゲートと、前記浮遊ゲートに電荷を
   出し入れするトンネル接合部および前記浮遊ゲートの電
   荷量に応じてドレイン電流値が変化するＭＯＳトランジ
   スタ部を備えるメモリ素子において、前記浮遊ゲートは
   半導体層を挟んで、トンネル接合を介して電荷を出し入
   れする第１の部分とＭＯＳトランジスタ部を制御する第
   ２の部分とが結合され、前記半導体層に近接して、半導
   体層に電界を加えて、その電気抵抗を調節する電荷注入
   用制御電極が設けられ、かつ前記浮遊ゲートの第１の部
   分を挟んでトンネル電流制御電極と電荷注入用電極とが
   設けられていることを特徴とするアナログメモリ素子。