JP2759154B2 - 薄膜メモリ素子 - Google Patents
薄膜メモリ素子Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電気的に書込み／読出し／消去可能な薄膜メ
モリ素子に関するものである。
モリ素子に関するものである。
最近、電気的に書込み／読出し／消去可能なメモリ素
子として、薄膜トランジスタを利用した薄膜メモリ素子
が開発されている。
子として、薄膜トランジスタを利用した薄膜メモリ素子
が開発されている。
第７図は上記従来の薄膜メモリ素子を示したもので、
ここでは逆スタガー型の薄膜トランジスタを利用したも
のを示している。この薄膜メモリ素子は、ガラス等から
なる絶縁基板１上にメモリ効果をもつ逆スタガー型薄膜
トランジスタを形成したもので、この逆スタガー型薄膜
トランジスタは、上記基板１上に形成されたゲート電極
Ｇと、このゲート電極Ｇの上に基板１のほぼ全面にわた
って形成されたゲート絶縁膜２と、このゲート絶縁膜２
の上に前記ゲート電極Ｇと対向させて形成されたｉ型ａ
−Si（アモルファス・シリコン）からなる半導体層３
と、この半導体層３の上にn+−ａ−Si層４を介して形成
されたソース電極Ｓおよびドレイン電極Ｄとからなって
いる。なお、上記ゲート電極Ｇとソース，ドレイン電極
S,Dはそれぞれ図示しない配線につながっている。そし
て、上記ゲート絶縁膜２は、上記薄膜トランジスタにメ
モリ効果をもたせるために、電荷蓄積機能をもつ絶縁膜
とされており、このゲート絶縁膜２は、例えばシリコン
原子Siと窒素原子Ｎとの組成比（Si/N）を化学量論比
（Si/N＝0.75）より大きく（Si/N＝0.85〜1.1）したSiN
膜からなっている。
ここでは逆スタガー型の薄膜トランジスタを利用したも
のを示している。この薄膜メモリ素子は、ガラス等から
なる絶縁基板１上にメモリ効果をもつ逆スタガー型薄膜
トランジスタを形成したもので、この逆スタガー型薄膜
トランジスタは、上記基板１上に形成されたゲート電極
Ｇと、このゲート電極Ｇの上に基板１のほぼ全面にわた
って形成されたゲート絶縁膜２と、このゲート絶縁膜２
の上に前記ゲート電極Ｇと対向させて形成されたｉ型ａ
−Si（アモルファス・シリコン）からなる半導体層３
と、この半導体層３の上にn+−ａ−Si層４を介して形成
されたソース電極Ｓおよびドレイン電極Ｄとからなって
いる。なお、上記ゲート電極Ｇとソース，ドレイン電極
S,Dはそれぞれ図示しない配線につながっている。そし
て、上記ゲート絶縁膜２は、上記薄膜トランジスタにメ
モリ効果をもたせるために、電荷蓄積機能をもつ絶縁膜
とされており、このゲート絶縁膜２は、例えばシリコン
原子Siと窒素原子Ｎとの組成比（Si/N）を化学量論比
（Si/N＝0.75）より大きく（Si/N＝0.85〜1.1）したSiN
膜からなっている。
この薄膜メモリ素子は、そのゲート電圧VG−ドレイン
電極（ソース−ドレイン間に流れる電流）ID特性にヒス
テリシス性があり、電気的に書込み／読出し／消去可能
なメモリ効果をもっている。
電極（ソース−ドレイン間に流れる電流）ID特性にヒス
テリシス性があり、電気的に書込み／読出し／消去可能
なメモリ効果をもっている。
第９図は、上記薄膜メモリ素子のVG−ID特性を第８図
に示すような測定回路によって測定した結果を示したも
ので、上記薄膜メモリ素子のVG−ID特性は、第９図のよ
うなヒステリシス性をもっている。
に示すような測定回路によって測定した結果を示したも
ので、上記薄膜メモリ素子のVG−ID特性は、第９図のよ
うなヒステリシス性をもっている。
そして、上記薄膜メモリ素子に1nAのドレイン電流ID
が流れるときの電圧ΔVth（以下閾値電圧という）を測
定すると、第10図（ａ）のようにゲート電極Ｇに−30V
の電圧を印加した場合は閾値電圧（ΔVth−ｎ）が−15V
になり、薄膜メモリ素子は、ゲート電圧VGを0Vにしたと
きでもドレイン電流IDが流れるという、第９図における
特性曲線ａのようなデプレッション・タイプのトランジ
スタ特性を示し、第10図（ｂ）のようにゲート電極Ｇに
＋30Vの電圧を印加した場合は閾値電圧（ΔVth−ｐ）が
＋12Vになり、薄膜メモリ素子は、ゲート電圧VGを0Vよ
り高くしないとドレイン電流IDが流れないという、第９
図における特性曲線ｂのようなエンハンスメント・タイ
プのトランジスタ特性を示す。
が流れるときの電圧ΔVth（以下閾値電圧という）を測
定すると、第10図（ａ）のようにゲート電極Ｇに−30V
の電圧を印加した場合は閾値電圧（ΔVth−ｎ）が−15V
になり、薄膜メモリ素子は、ゲート電圧VGを0Vにしたと
きでもドレイン電流IDが流れるという、第９図における
特性曲線ａのようなデプレッション・タイプのトランジ
スタ特性を示し、第10図（ｂ）のようにゲート電極Ｇに
＋30Vの電圧を印加した場合は閾値電圧（ΔVth−ｐ）が
＋12Vになり、薄膜メモリ素子は、ゲート電圧VGを0Vよ
り高くしないとドレイン電流IDが流れないという、第９
図における特性曲線ｂのようなエンハンスメント・タイ
プのトランジスタ特性を示す。
したがって、上記薄膜メモリ素子を使用するには、そ
のゲート電極Ｇに印加する電圧を制御すればよく、第10
図（ａ）のようにゲート電極Ｇに−30V、ドレイン電極
に＋10Vの電圧を印加し、ソース電極Ｓを接地すると、
薄膜メモリ素子がデプレッション・タイプのトランジス
タ特性を示して消去状態となり、第10図（ｂ）のように
ゲート電極Ｇに＋30V、ドレイン電極に＋10Vの電圧を印
加し、ソース電極Ｓを接地すると、薄膜メモリ素子がエ
ンハンスメント・タイプのトランジスタ特性を示して書
込み状態となる。また読出しは、第10図（ｃ）のように
ドレイン電極に＋10Vの電圧を印加し、ソース電極Ｓを
接地して、ゲート電極Ｇに、選択電圧が0V,非選択電圧
が−20Vのパルス電圧を印加することで行なうことがで
きる。
のゲート電極Ｇに印加する電圧を制御すればよく、第10
図（ａ）のようにゲート電極Ｇに−30V、ドレイン電極
に＋10Vの電圧を印加し、ソース電極Ｓを接地すると、
薄膜メモリ素子がデプレッション・タイプのトランジス
タ特性を示して消去状態となり、第10図（ｂ）のように
ゲート電極Ｇに＋30V、ドレイン電極に＋10Vの電圧を印
加し、ソース電極Ｓを接地すると、薄膜メモリ素子がエ
ンハンスメント・タイプのトランジスタ特性を示して書
込み状態となる。また読出しは、第10図（ｃ）のように
ドレイン電極に＋10Vの電圧を印加し、ソース電極Ｓを
接地して、ゲート電極Ｇに、選択電圧が0V,非選択電圧
が−20Vのパルス電圧を印加することで行なうことがで
きる。
しかしながら、上記従来の薄膜メモリ素子は、書込み
／消去時も読出し時も同じゲート電極Ｇに電圧を印加す
るものであるため、読出しを繰返すのにともなって閾値
電圧ΔVth−n,ΔVth−ｐが第11図に示すように変化し、
そのために読出し回数が数十回を越えると、安定した読
出しができなくなってしまうという問題をもっていた。
／消去時も読出し時も同じゲート電極Ｇに電圧を印加す
るものであるため、読出しを繰返すのにともなって閾値
電圧ΔVth−n,ΔVth−ｐが第11図に示すように変化し、
そのために読出し回数が数十回を越えると、安定した読
出しができなくなってしまうという問題をもっていた。
本発明は上記のような実情にかんがみてなされたもの
であって、その目的とするところは、読出しを繰返して
も閾値電圧が変化せず、半永久的に安定した読出しを行
なうことができる薄膜メモリ素子を提供することにあ
る。
であって、その目的とするところは、読出しを繰返して
も閾値電圧が変化せず、半永久的に安定した読出しを行
なうことができる薄膜メモリ素子を提供することにあ
る。
本発明の薄膜メモリ素子は、上記目的を達成するため
に、半導体層およびこの半導体層に接続されたソース，
ドレイン電極と、前記半導体層の一面に第１のゲート絶
縁膜を介して対向する第１のゲート電極と、前記半導体
層の他面に第２のゲート絶縁膜を介して対向する第２の
ゲート電極とを備え、かつ前記第１と第２のゲート絶縁
膜の一方は電荷蓄積機能をもつ絶縁膜とし、他方のゲー
ト絶縁膜は電荷蓄積機能をもたない絶縁膜とするととも
に、前記第１と第２のゲート電極のうち、前記電荷蓄積
機能をもつゲート絶縁膜を介して前記半導体層と対向す
るゲート電極を書込み／消去用電極とし、前記電荷蓄積
機能をもたないゲート絶縁膜を介して前記半導体層と対
向するゲート電極を読出し用電極としたものである。
に、半導体層およびこの半導体層に接続されたソース，
ドレイン電極と、前記半導体層の一面に第１のゲート絶
縁膜を介して対向する第１のゲート電極と、前記半導体
層の他面に第２のゲート絶縁膜を介して対向する第２の
ゲート電極とを備え、かつ前記第１と第２のゲート絶縁
膜の一方は電荷蓄積機能をもつ絶縁膜とし、他方のゲー
ト絶縁膜は電荷蓄積機能をもたない絶縁膜とするととも
に、前記第１と第２のゲート電極のうち、前記電荷蓄積
機能をもつゲート絶縁膜を介して前記半導体層と対向す
るゲート電極を書込み／消去用電極とし、前記電荷蓄積
機能をもたないゲート絶縁膜を介して前記半導体層と対
向するゲート電極を読出し用電極としたものである。
すなわち、本発明の薄膜メモリ素子は、基本的には、
ゲート電極と電荷蓄積機能をもつゲート絶縁膜と半導体
層およびソース，ドレイン電極とからなるメモリ効果を
もった薄膜トランジスタに、電荷蓄積機能をもたないゲ
ート絶縁膜を介して前記半導体層と対向するもう１つの
ゲート電極を設けて、書込みおよび消去は電荷蓄積機能
をもつゲート絶縁膜を介して半導体層と対向する薄膜ト
ランジスタ本来のゲート電極を使用して行ない、読出し
は電荷蓄積機能をもたないゲート絶縁膜を介して前記半
導体層と対向するもう１つのゲート電極を使用して行な
うようにしたものであり、このように上記もう１つのゲ
ート電極を使用して読出しを行なえば、読出しを繰返し
ても閾値電圧が変化することはないから、半永久的に安
定した読出しを行なうことができる。
ゲート電極と電荷蓄積機能をもつゲート絶縁膜と半導体
層およびソース，ドレイン電極とからなるメモリ効果を
もった薄膜トランジスタに、電荷蓄積機能をもたないゲ
ート絶縁膜を介して前記半導体層と対向するもう１つの
ゲート電極を設けて、書込みおよび消去は電荷蓄積機能
をもつゲート絶縁膜を介して半導体層と対向する薄膜ト
ランジスタ本来のゲート電極を使用して行ない、読出し
は電荷蓄積機能をもたないゲート絶縁膜を介して前記半
導体層と対向するもう１つのゲート電極を使用して行な
うようにしたものであり、このように上記もう１つのゲ
ート電極を使用して読出しを行なえば、読出しを繰返し
ても閾値電圧が変化することはないから、半永久的に安
定した読出しを行なうことができる。
以下、本発明の一実施例を図面を参照して説明する。
第１図および第２図は本実施例の薄膜メモリ素子の断
面図および平面図である。この薄膜メモリ素子の構造を
説明すると、第１図および第２図において、11はガラス
等からなる絶縁基板、G1はこの絶縁基板11上に形成され
た第１のゲート電極、12は前記第１のゲート電極G1の上
に基板11のほぼ全面にわたって形成された第１のゲート
絶縁膜であり、この第１のゲート絶縁膜12は、電荷蓄積
機能をもつ絶縁膜、例えばシリコン原子Siと窒素原子Ｎ
との組成比をSi/N＝0.85〜1.1にしたSiN膜からなってい
る。また、13は上記第１のゲート絶縁膜12の上に前記第
１のゲート電極G1と対向させて形成されたｉ型ａ−Si半
導体層、S,Dはこの半導体層13の上にn+−ａ−Si層14を
介して形成されたソース，ドレイン電極であり、このソ
ース，ドレイン電極S,Dおよび半導体層13と、上記電荷
蓄積機能をもつゲート絶縁膜12と、前記第１のゲート電
極G1とによって、メモリ効果をもつ逆スタガー薄膜トラ
ンジスタが構成されている。また、上記半導体層13およ
びこれに接続されたソース，ドレイン電極S,Dの上に
は、基板11のほぼ全面にわたって第２の絶縁膜15が形成
されており、この第２の絶縁膜15の上には、前記半導体
層13と対向する第２のゲート電極G2が形成されている。
上記第２のゲート絶縁膜15は電荷蓄積機能をもたない絶
縁膜、例えばシリコン原子Siと窒素原子Ｎとの組成比を
化学量論比（Si/N＝0.75）と同じかあるいはそれに近く
したSiN膜からなっている。なお、上記第１のゲート電
極G1とソース，ドレイン電極S,Dおよび第２のゲート電
極G2は、それぞれ図示しない配線につながっている。
面図および平面図である。この薄膜メモリ素子の構造を
説明すると、第１図および第２図において、11はガラス
等からなる絶縁基板、G1はこの絶縁基板11上に形成され
た第１のゲート電極、12は前記第１のゲート電極G1の上
に基板11のほぼ全面にわたって形成された第１のゲート
絶縁膜であり、この第１のゲート絶縁膜12は、電荷蓄積
機能をもつ絶縁膜、例えばシリコン原子Siと窒素原子Ｎ
との組成比をSi/N＝0.85〜1.1にしたSiN膜からなってい
る。また、13は上記第１のゲート絶縁膜12の上に前記第
１のゲート電極G1と対向させて形成されたｉ型ａ−Si半
導体層、S,Dはこの半導体層13の上にn+−ａ−Si層14を
介して形成されたソース，ドレイン電極であり、このソ
ース，ドレイン電極S,Dおよび半導体層13と、上記電荷
蓄積機能をもつゲート絶縁膜12と、前記第１のゲート電
極G1とによって、メモリ効果をもつ逆スタガー薄膜トラ
ンジスタが構成されている。また、上記半導体層13およ
びこれに接続されたソース，ドレイン電極S,Dの上に
は、基板11のほぼ全面にわたって第２の絶縁膜15が形成
されており、この第２の絶縁膜15の上には、前記半導体
層13と対向する第２のゲート電極G2が形成されている。
上記第２のゲート絶縁膜15は電荷蓄積機能をもたない絶
縁膜、例えばシリコン原子Siと窒素原子Ｎとの組成比を
化学量論比（Si/N＝0.75）と同じかあるいはそれに近く
したSiN膜からなっている。なお、上記第１のゲート電
極G1とソース，ドレイン電極S,Dおよび第２のゲート電
極G2は、それぞれ図示しない配線につながっている。
そして、前記第１と第２のゲート電極G1,G2のうち、
電荷蓄積機能をもつ第１のゲート絶縁膜12を介して半導
体層13と対向する第１のゲート電極G1は書込み／消去用
電極とされ、電荷蓄積機能をもたない第２のゲート絶縁
膜15を介して前記半導体層13と対向する第２のゲート電
極G2は読出し用電極とされている。
電荷蓄積機能をもつ第１のゲート絶縁膜12を介して半導
体層13と対向する第１のゲート電極G1は書込み／消去用
電極とされ、電荷蓄積機能をもたない第２のゲート絶縁
膜15を介して前記半導体層13と対向する第２のゲート電
極G2は読出し用電極とされている。
すなわち、この薄膜メモリ素子は、第１のゲート電極
G1と電荷蓄積機能をもつ第１のゲート絶縁膜12と半導体
層13およびソース，ドレイン電極S,Dとからなるメモリ
効果をもった薄膜トランジスタに、電荷蓄積機能をもた
ない第２のゲート絶縁膜15を介して前記半導体層13と対
向する第２のゲート電極G2を設けることにより、書込み
および消去は、電荷蓄積機能をもつ第１のゲート絶縁膜
12を介して半導体層13と対向する薄膜トランジスタ本来
の第１のゲート電極G1を使用して行ない、読出しは、電
荷蓄積機能をもたない第２のゲート絶縁膜15を介して前
記半導体層13と対向する第２のゲート電極G2を使用して
行なうようにしたものである。
G1と電荷蓄積機能をもつ第１のゲート絶縁膜12と半導体
層13およびソース，ドレイン電極S,Dとからなるメモリ
効果をもった薄膜トランジスタに、電荷蓄積機能をもた
ない第２のゲート絶縁膜15を介して前記半導体層13と対
向する第２のゲート電極G2を設けることにより、書込み
および消去は、電荷蓄積機能をもつ第１のゲート絶縁膜
12を介して半導体層13と対向する薄膜トランジスタ本来
の第１のゲート電極G1を使用して行ない、読出しは、電
荷蓄積機能をもたない第２のゲート絶縁膜15を介して前
記半導体層13と対向する第２のゲート電極G2を使用して
行なうようにしたものである。
第３図は上記薄膜メモリ素子の製造工程を示したもの
で、この薄膜メモリ素子は次のようにして製造される。
で、この薄膜メモリ素子は次のようにして製造される。
まず第３図（ａ）に示すように、絶縁基板11の上に第
１のゲート電極G1を形成する。この第１のゲート電極G1
は、基板11上にクロムを真空蒸着法により膜付けし、こ
のクロム膜をフォト・リゾグラフイ法によりパターニン
グする方法で形成する。
１のゲート電極G1を形成する。この第１のゲート電極G1
は、基板11上にクロムを真空蒸着法により膜付けし、こ
のクロム膜をフォト・リゾグラフイ法によりパターニン
グする方法で形成する。
次に、第３図（ｂ）に示すように、上記第１のゲート
電極G1を形成した基板11上に、電荷蓄積機能をもつSiN
（Si/N＝0.85〜1.1）からなる第１のゲート絶縁膜12
と、ｉ型ａ−Si半導体層13を形成する。上記第１のゲー
ト絶縁膜12は、プラズマCVD法により、シランとアンモ
ニアと窒素との混合ガスを用い、かつこの各ガスの流量
を、基板11上に堆積するSiNの組成比がSi/N＝0.85〜1.1
になるように制御して形成する。また、上記ｉ型ａ−Si
半導体層13は、上記第１のゲート絶縁膜12の形成と連続
して、プラズマCVD法によりシランと水素の混合ガスを
用いてｉ型ａ−Si膜を形成し、この後上記ｉ型ａ−Si膜
をフォト・リゾグラフイ法によりパターニングする方法
で形成する。
電極G1を形成した基板11上に、電荷蓄積機能をもつSiN
（Si/N＝0.85〜1.1）からなる第１のゲート絶縁膜12
と、ｉ型ａ−Si半導体層13を形成する。上記第１のゲー
ト絶縁膜12は、プラズマCVD法により、シランとアンモ
ニアと窒素との混合ガスを用い、かつこの各ガスの流量
を、基板11上に堆積するSiNの組成比がSi/N＝0.85〜1.1
になるように制御して形成する。また、上記ｉ型ａ−Si
半導体層13は、上記第１のゲート絶縁膜12の形成と連続
して、プラズマCVD法によりシランと水素の混合ガスを
用いてｉ型ａ−Si膜を形成し、この後上記ｉ型ａ−Si膜
をフォト・リゾグラフイ法によりパターニングする方法
で形成する。
次に、第３図（ｃ）に示すように、上記ｉ型ａ−Si半
導体層13の上から前記第１のゲート絶縁膜12の上にかけ
て、隣を含有させて電子濃度を高くしたn+−ａ−Si層14
と、ソース電極Ｓおよびドレイン電極Ｄを形成する。上
記n+−ａ−Si層14は、ｉ型ａ−Si半導体層13とソース，
ドレイン電極S,Dとの良好なオーミック接続を得るため
に形成するもので、このn+−ａ−Si層14とソース，ドレ
イン電極S,Dは、まずプラズマCVD法によりシランとホス
インと水素との混合ガスを用いてn+−ａ−Si膜を形成
し、その上にクロムを真空蒸着法により膜付けした後、
このクロム膜と上記n+−ａ−Si膜をフォト・リゾグラフ
イ法によりパターニングする方法で形成する。
導体層13の上から前記第１のゲート絶縁膜12の上にかけ
て、隣を含有させて電子濃度を高くしたn+−ａ−Si層14
と、ソース電極Ｓおよびドレイン電極Ｄを形成する。上
記n+−ａ−Si層14は、ｉ型ａ−Si半導体層13とソース，
ドレイン電極S,Dとの良好なオーミック接続を得るため
に形成するもので、このn+−ａ−Si層14とソース，ドレ
イン電極S,Dは、まずプラズマCVD法によりシランとホス
インと水素との混合ガスを用いてn+−ａ−Si膜を形成
し、その上にクロムを真空蒸着法により膜付けした後、
このクロム膜と上記n+−ａ−Si膜をフォト・リゾグラフ
イ法によりパターニングする方法で形成する。
次に、第３図（ｄ）に示すように、上記ｉ型半導体層
13およびソース，ドレイン電極S,Dの上に第１のゲート
絶縁膜12のほぼ全面にわたって、電荷蓄積機能をもたな
いSiN（Si/N≒0.75）からなる第２のゲート絶縁膜15を
形成し、その上にこの第２のゲート絶縁膜15を介して上
記ｉ型ａ−Si半導体層13と対向する第２のゲート電極G2
を形成して薄膜メモリ素子を完成する。上記第２のゲー
ト絶縁膜15は、プラズマCVD法により、シランとアンモ
ニアと窒素との混合ガスを用い、かつこの各ガスの流量
を、堆積するSiNの組成比がSi/N≒0.75になるように制
御して形成する。また、上記第２のゲート電極G2は、上
記第２のゲート絶縁膜15の上にクロムを真空蒸着法によ
り膜付けし、このクロム膜をフォト・リゾグラフイ法に
よりパターニングする方法で形成する。
13およびソース，ドレイン電極S,Dの上に第１のゲート
絶縁膜12のほぼ全面にわたって、電荷蓄積機能をもたな
いSiN（Si/N≒0.75）からなる第２のゲート絶縁膜15を
形成し、その上にこの第２のゲート絶縁膜15を介して上
記ｉ型ａ−Si半導体層13と対向する第２のゲート電極G2
を形成して薄膜メモリ素子を完成する。上記第２のゲー
ト絶縁膜15は、プラズマCVD法により、シランとアンモ
ニアと窒素との混合ガスを用い、かつこの各ガスの流量
を、堆積するSiNの組成比がSi/N≒0.75になるように制
御して形成する。また、上記第２のゲート電極G2は、上
記第２のゲート絶縁膜15の上にクロムを真空蒸着法によ
り膜付けし、このクロム膜をフォト・リゾグラフイ法に
よりパターニングする方法で形成する。
上記薄膜メモリ素子の動作を説明すると、第４図は上
記薄膜メモリ素子の消去時と書込み時と読出し時の駆動
状態を示す回路図で、消去時は、第４図（ａ）に示すよ
うに書込み／消去用の第１のゲート電極（以下書込み／
消去用ゲート電極という）G1に−30V、ドレイン電極Ｄ
に＋10Vの電圧を印加し、ソース電極Ｓと読出し用の第
２のゲート電極（以下読出し用ゲート電極という）G2を
接地すればよく、このときは薄膜メモリ素子が、書込み
／消去用ゲート電極G1に印加するゲート電圧VGを0Vにし
たときでもドレイン電流IDが流れるという、第９図に示
した特性曲線ａのようなデプレッション・タイプのトラ
ンジスタ特性を示して消去状態となる。
記薄膜メモリ素子の消去時と書込み時と読出し時の駆動
状態を示す回路図で、消去時は、第４図（ａ）に示すよ
うに書込み／消去用の第１のゲート電極（以下書込み／
消去用ゲート電極という）G1に−30V、ドレイン電極Ｄ
に＋10Vの電圧を印加し、ソース電極Ｓと読出し用の第
２のゲート電極（以下読出し用ゲート電極という）G2を
接地すればよく、このときは薄膜メモリ素子が、書込み
／消去用ゲート電極G1に印加するゲート電圧VGを0Vにし
たときでもドレイン電流IDが流れるという、第９図に示
した特性曲線ａのようなデプレッション・タイプのトラ
ンジスタ特性を示して消去状態となる。
また、書込み時は、第４図（ｂ）に示すように書込み
／消去用ゲート電極G1に＋30V、ドレイン電極に＋10Vの
電圧を印加し、ソース電極Ｓと読出し用ゲート電極G2を
接地すればよく、このときは薄膜メモリ素子が、書込み
／消去用ゲート電極G1に印加するゲート電圧VGを0Vより
高くしないとドレイン電流IDが流れないという、第９図
に示した特性曲線ｂのようなエンハンスメント・タイプ
のトランジスタ特性を示して書込み状態となる。
／消去用ゲート電極G1に＋30V、ドレイン電極に＋10Vの
電圧を印加し、ソース電極Ｓと読出し用ゲート電極G2を
接地すればよく、このときは薄膜メモリ素子が、書込み
／消去用ゲート電極G1に印加するゲート電圧VGを0Vより
高くしないとドレイン電流IDが流れないという、第９図
に示した特性曲線ｂのようなエンハンスメント・タイプ
のトランジスタ特性を示して書込み状態となる。
一方、読出しは、第４図（ｃ）のようにドレイン電極
に＋10Vの電圧を印加し、ソース電極Ｓと書込み／消去
用ゲート電極G1を接地して、読出し用ゲート電極G2に、
選択電圧が0V,非選択電圧が−20Vのパルス電圧を印加す
ることで行なうことができる。この場合、読出し用ゲー
ト電極G2に印加するゲート電圧VG′の変化に対するドレ
イン電流IDの変化は、読出し用ゲート電極G2に非選択電
圧（−20V）を印加したときは第５図に示した特性曲線
ａ′のようなデプレッション・タイプのトランジスタ特
性を示し、選択電圧（0V）を印加したときは第５図に示
した特性曲線ｂ′のようなエンハンスメント・タイプの
トランジスタ特性を示す。
に＋10Vの電圧を印加し、ソース電極Ｓと書込み／消去
用ゲート電極G1を接地して、読出し用ゲート電極G2に、
選択電圧が0V,非選択電圧が−20Vのパルス電圧を印加す
ることで行なうことができる。この場合、読出し用ゲー
ト電極G2に印加するゲート電圧VG′の変化に対するドレ
イン電流IDの変化は、読出し用ゲート電極G2に非選択電
圧（−20V）を印加したときは第５図に示した特性曲線
ａ′のようなデプレッション・タイプのトランジスタ特
性を示し、選択電圧（0V）を印加したときは第５図に示
した特性曲線ｂ′のようなエンハンスメント・タイプの
トランジスタ特性を示す。
このように、上記薄膜メモリ素子は、書込み／消去用
ゲート電極G1に印加された電圧によって起るトランジス
タ特性、すなわちデプレッション・タイプまたはエンハ
ンスメント・タイプの状態を、読出し用ゲート電極G2へ
の電圧の印加によっても再現できるものである。
ゲート電極G1に印加された電圧によって起るトランジス
タ特性、すなわちデプレッション・タイプまたはエンハ
ンスメント・タイプの状態を、読出し用ゲート電極G2へ
の電圧の印加によっても再現できるものである。
そして、上記薄膜メモリ素子における読出し時の状
態、つまり第４図（ｃ）のようにドレイン電極に＋10V
の電圧を印加し、ソース電極Ｓと書込み／消去用ゲート
電極G1を接地して、読出し用ゲート電極G2に、選択電圧
が0V,非選択電圧が−20Vのパルス電圧を印加した状態で
の閾値電圧ΔVth−n,ΔVth−ｐの変動を調べたところ、
この閾値電圧ΔVth−n,ΔVth−ｐは第６図に示すように
ほとんど変化せず、また上記読出しの繰返しにともなう
閾値電圧ΔVth−n,ΔVth−ｐの変化もんほとんど見られ
なかった。
態、つまり第４図（ｃ）のようにドレイン電極に＋10V
の電圧を印加し、ソース電極Ｓと書込み／消去用ゲート
電極G1を接地して、読出し用ゲート電極G2に、選択電圧
が0V,非選択電圧が−20Vのパルス電圧を印加した状態で
の閾値電圧ΔVth−n,ΔVth−ｐの変動を調べたところ、
この閾値電圧ΔVth−n,ΔVth−ｐは第６図に示すように
ほとんど変化せず、また上記読出しの繰返しにともなう
閾値電圧ΔVth−n,ΔVth−ｐの変化もんほとんど見られ
なかった。
このように、上記薄膜メモリ素子では、第１のゲート
電極（書込み／消去用電極）G1と電荷蓄積機能をもつ第
１のゲート絶縁膜12と半導体層13およびソース，ドレイ
ン電極S,Dとからなるメモリ効果をもった薄膜トランジ
スタに、電荷蓄積機能をもたない第２のゲート絶縁膜15
を介して前記半導体層13と対向する第２のゲート電極
（読出し用電極）G2を設けて、書込みおよび消去は電荷
蓄積機能をもつゲート絶縁膜12を介して半導体層13と対
向する薄膜トランジスタ本来の第１のゲート電極G1を使
用して行ない、読出しは電荷蓄積機能をもたないゲート
絶縁膜15を介して前記半導体層13と対向する第２のゲー
ト電極G2を使用して行なうようにしているから、読出し
を繰返しても閾値電圧ΔVth−n,ΔVth−ｐが変化するこ
とはなく、したがってこの薄膜メモリ素子によれば、半
永久的に安定した読出しを行なうことができる。
電極（書込み／消去用電極）G1と電荷蓄積機能をもつ第
１のゲート絶縁膜12と半導体層13およびソース，ドレイ
ン電極S,Dとからなるメモリ効果をもった薄膜トランジ
スタに、電荷蓄積機能をもたない第２のゲート絶縁膜15
を介して前記半導体層13と対向する第２のゲート電極
（読出し用電極）G2を設けて、書込みおよび消去は電荷
蓄積機能をもつゲート絶縁膜12を介して半導体層13と対
向する薄膜トランジスタ本来の第１のゲート電極G1を使
用して行ない、読出しは電荷蓄積機能をもたないゲート
絶縁膜15を介して前記半導体層13と対向する第２のゲー
ト電極G2を使用して行なうようにしているから、読出し
を繰返しても閾値電圧ΔVth−n,ΔVth−ｐが変化するこ
とはなく、したがってこの薄膜メモリ素子によれば、半
永久的に安定した読出しを行なうことができる。
なお、上記実施例では、電荷蓄積機能をもつ第１のゲ
ート絶縁膜12を、Si/N＝0.85〜1.1のSiNで形成している
が、この第１のゲート絶縁膜は、誘電体薄膜の上に、Si
/Nの値を化学量論比（Si/N＝0.75）と同じかあるいはそ
れに近くしたSiN薄膜（厚さ100〜1000Å）を形成した二
層構造の絶縁膜としてもよく、その場合も、誘電体薄膜
として上記SiN薄膜（Si/N≒0.75）より大きい誘電率を
もつ誘電体（酸化タンタル、酸化チタン、チタン酸バリ
ウム、ジルコン酸チタン亜鉛等）を用いれば、ゲート絶
縁膜に電荷蓄積機能をもたせることができる。また、電
荷蓄積機能をもたない第２のゲート絶縁膜15もSiN膜に
限られるものではない。
ート絶縁膜12を、Si/N＝0.85〜1.1のSiNで形成している
が、この第１のゲート絶縁膜は、誘電体薄膜の上に、Si
/Nの値を化学量論比（Si/N＝0.75）と同じかあるいはそ
れに近くしたSiN薄膜（厚さ100〜1000Å）を形成した二
層構造の絶縁膜としてもよく、その場合も、誘電体薄膜
として上記SiN薄膜（Si/N≒0.75）より大きい誘電率を
もつ誘電体（酸化タンタル、酸化チタン、チタン酸バリ
ウム、ジルコン酸チタン亜鉛等）を用いれば、ゲート絶
縁膜に電荷蓄積機能をもたせることができる。また、電
荷蓄積機能をもたない第２のゲート絶縁膜15もSiN膜に
限られるものではない。
また、上記実施例では、第１のゲート絶縁膜12を電荷
蓄積機能をもつ絶縁膜とし、第２のゲート絶縁膜15を電
荷蓄積機能をもたない絶縁膜としているが、これと逆
に、第２のゲート絶縁膜15を電荷蓄積機能をもつ絶縁膜
とし、第１のゲート絶縁膜12を電荷蓄積機能をもたない
絶縁膜としてよもく、その場合は、第２のゲート絶縁膜
15を介して半導体層13と対向する第２のゲート電極G2を
書込み／消去用電極とし、第１のゲート絶縁膜12を介し
て半導体層13と対向する第１のゲート電極G1を読出し用
電極とすればよい。なお、この場合、メモリ効果をもつ
薄膜トランジスタは、第２のゲート電極G2と第２のゲー
ト絶縁膜15と半導体層13およびソース，ドレイン電極S,
Dとで構成されるコプラナー型となり、薄膜メモリ素子
は、この薄膜トランジスタの下側に、電荷蓄積機能をも
たない第１のゲート絶縁膜12を介して前記半導体層13と
対向する第１のゲート電極（読出し用電極）G1をけた構
成となる。また、上記メモリ効果をもつ薄膜トランジス
は、逆スタガー型、コプラナー型に限らず、スタガー
型、逆コプラナー型でもよく、その場合も、この薄膜ト
ランジスタに電荷蓄積機能をもたないゲート絶縁膜を介
して半導体層と対向するもう１のゲート電極（読出し用
電極）を設ければ、前述した実施例と同様な効果をもつ
薄膜メモリ素子を得ることができる。
蓄積機能をもつ絶縁膜とし、第２のゲート絶縁膜15を電
荷蓄積機能をもたない絶縁膜としているが、これと逆
に、第２のゲート絶縁膜15を電荷蓄積機能をもつ絶縁膜
とし、第１のゲート絶縁膜12を電荷蓄積機能をもたない
絶縁膜としてよもく、その場合は、第２のゲート絶縁膜
15を介して半導体層13と対向する第２のゲート電極G2を
書込み／消去用電極とし、第１のゲート絶縁膜12を介し
て半導体層13と対向する第１のゲート電極G1を読出し用
電極とすればよい。なお、この場合、メモリ効果をもつ
薄膜トランジスタは、第２のゲート電極G2と第２のゲー
ト絶縁膜15と半導体層13およびソース，ドレイン電極S,
Dとで構成されるコプラナー型となり、薄膜メモリ素子
は、この薄膜トランジスタの下側に、電荷蓄積機能をも
たない第１のゲート絶縁膜12を介して前記半導体層13と
対向する第１のゲート電極（読出し用電極）G1をけた構
成となる。また、上記メモリ効果をもつ薄膜トランジス
は、逆スタガー型、コプラナー型に限らず、スタガー
型、逆コプラナー型でもよく、その場合も、この薄膜ト
ランジスタに電荷蓄積機能をもたないゲート絶縁膜を介
して半導体層と対向するもう１のゲート電極（読出し用
電極）を設ければ、前述した実施例と同様な効果をもつ
薄膜メモリ素子を得ることができる。
本発明の薄膜メモリ素子は、半導体層およびこの半導
体層に接続されたソース，ドレイン電極と、前記半導体
層の一面に第１のゲート絶縁膜を介して対向する第１の
ゲート電極と、前記半導体層の他面に第２のゲート絶縁
膜を介して対向する第２のゲート電極とを備え、かつ前
記第１と第２のゲート絶縁膜の一方は電荷蓄積機能をも
つ絶縁膜とし、他方のゲート絶縁膜は電荷蓄積機能をも
たない絶縁膜とするとともに、前記第１と第２のゲート
電極のうち、前記電荷蓄積機能をもつゲート絶縁膜を介
して前記半導体層と対向するゲート電極を書込み／消去
用電極とし、前記電荷蓄積機能をもたないゲート絶縁膜
を介して前記半導体層と対向するゲート電極を読出し用
電極としたものであるから、読出しを繰返しても閾値電
圧が変化せず、半永久的に安定した読出しを行なうこと
かできる。
体層に接続されたソース，ドレイン電極と、前記半導体
層の一面に第１のゲート絶縁膜を介して対向する第１の
ゲート電極と、前記半導体層の他面に第２のゲート絶縁
膜を介して対向する第２のゲート電極とを備え、かつ前
記第１と第２のゲート絶縁膜の一方は電荷蓄積機能をも
つ絶縁膜とし、他方のゲート絶縁膜は電荷蓄積機能をも
たない絶縁膜とするとともに、前記第１と第２のゲート
電極のうち、前記電荷蓄積機能をもつゲート絶縁膜を介
して前記半導体層と対向するゲート電極を書込み／消去
用電極とし、前記電荷蓄積機能をもたないゲート絶縁膜
を介して前記半導体層と対向するゲート電極を読出し用
電極としたものであるから、読出しを繰返しても閾値電
圧が変化せず、半永久的に安定した読出しを行なうこと
かできる。
第１図〜第６図は本発明の一実施例を示したもので、第
１図および第２図は薄膜メモリ素子の断面図および平面
図、第３図は薄膜メモリ素子の製造工程図、第４図は薄
膜メモリ素子の消去時と書込み時と読出し時の駆動状態
を示す回路図、第５図は読出し用電極となるゲート電極
にゲート電圧を印加したときのVG′−ID特性図、第６図
は読出し回数に対する閾値電圧の変化を示す図である。
第７図は従来の薄膜メモリ素子の断面図、第８図は薄膜
メモリ素子のVG−ID特性測定回路図、第９図は薄膜メモ
リ素子のVG−ID特性図、第10図は従来の薄膜メモリ素子
の消去時と書込み時と読出し時の駆動状態を示す回路
図、第11図は従来の薄膜メモリ素子の読出し回数に対す
る閾値電圧の変化を示す図である。 11……絶縁基板、G1……第１のゲート電極（書込み／消
去用電極）、12……第１のゲート絶縁膜（電荷蓄積機能
をもつ絶縁膜）、13……ｎ型ａ−Si半導体層、14……n+
−ａ−Si層、Ｓ……ソース電極、Ｄ……ドレイン電極、
15……第２のゲート絶縁膜（電荷蓄積機能をもたない絶
縁膜）、G2……第２のゲート電極（読出し用電極）。
１図および第２図は薄膜メモリ素子の断面図および平面
図、第３図は薄膜メモリ素子の製造工程図、第４図は薄
膜メモリ素子の消去時と書込み時と読出し時の駆動状態
を示す回路図、第５図は読出し用電極となるゲート電極
にゲート電圧を印加したときのVG′−ID特性図、第６図
は読出し回数に対する閾値電圧の変化を示す図である。
第７図は従来の薄膜メモリ素子の断面図、第８図は薄膜
メモリ素子のVG−ID特性測定回路図、第９図は薄膜メモ
リ素子のVG−ID特性図、第10図は従来の薄膜メモリ素子
の消去時と書込み時と読出し時の駆動状態を示す回路
図、第11図は従来の薄膜メモリ素子の読出し回数に対す
る閾値電圧の変化を示す図である。 11……絶縁基板、G1……第１のゲート電極（書込み／消
去用電極）、12……第１のゲート絶縁膜（電荷蓄積機能
をもつ絶縁膜）、13……ｎ型ａ−Si半導体層、14……n+
−ａ−Si層、Ｓ……ソース電極、Ｄ……ドレイン電極、
15……第２のゲート絶縁膜（電荷蓄積機能をもたない絶
縁膜）、G2……第２のゲート電極（読出し用電極）。
Claims (1)
- 【請求項１】電気的に書込み／読出し／消去可能な薄膜
メモリ素子において、半導体層およびこの半導体層に接
続されたソース，ドレイン電極と、前記半導体層の一面
に第１のゲート絶縁膜を介して対向する第１のゲート電
極と、前記半導体層の他面に第２のゲート絶縁膜を介し
て対向する第２のゲート電極とを備え、かつ前記第１と
第２のゲート絶縁膜の一方は電荷蓄積機能をもつ絶縁膜
とし、他方のゲート絶縁膜は電荷蓄積機能をもたない絶
縁膜とするとともに、前記第１と第２のゲート電極のう
ち、前記電荷蓄積機能をもつゲート絶縁膜を介して前記
半導体層と対向するゲート電極を書込み／消去用電極と
し、前記電荷蓄積機能をもたないゲート絶縁膜を介して
前記半導体層と対向するゲート電極を読出し用電極とし
たことを特徴とする薄膜メモリ素子。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1015165A JP2759154B2 (ja) | 1989-01-26 | 1989-01-26 | 薄膜メモリ素子 |
| US07/467,736 US5079606A (en) | 1989-01-26 | 1990-01-19 | Thin-film memory element |
| DE69014323T DE69014323T2 (de) | 1989-01-26 | 1990-01-26 | Dünnfilmspeicher und Verfahren zu seiner Herstellung. |
| EP90101586A EP0380122B1 (en) | 1989-01-26 | 1990-01-26 | Thin-film memory element and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1015165A JP2759154B2 (ja) | 1989-01-26 | 1989-01-26 | 薄膜メモリ素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02197176A JPH02197176A (ja) | 1990-08-03 |
| JP2759154B2 true JP2759154B2 (ja) | 1998-05-28 |
Family
ID=11881189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1015165A Expired - Fee Related JP2759154B2 (ja) | 1989-01-26 | 1989-01-26 | 薄膜メモリ素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2759154B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7057234B2 (en) * | 2002-12-06 | 2006-06-06 | Cornell Research Foundation, Inc. | Scalable nano-transistor and memory using back-side trapping |
| KR101772639B1 (ko) | 2009-10-16 | 2017-08-29 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| CN113261114A (zh) * | 2019-01-30 | 2021-08-13 | 深圳市柔宇科技股份有限公司 | 薄膜晶体管及其制作方法、显示面板及显示装置 |
-
1989
- 1989-01-26 JP JP1015165A patent/JP2759154B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02197176A (ja) | 1990-08-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |