JPH0413295A - 不揮発性半導体記憶装置の消去方法と不揮発性半導体記憶回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、不揮発性半導体記憶装置の消去方法と不揮発
性半導体記憶回路に関するものである。

従来の技術 近年、電気的に書き込み消去可能な読み取り専用不揮発
性半導体記憶装置の１つとして、フローティングゲート
構造の不揮発性半導体記憶装置がよく知られている。こ
うした・フローティングゲート構造の不揮発性半導体記
憶装置の高集積化の実現にあたって、選択トランジスタ
と不揮発性メモリの２つの素子で１ビツトのデータを記
憶する２トランジスタ構造ではな（、不揮発性メモリの
１つで１ビツトのデータを記憶する１素子メモリセル型
不揮発性半導体記憶装置が使用されるようになってきた
。

第３図は従来の１素子メモリセル型不揮発性半導体−記
憶装置の断面およびその消去方法を示す図である。■は
Ｐ型シリコンからなる半導体基板、２は半導体基板１上
に形成された膜厚１０ｎｍ程度の薄いゲート酸化膜、３
はゲート酸化膜２上に形成されたポリシリコンからなる
フローティングゲート、４はフローティングゲート３上
に形成されたポリシリコン酸化膜、５はポリシリコン酸
化膜４上に形成されたポリシリコンからなるコントロー
ルゲート、６は半導体基板１表面に形成されたＮ型拡散
層からなるソース、７は同じ（半導体基板１表面に形成
されたＮ型拡散層からなるドレインである。ここでドレ
イン７の一部はフローティングゲート３とオーバーラツ
プした構造としている。

ここで、不揮発性半導体記憶装置の消去とはフローティ
ングゲート３からソース６またはドレイン７に電子を抜
き去る動作をいう。消去時には、半導体基板１とコント
ロールゲート５を接地し、たとえばソース６を浮遊状態
にして、ドレイン７に１２Ｖ程度の高電圧を印加する。

このときゲート酸化膜２の膜厚を１０ｎｍ程度と薄（し
ているため、ドレイン７とフローティングゲート３のオ
ーバーラツプした部分のゲート酸化膜２中にｌＯＭＶ／
ｃｍ程度の高電界か生じ、フォウラーノードハイム（Ｆ
　ｏｗｌｅｒ　−ＮｏｒｄｈｅｉＩｌｌ）トンネル電流
が流れてフローティングゲート３に蓄積されていた電子
はフローティングゲート３からドレイン７へ抜けでる。

これによりしきい値電圧を０．７Ｖまで低下させ、電気
的な消去を行なうのが通常であった。

ところが、この構造の１素子メモリセル型不揮発性半導
体記憶装置は高集積化の点てはすぐれているが、電気的
消去可能な不揮性半導体記憶装置に特有である、消去後
にしきい値電圧が負になる現象（これを過消去という）
がおこってしまう。

この結果、消去した不揮発性半導体記憶装置がデプレッ
ション形になり、データの読み出し時に同じアレー上の
非選択のデプレッション形不揮発性半導体記憶装置にも
ドレイン電流が流れ、読み出し動作が不能になるといっ
た欠点があった。

次に過消去による読み出し動作不能に対処した１素子メ
モリセル不揮発性半導体記憶装置の断面およびその消去
方法を第４図に示す。１はＰ型シリコンからなる半導体
基板、２は半導体基板１上に形成した膜厚１０ｎｍ程度
の薄いゲート酸化膜、３はゲート酸化膜２上の形成した
ポリシリコンからなるフローティングゲート、４はフロ
ーティングゲート３上に形成したポリシリコン酸化膜、
５はフローティングゲート３の沖積並びに上にポリシリ
コン酸化膜４を介して形成したポリシリコンからなるコ
ントロールゲート、６は半導体基板１表面に形成された
Ｎ型拡散層からなるソース、７は同じく半導体基板１表
面に形成されたＮ型拡散層からなるドレインである。こ
こでドレイン７の一部はフローティングゲート３とオー
バーラツプした構造としている。

この構造の不揮発性半導体記憶装置の消去時において、
過消去がおこって、しきい値電圧が負になり、７０−テ
ィングゲート３の下の半導体基板１表面が導通状態にな
っても、フローティングゲート３の沖積に位置するコン
トロールゲート５の下の半導体基板１表面は、コントロ
ールゲート５にしきい値電圧以上の電圧かかからない限
り、導通状態にはならない。すなわち過消去が起こって
も、この不揮発性半導体記憶装置全体としてはエンハン
スメント形であるので読み出し動作には支障は生しない
。

ところがこの構造の１素子メモリセル型不揮発性半導体
記憶装置は過消去対策としてはすぐれているが、その面
積か、第３図に示した不揮発性半導体記憶装置の１．４
倍から２倍程度になってしまい、高集積化には適してい
ない。

発明が解決しようとする課題 前記の従来の不揮発性半導体記憶装置では、第３図のよ
うに高集積化に適した構造にすると、電気的に消去可能
な不揮発性半導体記憶装置に特有な過消去が起こってデ
ータの読み出し動作が不能になり、第４図のように過消
去に対処した構造にすると不揮発性半導体記憶装置の面
積が大きくなり高集積化には適さなくなるといった欠点
を有していた。

本発明は前記従来の課題を解決するもので、消去後のし
きい値電圧の制御性かたか（、過消去がおこらず、高集
積化に適した不揮発性半導体記憶装置の消去方法を提供
することを目的としている。

課題を解決するための手段 この目的のため、本発明ではフローティングゲート構造
を有する不揮発性半導体記憶装置の消去方法において、
ソース、ドレインのいずれかに消去用高電圧を印加し、
コントロールゲートに所望のしきい値制御用電圧を印加
し、前記ソースまたはドレインにチャンネル電流を検知
する装置を接続し、前記チャンネル電流を検知すると同
時に前記消去用高電圧の印加を遮断することから構成さ
れている。

作用 この構成によって、ソース６またはドレイン７に消去用
高電圧を印加し、７０−ティングゲート３から電子が抜
けでてしきい値電圧が低下していったとき、しきい値電
圧がコントロールゲート５に印加した所望の電圧とほぼ
同じになるとチャンネル電流か流れはじめる。このチャ
ンネル電流を検知して同時に消去用高電圧の印加を遮断
すれば、コントロールゲート５に印加した電圧で規定さ
れるしきい値電圧を得ることができる。

実施例 以下本発明の実施例について、まず、第１図の１素子メ
モリセル型不揮発性半導体記憶装置の消去方法を示す断
面図を参照しながら説明する。

第１図において、１は比抵抗１０〜１５ΩｃａｎのＰ型
シリコンからなる半導体基板、２は半導体基板１上に形
成された膜厚１０ｎｍのゲート酸化膜、３はゲート酸化
膜２上に形成された、電子が注入され情報が書き込まれ
た膜厚４００ｎｍのポリシリコンからなるフローティン
グゲート、４はフローティングゲート３上に形成された
膜厚２５ｎｍのポリシリコン酸化膜、５はポリシリコン
酸化膜４上に形成された膜厚４００ｎｍのポリシリコン
を用いたコントロールゲート、６は半導体基板１の表面
に形成されたＮ型拡散層からなるソース、７は同じく半
導体基板１の表面に形成されたＮ型拡散層からなるドレ
インであり、これらは従来例の第３図の構成と同じであ
る。また、８はソース６並びに半導体基板ｌに接続され
た容量３０ｆＦのコンデンサーである。ここで７０−テ
ィングゲート３とコントロールゲート５のゲート長は１
．２μｍ、ゲート幅は１μｍ、ソース６、ドレイン７と
フローティングゲート３とのオーバーラツプ長は０．２
５μｍである。またコンデンサー８は酸化膜をポリシリ
コン電極ではさんだ構造で、これはフローティングゲー
ト３とポリシリコン酸化膜４とコントロールゲート５を
形成する工程を用いて形成できる。コンデンサー８の電
極は一辺５μｍの正方形である。

以上のように構成された不揮発性半導体記憶装置におい
て、半導体基板１とソース６をコンデンサー８を通して
接地し、一方ドレイン７に消去用高電圧１２Ｖを、コン
トロールゲート５に消去後のしきい値電圧制御用電圧と
して１ｖを印加する。このときブローティングゲート３
の電圧Ｖｆによって求められる。ここで、 ｖｄ・・・・・・ドレイン７の電圧 ｖｐｐ・・・・・・コントロールゲート５の電圧Ｃｃ・
・・・・・フローティングゲート３と半導体基板１間の
静電容量 ｃｄ・・・・・・フローティングゲート３とドレイン７
間の静電容量 Ｃ１・・・・・・７０−ティングゲート３とコントロー
ルゲート５間の静電容量 よって、フローティングゲート３の電圧は約２．３Ｖと
なり、フローティングゲート３のオーバーラツプしたゲ
ート酸化Ｗ１２中には約９　、７　Ｍ　Ｖ　７’、ｃ＋
ｎの高電界が生じフォウラーノルドノ＼イム（Ｆｏｗｌ
ｅｒＮｏｒｄｈｅｉｍ）　トンネル電流が流れてフロー
ティングゲート３に蓄積されていた電子はフローティン
グゲート３からドレイン７へ抜けでる。これにともない
しきい値電圧が低下する。しきい値電圧がＩＶとなると
チャンネル電流が流れはじめコンデンサー８に電荷が蓄
積される。

次に、第２図の１素子メモリセル型不揮発性半導体記憶
装置の消去方法を示す回路図を参照しながら説明する。

第２図において、９は１素子メモリセル型不揮発性半導
体記憶装置、１０は不揮発性半導体記憶装置９のドレイ
ン７に接続されたスイッチング回路である。

第２図に示すように、不揮発性半導体記憶装置９のしき
い値電圧はコントロールゲート５に印加した電圧とコン
デンサー８での電圧降下との差で決まる。よってドレイ
ン７に６０ｎＡの電流が０．１μＳｅＣ間流れるとコン
デンサー８での電圧降下が０．３Ｖになる。この電圧０
．３Ｖをスイッチング回路１０に伝えて、不揮発性半導
体記憶装置９の消去用高電圧を直ちに遮断すれば、消去
後のしきい値電圧が０．７ｖの不揮発性半導体記憶装置
をえることができる。

また、コントロールゲート５に消去後のしきい値電圧制
御用電圧として正の電圧を加える限り、過消去を防止す
ることができる。

また、電流検出回路とスイッチング回路は各メモリアレ
ーに１組または全メモリアレーに１組あればよいので、
大きなチップ面積は必要ではな（、本実施例の消去方法
は高集積化に適している。

以上述べたように、本実施例では消去時の電流を検出す
る回路と消去用電圧を遮断するスイッチング回路を設け
ることによって、セル面積が小さ（過消去のおこらない
不揮発性半導体記憶装置を実現することができる。

なお、本実施例ではコントロールゲート５に印加する電
圧をＩＶとしたが、所望のしきい値電圧によってかわり
うることは言うまでもない。

なお、本実施例ではコンデンサー８によりチャンネル電
流を検知したが、チャンネル電流を検知する方法ならい
かなる方法でもよく、たとえば抵抗を用いてもよい。

なお、本実施例ではチャンネル電流を検知する装置を半
導体基板１内に形成したが、個別素子を外づけしてもよ
い。

なお、本実施例ではフローティングゲート３とコントロ
ールゲート５の眉間絶縁膜をポリシリコン酸化膜とした
が、酸化膜と窒化膜からなる多層膜でもよい。

発明の詳細 な説明したところから明らがなように、本発明は、消去
時にコントロールゲートに電圧を印加し、チャンネル電
流を検知すると同時に消去用高電圧の印加を遮断するこ
とにより、消去後のしきい値電圧の制御性かたがく、過
消去がおこらず、高集積化に適した優れた不揮発半導体
記憶装置の消去方法を実現できるものである。

【図面の簡単な説明】

第１図、第２図は本発明の一実施例のおける不揮発性半
導体記憶装置の消去方法を示す断面図ならびに回路図、
第３図、第４図は従来の不揮発性半導体記憶装置の消去
方法を示す断面図である。 １・・・・・・半導体基板、２・・・用ゲート酸化膜、
３・・・・・・フローティングゲート、４・・・・・・
ポリシリコン酸化膜、５・・・・・・コントロールゲー
ト、６・・・・・・ソース、７・・・・・・ドレイン、
８・・・・・・コンデンサー、９・・・・・不揮発性半
導体記憶装置、１０・・・・・・スイッチング回路。

Claims (1)

【特許請求の範囲】
1. （１）半導体基板と、前記半導体基板内に形成された第
   １、第２の拡散層と、前記半導体基板上に形成されたフ
   ローティングゲートと、前記フローティングゲートに接
   続されたコントロールゲートと、前記第１の拡散層に接
   続されたチャンネル電流を検出する装置を備え、前記第
   ２の拡散層に高電圧を、前記コントロールゲートに制御
   用電圧を印加し、、前記チャンネル電流を検出する装置
   でチャンネル電流を検出すると同時に前記第２の拡散層
   に印加された高電圧を遮断することを特徴とする不揮発
   性半導体装置の消去方法。 ２　第１の拡散層がチャンネル電流検出回路を介して接
   地され、前記第１の拡散層にスイッチング回路が接続さ
   れ、前記スイッチング回路が第２の拡散層と接続されて
   いることを特徴とする不揮発性半導体記憶回路。