JP2710521B2 - 反転層を含む半導体メモリ・セルおよびメモリ・アレイ - Google Patents
反転層を含む半導体メモリ・セルおよびメモリ・アレイInfo
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- JP2710521B2 JP2710521B2 JP19247092A JP19247092A JP2710521B2 JP 2710521 B2 JP2710521 B2 JP 2710521B2 JP 19247092 A JP19247092 A JP 19247092A JP 19247092 A JP19247092 A JP 19247092A JP 2710521 B2 JP2710521 B2 JP 2710521B2
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、電気的に消去可能なプ
ログラム可能読出し専用メモリ（ＥＥＰＲＯＭ）に関
し、特に直接書込みセル能力を持つ稠密な無接点構造を
含むＭＯＳフローティング・ゲート・メモリ・セルおよ
びメモリ・アレイに関する。
ログラム可能読出し専用メモリ（ＥＥＰＲＯＭ）に関
し、特に直接書込みセル能力を持つ稠密な無接点構造を
含むＭＯＳフローティング・ゲート・メモリ・セルおよ
びメモリ・アレイに関する。
【０００２】
【従来の技術および発明が解決しようとする課題】不揮
発性のフローティング・ゲートＭＯＳメモリは当業界に
おいて公知である。このようなデバイスにおいては、ト
ランジスタ・メモリ・セルの導電状態は関連するフロー
ティング・ゲートの電圧によって定まる。典型的には、
負に荷電されたフローティング・ゲートは２進数１の状
態を表わすが、未荷電のフローティング・ゲートは２進
数０の情報を表わす。
発性のフローティング・ゲートＭＯＳメモリは当業界に
おいて公知である。このようなデバイスにおいては、ト
ランジスタ・メモリ・セルの導電状態は関連するフロー
ティング・ゲートの電圧によって定まる。典型的には、
負に荷電されたフローティング・ゲートは２進数１の状
態を表わすが、未荷電のフローティング・ゲートは２進
数０の情報を表わす。
【０００３】更に、従来の電気的にプログラム可能な読
出し専用メモリ（ＥＰＲＯＭ）は、ソースおよびドレイ
ン領域間で半導体基板におけるチャネル領域上におかれ
るがこれから分離される電界効果トランジスタ構造のフ
ローティング（接続されない）導電ゲートを使用する。
次いで、制御ゲートがフローティング・ゲート上に設け
られるがこれから分離されている。トランジスタの閾値
電圧（ＶT）特性は、フローティング・ゲートに保持さ
れる電荷量により制御される。即ち、トランジスタがそ
のソースおよびドレイン領域間の導通を許容するため
「オン」にされる前に制御ゲートに与えられねばならな
い（閾値）電圧の最小量は、フローティング・ゲートに
おける電荷レベルにより制御される。トランジスタは、
基板のチャネル領域から薄いゲート誘電体を介してフロ
ーティング・ゲートに対して電子を加速することにより
２つの状態の１つにプログラムされる。
出し専用メモリ（ＥＰＲＯＭ）は、ソースおよびドレイ
ン領域間で半導体基板におけるチャネル領域上におかれ
るがこれから分離される電界効果トランジスタ構造のフ
ローティング（接続されない）導電ゲートを使用する。
次いで、制御ゲートがフローティング・ゲート上に設け
られるがこれから分離されている。トランジスタの閾値
電圧（ＶT）特性は、フローティング・ゲートに保持さ
れる電荷量により制御される。即ち、トランジスタがそ
のソースおよびドレイン領域間の導通を許容するため
「オン」にされる前に制御ゲートに与えられねばならな
い（閾値）電圧の最小量は、フローティング・ゲートに
おける電荷レベルにより制御される。トランジスタは、
基板のチャネル領域から薄いゲート誘電体を介してフロ
ーティング・ゲートに対して電子を加速することにより
２つの状態の１つにプログラムされる。
【０００４】メモリ・セル・トランジスタの状態は、そ
のソース−ドレイン間およびその制御ゲートに対して動
作電圧を与え、次いでデバイスがその選択された制御ゲ
ート電圧において「オン」または「オフ」になるようプ
ログラムされているかどうかについて、ソースおよびド
レイン間に流れる電流レベルを検出することにより読出
される。ＥＰＲＯＭセルの２次元アレイにおける特定の
１つのセルは、アドレス指定されるセルを含む列内のソ
ースおよびドレイン線に対してソース／ドレイン電圧を
印加し、またアドレス指定されるセルを含む行内の制御
ゲートに対して制御ゲート電圧を印加することにより、
読出しのためアドレス指定される。
のソース−ドレイン間およびその制御ゲートに対して動
作電圧を与え、次いでデバイスがその選択された制御ゲ
ート電圧において「オン」または「オフ」になるようプ
ログラムされているかどうかについて、ソースおよびド
レイン間に流れる電流レベルを検出することにより読出
される。ＥＰＲＯＭセルの２次元アレイにおける特定の
１つのセルは、アドレス指定されるセルを含む列内のソ
ースおよびドレイン線に対してソース／ドレイン電圧を
印加し、またアドレス指定されるセルを含む行内の制御
ゲートに対して制御ゲート電圧を印加することにより、
読出しのためアドレス指定される。
【０００５】このようなメモリ・セルの一例は、トリプ
ル・ポリシリコン分離チャネルの電気的に消去可能なプ
ログラム可能読出し専用メモリ（ＥＥＰＲＯＭ）であ
る。このメモリ・セルは、フローティング・ゲートおよ
び制御ゲートがチャネルの隣接部分にわたり延長するた
め、「分離チャネル」と呼ばれる。この結果、一方がフ
ローティング・ゲートにおける電荷レベルに応答して変
化する閾値を持ち、他方がフローティング・ゲートの電
荷により影響を受けないが正常な電界効果トランジスタ
における如く制御ゲートにおける電圧に応答して動作す
る直列の２つのトランジスタとして動作するトランジス
タ構造をもたらす。
ル・ポリシリコン分離チャネルの電気的に消去可能なプ
ログラム可能読出し専用メモリ（ＥＥＰＲＯＭ）であ
る。このメモリ・セルは、フローティング・ゲートおよ
び制御ゲートがチャネルの隣接部分にわたり延長するた
め、「分離チャネル」と呼ばれる。この結果、一方がフ
ローティング・ゲートにおける電荷レベルに応答して変
化する閾値を持ち、他方がフローティング・ゲートの電
荷により影響を受けないが正常な電界効果トランジスタ
における如く制御ゲートにおける電圧に応答して動作す
る直列の２つのトランジスタとして動作するトランジス
タ構造をもたらす。
【０００６】このようなメモリ・セルは、これがポリシ
リコン材料の３つの導電層を含む故に「トリプル・ポリ
シリコン」セルと呼ばれる。フローティング・ゲートお
よび制御ゲートに加えて、消去ゲートが従来通り含まれ
る。この消去ゲートは、フローティング・ゲート面に密
に隣接する各メモリ・セル・トランジスタを貫通する
が、このトランジスタから薄いトンネル誘電層により絶
縁されている。従って、適当な電圧が全てのトランジス
タ素子に加えられる時、電荷はセルのフローティング・
ゲートから消去ゲートへ取出される。ＥＥＰＲＯＭセル
のアレイは、セルの全アレイまたはセルの大きなグルー
プが同時に（即ち、瞬時に）消去されるならば、一般に
「フラッシュ」ＥＥＰＲＯＭアレイと呼ばれる。
リコン材料の３つの導電層を含む故に「トリプル・ポリ
シリコン」セルと呼ばれる。フローティング・ゲートお
よび制御ゲートに加えて、消去ゲートが従来通り含まれ
る。この消去ゲートは、フローティング・ゲート面に密
に隣接する各メモリ・セル・トランジスタを貫通する
が、このトランジスタから薄いトンネル誘電層により絶
縁されている。従って、適当な電圧が全てのトランジス
タ素子に加えられる時、電荷はセルのフローティング・
ゲートから消去ゲートへ取出される。ＥＥＰＲＯＭセル
のアレイは、セルの全アレイまたはセルの大きなグルー
プが同時に（即ち、瞬時に）消去されるならば、一般に
「フラッシュ」ＥＥＰＲＯＭアレイと呼ばれる。
【０００７】従来は、データをメモリ・セルに書込むた
めには、セルは最初消去されその後に書込まれねばなら
ない。これらの動作の各々は約１０ミリ秒を要し、それ
ぞれが例えば２０Ｖの供給電圧を必要とする。必要な高
電圧を適当なセルに保持するためデコーダ回路が使用さ
れる。これらの高電圧回路は、一般に、絶えず進歩して
いるリソグラフ技術で現在達成可能な狭い線幅を用いて
も寸法が小さくならない。（比較のため、デバイスの読
出しのためには一般に３乃至５ボルトの供給を必要と
し、読出しサイクル時間は数百ナノ秒程度である。）更
に、記憶のためのデータ書込みに先立ちフローティング
・ゲートを消去する所要ステップは、明らかにこのよう
なタイプのメモリの半導体アレイの動作速度に悪影響を
及ぼす。
めには、セルは最初消去されその後に書込まれねばなら
ない。これらの動作の各々は約１０ミリ秒を要し、それ
ぞれが例えば２０Ｖの供給電圧を必要とする。必要な高
電圧を適当なセルに保持するためデコーダ回路が使用さ
れる。これらの高電圧回路は、一般に、絶えず進歩して
いるリソグラフ技術で現在達成可能な狭い線幅を用いて
も寸法が小さくならない。（比較のため、デバイスの読
出しのためには一般に３乃至５ボルトの供給を必要と
し、読出しサイクル時間は数百ナノ秒程度である。）更
に、記憶のためのデータ書込みに先立ちフローティング
・ゲートを消去する所要ステップは、明らかにこのよう
なタイプのメモリの半導体アレイの動作速度に悪影響を
及ぼす。
【０００８】
【課題を解決するための手段】簡単に要約すれば、本発
明は、一実施例において、基板上に作られたメモリ・セ
ルを有する。このセルは、ドレインと反転ソース・ゲー
トとを含む。この反転ソース・ゲートは、電位が加えら
れると反転ソースがゲート下方の基板に誘起されるよう
に、基板の上面上に配置される。チャネル領域が基板の
ドレインと反転ソースとの間に画成される。これも基板
の上面上に配置される電気的に分離されたフローティン
グ・ゲートが、反転ソース・ゲートと部分的に重なるよ
うに配置され、このゲートから電気的に分離されてい
る。フローティング・ゲートは更に、少なくとも部分的
に基板のチャネル領域上に整合される。プログラム・ゲ
ートもまた基板の上面上に配置され、基板、反転ソース
・ゲートおよびフローティング・ゲートから電気的に分
離されている。このプログラム・ゲートは、フローティ
ング・ゲートの少なくとも一部と重なるように配置され
る。最後に、アクセス・ゲートが基板の上面上に配置さ
れ、基板、反転ソース・ゲート、フローティング・ゲー
トおよびプログラム・ゲートから電気的に分離されてい
る。このアクセス・ゲートは、基板のチャネル領域上に
直接少なくとも部分的に整合される。
明は、一実施例において、基板上に作られたメモリ・セ
ルを有する。このセルは、ドレインと反転ソース・ゲー
トとを含む。この反転ソース・ゲートは、電位が加えら
れると反転ソースがゲート下方の基板に誘起されるよう
に、基板の上面上に配置される。チャネル領域が基板の
ドレインと反転ソースとの間に画成される。これも基板
の上面上に配置される電気的に分離されたフローティン
グ・ゲートが、反転ソース・ゲートと部分的に重なるよ
うに配置され、このゲートから電気的に分離されてい
る。フローティング・ゲートは更に、少なくとも部分的
に基板のチャネル領域上に整合される。プログラム・ゲ
ートもまた基板の上面上に配置され、基板、反転ソース
・ゲートおよびフローティング・ゲートから電気的に分
離されている。このプログラム・ゲートは、フローティ
ング・ゲートの少なくとも一部と重なるように配置され
る。最後に、アクセス・ゲートが基板の上面上に配置さ
れ、基板、反転ソース・ゲート、フローティング・ゲー
トおよびプログラム・ゲートから電気的に分離されてい
る。このアクセス・ゲートは、基板のチャネル領域上に
直接少なくとも部分的に整合される。
【０００９】動作において、反転ソース・ゲートに対し
て適当な電位を加え、同時にアクセス・ゲートに対して
電位を加えると、電荷を反転ソースからドレインへ送る
ためセル読出しサイクルを確立する。反対に、反転ソー
ス・ゲートに対してグラウンド電位を加え、同時にプロ
グラム・ゲートに対して電位を加えると、ドレインを接
地するかあるいはドレインに電圧を加えることにより、
フローティング・ゲートを正または負に選択的に充電す
るためセル書込みサイクルを確立する。別のセル特性に
ついても本文および特許請求範囲に記載される。例え
ば、望ましい一実施例においては、ドレインは、電位が
加えられた時反転ドレインが基板に誘起されるように基
板の上面上に配置された反転ドレイン・ゲートを含む。
て適当な電位を加え、同時にアクセス・ゲートに対して
電位を加えると、電荷を反転ソースからドレインへ送る
ためセル読出しサイクルを確立する。反対に、反転ソー
ス・ゲートに対してグラウンド電位を加え、同時にプロ
グラム・ゲートに対して電位を加えると、ドレインを接
地するかあるいはドレインに電圧を加えることにより、
フローティング・ゲートを正または負に選択的に充電す
るためセル書込みサイクルを確立する。別のセル特性に
ついても本文および特許請求範囲に記載される。例え
ば、望ましい一実施例においては、ドレインは、電位が
加えられた時反転ドレインが基板に誘起されるように基
板の上面上に配置された反転ドレイン・ゲートを含む。
【００１０】別の局面においては、基板上に作られたメ
モリ・アレイが提供される。このアレイは、複数のドレ
イン線と複数のゲート領域とを含む。各ゲート領域は、
複数のドレイン線の１つに隣接して基板上に配置され、
各領域はフローティング・ゲートを含む。複数の反転ソ
ース・ゲートもまた提供され、その各々は複数のゲート
領域の少なくとも１つに隣接して基板上に配置される。
各反転ソース・ゲートは、適当な電位の印加時に基板に
反転ソース線を誘起する。反転ソース線は、複数のドレ
イン線の関連する１つまで延長する基板のチャネル領域
を画成する。画成された各チャネル領域は、関連するフ
ローティング・ゲート下方に少なくとも一部が配置され
る。読出しサイクルの間、反転ソース線はゲート領域の
選択されたものを介してその関連するドレイン線に電荷
を送るため確立されるが、書込みサイクルでは、反転ソ
ース線が除去されて選択された反転ソース・ゲートから
の電荷を隣接するゲート領域のフローティング・ゲート
に注入する。
モリ・アレイが提供される。このアレイは、複数のドレ
イン線と複数のゲート領域とを含む。各ゲート領域は、
複数のドレイン線の１つに隣接して基板上に配置され、
各領域はフローティング・ゲートを含む。複数の反転ソ
ース・ゲートもまた提供され、その各々は複数のゲート
領域の少なくとも１つに隣接して基板上に配置される。
各反転ソース・ゲートは、適当な電位の印加時に基板に
反転ソース線を誘起する。反転ソース線は、複数のドレ
イン線の関連する１つまで延長する基板のチャネル領域
を画成する。画成された各チャネル領域は、関連するフ
ローティング・ゲート下方に少なくとも一部が配置され
る。読出しサイクルの間、反転ソース線はゲート領域の
選択されたものを介してその関連するドレイン線に電荷
を送るため確立されるが、書込みサイクルでは、反転ソ
ース線が除去されて選択された反転ソース・ゲートから
の電荷を隣接するゲート領域のフローティング・ゲート
に注入する。
【００１１】本発明は、従来のブロック／チップ消去操
作を排除されるように直接書込み操作を有する稠密な無
接点メモリ・セルを構成する。更に、メモリ・アレイに
おける各ワード線に対する高電圧デコーダ回路が取除か
れ、これによりメモリ・アレイ密度が向上する。本文に
開示される無接点設計もまたセル面積を最小化するのに
役立つ。更に、アレイ構造においては、メモリ・セルの
ブロックを「フラッシュ」書込みでき、これにより動作
速度が向上する。一実施例において、本発明は、基板内
の発生／再結合中心を最小化する無拡散および無分離構
造において実現される。
作を排除されるように直接書込み操作を有する稠密な無
接点メモリ・セルを構成する。更に、メモリ・アレイに
おける各ワード線に対する高電圧デコーダ回路が取除か
れ、これによりメモリ・アレイ密度が向上する。本文に
開示される無接点設計もまたセル面積を最小化するのに
役立つ。更に、アレイ構造においては、メモリ・セルの
ブロックを「フラッシュ」書込みでき、これにより動作
速度が向上する。一実施例において、本発明は、基板内
の発生／再結合中心を最小化する無拡散および無分離構
造において実現される。
【００１２】本発明の上記および他の目的、利点および
特徴については、本発明の幾つかの望ましい実施態様の
以降の詳細な記述を添付図面と関連して参照すれば更に
容易に理解されよう。
特徴については、本発明の幾つかの望ましい実施態様の
以降の詳細な記述を添付図面と関連して参照すれば更に
容易に理解されよう。
【００１３】
【実施例】本発明による全体的に１０で示されるメモリ
・セル１０の一実施例が図１乃至図３に示される。図示
された実施例は、本文では例示として記載されるＮＭＯ
Ｓデバイスを含む。Ｐ形基板１２は、典型的なイオン注
入法により内部に形成されるＮ+ 形拡散層１４を有す
る。基板１２は、Ｐ形シリコンから作ることができる。
メモリ・セル１０はアクセスＭＯＳＦＥＴデバイスと直
列のフローティング・ゲートＭＯＳＦＥＴデバイスを構
成する。Ｎ+ 形拡散層１４は、アクセス・デバイスのド
レイン（Ｄ）を形成する拡散ビット線である。
・セル１０の一実施例が図１乃至図３に示される。図示
された実施例は、本文では例示として記載されるＮＭＯ
Ｓデバイスを含む。Ｐ形基板１２は、典型的なイオン注
入法により内部に形成されるＮ+ 形拡散層１４を有す
る。基板１２は、Ｐ形シリコンから作ることができる。
メモリ・セル１０はアクセスＭＯＳＦＥＴデバイスと直
列のフローティング・ゲートＭＯＳＦＥＴデバイスを構
成する。Ｎ+ 形拡散層１４は、アクセス・デバイスのド
レイン（Ｄ）を形成する拡散ビット線である。
【００１４】基板１２は、セルの中心領域に薄く形成さ
れる酸化物層１６により覆われる（図３参照）。半埋設
分離領域（ＲＯＸ）もまた典型的な技術を用いてこのス
テップ中に成長させられる。次に、第１の多結晶シリコ
ン層１８が絶縁層１６上に形成される。本例において
は、第１の多結晶シリコン層１８は、電位が加えられる
時基板１２中にフローティング・ゲート・デバイスに対
する反転ソース（ＩＳ）２０（図２）を形成する反転ゲ
ート層（ＩＧ）を含み、即ち、電位がゲート層１８に加
えられる時反転ソース２０がデプリーション・ソースと
してＰ形基板１２に形成される。このため、分割ゲート
構造のゲートの一方または両方が活性化される時、Ｐ形
基板の拡散ドレインとデプリーション・ソースとの間に
チャネルが形成される。反転ゲート（ＩＧ）は、ゲート
１８の選択された部分上の単一電子注入構造（ＳＥＩ
Ｓ）材料層２４（図３）でパターン化される酸化物層２
２により覆われる。次に、酸化物層２２およびＳＥＩＳ
材料２４が、フローティング・ゲート（ＦＧ）を形成す
るため食刻される第２の多結晶シリコン層２６により覆
われる。次に、別のＳＥＩＳ層２８が周知の技術を用い
てフローティング・ゲート２６の頂部に形成される。Ｓ
ＥＩＳ層２８は、単にフローティング・ゲート２６の上
面に形成され、フローティング・ゲートの側面が酸化さ
れて従来の酸化物層を形成する。なお、層２４及び２８
を構成するＳＥＩＳ材料については、例えば特公昭５５
−４４４６８号公報に記載されている。
れる酸化物層１６により覆われる（図３参照）。半埋設
分離領域（ＲＯＸ）もまた典型的な技術を用いてこのス
テップ中に成長させられる。次に、第１の多結晶シリコ
ン層１８が絶縁層１６上に形成される。本例において
は、第１の多結晶シリコン層１８は、電位が加えられる
時基板１２中にフローティング・ゲート・デバイスに対
する反転ソース（ＩＳ）２０（図２）を形成する反転ゲ
ート層（ＩＧ）を含み、即ち、電位がゲート層１８に加
えられる時反転ソース２０がデプリーション・ソースと
してＰ形基板１２に形成される。このため、分割ゲート
構造のゲートの一方または両方が活性化される時、Ｐ形
基板の拡散ドレインとデプリーション・ソースとの間に
チャネルが形成される。反転ゲート（ＩＧ）は、ゲート
１８の選択された部分上の単一電子注入構造（ＳＥＩ
Ｓ）材料層２４（図３）でパターン化される酸化物層２
２により覆われる。次に、酸化物層２２およびＳＥＩＳ
材料２４が、フローティング・ゲート（ＦＧ）を形成す
るため食刻される第２の多結晶シリコン層２６により覆
われる。次に、別のＳＥＩＳ層２８が周知の技術を用い
てフローティング・ゲート２６の頂部に形成される。Ｓ
ＥＩＳ層２８は、単にフローティング・ゲート２６の上
面に形成され、フローティング・ゲートの側面が酸化さ
れて従来の酸化物層を形成する。なお、層２４及び２８
を構成するＳＥＩＳ材料については、例えば特公昭５５
−４４４６８号公報に記載されている。
【００１５】第３の多結晶シリコン層３０が、ＳＥＩＳ
材料２８の上面を覆うように被着させられる。層３０
は、プログラム・ゲート（ＰＧ）即ち全てのフローティ
ング・ゲート（ＦＧ）に重なることが望ましい制御ゲー
ト電極を含む。更に別の酸化物層３２がプログラム・ゲ
ート層３０を覆うように形成され、その後第４の多結晶
シリコン層３４が被着させられる。層３４はワード線デ
バイスのアクセス・ゲート（ＡＧ）を形成する。図２に
最もよく示されるように、セル１０は分割ゲート・デバ
イスで構成され、拡散されたドレイン１４とデプリーシ
ョン・ソース２０との間に画成されたチャネルは長さＬ
1 ではフローティング・ゲート２６における電荷によ
り、また長さＬ1 と直列状態にある長さＬ2 ではアクセ
ス・ゲート（ＡＧ）により制御される。アクセス・ゲー
ト（ＡＧ）は、メモリ・アレイ構成（以下に述べる）に
おける全ワード線へのアクセスを許すように結合される
ことが望ましい低電圧デコード機能をする。
材料２８の上面を覆うように被着させられる。層３０
は、プログラム・ゲート（ＰＧ）即ち全てのフローティ
ング・ゲート（ＦＧ）に重なることが望ましい制御ゲー
ト電極を含む。更に別の酸化物層３２がプログラム・ゲ
ート層３０を覆うように形成され、その後第４の多結晶
シリコン層３４が被着させられる。層３４はワード線デ
バイスのアクセス・ゲート（ＡＧ）を形成する。図２に
最もよく示されるように、セル１０は分割ゲート・デバ
イスで構成され、拡散されたドレイン１４とデプリーシ
ョン・ソース２０との間に画成されたチャネルは長さＬ
1 ではフローティング・ゲート２６における電荷によ
り、また長さＬ1 と直列状態にある長さＬ2 ではアクセ
ス・ゲート（ＡＧ）により制御される。アクセス・ゲー
ト（ＡＧ）は、メモリ・アレイ構成（以下に述べる）に
おける全ワード線へのアクセスを許すように結合される
ことが望ましい低電圧デコード機能をする。
【００１６】介入消去サイクルなしにセル１０がフロー
ティング・ゲートにおける前に記憶されたデータに直接
重ね書きし得ることに注目すべきであり、これは、従来
の消去操作が時間を費やし高電圧デコーダ回路を必要と
したため著しい利点である。直接の重ね書きは、本発明
によればフローティング・ゲート（ＦＧ）に２つの異な
る電子注入領域を提供することにより行われる。第１の
電子注入領域は、フローティング・ゲート上に配置され
たプログラム・ゲート（ＰＧ）により提供され、第２の
領域は、フローティング・ゲートの周囲部の下方にかつ
これに隣接して配置された反転ゲート（ＩＧ）により提
供される。両方の領域は、下部電極から上部電極へ、即
ち反転ゲート（ＩＧ）からフローティング・ゲート（Ｆ
Ｇ）へ、あるいはフローティング・ゲート（ＦＧ）から
プログラム・ゲート（ＰＧ）への電子注入を容易にする
ように配置された単一電子注入構造（ＳＥＩＳ）材料層
を含む。フローティング・ゲート（ＦＧ）−反転ゲート
（ＩＧ）間の境界面と、プログラム・ゲート（ＰＧ）−
フローティング・ゲート（ＦＧ）間の境界面との間の大
きさの差は、セル１０の書込み動作と関連して以下に更
に詳細に論述する各制御ゲートのキャパシタンスを生じ
る。
ティング・ゲートにおける前に記憶されたデータに直接
重ね書きし得ることに注目すべきであり、これは、従来
の消去操作が時間を費やし高電圧デコーダ回路を必要と
したため著しい利点である。直接の重ね書きは、本発明
によればフローティング・ゲート（ＦＧ）に２つの異な
る電子注入領域を提供することにより行われる。第１の
電子注入領域は、フローティング・ゲート上に配置され
たプログラム・ゲート（ＰＧ）により提供され、第２の
領域は、フローティング・ゲートの周囲部の下方にかつ
これに隣接して配置された反転ゲート（ＩＧ）により提
供される。両方の領域は、下部電極から上部電極へ、即
ち反転ゲート（ＩＧ）からフローティング・ゲート（Ｆ
Ｇ）へ、あるいはフローティング・ゲート（ＦＧ）から
プログラム・ゲート（ＰＧ）への電子注入を容易にする
ように配置された単一電子注入構造（ＳＥＩＳ）材料層
を含む。フローティング・ゲート（ＦＧ）−反転ゲート
（ＩＧ）間の境界面と、プログラム・ゲート（ＰＧ）−
フローティング・ゲート（ＦＧ）間の境界面との間の大
きさの差は、セル１０の書込み動作と関連して以下に更
に詳細に論述する各制御ゲートのキャパシタンスを生じ
る。
【００１７】最初に、プログラム・ゲート電圧（ＶPG）
およびアクセス・ゲート電圧（ＶAG）が接地され、反転
ゲート電位（ＶIG）がチップ電源電圧（ＶDD）（例え
ば、３．３Ｖ）にセットされる。フローティング・ゲー
ト・デバイスのデプリーション・ソース電圧（ＶIS）は
（ＶDD−ＶT ）まで充電され、ここでＶT はＭＯＳ構造
の閾値電圧である。このような条件下で、基板１２のフ
ローティング・ゲート・チャネルＬ1 の電子が空乏化す
る。フローティング・ゲートのプログラミングは、反転
ゲート（ＩＧ）を接地することにより開始し、これによ
りフローティング・ゲート・チャネルを分離し、その後
プログラム・ゲート電圧（ＶPG）が例えば２０ボルトに
充電される。フローティング・ゲート・チャネルが分離
され移動電荷が無くなると、プログラム・ゲート（Ｐ
Ｇ）によるフローティング・ゲート（ＦＧ）の結合比は
下式（１）で与えられる。
およびアクセス・ゲート電圧（ＶAG）が接地され、反転
ゲート電位（ＶIG）がチップ電源電圧（ＶDD）（例え
ば、３．３Ｖ）にセットされる。フローティング・ゲー
ト・デバイスのデプリーション・ソース電圧（ＶIS）は
（ＶDD−ＶT ）まで充電され、ここでＶT はＭＯＳ構造
の閾値電圧である。このような条件下で、基板１２のフ
ローティング・ゲート・チャネルＬ1 の電子が空乏化す
る。フローティング・ゲートのプログラミングは、反転
ゲート（ＩＧ）を接地することにより開始し、これによ
りフローティング・ゲート・チャネルを分離し、その後
プログラム・ゲート電圧（ＶPG）が例えば２０ボルトに
充電される。フローティング・ゲート・チャネルが分離
され移動電荷が無くなると、プログラム・ゲート（Ｐ
Ｇ）によるフローティング・ゲート（ＦＧ）の結合比は
下式（１）で与えられる。
【００１８】
【数１】
【００１９】但し、ＣFN＞＞ＣNS
【００２０】おそらくは小さなパラスティック容量は式
１では無視される。このセルに対する対応容量性ネット
ワークが図４に示され、ここでノード（Ｎ）はフローテ
ィング・ゲート・チャネルの表面を含み、基板ノードは
フローティング・ゲート・チャネルの真下の基板を含
む。フローティング・ゲート（ＦＧ）は、ノード（Ｎ）
から薄い酸化物層１６（図３）により分離され、ノード
（Ｎ）は基板１２の残部から空乏化したフローティング
・ゲート・チャネルにより分離される。フローティング
・ゲートの結合比χ1 に対する実際の設計値は、フロー
ティング・ゲートとプログラム・ゲートとの間のキャパ
シタンスがフローティング・ゲートと反転ゲートとの間
のキャパシタンスより著しく大きく、またプログラム・
ゲートに対するフローティング・ゲートのキャパシタン
スがノード（Ｎ）、即ちフローティング・ゲート・チャ
ネルの表面に対するフローティング・ゲートのキャパシ
タンスより大きいかこれと等しければ、０．６より大き
いかこれと等しい。従って、初期のフローティング・ゲ
ート電圧は、 χ1ＶPG≧ＶPG／２となるように与えられ
る。
１では無視される。このセルに対する対応容量性ネット
ワークが図４に示され、ここでノード（Ｎ）はフローテ
ィング・ゲート・チャネルの表面を含み、基板ノードは
フローティング・ゲート・チャネルの真下の基板を含
む。フローティング・ゲート（ＦＧ）は、ノード（Ｎ）
から薄い酸化物層１６（図３）により分離され、ノード
（Ｎ）は基板１２の残部から空乏化したフローティング
・ゲート・チャネルにより分離される。フローティング
・ゲートの結合比χ1 に対する実際の設計値は、フロー
ティング・ゲートとプログラム・ゲートとの間のキャパ
シタンスがフローティング・ゲートと反転ゲートとの間
のキャパシタンスより著しく大きく、またプログラム・
ゲートに対するフローティング・ゲートのキャパシタン
スがノード（Ｎ）、即ちフローティング・ゲート・チャ
ネルの表面に対するフローティング・ゲートのキャパシ
タンスより大きいかこれと等しければ、０．６より大き
いかこれと等しい。従って、初期のフローティング・ゲ
ート電圧は、 χ1ＶPG≧ＶPG／２となるように与えられ
る。
【００２１】一つの特定例として、プログラム・ゲート
電圧（ＶPG）が２０ボルトにセットされる上記の条件下
では、フローティング・ゲートは結合比χ1 でプログラ
ム・ゲートと容量結合され、この比が０．６とすると、
フローティング・ゲート電圧（ＶFG）が初めは１２Ｖに
等しいことを意味する。プログラム・ゲート電圧
（ＶPG）が２０Ｖと等しく、フローティング・ゲート電
圧（ＶFG）は１２Ｖに等しく、反転ゲート電圧（ＶIG）
は０Ｖに等しいため、その間の１２ボルトの差の故に電
子は反転ゲート（ＩＧ）からＳＥＩＳ材料２４（図２）
を経てフローティング・ゲート（ＦＧ）へ流れる。この
電子の流れは、フローティング・ゲートを負に充電さ
せ、電子の流れが遮断される前にその電位を１２ボルト
から約１０ボルトに降下させる。
電圧（ＶPG）が２０ボルトにセットされる上記の条件下
では、フローティング・ゲートは結合比χ1 でプログラ
ム・ゲートと容量結合され、この比が０．６とすると、
フローティング・ゲート電圧（ＶFG）が初めは１２Ｖに
等しいことを意味する。プログラム・ゲート電圧
（ＶPG）が２０Ｖと等しく、フローティング・ゲート電
圧（ＶFG）は１２Ｖに等しく、反転ゲート電圧（ＶIG）
は０Ｖに等しいため、その間の１２ボルトの差の故に電
子は反転ゲート（ＩＧ）からＳＥＩＳ材料２４（図２）
を経てフローティング・ゲート（ＦＧ）へ流れる。この
電子の流れは、フローティング・ゲートを負に充電さ
せ、電子の流れが遮断される前にその電位を１２ボルト
から約１０ボルトに降下させる。
【００２２】「１」を書込む際、ドレイン（Ｄ）は電源
電圧（ＶDD）に予め充電されてアクセス・ゲート（Ａ
Ｇ）がこの電圧にパルス駆動される。アクセス・デバイ
スのドレインおよびソースが閾値電圧（ＶT ）より高い
（フローティング・ゲート・チャネルがフローティング
・ゲートにより結合される）ため、アクセス・デバイス
はオフとなり、上記の条件は変らない。最終フローティ
ング・ゲート電圧（ＶFG）がＶPG／２と略々等しく、従
ってフローティング・ゲートを負に充電する時、電子の
注入は停止する。
電圧（ＶDD）に予め充電されてアクセス・ゲート（Ａ
Ｇ）がこの電圧にパルス駆動される。アクセス・デバイ
スのドレインおよびソースが閾値電圧（ＶT ）より高い
（フローティング・ゲート・チャネルがフローティング
・ゲートにより結合される）ため、アクセス・デバイス
はオフとなり、上記の条件は変らない。最終フローティ
ング・ゲート電圧（ＶFG）がＶPG／２と略々等しく、従
ってフローティング・ゲートを負に充電する時、電子の
注入は停止する。
【００２３】「０」を書込む場合、ドレイン（Ｄ）が接
地され、アクセス・ゲート（ＡＧ）が電源電圧（ＶDD）
にパルス駆動される。この状態はアクセス・デバイスを
オンにして、フローティング・ゲート・チャネルをグラ
ウンドに放電し、基板の表面ノード（Ｎ）と基板間のキ
ャパシタンス即ちキャパシタンス（ＣNS）を除去するこ
とにより、プログラム・ゲート（ＰＧ）によるフローテ
ィング・ゲート（ＦＧ）の結合比を変化させる。変化さ
れた結合比χ0 は下式（２）の如く設定される。
地され、アクセス・ゲート（ＡＧ）が電源電圧（ＶDD）
にパルス駆動される。この状態はアクセス・デバイスを
オンにして、フローティング・ゲート・チャネルをグラ
ウンドに放電し、基板の表面ノード（Ｎ）と基板間のキ
ャパシタンス即ちキャパシタンス（ＣNS）を除去するこ
とにより、プログラム・ゲート（ＰＧ）によるフローテ
ィング・ゲート（ＦＧ）の結合比を変化させる。変化さ
れた結合比χ0 は下式（２）の如く設定される。
【００２４】
【数２】
【００２５】コンデンサ比における制約が上記の如くで
あれば、結合比χ0 に対する実際の設計値は０．４より
小さいかこれと等しい。従って、変化した初期のフロー
ティング・ゲート電圧はＶPG／２より小さい。プログラ
ム・ゲート電圧（ＶPG）が２０Ｖに等しいとすれば、初
期フローティング・ゲート電圧（ＶFG）は８Ｖに等し
い。再び、反転ゲート電圧（ＶIG）が接地されるため、
フローティング・ゲート（ＦＧ）と反転ゲート（ＩＧ）
間には８ボルトの差があり、フローティング・ゲート
（ＦＧ）とプログラム・ゲート（ＰＧ）間には１２ボル
トの差がある。このような偏った条件下では、電子がフ
ローティング・ゲート（ＦＧ）からプログラム・ゲート
（ＰＧ）に対して注入され、これによりフローティング
・ゲート（ＦＧ）を正に充電する。再び、電子の注入
は、最終フローティング・ゲート電圧（ＶFG）（即ち、
約ＶPG／２）に達する時停止する。
あれば、結合比χ0 に対する実際の設計値は０．４より
小さいかこれと等しい。従って、変化した初期のフロー
ティング・ゲート電圧はＶPG／２より小さい。プログラ
ム・ゲート電圧（ＶPG）が２０Ｖに等しいとすれば、初
期フローティング・ゲート電圧（ＶFG）は８Ｖに等し
い。再び、反転ゲート電圧（ＶIG）が接地されるため、
フローティング・ゲート（ＦＧ）と反転ゲート（ＩＧ）
間には８ボルトの差があり、フローティング・ゲート
（ＦＧ）とプログラム・ゲート（ＰＧ）間には１２ボル
トの差がある。このような偏った条件下では、電子がフ
ローティング・ゲート（ＦＧ）からプログラム・ゲート
（ＰＧ）に対して注入され、これによりフローティング
・ゲート（ＦＧ）を正に充電する。再び、電子の注入
は、最終フローティング・ゲート電圧（ＶFG）（即ち、
約ＶPG／２）に達する時停止する。
【００２６】実際には、典型的には正確にＶPGの半分以
外で均衡に達する。これは、フローティング・ゲート
（ＦＧ）およびプログラム・ゲート（ＰＧ）が大きな表
面積にわたり境界を接し、反転ゲート（ＩＧ）が小さな
面積にわたり境界を接する故である。抵抗ネットワーク
の評価においては、フローティング・ゲートと反転ゲー
ト間に、フローティング・ゲートとプログラム・ゲート
間より大きい電圧降下が存在し、従って両方の場合に、
理想的に予測されるより僅かに高い正の電荷が生じるこ
とになる。例えば、正確に１０ボルトで均衡に達する代
わりに、１０．８乃至１１ボルトで均衡に達することが
ある。明らかに、表面積は設計目的のための最適点を選
択するよう調整することができる。電荷の移動が停止す
る特定電圧は、使用される幾何学的形状に依存する。
外で均衡に達する。これは、フローティング・ゲート
（ＦＧ）およびプログラム・ゲート（ＰＧ）が大きな表
面積にわたり境界を接し、反転ゲート（ＩＧ）が小さな
面積にわたり境界を接する故である。抵抗ネットワーク
の評価においては、フローティング・ゲートと反転ゲー
ト間に、フローティング・ゲートとプログラム・ゲート
間より大きい電圧降下が存在し、従って両方の場合に、
理想的に予測されるより僅かに高い正の電荷が生じるこ
とになる。例えば、正確に１０ボルトで均衡に達する代
わりに、１０．８乃至１１ボルトで均衡に達することが
ある。明らかに、表面積は設計目的のための最適点を選
択するよう調整することができる。電荷の移動が停止す
る特定電圧は、使用される幾何学的形状に依存する。
【００２７】上記の構造が望ましくもゼロまたは１の書
込みのための条件の初期のセットアップ（即ち、フロー
ティング・ゲートの正または負の充電）のみを必要とす
ることに注目されたい。次のメモリ・セルに進む前にセ
ルが均衡状態に達するのを待つ必要はない。更に、下記
の如くメモリ・アレイに組立てられる時、プログラム・
ゲート（ＰＧ）が全アクセス・サイクルにわたって電圧
ＶPG（例えば、２０ボルト）にあればセルのブロックは
一時に１ワード線ずつ順次アクセスが可能である。この
ように、各ワード線の書込みのための従来の高電圧デコ
ード回路は除去される。
込みのための条件の初期のセットアップ（即ち、フロー
ティング・ゲートの正または負の充電）のみを必要とす
ることに注目されたい。次のメモリ・セルに進む前にセ
ルが均衡状態に達するのを待つ必要はない。更に、下記
の如くメモリ・アレイに組立てられる時、プログラム・
ゲート（ＰＧ）が全アクセス・サイクルにわたって電圧
ＶPG（例えば、２０ボルト）にあればセルのブロックは
一時に１ワード線ずつ順次アクセスが可能である。この
ように、各ワード線の書込みのための従来の高電圧デコ
ード回路は除去される。
【００２８】読出し動作を行うために，プログラム・ゲ
ート（ＰＧ）は接地され、反転ゲート（ＩＧ）は電源電
圧（ＶDD）に接続され、アクセス・ゲート（ＡＧ）は電
源電圧（ＶDD）にパルス駆動される。記憶された「１」
の場合は、フローティング・ゲートは負に充電され、従
ってドレイン（Ｄ）と反転ソース（ＩＳ）間には電流経
路は存在しないが、記憶された「０」の場合は、フロー
ティング・ゲートは正に充電され、ドレイン（Ｄ）と反
転ソース（ＩＳ）間には電流経路が存在する。電流経路
の存否はドレイン（Ｄ）において検出される。
ート（ＰＧ）は接地され、反転ゲート（ＩＧ）は電源電
圧（ＶDD）に接続され、アクセス・ゲート（ＡＧ）は電
源電圧（ＶDD）にパルス駆動される。記憶された「１」
の場合は、フローティング・ゲートは負に充電され、従
ってドレイン（Ｄ）と反転ソース（ＩＳ）間には電流経
路は存在しないが、記憶された「０」の場合は、フロー
ティング・ゲートは正に充電され、ドレイン（Ｄ）と反
転ソース（ＩＳ）間には電流経路が存在する。電流経路
の存否はドレイン（Ｄ）において検出される。
【００２９】表１は、図１乃至図３の実施例を有する本
発明によるメモリ・セル（またはメモリ・アレイ）に対
する読出し／書込みの両動作のための電圧バイアス条件
を纏めたものである。
発明によるメモリ・セル（またはメモリ・アレイ）に対
する読出し／書込みの両動作のための電圧バイアス条件
を纏めたものである。
【００３０】
【表１】
【００３１】本発明によるメモリ・アレイの実施例が図
５に示される。図示された回路は、メモリ・セル１０の
４×４アレイを含み、その各々がアクセスＭＯＳＦＥＴ
デバイス４０と、フローティング・ゲートＭＯＳＦＥＴ
デバイス４２を含む。アレイは、物理的に隣接する必要
がない偶数個の組合わされた（ｉｎｔｅｒｌａｃｅｄ）
ブロック（例えば、ＢＬＫ１、ＢＬＫ２）に分割され
る。各ワード線（即ち、水平行）のアクセス・ゲート
（ＡＧ）は全て相互に結合される。このため、本例で
は、特定行が選択される毎に、即ちブロックＢＬＫ１ま
たはＢＬＫ２のみが選択されたとして、１つの行のメモ
リ・セルの半分がアクセスされることになる。特定のブ
ロックが、先に述べたようにあるブロックに対して一緒
に接続される対応するプログラム・ゲート（ＰＧ）に２
０ボルトを与えることにより選択される。選択されたブ
ロックのプログラム・ゲート電圧（ＶPG）は、選択され
たブロック全体が書込みサイクルの間アクセスされるま
で２０ボルトのままである。メモリ・アレイが本例で述
べた如くであると、１ブロック全体のセルを「フラッシ
ュ」書込み可能である。図示の如く、隣接するメモリ・
セルはドレイン線およびソース線を共有し、よりコンパ
クトなアレイを結果としてもたらすことになる。
５に示される。図示された回路は、メモリ・セル１０の
４×４アレイを含み、その各々がアクセスＭＯＳＦＥＴ
デバイス４０と、フローティング・ゲートＭＯＳＦＥＴ
デバイス４２を含む。アレイは、物理的に隣接する必要
がない偶数個の組合わされた（ｉｎｔｅｒｌａｃｅｄ）
ブロック（例えば、ＢＬＫ１、ＢＬＫ２）に分割され
る。各ワード線（即ち、水平行）のアクセス・ゲート
（ＡＧ）は全て相互に結合される。このため、本例で
は、特定行が選択される毎に、即ちブロックＢＬＫ１ま
たはＢＬＫ２のみが選択されたとして、１つの行のメモ
リ・セルの半分がアクセスされることになる。特定のブ
ロックが、先に述べたようにあるブロックに対して一緒
に接続される対応するプログラム・ゲート（ＰＧ）に２
０ボルトを与えることにより選択される。選択されたブ
ロックのプログラム・ゲート電圧（ＶPG）は、選択され
たブロック全体が書込みサイクルの間アクセスされるま
で２０ボルトのままである。メモリ・アレイが本例で述
べた如くであると、１ブロック全体のセルを「フラッシ
ュ」書込み可能である。図示の如く、隣接するメモリ・
セルはドレイン線およびソース線を共有し、よりコンパ
クトなアレイを結果としてもたらすことになる。
【００３２】図１乃至図５に示されたメモリ・セル・デ
バイスおよびアレイの別の実施例が図６乃至図９に示さ
れる。両方のセルにおける基本構造および動作は、特に
断わらなければ同じである。
バイスおよびアレイの別の実施例が図６乃至図９に示さ
れる。両方のセルにおける基本構造および動作は、特に
断わらなければ同じである。
【００３３】論理値「１」の書込みにおいては、メモリ
・セルの両実施例は、プログラム・ゲート（ＰＧ）から
フローティング・ゲート（ＦＧ）に対する高結合比を得
るのにフローティング・ゲート・チャネルにおけるデプ
リーション・キャパシタンスに依存している。リソグラ
フィの解像度が上がると共にメモリ・セルのサイズが小
さくなるため、フローティング・ゲート・キャパシタン
ス（ＣNS）は減少する。このため、デプリーション・コ
ンデンサにおける発生電流が、このデプリーション・コ
ンデンサの維持における支配的要因となる。デプリーシ
ョン・コンデンサは、書込み動作全体にわたって維持さ
れねばならず、これはミリ秒の長さであり得る。デプリ
ーション領域における転位および他の欠陥は、発生電流
を強める発生／再結合中心である。トレンチ分離および
拡散は、シリコンにおけるこのような欠陥の２つの主要
な根源である。発生／再結合中心を最小化するため、本
発明の本実施例は、初めに述べたメモリ・セルのトレン
チ分離および拡散が除去される（図６乃至図８参照）ペ
ンタポリシリコン・セル５０を含む。更に、薄い酸化物
層５１がＰ形基板５２を覆う。層５１は、フローティン
グ・ゲート・スタックが配置されるセルの中心領域で特
に薄い。第１の多結晶シリコン層が絶縁層５１上に形成
され、反転ソース・ゲート（ＳＧ）５４と反転ドレイン
・ゲート（ＤＧ）５６を得るようパターン化される。ゲ
ート５４、５６はそれぞれ、適当な電位が与えられる
と、Ｐ形基板５２に反転ソース層（ＩＳ）および反転ド
レイン層（ＩＤ）を画成する。
・セルの両実施例は、プログラム・ゲート（ＰＧ）から
フローティング・ゲート（ＦＧ）に対する高結合比を得
るのにフローティング・ゲート・チャネルにおけるデプ
リーション・キャパシタンスに依存している。リソグラ
フィの解像度が上がると共にメモリ・セルのサイズが小
さくなるため、フローティング・ゲート・キャパシタン
ス（ＣNS）は減少する。このため、デプリーション・コ
ンデンサにおける発生電流が、このデプリーション・コ
ンデンサの維持における支配的要因となる。デプリーシ
ョン・コンデンサは、書込み動作全体にわたって維持さ
れねばならず、これはミリ秒の長さであり得る。デプリ
ーション領域における転位および他の欠陥は、発生電流
を強める発生／再結合中心である。トレンチ分離および
拡散は、シリコンにおけるこのような欠陥の２つの主要
な根源である。発生／再結合中心を最小化するため、本
発明の本実施例は、初めに述べたメモリ・セルのトレン
チ分離および拡散が除去される（図６乃至図８参照）ペ
ンタポリシリコン・セル５０を含む。更に、薄い酸化物
層５１がＰ形基板５２を覆う。層５１は、フローティン
グ・ゲート・スタックが配置されるセルの中心領域で特
に薄い。第１の多結晶シリコン層が絶縁層５１上に形成
され、反転ソース・ゲート（ＳＧ）５４と反転ドレイン
・ゲート（ＤＧ）５６を得るようパターン化される。ゲ
ート５４、５６はそれぞれ、適当な電位が与えられる
と、Ｐ形基板５２に反転ソース層（ＩＳ）および反転ド
レイン層（ＩＤ）を画成する。
【００３４】反転ゲートが別の酸化物により覆われ、第
２の多結晶シリコン層が被着されて、反転ソース・ゲー
ト（ＳＧ）および反転ドレイン・ゲート（ＤＧ）を限定
する第１の多結晶シリコン層の少なくとも一部を通るよ
うにパターン化される。第２の多結晶シリコン層はそれ
自体が分離プレート（ＩＰ）５７としてパターン化さ
れ、接地電位に維持される時セル５０がアレイにおける
隣接セル（図示せず）から分離されるように配置され
る。分離プレート（ＩＰ）は酸化物層５８により覆わ
れ、この酸化物層は分離プレート５７の選択された部分
に単一電子注入構造（ＳＥＩＳ）材料層６０（図８）を
持つようにパターン化される。
２の多結晶シリコン層が被着されて、反転ソース・ゲー
ト（ＳＧ）および反転ドレイン・ゲート（ＤＧ）を限定
する第１の多結晶シリコン層の少なくとも一部を通るよ
うにパターン化される。第２の多結晶シリコン層はそれ
自体が分離プレート（ＩＰ）５７としてパターン化さ
れ、接地電位に維持される時セル５０がアレイにおける
隣接セル（図示せず）から分離されるように配置され
る。分離プレート（ＩＰ）は酸化物層５８により覆わ
れ、この酸化物層は分離プレート５７の選択された部分
に単一電子注入構造（ＳＥＩＳ）材料層６０（図８）を
持つようにパターン化される。
【００３５】次に、酸化物層５８およびＳＥＩＳ材料層
６０が第３の多結晶シリコン層６２により覆われ、この
層はフローティング・ゲート（ＦＧ）を形成するように
食刻される。別のＳＥＩＳ層６４が従来の手法を用いて
フローティング・ゲート６２の頂部に形成される。ＳＥ
ＩＳ層６４は、フローティング・ゲート６２の上面上に
のみ形成され、フローティング・ゲート（ＦＧ）の側面
は通常の酸化物層を形成するため酸化される。比較的厚
い多結晶シリコンの第４の層６６がＳＥＩＳ層６４の上
面に被着される。層６６は、フローティング・ゲート
（ＦＧ）の全てに重なることが望ましいプログラム・ゲ
ート（ＰＧ）電極を構成する。更に別の酸化物層６８が
プログラム・ゲート層６６を覆うように形成され、その
後第５の多結晶シリコン層７０が被着される。層７０
は、ワード線デバイスのアクセス・ゲート（ＡＧ）を形
成する。前の実施例における如く、図６乃至図８のメモ
リ・セルは分割ゲート・デバイスを含み、ここでデプリ
ーション・ドレインおよびデプリーション・ソース間に
画成されたチャネルは中心長さＬ′1 に対してはフロー
ティング・ゲート６２における電荷により、また長さ
Ｌ′2 に対してはアクセス・ゲート７０により制御さ
れ、図７に示される如く基板のフローティング・ゲート
の両側に直接整合される。前の実施例における如く、長
さＬ′1 は、分割ゲート・デバイスが確保されるように
長さＬ′2 と直列状態にある。
６０が第３の多結晶シリコン層６２により覆われ、この
層はフローティング・ゲート（ＦＧ）を形成するように
食刻される。別のＳＥＩＳ層６４が従来の手法を用いて
フローティング・ゲート６２の頂部に形成される。ＳＥ
ＩＳ層６４は、フローティング・ゲート６２の上面上に
のみ形成され、フローティング・ゲート（ＦＧ）の側面
は通常の酸化物層を形成するため酸化される。比較的厚
い多結晶シリコンの第４の層６６がＳＥＩＳ層６４の上
面に被着される。層６６は、フローティング・ゲート
（ＦＧ）の全てに重なることが望ましいプログラム・ゲ
ート（ＰＧ）電極を構成する。更に別の酸化物層６８が
プログラム・ゲート層６６を覆うように形成され、その
後第５の多結晶シリコン層７０が被着される。層７０
は、ワード線デバイスのアクセス・ゲート（ＡＧ）を形
成する。前の実施例における如く、図６乃至図８のメモ
リ・セルは分割ゲート・デバイスを含み、ここでデプリ
ーション・ドレインおよびデプリーション・ソース間に
画成されたチャネルは中心長さＬ′1 に対してはフロー
ティング・ゲート６２における電荷により、また長さ
Ｌ′2 に対してはアクセス・ゲート７０により制御さ
れ、図７に示される如く基板のフローティング・ゲート
の両側に直接整合される。前の実施例における如く、長
さＬ′1 は、分割ゲート・デバイスが確保されるように
長さＬ′2 と直列状態にある。
【００３６】動作においては、セル５０はセル１０と類
似し、主たる相違は拡散されたドレインがセル５０にお
いて除去されて反転ドレイン・ゲート（ＤＧ）により置
換され、このゲートは適当な電位が加えられると、基板
に反転ドレイン層（ＩＤ）をつくる。更に、前の実施例
のトレンチ分離領域（ＲＯＸ）はセル５０から除かれ
る。これらの酸化物領域は、適当にパターン化された絶
縁プレートで置換され、このプレートは本例ではグラウ
ンド電位に維持されてセル５０をメモリ・アレイの隣接
セルから絶縁する。このため、セル１０の基板における
転位および他の欠陥のために２つの主な発生源が排除さ
れ、これにより発生／再結合中心の数を低減することに
より、フローティング・ゲートの下方に誘起されるデプ
リーション・コンデンサの寿命を増す。
似し、主たる相違は拡散されたドレインがセル５０にお
いて除去されて反転ドレイン・ゲート（ＤＧ）により置
換され、このゲートは適当な電位が加えられると、基板
に反転ドレイン層（ＩＤ）をつくる。更に、前の実施例
のトレンチ分離領域（ＲＯＸ）はセル５０から除かれ
る。これらの酸化物領域は、適当にパターン化された絶
縁プレートで置換され、このプレートは本例ではグラウ
ンド電位に維持されてセル５０をメモリ・アレイの隣接
セルから絶縁する。このため、セル１０の基板における
転位および他の欠陥のために２つの主な発生源が排除さ
れ、これにより発生／再結合中心の数を低減することに
より、フローティング・ゲートの下方に誘起されるデプ
リーション・コンデンサの寿命を増す。
【００３７】表２は、読出し／書込みの両動作における
メモリ・セル５０の種々の電極における動作電圧を示
す。
メモリ・セル５０の種々の電極における動作電圧を示
す。
【００３８】
【表２】
【００３９】図９は、図６乃至図８のメモリ・セルの実
施例を用いて、４×４メモリ・アレイの例示図を示す。
各メモリ・セル５０は、アクセスＭＯＳＦＥＴデバイス
７２およびフローティング・ゲートＭＯＳＦＥＴデバイ
ス７４を含む。図が見にくくなるのを避けるため、メモ
リ・セル５０のところにはデバイス７２が１つしか示さ
れていないが、実際には、図７からも明らかなように、
デバイス７２はデバイス７４の両側にある。このアレイ
は同様に、物理的に接続される必要がない偶数個の交互
のブロック（例えば、ＢＬＫ１、ＢＬＫ２）に分割され
る。しかし、各ワード線のアクセス・ゲート（ＡＧ）は
全て相互に接続される。２０ボルトを対応するプログラ
ム・ゲート（ＰＧ）に加えることにより特定のブロック
が選択され、このプログラム・ゲートもまた全て１つの
ブロックに対して相互に接続されている。選択されたブ
ロックのプログラム・ゲート電圧（ＶPG）は、選択され
たブロック全体が書込みサイクルの間アクセスされるま
で２０ボルトに留まる。このため、先に述べた如きメモ
リ・アレイでは、１ブロック全体のセルを「フラッシ
ュ」書込み可能である。また図示の如く、隣接したメモ
リ・セルは反転ドレイン層（ＩＤ）と反転ソース層（Ｉ
Ｓ）を共有し、その結果更にコンパクトなアレイをもた
らす。
施例を用いて、４×４メモリ・アレイの例示図を示す。
各メモリ・セル５０は、アクセスＭＯＳＦＥＴデバイス
７２およびフローティング・ゲートＭＯＳＦＥＴデバイ
ス７４を含む。図が見にくくなるのを避けるため、メモ
リ・セル５０のところにはデバイス７２が１つしか示さ
れていないが、実際には、図７からも明らかなように、
デバイス７２はデバイス７４の両側にある。このアレイ
は同様に、物理的に接続される必要がない偶数個の交互
のブロック（例えば、ＢＬＫ１、ＢＬＫ２）に分割され
る。しかし、各ワード線のアクセス・ゲート（ＡＧ）は
全て相互に接続される。２０ボルトを対応するプログラ
ム・ゲート（ＰＧ）に加えることにより特定のブロック
が選択され、このプログラム・ゲートもまた全て１つの
ブロックに対して相互に接続されている。選択されたブ
ロックのプログラム・ゲート電圧（ＶPG）は、選択され
たブロック全体が書込みサイクルの間アクセスされるま
で２０ボルトに留まる。このため、先に述べた如きメモ
リ・アレイでは、１ブロック全体のセルを「フラッシ
ュ」書込み可能である。また図示の如く、隣接したメモ
リ・セルは反転ドレイン層（ＩＤ）と反転ソース層（Ｉ
Ｓ）を共有し、その結果更にコンパクトなアレイをもた
らす。
【００４０】
【発明の効果】本文の記述から、本発明が本文で最初に
述べた諸特徴を含むことが明らかであろう。特に、説明
したメモリ・セルおよびメモリ・アレイは、従来のブロ
ック／チップ消去操作が不要であるように直接書込み操
作をする稠密な無接点構造を有する。更に、メモリ・ア
レイにおける各ワード線に対する高電圧デコード回路の
必要が無くなり、これがメモリ・アレイの密度を有効に
高める。アレイ構造においては、メモリ・セルのブロッ
クが「フラッシュ」書込みでき、これにより操作速度を
向上させる。望ましい実施態様においては、本発明は基
板における発生／再結合中心を最小化する無拡散および
無分離構造で実現される。
述べた諸特徴を含むことが明らかであろう。特に、説明
したメモリ・セルおよびメモリ・アレイは、従来のブロ
ック／チップ消去操作が不要であるように直接書込み操
作をする稠密な無接点構造を有する。更に、メモリ・ア
レイにおける各ワード線に対する高電圧デコード回路の
必要が無くなり、これがメモリ・アレイの密度を有効に
高める。アレイ構造においては、メモリ・セルのブロッ
クが「フラッシュ」書込みでき、これにより操作速度を
向上させる。望ましい実施態様においては、本発明は基
板における発生／再結合中心を最小化する無拡散および
無分離構造で実現される。
【図１】本発明によるメモリ・セルの一実施例を示す平
面図である。
面図である。
【図２】図１の線２−２に関する図１のメモリ・セルの
実施例の断面図である。
実施例の断面図である。
【図３】図１の線３−３に関する図１のメモリ・セルの
実施例の断面図である。
実施例の断面図である。
【図４】図１乃至図３のメモリ・セル実施例に対する等
価容量性回路の回路図である。
価容量性回路の回路図である。
【図５】図１乃至図３の実施例の複数のメモリ・セルを
有するメモリ・アレイの一実施例を示す概略図である。
有するメモリ・アレイの一実施例を示す概略図である。
【図６】本発明によるメモリ・セルの別の実施例を示す
平面図である。
平面図である。
【図７】図６の線７−７に関する図６のメモリ・セルの
実施例の断面図である。
実施例の断面図である。
【図８】図６の線８−８に関する図６メモリ・セルの実
施例の断面図である。
施例の断面図である。
【図９】図６乃至図８の実施例の複数のメモリ・セルを
有するメモリ・アレイの一実施例を示す概略図である。
有するメモリ・アレイの一実施例を示す概略図である。
１０ メモリ・セル １２ Ｐ形基板 １４ Ｎ+形拡散層 １６ 酸化物層（絶縁層） １８ 第１の多結晶シリコン（ゲート）層 ２０ 反転ソース（ＩＳ） ２２ 酸化物層 ２４ 単一電子注入構造（ＳＥＩＳ）材料層 ２６ 多結晶シリコン・フローティング・ゲート（Ｆ
Ｇ） ２８ 単一電子注入構造（ＳＥＩＳ）材料層 ３０ 多結晶シリコン・プログラム・ゲート（ＰＧ） ３２ 酸化物層 ３４ 多結晶シリコン・アクセス・ゲート（ＡＧ） ４０ アクセスＭＯＳＦＥＴデバイス ４２ フローティング・ゲートＭＯＳＦＥＴデバイス ５０ メモリ・セル ５１ 薄い酸化物層 ５２ Ｐ形基板 ５４ 反転ソース・ゲート（ＳＧ） ５６ 反転ドレイン・ゲート（ＤＧ） ５７ 分離プレート（ＩＰ） ５８ 酸化物層 ６０ 単一電子注入構造（ＳＥＩＳ）材料層 ６２ フローティング・ゲート（ＦＧ） ６４ ＳＥＩＳ層 ６６ プログラム・ゲート（ＰＧ） ６８ 酸化物層 ７０ アクセス・ゲート（ＡＧ） ７２ アクセスＭＯＳＦＥＴデバイス ７４ フローティング・ゲートＭＯＳＦＥＴデバイス
Ｇ） ２８ 単一電子注入構造（ＳＥＩＳ）材料層 ３０ 多結晶シリコン・プログラム・ゲート（ＰＧ） ３２ 酸化物層 ３４ 多結晶シリコン・アクセス・ゲート（ＡＧ） ４０ アクセスＭＯＳＦＥＴデバイス ４２ フローティング・ゲートＭＯＳＦＥＴデバイス ５０ メモリ・セル ５１ 薄い酸化物層 ５２ Ｐ形基板 ５４ 反転ソース・ゲート（ＳＧ） ５６ 反転ドレイン・ゲート（ＤＧ） ５７ 分離プレート（ＩＰ） ５８ 酸化物層 ６０ 単一電子注入構造（ＳＥＩＳ）材料層 ６２ フローティング・ゲート（ＦＧ） ６４ ＳＥＩＳ層 ６６ プログラム・ゲート（ＰＧ） ６８ 酸化物層 ７０ アクセス・ゲート（ＡＧ） ７２ アクセスＭＯＳＦＥＴデバイス ７４ フローティング・ゲートＭＯＳＦＥＴデバイス
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792 (72)発明者 チャン・ホン・ラム アメリカ合衆国05495 バーモント州ウ ィリストン、ヒルサイド・ドライブ 23 番地 (72)発明者 ジェローム・ブレット・ラスキー アメリカ合衆国05452 バーモント州エ セックス・ジャンクション、マーレイ・ ロード 11番地
Claims (4)
- 【請求項１】ドレインと、 電位が加えられた時上記ドレインとともにチャネル領域
を定める反転ソースを基板に誘起するように、前記基板
の上面上に配置された反転ソース・ゲートと、 前記反転ソース・ゲートと部分的に重なり、かつこれか
ら電気的に分離され、前記基板のチャネル領域上に少な
くとも部分的に整合するように前記基板の上面に配置さ
れた電気的に分離されたフローティング・ゲートと、 前記基板、前記反転ソース・ゲートおよび前記フローテ
ィング・ゲートから電気的に分離され、かつ前記フロー
ティング・ゲートの少なくとも一部と重なるように前記
基板の上面に配置されたプログラム・ゲートと、 前記基板、前記反転ソース・ゲート、前記フローティン
グ・ゲートおよび前記プログラム・ゲートから電気的に
分離され、かつ前記基板のチャネル領域上に少なくとも
部分的に整合するように前記基板の上面に配置されたア
クセス・ゲートとを有し、 前記反転ソース・ゲートに電位を加えると同時に前記ア
クセス・ゲートに電位を加えた時、電荷を前記反転ソー
スから前記ドレインへ通すセル読出しサイクルを確立
し、前記反転ソース・ゲートにグラウンド電位を加える
と同時に前記プログラム・ゲートに電位を加えた時、前
記ドレインを接地するかあるいはこれに電位を加えるこ
とにより前記フローティング・ゲートを選択的に正また
は負に充電するセル書込みサイクルを確立することを特
徴とするメモリ・セル。 - 【請求項２】基板上に作られた５つのポリシリコン層を
有するメモリ・セルにおいて、 電位が加えられた時、チャネル領域を定める反転ドレイ
ンおよび反転ソースを前記基板にそれぞれ生成する反転
ドレイン・ゲートと、別の反転ソース・ゲートとを与え
る第１のポリシリコン・ゲート層と、 前記基板および前記第１のポリシリコン・ゲート層の一
部と重なる、前記セルを分離するための分離プレートを
与える第２のポリシリコン・ゲート層と、 前記基板、前記第１のゲート層および前記第２のゲート
層から分離され、かつ前記第２のゲート層の少なくとも
一部および前記基板のチャネル領域の少なくとも一部と
重なる、電気的に分離されたフローティング・ゲートを
与える第３のポリシリコン・ゲート層と、 前記基板、前記第１のゲート層、前記第２のゲート層お
よび前記第３のゲート層から分離され、かつ前記第３の
ゲート層の少なくとも一部と重なる、プログラム・ゲー
トを含む第４のポリシリコン・ゲート層と、 前記基板、前記第１のゲート層、前記第２のゲート層、
前記第３のゲート層および前記第４のゲート層から分離
され、かつ前記基板のチャネル領域上に少なくとも部分
的に整合する、アクセス・ゲートを与える第５のポリシ
リコン・ゲート層とを有し、 前記第４のゲート層に電位を加えると同時に前記第２の
ゲート層を接地した時、前記反転ドレイン・ゲートを接
地するかまたはこれに電位を加えることにより、前記第
３のゲート層を選択的に正または負に充電するセル書込
みサイクルを確立することを特徴とするメモリ・セル。 - 【請求項３】複数のドレイン線と、 各々基板上に前記複数のドレイン線の１つと隣接して配
置され、各々がフローティング・ゲートを含む複数のゲ
ート領域と、 各々前記複数のゲート領域の少なくとも１つと隣接して
配置され、電位の印加時に、前記複数のドレイン線の関
連する１つまで延び且つ関連するゲート領域のフローテ
ィング・ゲートの下方に少なくとも一部が位置するチャ
ネル領域を定める反転ソース線を誘起する複数の反転ソ
ース・ゲートとを有し、 読出しサイクルの間、反転ソース線が確立されて電荷を
前記ゲート領域の選択されたものを介してその関連する
ドレイン線に通し、書込みサイクルの間、反転ソース線
が除去されて、電荷を選択された反転ソース・ゲートか
ら関連するゲート領域のフローティング・ゲートに注入
することを特徴とするメモリ・アレイ。 - 【請求項４】ドレイン線と、 前記基板上に前記ドレイン線に隣接して配置される、フ
ローテイング・ゲートを含むゲート領域と、 基板上に前記ゲート領域に隣接して配置され、電位の印
加時に、前記基板に前記ドレイン線まで延び且つ前記ゲ
ート領域のフローティング・ゲートの下方に一部が位置
するチャネル領域を定める反転ソース線を誘起する反転
ソース・ゲートとを有し、 読出しサイクルの間、反転ソース線が確立されて電荷を
前記ゲート領域を介して前記ドレイン線に通し、書込み
サイクルの間、反転のソース線が除去されて電荷を反転
ソース・ゲートからゲート領域のフローティング・ゲー
トへ注入することを特徴とするメモリ・セル。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/758,656 US5291439A (en) | 1991-09-12 | 1991-09-12 | Semiconductor memory cell and memory array with inversion layer |
| US758656 | 1991-09-12 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05198779A JPH05198779A (ja) | 1993-08-06 |
| JP2710521B2 true JP2710521B2 (ja) | 1998-02-10 |
Family
ID=25052576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19247092A Expired - Fee Related JP2710521B2 (ja) | 1991-09-12 | 1992-07-20 | 反転層を含む半導体メモリ・セルおよびメモリ・アレイ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5291439A (ja) |
| EP (1) | EP0531707A3 (ja) |
| JP (1) | JP2710521B2 (ja) |
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