JPS59967A

JPS59967A - 半導体不揮発性記憶装置

Info

Publication number: JPS59967A
Application number: JP58097831A
Authority: JP
Inventors: Ryuji Kondo; 近藤　隆二; Mitsumasa Koyanagi; 光正小柳; Yuji Tanida; 谷田　雄二; Shinichi Minami; 眞一南; Takaaki Hagiwara; 萩原　隆旦; Yokichi Ito; 伊藤　容吉; Katsutada Horiuchi; 勝忠堀内
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1983-06-03
Filing date: 1983-06-03
Publication date: 1984-01-06

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は、トンネル注入型半導体不揮発性記憶素子の書
込み時間を大幅に短縮できる素子構造に関するものであ
る。

従来の半導体不揮発性素子は、第１図（ａ）に示す構造
を有している。図において、例えば、８はＰ形Ｓｉ基板
、９．１６はＮ形不純物層（ソース、ドレイン）、１ｏ
は薄い５ｉ０２薄、５は厚い５ｉｎ２薄、７はＳｉ、Ｎ
４薄、４はゲート電極である。第１図（ａ）に示す素子
（１０１〜１ｏ４）は第１図（ｂ）に示す様にマトリク
ス状に配列されメモリ装置として用いられる。

第１図（ｂ）の従来のメモリ装置では、書込み時にワー
ドラインＧ、、Ｇ、（記憶素子のゲート端子３を接続し
たライン）に高電圧を印加するため、ピットライン（記
憶素子のドレインまたはソースをつないだライン）を共
通にしている記憶素子が電気的につながるようになって
いる。このため、各ワード毎に、書込みを行なう必要が
生じ、書込み時間が長くなるという欠点を持っていた。

そこで、以下では、ビットラインＳ１　、Ｓ２　。

Ｄ、、Ｄ２を共用している記憶素子を書込み時に電気的
に分離できる構造にしても書込み動作が可能であること
を示す。本発明の装置は、素子構造上は、記憶素子領域
およびその領域を電気的に分離できるようなコントロー
ルゲート（又はコントロールトランジスタ）をもつでい
ることを特徴としでいる。本発明の素子を用いることに
よって、書込み時間を大幅に短縮することができる。例
えばＩＫワードのメモリアレイに書込みを行なう場合に
は、従来の方法を用いると、記憶素子の書込み時間（約
１　ｍ　ｓｅｃ程度）×ＩＫワード分であるから、１秒
必要とするが、本発明の素子を用いると、Ｓｉ基板表面
につくられた反転層内に電荷を注入する時間（約１μｓ
ｅｃ程度）ＸＩ　Ｋワード＋書込み時間となり、２　ｍ
　ｓｅｃで書込みが完了する０実施例以下、本発明を実施例を参照して詳細に説明するり以下の実施例では、便宜上ＮチャンネルＭＮＯ８素子を
用いた半導体不揮発性記憶装置について説明する。なお
、ＮチャンネルＭＮＯ８素子については、［Ｊａｐａｎ
ｅｓｅ　Ｊｏｖｒｎａｊ　ｏｆ　ＡｐｐｊｉｅｄＰｈｙ
ｓｉｃｓ、　Ｖｏｊｎｍｅ　１８　（１９７９）　Ｓｕ
ｐｐｊｅ−ｍｅｎｔ　１８−１　ｐｐ、　２１〜２６」
に詳述されている。

第２図１８）は本発明の実施例の１つであシ、基板８（
例えばｐ型Ｓｔと考える。）内に反対導電型の領域９（
例えばＮ＋領領域を形成し、この領域９に接してゲート
酸化膜（Ｓｉｎ、）１１をかいしてコントロールゲート
１２が形成されている。

さらにこのコントロールゲート１２に接し、かつ領域９
から離れで、トンネル現象が生ずるに十分な膜厚をもっ
た薄い酸化ＩＩ（Ｓｉｎ２　）１ｏＰ３工び電荷蓄積に
用いるナイトライド（Ｓ　１３Ｎ４）１１に７上に多結
晶Ｓｉゲート６が形成されている。なお、２１〜２３は
取出し電極である。第２図１ａ）の実施例では、読み出
しは、通常のＩ　ＭＯＳ　−Ｉ　Ｔｒａｎ　−５ｉｓｔ
ｏｒ型のダイナミックＲ，ＡＭと同じであるが、書込み
は第２図（ｂ）に示すようなタイミングで各端子に電圧
を印加する。すなわち、はじめに端子３に書込み電圧（
例えば２５Ｖとする。）を印加して因、薄い酸化膜１０
の下にあるＳｉ基板上に空乏層をつくり、その後端子１
に書込みを行ないたい場合にはＯｖ印加しくＣ２）、書
込みを行なわない場合には端子ｌに＋５ｖを゛印加しく
Ｃ３）、その後端子２に＋５ｖ（トランジスタのしきい
値電圧以上）を印加する（Ｂ）と、端子１がｏｖの時の
みにＮ　領域から電荷が注入されて薄い酸化膜ｌＯの下
にあるＳｉ基板上に反転層が生じ書き込みが生じる。一
方、端子１に５ｖが印加されていると、実効的にはゲー
ト２にＯｖ端子１にＱＶが印加されかつバックバイアス
が一５ｖにねっているのと等価であり、トランジスタは
オフされており、端子１からの電子の注入はおきず、書
き込みは起きない。端子２に印加するパルス幅はトラン
ジスタを流れる電流と、反転層内に蓄積すべき電荷量に
よってきまるが、例えば通常のＮ−チャンネルＭＯＳト
ランジスタ（ゲート酸化膜１１の厚さ７．５ｎｍＷ／Ｌ
＝１．薄い膜化ｌ１１０によっておおわれている面積を
１０μｍ×１０μｍ）とすれば、パルス幅は約５０　ｎ
　ｓｅｃとなる。プレイ状に配列した場合には、１つの
ｂｉｔの書込み時間内に他のｂｉｔを書込み状態にする
ことができる。

第２図（ａ）に示した素子をアレイ状に配列した場合の
例を第３図に示し、この場合の書込みのタイミングを第
４図に示す。すなわち、第３図において通常のダイナミ
ックＲＡＭ動作をさせる場合には、全ビットの不揮発性
記憶素子領域（ゲート６下の領域）のＶＰＢ（フラット
パ／ド電圧）を十分負の側に移動させて（この状態を以
下では消去状態と呼ぶ）、書き込みワードラインＳＧＩ
および８Ｇ２に接続された不揮発性記憶素子部のゲート
（第２図（ａ）の３）をＯＶとして用いる。今、このダ
イナミックＲＡＭ動作中に、（１，１）および（２，２
）が°１”状態（不揮発性記憶素子部のゲート下に反転
層が形成された状態をさす。）となり、（１，２）およ
び（２，１）が０”状態（不揮発性記憶素子部のゲート
下に空乏層が形成されている状態をさす。）となったと
する。この状態で、各ビットの情報を不揮発性素子に書
込むには、第４図に示すように０１をオン（＋５ｖ印加
）シ、ｌ）１　、Ｄ２に５Ｖｔ印加Ｌｒ（１，１）およ
び（１，２）を読み出しくＲ）、つづいてＳ０１に書込
み電圧２５Ｖを印加し、ＤｌのみをＯＶＫ下げると、（
１、１）（７）４ｄ１８ＧＩ　Ｋ＋２５Ｖ印加されたま
まで”ｌ″状態なり（１，１）の書込み（Ｗ）が開始さ
れる。すなわち、この手順は通常のダイナミックｔ’Ｌ
ＡＭ動作における読出しを行なった後にＳＧｌを＋２５
Ｖに上げてリフレッシュ（Ｒ，Ｆ）のための書込みを行
なうことである。同様に（２，１）（２，２）の素子に
対しても（１，１）および（１，２）の素子のリフレッ
シュが完了した時点（時間１＝１２　）から読み出しく
Ｒ）を行なった後にＳＧ２を＋２５Ｖに上げてリフレッ
シュ（ＲＦ）を行なうことになる。

第４図から見ると、（１，１）の書込み時間（１゜−ｔ
２）と（２，２）の書込み時間（１，−１４）が違って
いるようにみえる。しかし、すでに記述したように、読
み出しおよびリフレッシュに要する時間（１４−１，）
は書込み時間（例えば（１，−１，）にくらべて十分短
かいために、書込み時間が異なることによって蓄積電荷
量が違ってくるという心配はいらない。上記のようにし
て記憶された各ｂｉｔの情報を再び通常のダイナミック
ＲＡＭ動作が可能なようにもとにもどすには、各書込み
ワードライン（ＳＧＩまたはＳＧ２　）毎に、各ｂｉｔ
の情報を一旦ビットライン（ＤＩおよびＧ２）の先にも
うけたフリラグフロップ回路等の記憶回路に記憶してお
き、その間にそのワードラインを消去状態として、情報
をもとにもどすという手順をふむ必要がある。

一方、通常のＥＡＲＯＭ動作をさせる場合には、データ
を外部から与えるために第４図に示しためんどうな方法
を用いる必要はなく、ＳＧ１およびＳＧ２に同時に書込
み電圧（＋２５Ｖ）を印加して、書込みたいｂｉｔ　　
に対してはピットラインＣＤＩ　、Ｇ２　＞ｔｎＶＩｌ
ｃ”）−ド：ｙイｙ（Ｇ１．Ｇ２）を５ｖに、また書込
みたくないｂｉｔに対してはピットライｙ（１）１　、
Ｇ２　）ｔ＋５ＶＫＬ、ｒ、全ビットをスキャンしてや
ればよいことは明らかである。

上記のように、第２図（ａ）に示した素子を用いること
によって、ダイナミックＲＡＭ動作、ＥＡＲ，ＯＭ動作
が可能であシかつ相互の動作を交互にくりかえすことも
可能である。

第５図〜第９図は本発明の他の実施例を示している。

第５図は、不揮発性記憶素子領域のゲート６とコントロ
ールトランジスタのゲート１２との間にＮ＋領域１３を
もっておシ、素子動作上は、このＮ＋領領域あってもま
ったく変化しない。ただし、このＮ　領域の面積は、書
込みたくないｂｉｔに弱い書込みが生ずることを防ぐた
め不揮発性記憶素子領域の面積にくらべて４倍以下にし
なくてはならない。

第６図〜第９図は、第２図および第５図に示した素子を
２つくつつけた形状をしてカリ（１６，１８：Ｎ＋領領
域１７：ゲート電極、２４．２５：取出し電極）、この
ような素子な用いることによって、従来の書込み方法（
ＥＡＲＯＭ動作、ダイナミックＲＡＭ動作）および第２
図を用いて説明した書込み方法（ダイナミックＲＡＭ＋
ＥＡＲＯＭ動作）の両方を用いることができると同時に
スタティックな読み出しができるという利点をもついて
いる。

上記実施例は、Ｎ−チャンネル、ＳｉゲートＭＮＯ８不
揮発性記憶素子を例にとって説明したが、本発明はこの
不揮発性記憶素子に限定されるわけではなく、書込みが
トンネル注入型不揮発性記憶累子全体に対し素子用可能
である。

また、第２図を用いて説明した書込み方法を用いると、
各ｂｉｔに°０”、ｌ”の２つの情報のみでなく、この
中間の情報を複数個人れることも可能となる。すなわち
、第４図に示したＩ）　１または１）２がＯｖになるパ
ルス幅（１２−１，または１４−１３）を調整するが、
またはＤｌまたはＧ２のＬｏｗ　Ｌｅｖｅｊ（第４図で
は□ｖ）を調整することによって、書込みたいｂｉｔの
不揮発性記憶素子領域の反転１−内に注入する電子量を
情報量に工っで変化させることが可能であυ、１ｂｉｔ
　内に２個以上の情報を蓄積することが可能となる。

さらにこの３ゲート構造のメモリセルの用い方として、
中央部のメモリ素子の両側に存在する制御ＭＯ８素子の
少くとも一方に電荷を蓄えておき、必要に応じて、メモ
リ素子のゲートに電圧を印加して記憶させる工うな用い
方ができる。第１θ図にこの原理に基づいて形成したＭ
ＮＯ８バックアップダイナミックＲＡＭのメモリセルを
示す。同図１８）はメモリセル回路図、同図（ｂ）はメ
モリセル断面構造である。図において、９９はＡｊ電極
、１００．１０３，１０４．１０９はＳｉＯ□膜、１０
６．ＩＯ２，１０８は多結晶Ｓｉゲート、１０１はＰ形
ｓｉ基板、１０２はＮ膨拡散層、１０５はＳｉ３Ｎ４薄
、１１０はＰＳＧ膜である。

通常のダイナミック動作では、ＭＮＯＳ（２６）は消去
状態（しきい電圧が負）にしてゲー　ト１０１０６（ラ
イン）は接地する。この工うにすればＭＮＯＳの両側の
トランジスタがそれぞれ、トランスファＭＯ８（２７）
およびスト−レッジＭＯ８（２８）となる。停電時には
、トランス７７Ｍ０８（７）ゲート１０７を接地し、Ｍ
Ｇに２５Ｖの電圧を印加することにより、ストーレッジ
ＭＯ８に電荷が蓄えられているかどうかで、ＭＮＯＳに
電荷が書き込まれるかどうかが決まる。

制御用ＭＯ８素子２７．２８に通常のシリコンゲートプ
ロセスで用いられる高純度のゲート酸化膜を用いたとこ
ろ、ＭＯ８素子のｇｅｎｅｒａｔｉｏｎライフタイムは
十分長く、通常のダイナミック動作では全く問題なかっ
た。

次に、本発明の装置であるコントロールトランジスタと
不揮発性半導体容量素子をもつことを特徴とする半導体
装置をダイナミック動作によって通常の１トランジスタ
型ダイナミックＲＡＭのバックアップに用いる場合に必
要となる周辺回路に関して説明する。

第１１図に通常の１トランジスタ型ダイナミックＲ，Ａ
Ｍのブロック図を示す。図においで、１１１はメモリア
レイ、１１２はワード選択デコーダ、１１３はワード・
アドレス回路、１１４はプリアンプ、１１５はデータ入
出力回路、１１６はピット選択デコーダ、１１７はビッ
ト・アドレス回路、１１８は入出力ピン、１１９．１２
０はアドレスピ／である。第１２図には、上記不揮発性
記憶素子バックアップの１トランジスタ型ダイナミック
ＲＡＭのブロック図を示す。第１１図と第１２図の違い
は、第１２図ではつぎの４つの回路が付加されている点
である。

■　電源切断再投入検出回路１２１ ■　全ワード逐次選別信号発生回路１２２■　メモリＷ
ＥＬＬ電圧コントロール回路１２３■　不揮発性メモリ
ゲート電圧コントロール回路　２４上記■、■、′■の回路については、各々独立に設計す
ることができ、タイミングの問題はなく、すでによく知
られた回路で構成することができる。

しかし、不揮発性メモリのゲートに印加する電圧は、ラ
イン１３１，１３２とうまくタイミングをとって発生さ
せる必要がある。

第１３図には電源切断時、さらに第１４図には電源再投
入時において第１２図に示した各ラインに印加さｎるパ
ルス電圧タイミングを示す。

電源切断時には、電源切断を検出することによってライ
ン１３４，１３５．１３６に第１３図に示すパルスを発
生させ、ライン１３６のパルスによって第１２図に示し
た全ワード逐次選別信号発生回路１２２からライン１３
１にはコントロールトランジスタのゲートラインＷｌ、
Ｗ２・・・・・・Ｗｎを選択する信号を発生させ、ライ
ン１３８にはプリアンプ１１４内の７リツプフロツプ回
路をプリチャージする信号を発生させる。ライン１３１
の信号によって各ラインＷ１．Ｗ２・・・Ｗｎが選択さ
れるとＷｌ、Ｗ２・・・Ｗｎの信号よりおくれで、不揮
発性素子のゲートＧ１．Ｇ２・・・Ｇｎに書き込み電圧
が印加される必要がある。すなわち、第１３図においで
、時間ｔが０からｔ、までの間に、ラインＧ１につなが
った不揮発性素子に書込みを行なう準備ができあがり、
ｔｌからｔ２の間ではＧ２につながったメモリに書込む
準備ができ、Ｇｎにつながったメモリへの書込み準備が
できた後の１ｎからｔ２までの間が不揮発性メモリの書
込み時間である。

一方、電源再投入時には、電源再投入を検串することに
よってライン１３４，１３５．１３６に第１４図に示す
パルスを発生させ、ライン１３６のパルスによってライ
ン１３１．１３８のラインに電源切断時と同様にパルス
を発生させる。ライン１３５におけるパルスに工っでメ
モリが入っているＷｈＣＬＬに印加するパルスをライン
１３２に発生させ、ライン１３５のパルスとライン１３
４の電圧によって消去阻止のためのパルスを第１２図に
示した不揮発性メモリゲート電圧コントロール回路１２
４内で発生させる。′すなわち、第１４図において、時
間ｔがｔｌＢからｔｌＢまでの間に０１につながった不
揮発性メモリの消去を行ない、かつ消去したメモリに初
めに不揮発性素子に蓄積してあった情報をもどす。ｔ２
．からｔ２Ｎ！、さらにｔ　からｔｏでも同様であり、
ｔｌｌｌからｔ２％　ｌ　ｔ２１８からｔ３３さらにｔ、（。、１）ｌからｔ。８　’　ｔ
ｎ８以後では、すでにそれまでに消去したビットのリフ
レッシュを行なう時間である。

第１５図に、本発明の細部を示す。第１５図において一
点鎖線で示した部分が第１２図に示した不揮発性メモリ
ゲート電圧コントロール回路１２４である。

第１５図におけるライン１３９は電源再投入時にプリア
ンプ１１４をメモリ１１０と切シはなすための信号を入
れ、ライン１４０は電源切断時にコントロールトランジ
スタ１５１のゲートＷｌ。

Ｗ２・・・・・・Ｗｎに印加する電圧パルスと不揮発性
素子１５２のゲートＧ１．Ｇ２・・・Ｇｎに印加する電
圧パルスの間のタイミングをコントロールするための信
号を入れる。ライシ１４１および１４２は、電源再投入
時に、ライン１３５における電圧パルスに同期した信号
が入る。

第１６図には、電源切断時において各ライン１３８〜１
４３に印加される電圧パルスのタイミングをまた、第１
７図には、電源再投入時において各ライン１３５．１３
９〜１４３に印加される！正パルスのタイミングを示す
。

なお、上記動作においてプリアンプの種類によってはラ
イン１３８が必要ない場合もあるが基本的な動作として
はまったく変らない。

以上の動作により、メモリ内の情報を一時的にプリアン
プ内に蓄積し、かつプリアンプとメモリアレイを電気的
に切υ離し、一定時間経過後にプリアンプ内の情報をメ
モリアレイ内にもどすことができる。

なお、メモリ内の情報を読み出すためのコントロールト
ランジスタのゲートには双安定回路が接続されている点
が特徴である。

次に、２つのＭＯ８ｍトランジスタの間に不揮発性半導
体素子をはさみこむ半導体素子（第６゜７．８．９図）
をダイナミック動作によって不揮発性素子に書込みを行
なう場合に必要となる周辺回路に関し説明する。特に書
込みをしたくないビットに弱い書込みがおこることを防
ぐための回路を示す。

第１８図に第６図、第７図、第８図の半導体素子の等価
回路を示す。この素子の基本動作は、第１９図に示すよ
うに電圧を第１８図１８１〜１８４で示した各端子に印
加する。第１９図において１８１に＋２５Ｖの電圧を印
加すると、第１８図のトンネル注入型不揮発性半導体素
子（以下ではＭＮＯ８素子を例にとシ説明する。）１８
５の基板側に空乏層が広がり、書込みがおこらない。そ
こで第１９図で点線で示したように端子１８２に＋５Ｖ
を印加して、通常のＭＯ８Ｉ−ランジスタ１８６．１８
７をオン状態にすると、ＭＮＯ８素子の空乏層に電荷が
端子１８３．１８４側から注入されて書込みがはじまる
。一方、書込みをしたくないビットに対しでは、端子１
８２をＯＶめままにしてＭＮＯ８索子５の基板には空乏
層ができたままにしておく。基本動作は、上記のとおり
であるが、実際には、書込みをしたくないビットにおい
ては端子１８１に＋２５Ｖが印加されると、ＭＮＯ８素
子１８５とトランジスタ１８６．１８７の境界に大きな
電界が印加される。このため、トランジスタ１８６，１
８７のリーク電流がこの電界によって加速され、ホット
エレクトロンとなってＭＮＯ８素子１８５に注入される
ため、弱い書込みがおきてしまう。実験結果は第２０図
に示すが、この弱い書込みは、端子１８１に印加される
書込電圧ｖ　のパルス幅ｔ、よりむしろ書込み阻止回数
依存性が強い。これは書込み阻止の初期に弱い書込みが
おきていると考えられる。

上記の弱い書込みを防ぐために、端子１８１゜１８２に
第２１図に示すような波形の電圧パルスを印加する必要
がある。すなわち、端子１８２に＋５Ｖを印加してトラ
ンジスタ６．７をオン状態として端子１８１にＶｗｔの
電圧を印加してＭＮＯ８素子の基板表面における電位を
コントロールした段階で、端子１８２における電圧をＯ
ｖにもどして、トランジスタ６．７をオフして、その後
、端子１８１を所定の電圧＋２５Ｖに上昇することによ
ってＭＮＯ８素子１８５の基板表面とトランジスタ１８
６．１８７の境界における電界が緩和され、弱い書込み
が生じなくなる。

とのＶｗＩの電圧を変えた場合の実験結果を第２２に示
す。Ｖｗ！＝　Ｑ　Ｖにくらべて非常によくなっている
ことがわかる０実験結果ではＶｖｙｔ　＝　９Ｖの時が
最もよいことがわかる。

第２１図に示したパルスを発生させる回路ブロック図を
第２３図に示す。図において、２３１は遅延回路、２３
２は電圧低下回路、２３３は電圧加算回路、２３４は高
電圧パルス入力端子、２３５は出力端子である。乙の第
２３図の具体的実施例を第２４図に示す。第２４図にお
いて２３６が遅延回路２３１であｐ、２３７が電圧低下
回路２３８が電圧加算のためのダイオードである。

【図面の簡単な説明】

第１図は従来の半導体不揮発性素子とそれを用いたメそ
リマトリクスを示す図、第２図は本発明の一実施例の半
導体不揮発性素子とその書き込み方法を示す図、第３図
は第２図の半導体不揮発性素子のメモリマトリクスを示
す図、第４図は第３図のメモリマトリクスの動作方法を
示すパルスチャート図、第５図、第６図、第７図、第８
図、第９図、第１Ｏ図は”本発明の他の実施例の半導体
不揮発性素子を示す図、第１１図は従来のダイナミック
ＲＡＭの回路ブロック図、第１２図は本発明の半導体不
揮発性記憶素子を用いたダイナミックＲＡＭの回路ブロ
ック図、第１３図は第１２図のダイナミックＲＡＭにお
ける電源切断時における各ラインのパルスチャートを示
す図、第１４図は第１２図のダイナミックＲＡＭにおけ
る電源再投入時における各ラインのパルスチャートを示
す図、第１５図は第１２図のダイナミックＲＡＭの不揮
発性メモリゲート電圧コントロール回路の一例を示す図
、第１６図は第１５図の各ラインに対する電源切源時の
パルスタイミングチャートを示す図、第１７図は第１５
図の各ラインに対する電源再投入時におけるパルスタイ
ミングチャートを示す図、゛第１８図は第６図、第７図
、第８図の素子の等側回線を示′す図、第１９図は第１
８図の素子の基本動作を示すパルスチャートを示す図、
第２０図はＭＮＯ８素子の弱い書き込み効果を示す図、
第２１図は本発明のＭＮＯ８素子の動作方法をパルスチ
ャートで示す図、第２２図は第２１図の動作方法のとき
のＭＮＯ８素子の弱い書き込み効果を示す図、第２３図
は第２１図の動作方法のためのパルス発生回路のブロッ
ク図、第２４図は第２３図のパルス発生回路の一例を示
す図である。８・・・Ｐ形Ｓｔ基板、９・・・Ｎ４形領域、１０・・
・薄いＳｔＯ，膜、１１・・・厚い８ｉ０□膜、１２・
・・多結晶Ｓｔゲート（コントロールトランジスタのゲ
ート）、６・・・多結晶Ｓｉゲート（ＭＮＯ８素子のゲ
ート）、７・・・８ｉ３Ｎ４膜、Ｒ８・・・読出し信号
。第　　１　図（＾）Ｃｂ）ｙｌ　ｚ　図（良）（ｂン１７４７９９　　督ぐ− 第　４　図ｊＡｓ　　図１１Ｊｓ　　　図第　ｑ　　図猶　　１０　　図（０−）（ｂ）亮　　１１　　図＋１９ＩＩど第１２図ｑ拓　　／６　　１１）　　　ｔｉ＋　　ｌ　　　　　ｔバー＋１ハ　　　
　　　　１ｔ−−−ｔ／Ｖ）石　　翫　−Ｎ　Ｎ　　　ｌ’Ｑ（Ｓ　ミ　ミ　ミ　芝ｙ／１１８　　図児　ｚｏ　図７１’Ｓ　　ｚｔ　　図第　２ｚ目￥３　２３　　図第１頁の続き０発　明　者　萩原隆旦国分寺市東恋ケ窪１丁目２８０番地株式会社日立製作所中央研究所内０発　明　者　伊藤容吉国分寺市東恋ケ窪１丁目２８０番地株式会社日立製作所中央研究所内０発　明　者　堀内勝忠国分寺市東恋ケ窪１丁目２８０番地株式会社日立製作所中央研究所内＝３１

Claims

【特許請求の範囲】

１、少なくとも、１つの制御用ＭＩＳ）ランジスタと、
１つの不揮発性記憶機構を有するＭＩＳ容量とからなシ
、前記容量下の基板表面領域に蓄積された情報電荷を上
記容量の絶縁物中にある電荷蓄積層に注入する手段を有
することを特徴とする半導体不揮発性記憶装置。