JPH104148A - 強誘電体メモリ - Google Patents
強誘電体メモリInfo
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- JPH104148A JPH104148A JP15708896A JP15708896A JPH104148A JP H104148 A JPH104148 A JP H104148A JP 15708896 A JP15708896 A JP 15708896A JP 15708896 A JP15708896 A JP 15708896A JP H104148 A JPH104148 A JP H104148A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- G—PHYSICS
- G11—INFORMATION STORAGE
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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Abstract
(57)【要約】 （修正有）
【課題】基板側に電流が流れて動作不良になるのを解決
する。 【解決手段】書き込み用トランジスタＱ２及び読み出し
用トランジスタＱ３と、チャネル領域上に強誘電体膜２
０を介して形成されたゲート電極２１を有する記憶用ト
ランジスタＱ１とを有し、書き込み用トランジスタのソ
ースまたはドレイン領域と記憶用トランジスタのゲート
電極とが接続され、記憶用トランジスタのソースまたは
ドレイン領域と読み出し用トランジスタのソースまたは
ドレイン領域とが接続されてメモリセルを構成し、ウエ
ル領域と記憶用トランジスタのゲート電極との間に所定
の電圧を印加することにより強誘電体膜に分極作用を発
生させて書き込みまたは消去を行い、その残留分極に応
じて発生する記憶用トランジスタのドレイン電流を読み
出し用トランジスタを介して検出して読み出しを行うこ
とを特徴とする。
する。 【解決手段】書き込み用トランジスタＱ２及び読み出し
用トランジスタＱ３と、チャネル領域上に強誘電体膜２
０を介して形成されたゲート電極２１を有する記憶用ト
ランジスタＱ１とを有し、書き込み用トランジスタのソ
ースまたはドレイン領域と記憶用トランジスタのゲート
電極とが接続され、記憶用トランジスタのソースまたは
ドレイン領域と読み出し用トランジスタのソースまたは
ドレイン領域とが接続されてメモリセルを構成し、ウエ
ル領域と記憶用トランジスタのゲート電極との間に所定
の電圧を印加することにより強誘電体膜に分極作用を発
生させて書き込みまたは消去を行い、その残留分極に応
じて発生する記憶用トランジスタのドレイン電流を読み
出し用トランジスタを介して検出して読み出しを行うこ
とを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、強誘電体材料の残
留分極作用を利用したＭＦＳ（Metal-Ferroelectrics-S
emiconductor）トランジスタを用いた多値データを記憶
する不揮発性半導体メモリに関する。
留分極作用を利用したＭＦＳ（Metal-Ferroelectrics-S
emiconductor）トランジスタを用いた多値データを記憶
する不揮発性半導体メモリに関する。
【０００２】
【従来の技術】簡単なメモリセル構造で高集積化が可能
でしかも電源がなくても記憶データを保持できるメモリ
として、強誘電体材料の残留分極作用を利用したＭＦＳ
（Metal-Ferroelectrics-Semiconductor）トランジスタ
を用いた不揮発性半導体メモリが提案されている。この
メモリは、強誘電体膜に一定以上の電圧を印加すると分
極作用が発生し、電圧の印加を止めても残留分極が残っ
てデータを記憶することができ、基本的に不揮発性のメ
モリである。しかも、現在普及しているＥＥＰＲＯＭの
様に書き込みや消去の時間が長くなることはなく、現在
のＤＲＡＭにかわる大容量の不揮発性メモリとして期待
されている。
でしかも電源がなくても記憶データを保持できるメモリ
として、強誘電体材料の残留分極作用を利用したＭＦＳ
（Metal-Ferroelectrics-Semiconductor）トランジスタ
を用いた不揮発性半導体メモリが提案されている。この
メモリは、強誘電体膜に一定以上の電圧を印加すると分
極作用が発生し、電圧の印加を止めても残留分極が残っ
てデータを記憶することができ、基本的に不揮発性のメ
モリである。しかも、現在普及しているＥＥＰＲＯＭの
様に書き込みや消去の時間が長くなることはなく、現在
のＤＲＡＭにかわる大容量の不揮発性メモリとして期待
されている。
【０００３】この強誘電体膜を利用したメモリとして、
例えば特開平６−１９６６４７号等にＭＦＳトランジス
タと書き込み及び読み出しトランジスタからなる３トラ
ンジスタ型のものが提案されている。このタイプのメモ
リは、ＭＦＳトランジスタの強誘電体膜に残る残留分極
により、そのソース、ドレイン間にチャネルが形成され
る場合とされない場合とを１、０の記憶データとするも
のである。更に、この３トランジスタ型のものは、ＭＦ
Ｓトランジスタの強誘電体膜に印加される電圧に応じた
大きさの残留分極を記憶することができ、それに応じた
ＭＦＳトランジスタのドレイン電流の大きさを検出する
ことで、多値データのメモリとして利用できることも提
案されている。
例えば特開平６−１９６６４７号等にＭＦＳトランジス
タと書き込み及び読み出しトランジスタからなる３トラ
ンジスタ型のものが提案されている。このタイプのメモ
リは、ＭＦＳトランジスタの強誘電体膜に残る残留分極
により、そのソース、ドレイン間にチャネルが形成され
る場合とされない場合とを１、０の記憶データとするも
のである。更に、この３トランジスタ型のものは、ＭＦ
Ｓトランジスタの強誘電体膜に印加される電圧に応じた
大きさの残留分極を記憶することができ、それに応じた
ＭＦＳトランジスタのドレイン電流の大きさを検出する
ことで、多値データのメモリとして利用できることも提
案されている。
【０００４】図１１は、前記の特開平６−１９６６４７
号に開示された３トランジスタ型の強誘電体メモリの断
面構造図であり、図１２は同メモリセルの回路図であ
る。このメモリでは、書き込みトランジスタＱ２を導通
して、書き込みビット線ＷＢからの高い電位とＮ型基板
５１に印加した低い電位とで、強誘電体膜６２に電圧を
かけて分極させる。そして、その残留分極の大きさに応
じて変わるＭＦＳトランジスタＱ１のドレイン電極を読
み出しトランジスタＱ３を通じて読み出しビット線ＲＢ
から検出する。図１１中の、５２、５３、５４、５５、
５６はそれぞれのトランジスタのソース、ドレイン領域
であり、５７、６１、５９はその間のチャネル領域、５
８、６３、６０はそのゲート電極である。また、図１２
中のＷＷは書き込み用ワード線、ＲＷは読み出し用ワー
ド線である。
号に開示された３トランジスタ型の強誘電体メモリの断
面構造図であり、図１２は同メモリセルの回路図であ
る。このメモリでは、書き込みトランジスタＱ２を導通
して、書き込みビット線ＷＢからの高い電位とＮ型基板
５１に印加した低い電位とで、強誘電体膜６２に電圧を
かけて分極させる。そして、その残留分極の大きさに応
じて変わるＭＦＳトランジスタＱ１のドレイン電極を読
み出しトランジスタＱ３を通じて読み出しビット線ＲＢ
から検出する。図１１中の、５２、５３、５４、５５、
５６はそれぞれのトランジスタのソース、ドレイン領域
であり、５７、６１、５９はその間のチャネル領域、５
８、６３、６０はそのゲート電極である。また、図１２
中のＷＷは書き込み用ワード線、ＲＷは読み出し用ワー
ド線である。
【０００５】
【発明が解決しようとする課題】上記のメモリセル構造
は、ＭＦＳトランジスタＱ１の強誘電体膜６２に多値デ
ータに応じた電圧を印加することで、それに応じた大き
さの分極を残留させ、それをＭＦＳトランジスタＱ１の
ドレイン電流の大きさで検出している。しかしながら、
書き込み時に例えばＮ型半導体基板１に負電圧を、書き
込みビット線ＷＢに０ｖ電圧を印加して、強誘電体膜６
２にゲート電極６３から基板５１の方向の電圧を印加す
る。
は、ＭＦＳトランジスタＱ１の強誘電体膜６２に多値デ
ータに応じた電圧を印加することで、それに応じた大き
さの分極を残留させ、それをＭＦＳトランジスタＱ１の
ドレイン電流の大きさで検出している。しかしながら、
書き込み時に例えばＮ型半導体基板１に負電圧を、書き
込みビット線ＷＢに０ｖ電圧を印加して、強誘電体膜６
２にゲート電極６３から基板５１の方向の電圧を印加す
る。
【０００６】その結果、書き込みビット線ＷＢに接続さ
れたＰ型チャネルのトランジスタＱ２のドレイン５２と
基板５１との間のＰＮ接合が順バイアス状態となり、ド
レイン領域５２から基板５１に向かって電流が流れてし
まい、目的とする動作を実現することが出来ないという
問題がある。しかも、書き込み動作や読み出し動作で、
基板５１の電位を大きく変更する必要があり、他のメモ
リセルと共有している基板５１の電位変化はメモリの駆
動を複雑にし、また基板５１全体を駆動するための大電
流を要する。
れたＰ型チャネルのトランジスタＱ２のドレイン５２と
基板５１との間のＰＮ接合が順バイアス状態となり、ド
レイン領域５２から基板５１に向かって電流が流れてし
まい、目的とする動作を実現することが出来ないという
問題がある。しかも、書き込み動作や読み出し動作で、
基板５１の電位を大きく変更する必要があり、他のメモ
リセルと共有している基板５１の電位変化はメモリの駆
動を複雑にし、また基板５１全体を駆動するための大電
流を要する。
【０００７】そこで、本発明の目的は、上記の問題点を
解決しより簡単なメモリ駆動を可能にする強誘電体メモ
リを提供することにある。
解決しより簡単なメモリ駆動を可能にする強誘電体メモ
リを提供することにある。
【０００８】更に、本発明の目的は、書き込み時に上記
のＰＮ接合が順バイアスにされて動作不能になることを
解決した強誘電体メモリを提供することにある。
のＰＮ接合が順バイアスにされて動作不能になることを
解決した強誘電体メモリを提供することにある。
【０００９】
【課題を解決するための手段】上記の目的は、本発明に
よれば、強誘電体膜の残留分極作用を利用したメモリに
おいて、一導電型の半導体基板表面に形成された反対導
電型のソース、ドレイン領域を有する書き込み用トラン
ジスタと、該一導電型の半導体基板表面に形成された反
対導電型のソース、ドレイン領域を有する読み出し用ト
ランジスタと、該一導電型の半導体基板表面に形成され
た反対導電型のウエル領域に形成された一導電型のソー
ス、ドレイン領域と、そのチャネル領域上に強誘電体膜
を介して形成されたゲート電極を有する記憶用トランジ
スタとを有し、前記書き込み用トランジスタのソースま
たはドレイン領域と該記憶用トランジスタのゲート電極
とが接続され、該記憶用トランジスタのソースまたはド
レイン領域と該読み出し用トランジスタのソースまたは
ドレイン領域とが接続されてメモリセルを構成し、該ウ
エル領域と該記憶用トランジスタのゲート電極との間に
所定の電圧を印加することにより前記強誘電体膜に分極
作用を発生させて書き込みまたは消去を行い、その残留
分極に応じて発生する該記憶用トランジスタのドレイン
電流を前記読み出し用トランジスタを介して検出して読
み出しを行うことを特徴とする強誘電体メモリを提供す
ることにより達成される。
よれば、強誘電体膜の残留分極作用を利用したメモリに
おいて、一導電型の半導体基板表面に形成された反対導
電型のソース、ドレイン領域を有する書き込み用トラン
ジスタと、該一導電型の半導体基板表面に形成された反
対導電型のソース、ドレイン領域を有する読み出し用ト
ランジスタと、該一導電型の半導体基板表面に形成され
た反対導電型のウエル領域に形成された一導電型のソー
ス、ドレイン領域と、そのチャネル領域上に強誘電体膜
を介して形成されたゲート電極を有する記憶用トランジ
スタとを有し、前記書き込み用トランジスタのソースま
たはドレイン領域と該記憶用トランジスタのゲート電極
とが接続され、該記憶用トランジスタのソースまたはド
レイン領域と該読み出し用トランジスタのソースまたは
ドレイン領域とが接続されてメモリセルを構成し、該ウ
エル領域と該記憶用トランジスタのゲート電極との間に
所定の電圧を印加することにより前記強誘電体膜に分極
作用を発生させて書き込みまたは消去を行い、その残留
分極に応じて発生する該記憶用トランジスタのドレイン
電流を前記読み出し用トランジスタを介して検出して読
み出しを行うことを特徴とする強誘電体メモリを提供す
ることにより達成される。
【００１０】即ち、本発明は、ウエル領域を形成して、
その中に記憶用の強誘電体膜を有するトランジスタを形
成することで、その駆動時に電流が基板側に流れて動作
不能になることを防止するものである。
その中に記憶用の強誘電体膜を有するトランジスタを形
成することで、その駆動時に電流が基板側に流れて動作
不能になることを防止するものである。
【００１１】具体的には、半導体基板が第一の電位に維
持され、書き込みまたは消去時に前記ウエル領域に印加
される電位が該半導体基板とウエル領域との間の接合を
逆バイアスにする様な電位であることを特徴とする。従
って、基板がＰ型の場合は、基板が接地電位に維持さ
れ、チャネル領域になるウエル領域と記憶用トランジス
タのゲート電極との間に０ｖ以上の電位が印加されて、
強誘電体膜に電圧を印加することで分極作用を発生させ
る様駆動制御する。従って、ウエル領域の基板とは常に
逆バイアスとなり、基板側に電流が流れることはない。
持され、書き込みまたは消去時に前記ウエル領域に印加
される電位が該半導体基板とウエル領域との間の接合を
逆バイアスにする様な電位であることを特徴とする。従
って、基板がＰ型の場合は、基板が接地電位に維持さ
れ、チャネル領域になるウエル領域と記憶用トランジス
タのゲート電極との間に０ｖ以上の電位が印加されて、
強誘電体膜に電圧を印加することで分極作用を発生させ
る様駆動制御する。従って、ウエル領域の基板とは常に
逆バイアスとなり、基板側に電流が流れることはない。
【００１２】更に、本発明は、マトリクス状のメモリ回
路を構成する為に、前記書き込み用トランジスタの他方
のソースまたはドレイン領域に、書き込み電圧が印加さ
れる書き込み用のビット線が接続され、そのゲートに書
き込み用ワード線が接続され、前記読み出し用トランジ
スタの他方のソースまたはドレイン領域に前記ドレイン
電流を検出する読み出し用のビット線が接続され、その
ゲートに読み出し用ワード線が接続されていることを特
徴とする。
路を構成する為に、前記書き込み用トランジスタの他方
のソースまたはドレイン領域に、書き込み電圧が印加さ
れる書き込み用のビット線が接続され、そのゲートに書
き込み用ワード線が接続され、前記読み出し用トランジ
スタの他方のソースまたはドレイン領域に前記ドレイン
電流を検出する読み出し用のビット線が接続され、その
ゲートに読み出し用ワード線が接続されていることを特
徴とする。
【００１３】そして、複数の前記書き込み用及び読み出
し用ワード線が行方向に延びて配置され、複数の前記書
き込み用及び読み出し用ビット線が該行方向と交差する
列方向に延びて配置され、それらの交差部に前記メモリ
セルが配置されていることを特徴とする。
し用ワード線が行方向に延びて配置され、複数の前記書
き込み用及び読み出し用ビット線が該行方向と交差する
列方向に延びて配置され、それらの交差部に前記メモリ
セルが配置されていることを特徴とする。
【００１４】更に、本発明は、絶縁基板上に薄膜トラン
ジスタ構造の書き込み用と、読み出し用のトランジスタ
を形成し、それらと分離して絶縁基板上にゲート電極、
その上に強誘電体膜を介してソース、ドレイン、チャネ
ル領域となる半導体層を有する記憶用トランジスタを形
成し、それらを上記と同様に接続することでメモリを構
成することを特徴とする。
ジスタ構造の書き込み用と、読み出し用のトランジスタ
を形成し、それらと分離して絶縁基板上にゲート電極、
その上に強誘電体膜を介してソース、ドレイン、チャネ
ル領域となる半導体層を有する記憶用トランジスタを形
成し、それらを上記と同様に接続することでメモリを構
成することを特徴とする。
【００１５】或いは、半導体基板上に書き込み用と読み
出し用のトランジスタを通常の半導体ＭＯＳトランジス
タで構成し、更に半導体基板上の絶縁膜上にゲート電
極、その上に強誘電体膜を介してソース、ドレイン、チ
ャネル領域となる半導体層を有する記憶用トランジスタ
を形成し、それらを上記と同様に接続することでメモリ
を構成することを特徴とする。
出し用のトランジスタを通常の半導体ＭＯＳトランジス
タで構成し、更に半導体基板上の絶縁膜上にゲート電
極、その上に強誘電体膜を介してソース、ドレイン、チ
ャネル領域となる半導体層を有する記憶用トランジスタ
を形成し、それらを上記と同様に接続することでメモリ
を構成することを特徴とする。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面に従って説明する。しかしながら、本発明の技術
的範囲がその実施の形態に限定されるものではない。
て図面に従って説明する。しかしながら、本発明の技術
的範囲がその実施の形態に限定されるものではない。
【００１７】図１は、本発明の実施の形態の強誘電体メ
モリの断面図である。この例では、Ｐ型半導体基板１０
の表面に形成したＮ型のウエル領域１３内及び上に、記
憶用のＭＦＳトランジスタＱ１を形成している点で、従
来例と異なっている。更にこのＮ型ウエル領域１３に
は、通常は高い電位であるが、消去動作の時等に低い電
位に駆動される消去線ＥＬに接続される。
モリの断面図である。この例では、Ｐ型半導体基板１０
の表面に形成したＮ型のウエル領域１３内及び上に、記
憶用のＭＦＳトランジスタＱ１を形成している点で、従
来例と異なっている。更にこのＮ型ウエル領域１３に
は、通常は高い電位であるが、消去動作の時等に低い電
位に駆動される消去線ＥＬに接続される。
【００１８】この記憶用のＭＦＳトランジスタは、Ｐ型
のドレインまたはソース領域１４，１５とその間のチャ
ネル上に形成した強誘電体膜２０とゲート電極２１とか
ら構成される。強誘電体膜２０は、シリコンの半導体基
板１０上に形成した熱酸化膜（図示せず）上にスパッタ
法等により５００〜２０００オングストローム程度の厚
さに形成される。強誘電体材料は、例えば、ＰＬＺＴ
（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3 またはチタン酸鉛
（ＰｂＴｉＯ3 ）又はＹｌ（ＳｒＢｉ2 Ｔａ2 Ｏ 9 ）等
が利用される。
のドレインまたはソース領域１４，１５とその間のチャ
ネル上に形成した強誘電体膜２０とゲート電極２１とか
ら構成される。強誘電体膜２０は、シリコンの半導体基
板１０上に形成した熱酸化膜（図示せず）上にスパッタ
法等により５００〜２０００オングストローム程度の厚
さに形成される。強誘電体材料は、例えば、ＰＬＺＴ
（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3 またはチタン酸鉛
（ＰｂＴｉＯ3 ）又はＹｌ（ＳｒＢｉ2 Ｔａ2 Ｏ 9 ）等
が利用される。
【００１９】書き込み用のトランジスタＱ２は、Ｎ型の
ソース、ドレイン領域１１、１２とゲート酸化膜１８、
ゲート電極１９から構成され、Ｎ型領域１１は書き込み
ビット線ＷＢに、ゲート電極１９は書き込みワード線Ｗ
Ｗにそれぞれ接続されている。また、Ｎ型領域１２はＭ
ＦＳトランジスタＱ１のゲート電極２１に例えばメタル
配線により接続されている。このＮ型ウエル領域１３
は、例えばイオン注入法によりリン（Ｐ+ ）を５×１０
12／cm2程度の濃度で１８０ＫＶ程度のエネルギーで注
入し、１２００℃程度で３時間程アニールすることで形
成される。ソース、ドレイン領域１４、１５は、例えば
イオン注入法によりリン（Ｂ+ ）を２×１０15／cm2程
度の濃度で４０ＫＶ程度のエネルギーで注入しアニール
することで形成される。また、Ｐ型基板１０の不純物濃
度は例えば１０15／cm3程度である。
ソース、ドレイン領域１１、１２とゲート酸化膜１８、
ゲート電極１９から構成され、Ｎ型領域１１は書き込み
ビット線ＷＢに、ゲート電極１９は書き込みワード線Ｗ
Ｗにそれぞれ接続されている。また、Ｎ型領域１２はＭ
ＦＳトランジスタＱ１のゲート電極２１に例えばメタル
配線により接続されている。このＮ型ウエル領域１３
は、例えばイオン注入法によりリン（Ｐ+ ）を５×１０
12／cm2程度の濃度で１８０ＫＶ程度のエネルギーで注
入し、１２００℃程度で３時間程アニールすることで形
成される。ソース、ドレイン領域１４、１５は、例えば
イオン注入法によりリン（Ｂ+ ）を２×１０15／cm2程
度の濃度で４０ＫＶ程度のエネルギーで注入しアニール
することで形成される。また、Ｐ型基板１０の不純物濃
度は例えば１０15／cm3程度である。
【００２０】読み出し用のトランジスタＱ３は、Ｎ型の
ソース、ドレイン領域１６、１７とゲート酸化膜２２、
ゲート電極２３から構成され、Ｎ型領域１７は読み出し
ビット線ＲＢに、ゲート電極２３は読み出しワード線Ｒ
Ｗにそれぞれ接続されている。また、Ｎ型領域１６はＭ
ＦＳトランジスタＱ１のＰ型領域１５に例えばメタル配
線により接続されている。
ソース、ドレイン領域１６、１７とゲート酸化膜２２、
ゲート電極２３から構成され、Ｎ型領域１７は読み出し
ビット線ＲＢに、ゲート電極２３は読み出しワード線Ｒ
Ｗにそれぞれ接続されている。また、Ｎ型領域１６はＭ
ＦＳトランジスタＱ１のＰ型領域１５に例えばメタル配
線により接続されている。
【００２１】上記の通り、Ｐ型半導体基板１０の表面に
ＮチャネルＭＯＳトランジスタからなる書き込み用トラ
ンジスタＱ２と読み出し用トランジスタＱ３を形成し、
更に記憶用のＭＦＳトランジスタＱ１をＮ型ウエル領域
１３内に形成している。そして、基板１０を０Ｖ（Ｖｓ
ｓ）に固定して、ＭＦＳトランジスタのゲート電極２１
とＮ型ウエル領域１３とに０Ｖから電源電圧Ｖｃｃ（通
常５Ｖまたは３Ｖ）の間の電圧を印加することで、消
去、書き込み、読み出し動作を行う。従って、ＭＦＳト
ランジスタＱ１のソース、ドレイン領域１４、１５は常
に逆バイアスの状態になり、従来の如く電流が基板側に
漏れて流れることはない。しかも、Ｎ型ウエル領域を適
宜分離して設けることで、特定領域のＭＦＳトランジス
タに対して消去、書き込みを行うことができる。
ＮチャネルＭＯＳトランジスタからなる書き込み用トラ
ンジスタＱ２と読み出し用トランジスタＱ３を形成し、
更に記憶用のＭＦＳトランジスタＱ１をＮ型ウエル領域
１３内に形成している。そして、基板１０を０Ｖ（Ｖｓ
ｓ）に固定して、ＭＦＳトランジスタのゲート電極２１
とＮ型ウエル領域１３とに０Ｖから電源電圧Ｖｃｃ（通
常５Ｖまたは３Ｖ）の間の電圧を印加することで、消
去、書き込み、読み出し動作を行う。従って、ＭＦＳト
ランジスタＱ１のソース、ドレイン領域１４、１５は常
に逆バイアスの状態になり、従来の如く電流が基板側に
漏れて流れることはない。しかも、Ｎ型ウエル領域を適
宜分離して設けることで、特定領域のＭＦＳトランジス
タに対して消去、書き込みを行うことができる。
【００２２】次に、図１のメモリセルの消去、書き込
み、読み出し動作の例について説明する。図２は、消去
動作を説明するための断面図である。図３は、その書き
込み動作、図４はその読み出し動作を説明するための断
面図である。また、図５は、強誘電体膜２０の残留分極
の状態を説明するためのＭＦＳトランジスタＱ１のゲー
ト電圧とドレイン電流の特性を示す図である。
み、読み出し動作の例について説明する。図２は、消去
動作を説明するための断面図である。図３は、その書き
込み動作、図４はその読み出し動作を説明するための断
面図である。また、図５は、強誘電体膜２０の残留分極
の状態を説明するためのＭＦＳトランジスタＱ１のゲー
ト電圧とドレイン電流の特性を示す図である。
【００２３】［消去動作］消去動作は、ＭＦＳトランジ
スタＱ１のゲート電極２１を高い電位、Ｎ型ウエル１３
を低い電位にして、図５に示した様にＶGEが強誘電体膜
２０に印加されるように書き込みワード線ＷＷ、書き込
みビット線ＷＢ、消去線ＥＬを駆動する。その結果、以
前の残留分極の状態にかかわらずトランジスタＱ１をノ
ーマリオフの状態にすることができる。
スタＱ１のゲート電極２１を高い電位、Ｎ型ウエル１３
を低い電位にして、図５に示した様にＶGEが強誘電体膜
２０に印加されるように書き込みワード線ＷＷ、書き込
みビット線ＷＢ、消去線ＥＬを駆動する。その結果、以
前の残留分極の状態にかかわらずトランジスタＱ１をノ
ーマリオフの状態にすることができる。
【００２４】具体的には、図２に示される通り、書き込
みビット線ＷＢを電源電圧Ｖｃｃに維持し、消去線ＥＬ
を０Ｖに維持して、書き込みワード線ＷＷに電源電圧Ｖ
ｃｃを印加してＮチャンネルトランジスタＱ２を導通さ
せる。その結果、ゲート電極２１には、電源電圧Ｖｃｃ
からトランジスタＱ２の閾値Ｖｔｈ低い電圧（Ｈレベ
ル）が印加され、強誘電体膜２０は図２に示される様に
分極される。その結果、トランジスタＱ１のチャネル領
域にはマイナスのキャリアが誘起され、Ｐチャネルトラ
ンジスタのＱ１は、ノーマリオフ状態となる。消去時
は、読み出しトランジスタＱ３は、そのゲート電極２３
に読み出しワード線ＲＷからの０Ｖが印加されることに
より非導通状態にされている。
みビット線ＷＢを電源電圧Ｖｃｃに維持し、消去線ＥＬ
を０Ｖに維持して、書き込みワード線ＷＷに電源電圧Ｖ
ｃｃを印加してＮチャンネルトランジスタＱ２を導通さ
せる。その結果、ゲート電極２１には、電源電圧Ｖｃｃ
からトランジスタＱ２の閾値Ｖｔｈ低い電圧（Ｈレベ
ル）が印加され、強誘電体膜２０は図２に示される様に
分極される。その結果、トランジスタＱ１のチャネル領
域にはマイナスのキャリアが誘起され、Ｐチャネルトラ
ンジスタのＱ１は、ノーマリオフ状態となる。消去時
は、読み出しトランジスタＱ３は、そのゲート電極２３
に読み出しワード線ＲＷからの０Ｖが印加されることに
より非導通状態にされている。
【００２５】その後、強誘電体膜２０に印加されていた
電圧を取り除いても、その分極状態は残留したままとな
る。
電圧を取り除いても、その分極状態は残留したままとな
る。
【００２６】全ての書き込みワード線ＷＷ、書き込みビ
ット線ＷＢ、消去線ＥＬを上記の電圧で駆動すること
で、全てのメモリセルを一括して消去状態にすることが
できる。また、特定の制御線ＷＷ，ＷＢ，ＥＬを上記電
圧で駆動することで、特定のメモリセルだけ消去するこ
とも可能である。その詳細については、後に回路図に従
って説明する。
ット線ＷＢ、消去線ＥＬを上記の電圧で駆動すること
で、全てのメモリセルを一括して消去状態にすることが
できる。また、特定の制御線ＷＷ，ＷＢ，ＥＬを上記電
圧で駆動することで、特定のメモリセルだけ消去するこ
とも可能である。その詳細については、後に回路図に従
って説明する。
【００２７】［書き込み動作］書き込み動作では、消去
線ＥＬを電源電圧から閾値電圧低いＨレベル（Ｖｃｃ−
Ｖｔｈ）に駆動してＮ型ウエル領域１３を高い電位にす
る。そして、選択された書き込みビット線ＷＢに書き込
む多値データに応じた電圧ＶG １〜ＶG ４（何れも０〜
Ｖｃｃの間の電圧）を印加して、書き込みワード線ＷＷ
にＶｃｃ（５Ｖ）を印加して書き込みトランジスタＱ２
を導通させる。その結果、強誘電体膜２０には、多値デ
ータに応じた電圧ＶW １〜ＶW ４が印加されることにな
る。そのため、図５に示される通り、それぞれＷ１，Ｗ
２，Ｗ３，Ｗ４までの電圧印加により、それに応じた分
極作用が生じる。尚、非選択のワードビット線ＷＢは、
電源電圧Ｖｃｃレベルにされる。その結果、非選択のト
ランジスタＱ１の強誘電体膜には電圧の印加はない。
線ＥＬを電源電圧から閾値電圧低いＨレベル（Ｖｃｃ−
Ｖｔｈ）に駆動してＮ型ウエル領域１３を高い電位にす
る。そして、選択された書き込みビット線ＷＢに書き込
む多値データに応じた電圧ＶG １〜ＶG ４（何れも０〜
Ｖｃｃの間の電圧）を印加して、書き込みワード線ＷＷ
にＶｃｃ（５Ｖ）を印加して書き込みトランジスタＱ２
を導通させる。その結果、強誘電体膜２０には、多値デ
ータに応じた電圧ＶW １〜ＶW ４が印加されることにな
る。そのため、図５に示される通り、それぞれＷ１，Ｗ
２，Ｗ３，Ｗ４までの電圧印加により、それに応じた分
極作用が生じる。尚、非選択のワードビット線ＷＢは、
電源電圧Ｖｃｃレベルにされる。その結果、非選択のト
ランジスタＱ１の強誘電体膜には電圧の印加はない。
【００２８】４値のデータを記憶させる場合は、それに
応じた電圧ＶG １〜ＶG ４がゲート電極２１に印加され
ることで、Ｎ型ウエル領域に印加される電源電圧Ｖｃｃ
との差電圧ＶW １〜ＶW ４が強誘電体膜２０に印加され
ることになる。
応じた電圧ＶG １〜ＶG ４がゲート電極２１に印加され
ることで、Ｎ型ウエル領域に印加される電源電圧Ｖｃｃ
との差電圧ＶW １〜ＶW ４が強誘電体膜２０に印加され
ることになる。
【００２９】例えば、電圧ＶG １が書き込みビット線Ｗ
Ｂに印加される場合は、強誘電体膜２０に電圧（−ＶW
１）が印加され、図５に示される様に消去時とは反対の
極性で分極される。その結果、図３に示される通りＰチ
ャネルトランジスタＱ１はノーマリオン状態となる。し
かも、電圧（−ＶW １）に応じたドレイン電流Ｉｄ１が
後に説明する読み出し時に検出される。
Ｂに印加される場合は、強誘電体膜２０に電圧（−ＶW
１）が印加され、図５に示される様に消去時とは反対の
極性で分極される。その結果、図３に示される通りＰチ
ャネルトランジスタＱ１はノーマリオン状態となる。し
かも、電圧（−ＶW １）に応じたドレイン電流Ｉｄ１が
後に説明する読み出し時に検出される。
【００３０】この時も、Ｎ型ウエル領域１３とＰ型基板
１０との間は常に逆バイアス状態であり、基板１０に電
流が流れだすことはない。
１０との間は常に逆バイアス状態であり、基板１０に電
流が流れだすことはない。
【００３１】上記の例では、多値データに応じた電圧を
書き込みビット線ＷＢから印加したが、例えば、２値デ
ータを記憶する場合は、書き込みビット線ＷＢには電圧
ＶG１かまたは０ｖかの何れかを印加することで、トラ
ンジスタＱ１をノーマリオンにするか、ノーマリオフの
ままにするかを選択できる。
書き込みビット線ＷＢから印加したが、例えば、２値デ
ータを記憶する場合は、書き込みビット線ＷＢには電圧
ＶG１かまたは０ｖかの何れかを印加することで、トラ
ンジスタＱ１をノーマリオンにするか、ノーマリオフの
ままにするかを選択できる。
【００３２】［読み出し動作］読み出し動作では、書き
込みトランジスタＱ２を導通にして、書き込みビット線
ＷＢから印加された電源電圧Ｖｃｃよりも閾値Ｖｔｈ低
いＨレベル（Ｈ＝Ｖｃｃ−Ｖｔｈ）がゲート電極１に印
加される。また、消去線ＥＬから、それと同じレベル
（Ｈ＝Ｖｃｃ−Ｖｔｈ）をＮ型ウエル領域１３に印加し
て強誘電体膜２０に電圧が印加されない状態とする。図
５に示した横軸の電圧が０ｖの状態である。そして、読
み出しトランジスタＱ３を導通状態にし、読み出しビッ
ト線ＲＢにスイッチＳＷを介して接続された読み出し回
路Ｒで、ＭＦＳトランジスタＱ１のドレイン電流Ｉｄの
大きさを検出する。強誘電体膜２０の残留分極に応じた
大きさの電流Ｉｄ１〜Ｉｄ４が検出され、記憶された多
値データが読み出される。
込みトランジスタＱ２を導通にして、書き込みビット線
ＷＢから印加された電源電圧Ｖｃｃよりも閾値Ｖｔｈ低
いＨレベル（Ｈ＝Ｖｃｃ−Ｖｔｈ）がゲート電極１に印
加される。また、消去線ＥＬから、それと同じレベル
（Ｈ＝Ｖｃｃ−Ｖｔｈ）をＮ型ウエル領域１３に印加し
て強誘電体膜２０に電圧が印加されない状態とする。図
５に示した横軸の電圧が０ｖの状態である。そして、読
み出しトランジスタＱ３を導通状態にし、読み出しビッ
ト線ＲＢにスイッチＳＷを介して接続された読み出し回
路Ｒで、ＭＦＳトランジスタＱ１のドレイン電流Ｉｄの
大きさを検出する。強誘電体膜２０の残留分極に応じた
大きさの電流Ｉｄ１〜Ｉｄ４が検出され、記憶された多
値データが読み出される。
【００３３】［メモリ回路］図６は、図１に示した３ト
ランジスタ型のメモリの回路図である。図６では、例と
して、２行２列の４つのメモリセルＭＣ１１〜ＭＣ２２
が示されている。ＷＷ１，ＷＷ２は行方向の書き込みワ
ード線、ＲＷ１，ＲＷ２は行方向の読み出しワード線、
ＷＢ１，ＷＢ２は列方向に延びる書き込みビット線、Ｒ
Ｂ１，ＲＢ２は列方向に延びる読み出しビット線、そし
てＥＬ１，ＥＬ２は行方向に延びる消去線である。それ
ぞれのメモリセルＭＣ１１〜ＭＣ２２は、３つのトラン
ジスタＱ１，Ｑ２，Ｑ３を有し図示される通りに接続さ
れる。
ランジスタ型のメモリの回路図である。図６では、例と
して、２行２列の４つのメモリセルＭＣ１１〜ＭＣ２２
が示されている。ＷＷ１，ＷＷ２は行方向の書き込みワ
ード線、ＲＷ１，ＲＷ２は行方向の読み出しワード線、
ＷＢ１，ＷＢ２は列方向に延びる書き込みビット線、Ｒ
Ｂ１，ＲＢ２は列方向に延びる読み出しビット線、そし
てＥＬ１，ＥＬ２は行方向に延びる消去線である。それ
ぞれのメモリセルＭＣ１１〜ＭＣ２２は、３つのトラン
ジスタＱ１，Ｑ２，Ｑ３を有し図示される通りに接続さ
れる。
【００３４】そこで、消去、書き込み、読み出し動作
が、マトリクス配置された図６のメモリ回路においてど
のように制御されるかについて説明する。図７は、メモ
リ全体を消去し、メモリセルＭＣ１１に書き込みし、同
メモリセルから読み出しを行う場合の、それぞれの制御
線の駆動電位の関係を示す図表である。
が、マトリクス配置された図６のメモリ回路においてど
のように制御されるかについて説明する。図７は、メモ
リ全体を消去し、メモリセルＭＣ１１に書き込みし、同
メモリセルから読み出しを行う場合の、それぞれの制御
線の駆動電位の関係を示す図表である。
【００３５】消去動作では、全メモリセルを消去する場
合には、全ての制御線に対して図２で示した電圧を印加
する。即ち図７の消去のコラムに示される通りである。
合には、全ての制御線に対して図２で示した電圧を印加
する。即ち図７の消去のコラムに示される通りである。
【００３６】次に、メモリセルＭＣ１１に多値データを
書き込む場合には、消去線ＥＬ１，ＥＬ２をＨレベル
（Ｖｃｃ−Ｖｔｈ）、読み出しワード線ＲＷ１、ＲＷ２
をＯｖにし、選択された書き込みワード線ＷＷ１に電源
電圧Ｖｃｃ、非選択の書き込みワード線ＷＷ２に０ｖを
印加する。そして、書き込みビット線ＷＢ１に、記憶す
べきデータに応じた電圧ＶG １〜ＶG ４を印加する。そ
の結果、メモリセルＭＣ１１にデータが書き込まれる。
また、非選択のワードビット線ＷＢ２は電源電圧Ｖｃｃ
にする。
書き込む場合には、消去線ＥＬ１，ＥＬ２をＨレベル
（Ｖｃｃ−Ｖｔｈ）、読み出しワード線ＲＷ１、ＲＷ２
をＯｖにし、選択された書き込みワード線ＷＷ１に電源
電圧Ｖｃｃ、非選択の書き込みワード線ＷＷ２に０ｖを
印加する。そして、書き込みビット線ＷＢ１に、記憶す
べきデータに応じた電圧ＶG １〜ＶG ４を印加する。そ
の結果、メモリセルＭＣ１１にデータが書き込まれる。
また、非選択のワードビット線ＷＢ２は電源電圧Ｖｃｃ
にする。
【００３７】最後に読み出し動作では、消去線ＥＬ１，
ＥＬ２にＨレベル（Ｈ＝Ｖｃｃ−Ｖｔｈ）、書き込みワ
ード線ＷＷ１，ＷＷ２に電源電圧Ｖｃｃ、書き込みビッ
ト線ＷＢ１，ＷＢ２に電源電圧Ｖｃｃを印加する。そし
て、選択された読み出しワード線ＲＷ１に電源電圧Ｖｃ
ｃを印加して読み出しトランジスタＱ３を導通させ、非
選択の読み出しワード線ＲＷ２に０ｖを印加してそのト
ランジスタを非導通とする。そして選択された読み出し
ビット線ＲＢ１を図示しない電流検出回路に接続して、
メモリセルＭＣ１１からのドレイン電流Ｉｄの大きさを
検出する。
ＥＬ２にＨレベル（Ｈ＝Ｖｃｃ−Ｖｔｈ）、書き込みワ
ード線ＷＷ１，ＷＷ２に電源電圧Ｖｃｃ、書き込みビッ
ト線ＷＢ１，ＷＢ２に電源電圧Ｖｃｃを印加する。そし
て、選択された読み出しワード線ＲＷ１に電源電圧Ｖｃ
ｃを印加して読み出しトランジスタＱ３を導通させ、非
選択の読み出しワード線ＲＷ２に０ｖを印加してそのト
ランジスタを非導通とする。そして選択された読み出し
ビット線ＲＢ１を図示しない電流検出回路に接続して、
メモリセルＭＣ１１からのドレイン電流Ｉｄの大きさを
検出する。
【００３８】以上の動作では、消去線ＥＬ１，ＥＬ２は
同じ電圧で駆動されるので、共通線とすることができ
る。しかしながら、図６に示される様に、行方向に延び
て別々に設けられることにより、例えば特定の行方向の
メモリセルに対してのみ消去動作をさせることも可能で
ある。その場合は、Ｎ型ウエル領域も、行方向に延在さ
せて設けることもできる。
同じ電圧で駆動されるので、共通線とすることができ
る。しかしながら、図６に示される様に、行方向に延び
て別々に設けられることにより、例えば特定の行方向の
メモリセルに対してのみ消去動作をさせることも可能で
ある。その場合は、Ｎ型ウエル領域も、行方向に延在さ
せて設けることもできる。
【００３９】図８は、石英等の絶縁基板３０上にポリシ
リコンを利用した薄膜トランジスタ（ＴＦＴ）の構造で
３つのトランジスタＱ１，Ｑ２，Ｑ３を形成したメモリ
セルの断面構造図である。また、図９はその平面概略図
である。図９の平面図に一点鎖線ＸＸ−ＹＹで示した部
分の断面図が、図８に該当する。
リコンを利用した薄膜トランジスタ（ＴＦＴ）の構造で
３つのトランジスタＱ１，Ｑ２，Ｑ３を形成したメモリ
セルの断面構造図である。また、図９はその平面概略図
である。図９の平面図に一点鎖線ＸＸ−ＹＹで示した部
分の断面図が、図８に該当する。
【００４０】それぞれのトランジスタは石英等の絶縁基
板３０の表面に形成したシリコン酸化膜４４上に、メタ
ルからなるゲート電極３９、４１、４３、その上に形成
したシリコン酸化膜等の絶縁膜３８、４５、４２、その
上に形成したＮ型のソース、ドレイン領域３１、３２、
３４、３５、３６、３７およびＮ- のチャネル領域４
６、４８、４９、そのチャネル領域上の保護膜４７から
なる薄膜トランジスタ構造である。データを記憶するト
ランジスタＱ２には、ゲート電極４１の上に強誘電体膜
４０が形成されている。
板３０の表面に形成したシリコン酸化膜４４上に、メタ
ルからなるゲート電極３９、４１、４３、その上に形成
したシリコン酸化膜等の絶縁膜３８、４５、４２、その
上に形成したＮ型のソース、ドレイン領域３１、３２、
３４、３５、３６、３７およびＮ- のチャネル領域４
６、４８、４９、そのチャネル領域上の保護膜４７から
なる薄膜トランジスタ構造である。データを記憶するト
ランジスタＱ２には、ゲート電極４１の上に強誘電体膜
４０が形成されている。
【００４１】Ｎ型のソース、ドレイン領域及びＮ- のチ
ャネル領域は、アモルファスシリコン層を形成し、レー
ザーアニール等によりポリシリコン化することで形成さ
れる。このプロセスは、通常の薄膜トランジスタを形成
する場合と同等である。
ャネル領域は、アモルファスシリコン層を形成し、レー
ザーアニール等によりポリシリコン化することで形成さ
れる。このプロセスは、通常の薄膜トランジスタを形成
する場合と同等である。
【００４２】かかる構造によれば、トランジスタのソー
ス、ドレイン領域がすべて分離されているので、電流の
漏れの問題はない。また、それぞれの領域のＰＮ接合の
面積が大幅に減るので、そのスイッチングスピードを上
げることができる。更に、半導体基板を使用するより
も、低コストで形成することができる。メモリ動作につ
いては、ＭＦＳトランジスタＱ１の極性がＮチャネルに
なっている点で異なるだけで上記の例と同等でありここ
での説明は省略する。
ス、ドレイン領域がすべて分離されているので、電流の
漏れの問題はない。また、それぞれの領域のＰＮ接合の
面積が大幅に減るので、そのスイッチングスピードを上
げることができる。更に、半導体基板を使用するより
も、低コストで形成することができる。メモリ動作につ
いては、ＭＦＳトランジスタＱ１の極性がＮチャネルに
なっている点で異なるだけで上記の例と同等でありここ
での説明は省略する。
【００４３】図１０は、更に半導体基板７０上に薄膜ト
ランジスタ構造のＭＦＳトランジスタＱ２を採用した場
合のメモリセルの断面図である。Ｐ型の半導体基板７０
上に、Ｎチャネルの書き込みトランジスタＱ２と読み出
しトランジスタＱ３を形成した点は、図１の場合と同じ
である。しかし、ＭＦＳトランジスタＱ１については、
Ｎ型ウエル領域内ではなくてシリコン酸化膜８７上にＴ
ＦＴ構造で形成した点で図１の場合と異なる。
ランジスタ構造のＭＦＳトランジスタＱ２を採用した場
合のメモリセルの断面図である。Ｐ型の半導体基板７０
上に、Ｎチャネルの書き込みトランジスタＱ２と読み出
しトランジスタＱ３を形成した点は、図１の場合と同じ
である。しかし、ＭＦＳトランジスタＱ１については、
Ｎ型ウエル領域内ではなくてシリコン酸化膜８７上にＴ
ＦＴ構造で形成した点で図１の場合と異なる。
【００４４】即ち、シリコン酸化膜８７上にメタルのゲ
ート電極８１、強誘電体膜８０、シリコン酸化膜８４、
アモルファスシリコンをレーザーアニールまたは４５０
℃程度の熱処理アニールしたポリシリコン層７４、７
５、８５、保護膜８６によってＭＦＳトランジスタＱ１
が構成される。強誘電体膜８０は、例えばスパッタ法に
より成膜しアニールすることで形成される。
ート電極８１、強誘電体膜８０、シリコン酸化膜８４、
アモルファスシリコンをレーザーアニールまたは４５０
℃程度の熱処理アニールしたポリシリコン層７４、７
５、８５、保護膜８６によってＭＦＳトランジスタＱ１
が構成される。強誘電体膜８０は、例えばスパッタ法に
より成膜しアニールすることで形成される。
【００４５】この構造の場合も、基板への漏れ電流の問
題はない。また、メモリ動作についても前述した通りで
あり、ここでの説明は省略する。
題はない。また、メモリ動作についても前述した通りで
あり、ここでの説明は省略する。
【００４６】
【発明の効果】以上説明した通り、本発明によれば、メ
モリ動作を正常に行うことができる強誘電体膜を利用し
たメモリセル構造を提供することができる。そして、強
誘電体膜の分極作用を利用して多値データを記憶するこ
とができるメモリセル構造を提供できる。
モリ動作を正常に行うことができる強誘電体膜を利用し
たメモリセル構造を提供することができる。そして、強
誘電体膜の分極作用を利用して多値データを記憶するこ
とができるメモリセル構造を提供できる。
【図１】本発明の実施の形態の強誘電体メモリの断面図
である。
である。
【図２】図１のメモリの消去動作を説明するための断面
図である。。
図である。。
【図３】図１のメモリの書き込み動作を説明するための
断面図である。
断面図である。
【図４】図１のメモリの読み出し動作を説明するための
断面図である。
断面図である。
【図５】強誘電体膜２０の残留分極の状態を説明するた
めのＭＦＳトランジスタＱ１のゲート電圧とドレイン電
流の特性を示す図である
めのＭＦＳトランジスタＱ１のゲート電圧とドレイン電
流の特性を示す図である
【図６】図１に示した３トランジスタ型のメモリの回路
図である。
図である。
【図７】メモリ全体を消去し、メモリセルＭＣ１１に書
き込みし、同メモリセルから読み出しを行う場合の、そ
れぞれの制御線の駆動電位の関係を示す図表である。
き込みし、同メモリセルから読み出しを行う場合の、そ
れぞれの制御線の駆動電位の関係を示す図表である。
【図８】絶縁基板３０上にポリシリコンを利用した薄膜
トランジスタ（ＴＦＴ）の構造で３つのトランジスタＱ
１，Ｑ２，Ｑ３を形成したメモリセルの断面構造図であ
る。
トランジスタ（ＴＦＴ）の構造で３つのトランジスタＱ
１，Ｑ２，Ｑ３を形成したメモリセルの断面構造図であ
る。
【図９】頭１０の平面概略図である。
【図１０】半導体基板７０上に薄膜トランジスタ構造の
ＭＦＳトランジスタＱ２を採用した場合のメモリセルの
断面図である。
ＭＦＳトランジスタＱ２を採用した場合のメモリセルの
断面図である。
【図１１】従来の強誘電体メモリの構成を示す断面図で
ある。
ある。
【図１２】従来の強誘電体メモリの回路図である。
【符号の説明】 １０、７０ 半導体基板 １３ ウエル領域 １１、１２、１４、１５、１６、１７ ソースまたはド
レイン領域 ２０ 強誘電体膜 ２１ ゲート電極 Ｑ１ 記憶用トランジスタ Ｑ２ 書き込み用トランジスタ Ｑ３ 読み出し用トランジスタ ＷＷ 書き込み用ワード線 ＷＢ 書き込み用ビット線 ＲＷ 読み出し用ワード線 ＲＢ 読み出し用ビット線 ＥＬ ウエル領域制御線（消去線） ３０ 絶縁性基板
レイン領域 ２０ 強誘電体膜 ２１ ゲート電極 Ｑ１ 記憶用トランジスタ Ｑ２ 書き込み用トランジスタ Ｑ３ 読み出し用トランジスタ ＷＷ 書き込み用ワード線 ＷＢ 書き込み用ビット線 ＲＷ 読み出し用ワード線 ＲＢ 読み出し用ビット線 ＥＬ ウエル領域制御線（消去線） ３０ 絶縁性基板
Claims (8)
- 【請求項１】強誘電体膜の残留分極作用を利用したメモ
リにおいて、 一導電型の半導体基板表面に形成された反対導電型のソ
ース、ドレイン領域を有する書き込み用トランジスタ
と、 該一導電型の半導体基板表面に形成された反対導電型の
ソース、ドレイン領域を有する読み出し用トランジスタ
と、 該一導電型の半導体基板表面に形成された反対導電型の
ウエル領域に形成された一導電型のソース、ドレイン領
域と、そのチャネル領域上に強誘電体膜を介して形成さ
れたゲート電極を有する記憶用トランジスタとを有し、 前記書き込み用トランジスタのソースまたはドレイン領
域と該記憶用トランジスタのゲート電極とが接続され、
該記憶用トランジスタのソースまたはドレイン領域と該
読み出し用トランジスタのソースまたはドレイン領域と
が接続されてメモリセルを構成し、 該ウエル領域と該記憶用トランジスタのゲート電極との
間に所定の電圧を印加することにより前記強誘電体膜に
分極作用を発生させて書き込みまたは消去を行い、その
残留分極に応じて発生する該記憶用トランジスタのドレ
イン電流を前記読み出し用トランジスタを介して検出し
て読み出しを行うことを特徴とする強誘電体メモリ。 - 【請求項２】請求項１記載の強誘電体メモリにおいて、 前記半導体基板が第一の電位に維持され、前記書き込み
または消去時に前記ウエル領域に印加される電位が該半
導体基板とウエル領域との間の接合を逆バイアスにする
電位であることを特徴とする。 - 【請求項３】請求項１記載の強誘電体メモリにおいて、 前記書き込み用トランジスタの他方のソースまたはドレ
イン領域に、書き込み電圧が印加される書き込み用のビ
ット線が接続され、そのゲートに書き込み用ワード線が
接続され、 前記読み出し用トランジスタの他方のソースまたはドレ
イン領域に前記ドレイン電流を検出する読み出し用のビ
ット線が接続され、そのゲートに読み出し用ワード線が
接続されていることを特徴とする。 - 【請求項４】請求項３記載の強誘電体メモリにおいて、 複数の前記書き込み用及び読み出し用ワード線が行方向
に延びて配置され、 複数の前記書き込み用及び読み出し用ビット線が該行方
向と交差する列方向に延びて配置され、 それらの交差部に前記メモリセルが配置されていること
を特徴とする。 - 【請求項５】請求項３または４記載の強誘電体メモリに
おいて、 前記ウエル領域に、前記書き込みまたは消去時に前記ウ
エル領域に印加される電位を供給するウエル領域制御線
が接続されていることを特徴とする。 - 【請求項６】請求項１記載の強誘電体メモリにおいて、 前記半導体基板がＰ型の不純物を含み、該半導体基板が
接地電位に接続され、前記ウエル領域と前記記憶トラン
ジスタのソースまたはドレイン領域に該接地電位以上の
電位が印加されることを特徴とする。 - 【請求項７】強誘電体膜の残留分極作用を利用したメモ
リにおいて、 絶縁性基板上にゲート電極、その上に形成されたゲート
絶縁膜、その上に形成されたソース、ドレイン、チャネ
ル領域が形成される半導体膜とを有する書き込み用トラ
ンジスタと、 該絶縁性基板上にゲート電極、その上に形成されたゲー
ト絶縁膜、その上に形成されたソース、ドレイン、チャ
ネル領域が形成される半導体膜とを有する読み出し用ト
ランジスタと、 該絶縁性基板上にゲート電極、その上に形成された強誘
電体膜、その上に形成されたソース、ドレイン、チャネ
ル領域が形成される半導体膜とを有する記憶用トランジ
スタとを有し、 前記書き込み用トランジスタのソースまたはドレイン領
域と該記憶用トランジスタのゲート電極とが接続され、
該記憶用トランジスタのソースまたはドレイン領域と該
読み出し用トランジスタのソースまたはドレイン領域と
が接続されてメモリセルを構成し、 該記憶用トランジスタのチャネル領域とゲート電極との
間に所定の電圧を印加することにより前記強誘電体膜に
分極作用を発生させて書き込みまたは消去を行い、その
残留分極に応じて発生する該記憶用トランジスタのドレ
イン電流を前記読み出し用トランジスタを介して検出し
て読み出しを行うことを特徴とする強誘電体メモリ。 - 【請求項８】強誘電体膜の残留分極作用を利用したメモ
リにおいて、 一導電型の半導体基板表面に形成された反対導電型のソ
ース、ドレイン領域を有する書き込み用トランジスタ
と、 該一導電型の半導体基板表面に形成された反対導電型の
ソース、ドレイン領域を有する読み出し用トランジスタ
と、 該半導体基板上に形成した絶縁膜上にゲート電極、その
上に形成された強誘電体膜、その上に形成されたソー
ス、ドレイン、チャネル領域が形成される半導体膜とを
有する記憶用トランジスタとを有し、 前記書き込み用トランジスタのソースまたはドレイン領
域と該記憶用トランジスタのゲート電極とが接続され、
該記憶用トランジスタのソースまたはドレイン領域と該
読み出し用トランジスタのソースまたはドレイン領域と
が接続されてメモリセルを構成し、 該記憶用トランジスタのチャネル領域とゲート電極との
間に所定の電圧を印加することにより前記強誘電体膜に
分極作用を発生させて書き込みまたは消去を行い、その
残留分極に応じて発生する該記憶用トランジスタのドレ
イン電流を前記読み出し用トランジスタを介して検出し
て読み出しを行うことを特徴とする強誘電体メモリ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15708896A JPH104148A (ja) | 1996-06-18 | 1996-06-18 | 強誘電体メモリ |
| KR1019960059791A KR100210733B1 (ko) | 1996-06-18 | 1996-11-29 | 강유전체 메모리 |
| US08/768,566 US5737261A (en) | 1996-06-18 | 1996-12-18 | Non-volatile ferroelectric memory utilizing residual polarization of a ferroelectric film |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15708896A JPH104148A (ja) | 1996-06-18 | 1996-06-18 | 強誘電体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH104148A true JPH104148A (ja) | 1998-01-06 |
Family
ID=15641991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15708896A Pending JPH104148A (ja) | 1996-06-18 | 1996-06-18 | 強誘電体メモリ |
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| Country | Link |
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| JP (1) | JPH104148A (ja) |
| KR (1) | KR100210733B1 (ja) |
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- 1996-11-29 KR KR1019960059791A patent/KR100210733B1/ko not_active IP Right Cessation
- 1996-12-18 US US08/768,566 patent/US5737261A/en not_active Expired - Fee Related
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20031007 |